WO2003046963A1 - Procede et appareil d'exposition utilisant un masque de division complementaire, dispositif semi-conducteur et procede de realisation correspondant - Google Patents

Procede et appareil d'exposition utilisant un masque de division complementaire, dispositif semi-conducteur et procede de realisation correspondant Download PDF

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WO2003046963A1
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exposure
alignment
complementary division
area
division mask
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Shinichiro Noudo
Kumiko Oguni
Hiroyuki Nakano
Hiroki Hane
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Sony Corporation
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    • Y10S430/143—Electron beam

Definitions

  • the present invention relates to an exposure method using a complementary division mask used for manufacturing a semiconductor device, an exposure apparatus, a semiconductor device, and a method for manufacturing the same.
  • photolithography is frequently used for patterning.
  • photolithography is performed on a semiconductor wafer using a transfer mask (reticle).
  • a transfer mask used in the photolithography process
  • a resist film is formed on a chromium film formed on a quartz substrate.
  • development is performed to form a resist mask having a predetermined pattern.
  • the chromium film is etched using the resist mask as an etching mask to open a pattern hole, and a desired transfer mask is manufactured.
  • LEEPL Low Energy E-beam Proximity Projection Lithography
  • EPL Low Energy E-beam Proximity Projection Lithography
  • next-generation electron beam lithography technology instead of the above-mentioned transfer mask made of quartz substrate, a membrane made of Si or diamond is used based on design data.
  • a stencil mask formed by directly opening a pattern hole by using a stencil mask is used.
  • a pattern is formed by directly opening a pattern hole in a membrane region, so that, for example, a donut-shaped (annular) pattern cannot be physically produced. In other words, it cannot support the inner membrane.
  • a complementary division technology uses a complementary stencil mask that divides one pattern into two or more blocks, and performs overlapping exposure on a semiconductor wafer. For example, when a donut-shaped pattern is formed, two mask regions having pattern openings obtained by dividing the donut-shaped pattern into halves are formed based on the design data of the donut-shaped pattern. Then, one donut-shaped pattern is transferred onto a semiconductor wafer by double-exposing the pattern in each mask region.
  • a stencil mask is defined as a mask having an opening region in which no substance exists in a space.
  • a complementary division mask is a mask that can form a pattern before division of a section by dividing a pattern of a section, placing the pattern on each mask area, and overlapping the divided patterns by overlapping the mask areas. Define.
  • a complementary stencil mask is a stencil that divides the pattern of a certain section, places it on each mask area, and superimposes each mask area and superimposes the divided patterns to form a pattern before division of the relevant section. Defined as a mask.
  • the SLA alignment method is a divide-by-alignment method, and A mark and a signal on the complementary division stencil mask are simultaneously detected for each area. Thus, the relative position between the semiconductor wafer and the complementary division stencil mask and the gap between the complementary division stencil mask and the semiconductor wafer are measured and controlled.
  • the divide alignment method is a method of measuring the position of an alignment mark on a semiconductor wafer formed in a previous process for each shot, thereby aligning a mask, and determining an exposure position. .
  • This method can cope with expansion and contraction that differs depending on the location in the semiconductor wafer, and high alignment accuracy can be expected.
  • the global alignment method first measures the positions of several alignment marks in the semiconductor wafer to determine the coordinates of each shot in the semiconductor wafer, moves the semiconductor wafer according to the coordinates, and performs exposure. Do. To use this method, a means for accurately measuring the coordinate position of the semiconductor wafer is required.
  • the 1 ⁇ -transfer type complementary 4-segment stencil mask 10 divides one pattern into four mutually different patterns, and has a first pattern having any of the four different patterns.
  • the first to fourth masks 10 A to 10 D are alternately exposed to one chip area, respectively.
  • the pattern can be transferred to the chip area.
  • Complementary 4-division stencil masks are divide-by-aligned A method for performing the above will be described.
  • the alignment marks provided at the four corners of the four-chip area 14 are a set of four chips of the semiconductor wafer 12 corresponding to the size of the complementary division stencil mask. Use 16 to perform the alignment.
  • the chip area indicates an area corresponding to one semiconductor chip.
  • the four-chip region corresponds to the scanning range of the electron beam in one exposure, that is, one exposure region or exposure field.
  • any of the necessary alignment marks does not exist, and the complementary division stencil is not provided. Unable to perform mask alignment.
  • the global alignment method is possible, since the alignment coefficient is calculated by averaging the entire semiconductor wafer, there is a problem that high-order distortion of the underlying semiconductor wafer cannot be corrected.
  • An object of the present invention is to provide an exposure method using a complementary division mask capable of aligning a complementary division mask with high accuracy over the entire region of a semiconductor wafer.
  • Another object of the present invention is to provide a semiconductor device manufactured by using the above-described exposure method and having an exactly transferred pattern.
  • an exposure method includes the steps of: A first step of detecting, aligning a complementary division mask based on the detected position of the alignment mark, and exposing each of the exposure target unit areas, and detecting the complementary division mask by detecting the alignment mark. In a second area outside the first area to which no alignment can be applied, based on the position of the alignment mark detected in the first step, determine the coordinates of each exposure target area in the second area. A second step of performing alignment and exposure of the complementary division mask.
  • an exposure apparatus includes: a position control unit configured to control a relative position between a complementary division mask and a semiconductor layer; and each exposure target unit area of the semiconductor layer.
  • Alignment mark detection means for detecting the position of an alignment mark provided in the semiconductor device; and an irradiation optical system for irradiating the semiconductor wafer with an exposure beam via the complementary division mask.
  • the relative position is determined based on the position of the alignment mark of each exposure target unit area detected by the alignment mark detection unit.
  • a semiconductor device is characterized in that, in a first region including a plurality of exposure target unit regions in a central portion of a semiconductor wafer, a position of an alignment mark provided in each exposure target unit region is provided.
  • an exposing step comprising:
  • a method of manufacturing a semiconductor device wherein a first region including a plurality of exposure target unit regions in a central portion of a semiconductor wafer is provided in each exposure target unit region.
  • each exposure object in the second area A second step of determining the coordinates of the region, performing alignment of the complementary division mask and exposing, and an exposure step using a complementary division mask having Have a process.
  • FIG. 1 is a plan view showing a configuration of a complementary quadrant stencil mask.
  • FIG. 2 is a plan view showing a chip area of a semiconductor wafer to be exposed.
  • 3A to 3E are plan views of a semiconductor wafer illustrating alignment and exposure procedures of the complementary four-division stencil mask according to the first embodiment.
  • FIG. 4 is a flowchart of the exposure step in the manufacture of the semiconductor device according to the present embodiment.
  • FIG. 5A is a diagram showing that the dividualization method and the global alignment method are selectively used depending on the thermal expansion and the elapsed time of the semiconductor wafer, and FIG. Diagram showing the use of the die-by-division method and the global alignment method depending on the distance and elapsed time It is.
  • 6A to 6E show complementary quadrants according to the second embodiment.
  • FIG. 5 is a plan view of a semiconductor wafer for explaining a procedure of a measurement and an exposure.
  • 7A to 7C show complementary quadrants according to the third embodiment.
  • FIG. 3 is a plan view of a semiconductor wafer for explaining a ment and an exposure procedure.
  • FIG. 8 is a schematic configuration diagram illustrating an example of the exposure apparatus according to the present embodiment.
  • FIG. 9 is a schematic configuration diagram illustrating an example of the exposure apparatus according to the present embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • the present embodiment is an example in which the exposure method using a complementary division mask according to the present invention is applied to exposure using an equal-size transfer type complementary four-division stencil mask for LEEPL in electron beam transfer lithography.
  • 3A to 3E are plan views of semiconductor wafers for explaining procedures for alignment and exposure of a complementary four-division stencil mask according to the present embodiment.
  • a stencil mask is a material in space. It is defined as a mask having an opening area that does not exist.
  • a complementary division mask is a mask that can form a pattern before division of a section by dividing a pattern of a section, placing the pattern on each mask area, and overlapping the divided patterns by overlapping the mask areas. Define.
  • a complementary stencil mask is a stencil that divides the pattern of a certain section, places it on each mask area, and superimposes each mask area and superimposes the divided patterns to form a pattern before division of the relevant section. Defined as a mask.
  • the complementary quadruple split of the same-size transfer type shown in FIG. 2 This is a method of exposing the semiconductor wafer 12 shown in FIG. 2 using 10, which is performed in the following procedure.
  • the position of the wafer stage and the position of the mask of the exposure apparatus are adjusted, and the semiconductor wafer placed on the wafer stage is aligned.
  • the chip area means an area corresponding to one semiconductor chip.
  • the unit region to be exposed is exemplified as one semiconductor chip.
  • Ay! D, x, + e, y, + f, (2)
  • x,, y are the X and ⁇ coordinates (center coordinates) based on the design data of the chip center of the first chip area 20, and ⁇ ⁇ ⁇ and ⁇ y1 are , Y, are the errors with respect to the design data of the center coordinates X,, y, of the first chip area 20 due to the alignment error of the semiconductor wafer, and a, to fi are determined by the alignment coefficients.
  • the design coordinates (x M1 , y M1 ), ( ⁇ ⁇ 2 , y M2 ), ( ⁇ ⁇ 3 , y M3 ) of the three alignment marks and the design coordinates of the alignment mark semiconductor wafer of Araime cement error due to coordinate error ( ⁇ ⁇ 1, ⁇ y ⁇ , ), ( ⁇ ' ⁇ ⁇ 2, ⁇ y ⁇ 2), asked for and ( ⁇ ⁇ 3, ⁇ y M3) make the following simultaneous equations, followed by Solve the simultaneous equations to find a, f,.
  • ⁇ X M 3 a 1 X M 3 + 1 y M 3 + C 1
  • ⁇ y M 3 dix M 8 + e I y M 3 + fi
  • the complementary division stencil mask is moved and alignment is performed. Exposure is performed at the exposure position indicated by the diamond mark in the center of the shadow area of A. That is, the complementary four-division stencil mask 10 is aligned by a so-called divide-by-division scheme, and the third mask area 10C of the complementary four-division stencil mask 10 is exposed to the first chip area 20.
  • the divide alignment method measures a position of an alignment mark on a semiconductor wafer formed in a previous process for each shot, and aligns a mask accordingly, thereby setting an exposure position.
  • the dashed arrows indicate the direction of movement of the exposure shot when aligning and exposing by the divide-by-alignment method.
  • the pattern of the third masking region 10 C of the complementary 4-division stencil mask 10 is transferred to the first chip region 20, and the second chip region 2 2 above the first chip region 20 is transferred.
  • the pattern of the fourth mask region 10D of the complementary four-division stencil mask 10 is transferred to the mask.
  • the pattern of the second mask area 10 B of the complementary quadrant stencil mask 10 is transferred to the chip area 24 one to the right of the first chip area 20,
  • the pattern of the first mask area 10 A of the complementary quadrant stencil mask 10 is transferred to the chip area 26 to the right.
  • the second chip area (lower left portion of the shadow area in FIG. 3B) 22 one chip area above the first chip area 20 is referred to as the first chip area.
  • Exposure is performed in the same manner as in the exposure procedure for the area 20, and the pattern of the third mask area 10C of the complementary quadrant stencil mask 10 is transferred.
  • the chip area around the second chip area 22 also includes the first mask area 10 A, the second mask area 10 B, and the fourth mask of the complementary quadrant stencil mask 10.
  • the pattern of the region 10D is transferred.
  • the third chip area (lower left portion of the shadow area in FIG. 3C) 28 which is one chip above the second chip area, is exposed to light from the first chip area. Exposure is performed in the same manner.
  • all the chip areas (first areas) in the central portion of the semiconductor wafer within the range that can be exposed by the divide alignment are chip areas in which alignment marks are provided at four corners of the exposure area.
  • the so-called global alignment method at the center of the semiconductor wafer or in the vicinity thereof is used by using the alignment coefficient obtained for the alignment by the dividual alignment method for the chip region at the center of the semiconductor wafer.
  • (3) and (4) are created in the same way as the above equations (1) and (2).
  • X and Y are the X and Y coordinates of the design mark of the alignment mark at or near the center of the semiconductor wafer, respectively, in the global alignment method. These are semiconductor wafer reference coordinates.
  • ⁇ , and ⁇ Is an error with respect to the semiconductor wafer reference coordinates X and Y on the design data due to a semiconductor wafer alignment error, and a to f are alignment coefficients.
  • the global alignment method means that first, the positions of several alignment marks in a semiconductor wafer are measured to determine the coordinates of each shot in a semiconductor wafer.
  • the alignment coefficient does not necessarily have to be at the center of the semiconductor wafer or in the vicinity thereof, and the alignment coefficient of any of the chip areas aligned by the divide alignment method is used. You can also.
  • the chip center coordinates of the chip area to be exposed at the outer peripheral part of the semiconductor wafer are calculated by using the alignment coefficient obtained for performing the alignment by the dividualization method in the chip area at the center of the semiconductor wafer in the above-described exposure procedure. Create the alignment coefficient equations (5) and (6) for the coordinates (x, y).
  • x and y are the X coordinate and the design center of the chip center in the chip area near the alignment mark when the alignment coefficient equations (3) and (4) were prepared.
  • ⁇ Y and Ay are errors with respect to the chip center coordinates x and y on the design data due to an alignment error of the semiconductor wafer, and a ′ to f ′ are alignment coefficients.
  • the alignment correction value (X., Yo) of the semiconductor wafer reference coordinates (X., Yo) of the semiconductor wafer is calculated as follows. ⁇ ⁇ . , ⁇ Yo).
  • the complementary quadrant stainless steel is used.
  • the alignment of the sill mask 10 is performed by the global alignment method, and then the chip area 30 is exposed. As described above, by using the two coordinates, the position of the planar semiconductor wafer is fixed to one.
  • the complementary quadrant stencil mask is aligned by a global alignment method, and after the global alignment, exposure is performed.
  • the dashed arrows indicate the direction of movement of the exposure shot when performing alignment and exposure using the global alignment method.
  • the next chip region on the outer peripheral portion of the semiconductor wafer is aligned by the global alignment method and exposed.
  • the exposure is repeated according to the above procedure until the exposure of all the chip regions on the outer peripheral portion of the semiconductor wafer is completed.
  • a resist is applied to a semiconductor wafer (step ST1).
  • complementary division is performed by a divide-by-division scheme.
  • exposure is performed (step ST 2).
  • step ST3 the resist is developed (step ST 4), the semiconductor wafer is patterned using the resist as an etching mask (step ST 5), and finally the resist is removed (step ST 6) to obtain a desired pattern on the semiconductor device. Is transferred.
  • the global area is obtained by using the alignment coefficient obtained when the chip area at the center of the semiconductor wafer is aligned by the divide-by-alignment method.
  • the time and cost involved in calculating the alignment factor required when applying the alignment method can be reduced.
  • semiconductor wafers generally adopt a method in which the semiconductor wafer is isotropically pressed and fixed in the radial direction of the semiconductor wafer at the center of the semiconductor wafer. Starting from the center of the wafer The amount of change increases as one goes.
  • Thermal expansion is a relaxation phenomenon that stabilizes after a certain period of time as shown in Fig. 5A. Therefore, as in the present embodiment, first, the central portion of the semiconductor wafer is aligned and exposed by the die-by-distance method, and after the thermal expansion is stabilized, the chip at the outer peripheral portion of the semiconductor wafer, which is greatly affected by the alignment variation due to the thermal expansion, By aligning the areas by the global alignment method, the alignment can be stably performed for all the exposure shot areas.
  • the diversification method and the global alignment method depend on the thermal expansion and the elapsed time of the semiconductor wafer or the distance and the elapsed time from the center of the semiconductor wafer. May be used properly.
  • the exposure method as described above the positional accuracy of the transfer pattern formed on the semiconductor device is improved, which can contribute to an improvement in the reliability of the semiconductor device and an improvement in the yield.
  • the time and cost required for calculating the alignment coefficient required when applying the global alignment method can be reduced, it is possible to contribute to a reduction in the manufacturing cost of the semiconductor device.
  • FIGS. 6A to 6E are semiconductor wafer plan views illustrating alignment and exposure procedures of the complementary 4-division stencil mask of the present embodiment.
  • the present embodiment is a method of exposing a semiconductor wafer 12 using the above-described 1: 1 transfer type complementary four-division stencil mask 10.
  • the exposure is performed in the following procedure. First, similarly to the first embodiment, the position of the wafer stage of the exposure apparatus and the position of the mask are adjusted to align the semiconductor wafer placed on the wafer stage. I do.
  • the first chip region (upper left portion of the shadow region in FIG. 6A) 32 in the center of the semiconductor wafer 32 is subjected to the die-by-diary alignment method in the same manner as in the first embodiment. Alignment and exposure.
  • the second chip area (upper left portion of the shadow area in FIG. 6B) 34 at the center of the semiconductor wafer 34 is subjected to the diversification method in the same manner as in the first embodiment. Alignment and exposure.
  • the third chip region (upper left portion of the shadow region in FIG. 6C) 36 at the center of the semiconductor wafer is subjected to the diversification method in the same manner as in the first embodiment. Alignment and exposure.
  • the alignment is performed by the divide-by-alignment method, and the exposure is performed.
  • the dashed arrows indicate the direction of movement of the exposure shot when performing alignment and exposure by the divide-by-division method.
  • the chip area (lower left part of the shadow area in FIG. 6D) 38 at the outer peripheral portion of the semiconductor wafer is aligned by the global alignment method in the same manner as in the first embodiment. And expose.
  • the dashed arrows indicate the direction of movement of the exposure shot when performing alignment and exposure using the global alignment method.
  • the chip area (shadow area in FIG. 6E) along the outer periphery of the semiconductor wafer is aligned and exposed by the global alignment method.
  • exposure is performed by aligning the chip region in the center portion (first region) of the semiconductor wafer, which is less affected by fluctuations due to thermal expansion, and then moving the exposure shot in a spiral shape. Alignment and exposure are performed by the global alignment method for the outer peripheral chip area (second area) outside the part. You.
  • the present embodiment is still another example in which the exposure method using the complementary division mask according to the present invention is applied to an exposure method using an equal-size transfer type complementary 4-division stencil mask for LEEPL in electron beam transfer lithography.
  • 7A to 7C are plan views of a semiconductor wafer illustrating alignment and exposure procedures of a complementary four-division stencil mask of the present embodiment.
  • the present embodiment is a method of exposing a semiconductor wafer 12 using the above-described 1: 1 transfer type complementary four-division stencil mask 10.
  • the exposure is performed in the following procedure. First, similarly to the first embodiment, the position of the wafer stage of the exposure apparatus and the position of the mask are adjusted, and the alignment of the semiconductor wafer placed on the wafer stage is performed.
  • the parameters required for global alignment are as follows: offset X, offset Y, jerk magnification X, wafer magnification ⁇ , wafer rotation X, wafer rotation ⁇ ⁇ , assuming that the equation of the alignment is linear. In order to obtain these parameters, mark detection of at least 3 chips is required.
  • the first to third chip regions at the center are aligned by the divide alignment method in the same manner as in the first embodiment, and exposed.
  • the dashed arrows indicate the direction of movement of the exposure shot when performing alignment and exposure by the divide-by-division method.
  • the chip area outside the first to third chip areas is aligned by a global alignment method and exposed.
  • a global alignment method every several points, for example, in this embodiment, every two points, the divide-by-division scheme is used.
  • the global alignment coefficient is corrected at any time based on the mark detection value at that time.
  • the alignment is further performed on the outer chip region by the global alignment method, and exposure is performed. At this time, alignment and exposure are performed at every several points, for example, at every four points by the divide-by-alignment method. Finally, the chip area at the outermost peripheral portion (second area) of the semiconductor wafer is aligned and exposed by the global alignment method in the same manner as in the first embodiment.
  • alignment is performed by a divider alignment method. Then, in the chip region outside the center of the semiconductor wafer, alignment is performed by a global alignment method. At this time, the global alignment method is performed by using an alignment coefficient obtained when a dividual alignment method is applied to the center of the semiconductor wafer.
  • the alignment is performed by the dividual alignment method for each predetermined exposure shot, and the occurrence of the alignment error by the global alignment method is suppressed.
  • alignment by the dividual alignment method should be performed every 2 exposure shots or 3 exposure shots to reduce the occurrence of alignment errors. Suppress.
  • the alignment of the complementary division stencil mask is performed by a divide-by-alignment method every predetermined number of exposure shots to correct the alignment deviation.
  • a high throughput and high precision alignment is achieved by reasonably reducing the number of alignments by the divide alignment method. Can be implemented.
  • FIG. 8 is a diagram showing a schematic configuration of an exposure apparatus to which the exposure methods according to the first to third embodiments described above can be applied.
  • the exposure apparatus shown in FIG. 8 is an exposure apparatus used for LEE PL.
  • the exposure apparatus 111 shown in FIG. 8 includes, as an irradiation optical system, an electron gun 111 for generating an electron beam 112, an aperture 114, a condenser lens 115, and a pair of main deflectors 111. 6, 117 and a pair of deflectors 118 and 119 for fine adjustment. Further, it has a control unit 120 for controlling the operation of the entire apparatus, and an alignment mark detection unit 120 for detecting alignment marks provided on the semiconductor wafer 12 and the complementary division stencil mask 10, respectively.
  • the aperture 114 restricts the electron beam 112.
  • the condenser lens 115 converts the electron beam 112 into a parallel beam.
  • the cross-sectional shape of the electron beam 112 condensed by the condenser lens 115 is usually circular, but may be another cross-sectional shape.
  • the main deflectors 1 16 and 1 17 and the deflectors 1 18 and 1 19 for fine adjustment are deflection coils, and the main deflectors 1 16 and 1 17 are stencil masks for the electron beam 1 1 2 and complementary splitting.
  • the electron beam 112 is deflected so that it is essentially perpendicular to the surface of 10.
  • the deflectors 1 1 8 and 1 1 9 for fine adjustment are arranged so that the electron beam 1 12 is incident on the surface of the complementary dividing stencil mask 10 perpendicularly or slightly inclined from the perpendicular direction.
  • the incident angle of the electron beam 1 12 is optimized according to the pattern position on the complementary division stencil mask 10, but the incident angle of the electron beam 1 1 2 is at most about 1 Omrad, and the electron beam 1 1 2 is incident on the complementary division stencil mask 10 almost perpendicularly.
  • the control unit 120 controls the operation of the not-shown holding means for holding the complementary division stencil mask 10 and the semiconductor wafer 12, and The relative position with respect to the semiconductor wafer 12 is controlled.
  • the control unit 120 performs the alignment by the die-by-division alignment method as described in the first embodiment based on the position of the alignment mark detected by the alignment mark detection unit 121.
  • the outermost peripheral region is determined as described above by using the alignment coefficient most determined in the above-mentioned divide alignment method. The coordinates of each chip in the area are determined and alignment is performed.
  • the electron beams 1 12 a to 1 12 c shown in FIG. 8 scan the complementary split stencil mask 10, and the electron beams 1 and 12 are incident almost perpendicularly to each position on the complementary split stencil mask 10. This does not indicate that the electron beams 112a to 112c simultaneously enter the complementary division stencil mask 10 at the same time.
  • the scanning of the electron beam 112 can be either raster scanning or vector scanning.
  • the resist R on the semiconductor wafer 12 is exposed by an electron beam that has passed through the hole 10a of the complementary division stencil mask 10.
  • a single-size mask is used for LEEPL, and the complementary division stencil mask 10 and the semiconductor wafer 12 are arranged close to each other.
  • the four-divided complementary division stencil mask 10 shown in FIG. 1 is used as the complementary division stencil mask 10.
  • FIG. 9 is a diagram showing a schematic configuration of an exposure apparatus to which the exposure methods according to the first to third embodiments described above can be applied.
  • the pattern of the complementary division mask (reticle) 10 is reduced and transferred onto the wafer 12 at a predetermined magnification using an electron beam.
  • the electron beam exposure apparatus uses a condenser lens 203 as the irradiation optical system, It has a shadow lens 204, a second projection lens 205, a crossover aperture 206, a sample lower lens 207, and a plurality of deflectors 208a to 208i. Further, it has a control unit 210 for controlling the operation of the entire device, and an alignment mark detection unit 211 for detecting an alignment mark provided in each of the semiconductor chip 12 and the complementary division mask 10. .
  • the condenser lens 203 and the first projection lens 204 immediately before the complementary division mask 10 generate a magnetic field distribution in the direction from the complementary division mask 10 shown by a broken line in the figure to the semiconductor wafer 12.
  • the control unit 210 controls the operation of a holding unit (not shown) that holds the complementary division mask 10 and the semiconductor wafer 12 to control the relative position between the complementary division mask 10 and the semiconductor wafer 12.
  • the control unit 210 performs the alignment by the die-by-division alignment method described in the first embodiment based on the position of the alignment mark detected by the alignment mark detection unit 211.
  • the outermost peripheral region where the alignment of the complementary division stencil mask by the detection of the alignment mark cannot be applied, the outermost peripheral region is used as described above by using the alignment coefficient most determined in the above-described diver-by-division method. Determine the coordinates of each chip and make an alignment.
  • a plurality of deflectors 208 a to 208 a are formed so that the electron beam passing through the mask 10 passes through the crossover aperture 206 and enters the semiconductor wafer 12 vertically.
  • a deflection magnetic field is generated from 208 i.
  • the exposure method, the exposure apparatus, the semiconductor device, and the method of manufacturing the same of the present invention are not limited to the above embodiments.
  • the exposure method, exposure apparatus, and semiconductor device manufacturing method of the present invention can be applied to an exposure method using a complementary division technique when forming a transfer pattern on a semiconductor device. Further, the semiconductor device of the present invention can be applied to a semiconductor device in which a transfer pattern needs to be formed by an exposure method using a complementary division technique.

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Description

弓月 糸田 β 相補分割マスクによる露光方法、 露光装置、
並びに半導体装置およびその製造方法 技術分野
本発明は、 半導体装置の製造に使用する相補分割マスクによる露光方法、 露光 装置、 並びに半導体装置およびその製造方法に関する。 背景技術
半導体装置の製造過程では、 パターニングに際し、 フォトリソグラフィ処理が 多用されている。 従来のパターニングでは、 転写マスク （レチクル） を使って、 半導体ウェハ上にフォトリソグラフィ処理を行っている。
フォトリソグラフィ処理で使用する転写マスク （レチクル） の作製において、 まず、 石英基板上に成膜されたクロム膜上にレジスト膜を成膜する。 次に、 設計 データに基づいて光や電子線で露光した後、 現像して所定のパターンを有するレ ジストマスクを形成する。 続いてレジストマスクをエッチングマスクとしてクロ ム膜をエッチングしてパターン孔を開口し、 所望の転写マスクを作製する。 しかし、 転写マスクを使ったフォ卜リソグラフィ処理によるパ夕一ニングでは 、 半導体装置の微細化に伴う微細なパターン形成に対応できなくなつている。 つまり、 L S Iの集積度の向上につれて、 より微細な加工が可能なリソグラフ ィ技術が要求されるようになっている。 それに応えるために、 L E E P L (Low Energy E-beam Prox imi ty Proj ec t i on L i thography) 、 E P Lのような次世代電 子線リソグラフィ技術が開発されつつある。
次世代電子線リソグラフィ技術において、 上述の石英基板からなる転写マスク に代わって、 S iやダイヤモンドなどからなるメンブレンに設計データに基づい てパターン孔を直接開孔して作製したステンシルマスクが、 用いられている。 ところで、 ステンシルマスクでは、 メンブレン領域にパターン孔を直接開口し てパターンを形成しているので、 例えばドーナツ状 （円環状） のパターンを作製 することは、 物理的にできない。 つまり、 内側のメンブレンを支持できないから である。
そこで、 1つのパターンを 2プロック以上に分割した相補ステンシルマスクを 用い、 半導体ウェハ上で重ね露光する相補分割技術が開発されている。 例えば、 ドーナツ状パターンを形成する際には、 ドーナツ状パターンの設計データに基づ いて、 ドーナツ状パターンをそれぞれ半分に分割したパターン開口をもつ二つの マスク領域を形成する。 そして、 それぞれのマスク領域のパターンを二重露光す ることにより、 一つのドーナツ状パターンを半導体ウェハ上に転写する。
ここで、 本願明細書において、 ステンシルマスクとは、 空間に物質が存在しな い開口領域を有するマスクと定義する。
相補分割マスクとは、 ある区画のパターンを分割して各マスク領域に載せ、 各 マスク領域同士を重ね合わせて分割したパターン同士を重ね合わせることにより 、 当該区画の分割前のパターンを形成できるマスクと定義する。
相補分割ステンシルマスクとは、 ある区画のパターンを分割して各マスク領域 に載せ、 各マスク領域同士を重ね合わせて分割したパターン同士を重ね合わせる ことにより、 当該区画の分割前のパターンを形成できるステンシルマスクと定義 する。
上記の L E E P Lのような近接露光を用いるリソグラフィ技術において、 マス クと半導体ウェハとの間のギャップのコントロールが重要となる。
L E E P Lにおいて、 ギャップをコントロールするために、 例えば、 住友重機 械工業 （株） により開発され、 等倍 X線リソグラフィで実績のある S L Aァライ メント方式が採用されている。
S L Aァライメント方式は、 ダイバイダィァライメント方式であって、 描画領 域毎に相補分割ステンシルマスク上のマークとシグナルを同時に検出する。 これ により、 半導体ウェハと相補分割ステンシルマスクとの相対位置、 及び相補分割 ステンシルマスクと半導体ウェハ間のギャップを計測し、 制御している。
マスクのァライメントには、 ダイバイダィァライメント方式とグロ一バルァラ ィメント方式とがある。
ダイバイダィァライメント方式は、 各ショットごとに前工程で形成された半導 体ウェハ上のァライメントマークの位置を計測し、 それによつてマスクをァライ メントし、 露光位置を決定する方法である。 この方式は、 半導体ウェハ内の場所 によって異なる延び縮みにも対応でき、 高いァライメント精度が期待できる。 一方、 グロ一バルァライメント方式は、 始めに半導体ウェハ内数点のァライメ ントマークの位置を計測して半導体ウェハ内の各ショットの座標を決めてしまい 、 その座標に従って半導体ウェハを移動し、 露光を行う。 この方式を使うには、 半導体ウェハの座標位置を正確に計測する手段が必要である。
しかし、 ダイバイダィァライメント方式では、 以下に説明するように、 相補分 割ステンシルマスクと半導体ウェハとの相対位置の制御が難しいという問題があ つた。 相補分割ステンシルマスクと半導体ウェハとの相対位置の制御をァライメ ン卜と称する。
例えば図 1に示すような等倍転写型の相補 4分割ステンシルマスクを使って露 光する場合を考える。 図 1に示すように、 等倍転写型の相補 4分割ステンシルマ スク 1 0は、 一つのパターンを 4個の相互に異なるパターンに分割し、 4個の異 なるパターンのいずれかを有する第 1から第 4のマスク領域 1 0 A〜 1 0 Dを繋 いで一枚のマスクにしたものである。
相補 4分割ステンシルマスク 1 0を使って半導体ウェハ上に露光する際には、 第 1から第 4のマスク 1 0 A〜 1 0 Dをそれぞれ一つのチップ領域に交互に露光 することにより、 一つのパターンをチップ領域に転写することができる。
相補 4分割ステンシルマスクをダイバイダィァライメント方式でァライメント する方法について説明する。 通常、 図 2に示すように、 相補分割ステンシルマス クの大きさに相当する半導体ウェハ 1 2の 4個のチップの集合である 4チップ領 域 1 4の 4隅にそれぞれ設けてあるァライメントマーク 1 6を使ってァライメン トを行う。 なお、 チップ領域とは 1つの半導体チップに該当する領域を示す。 ま た、 図示の例では、 4チップ領域が一回の露光における電子線の走査範囲、 すな わち、 一つの露光領域又は露光フィールドに相当する。
その際、 図 2に示すように、 半導体ウェハ外周部のチップ領域 （図 2で X印の チップ領域） 1 8を含む露光領域では、 必要なァライメントマークのいずれかが 存在せず、 相補分割ステンシルマスクのァライメントを行うことができない。 また、 グローバルァライメント方式によるァライメントは可能であるものの、 半導体ウェハ全体を平均化してァライメント係数を算出するため、 下地半導体ゥ ェハの高次の歪みを補正できないという問題があった。
このように、 相補分割ステンシルマスクのァライメントに問題があっては、 相 補分割ステンシルマスクを使って所望のパターンを半導体ウェハ上に正確に転写 することが難しい。 発明の開示
本発明の目的は、 半導体ウェハの全領域にわたり高精度で相補分割マスクのァ ライメントができるようにした相補分割マスクによる露光方法を提供することに ある。
本発明の他の目的は、 半導体ウェハの全領域にわたり高精度で相補分割マスク のァライメントができるようにした露光装置を提供することにある。
また、 本発明の他の目的は、 上記の露光方法を用いて作製され、 正確にパ夕一 ンが転写された半導体装置を提供することにある。
また、 本発明の他の目的は、 上記の露光方法を用いる半導体装置の製造方法を 提供することにある。 上記の目的を達成するため、 本発明の露光方法は、 半導体ウェハ中央部におけ る複数の露光対象単位領域を含む第 1領域において、 各露光対象単位領域に設け られたァライメントマークの位置を検出し、 検出された前記ァライメントマーク の位置に基づいて相補分割マスクのァライメントを行って各露光対象単位領域に 露光する第 1の工程と、 前記ァライメントマークの検出による前記相補分割マス クのァライメントが適用できない前記第 1領域の外側の第 2領域において、 前記 第 1の工程において検出された前記ァライメントマークの位置を元に、 前記第 2 領域における各露光対象領域の座標を決定して前記相補分割マスクのァライメン トを行って露光する第 2の工程とを有する。
また、 上記の目的を達成するため、 本発明の露光装置は、 相補分割マスクと半 導体ゥェ八との相対位置を制御する位置制御部と、 前記半導体ゥェ八の各露光対 象単位領域に設けられたァライメントマークの位置を検出するァライメントマ一 ク検出手段と、 前記相補分割マスクを介して前記半導体ウェハに露光用ビームを 照射する照射光学系とを有し、 前記位置制御部は、 半導体ゥェ八中央部における 複数の前記露光対象単位領域を含む第 1領域の露光において、 前記ァライメント マーク検出手段により検出された各露光対象単位領域の前記ァライメントマ一ク の位置に基づいて前記相対位置を制御し、 前記ァライメントマークの検出による 前記相補分割マスクのァライメントが適用できない前記第 1領域の外側の第 2領 域の露光において、 前記検出された前記ァライメントマークの位置を元に、 前記 第 2領域における各露光対象領域の座標を決定して前記相対位置を制御する。 さらに、 上記の目的を達成するため、 本発明の半導体装置は、 半導体ウェハ中 央部における複数の露光対象単位領域を含む第 1領域において、 各露光対象単位 領域に設けられたァライメントマークの位置を検出し、 検出された前記ァライメ ントマークの位置に基づいて相補分割マスクのァライメントを行って各露光対象 単位領域に露光する第 1の工程と、 前記ァライメントマークの検出による前記相 補分割マスクのァライメントが適用できない前記第 1領域の外側の第 2領域にお いて、 前記第 1の工程において検出された前記ァライメントマークの位置を元に 、 前記第 2領域における各露光対象領域の座標を決定して前記相補分割マスクの ァライメントを行って露光する第 2の工程と、 を有する露光工程により形成され た。
さらに、 上記の目的を達成するため、 本発明の半導体装置の製造方法は、 半導 体ウェハ中央部における複数の露光対象単位領域を含む第 1領域において、 各露 光対象単位領域に設けられたァライメントマークの位置を検出し、 検出された前 記ァライメントマークの位置に基づいて相補分割マスクのァライメントを行つて 各露光対象単位領域に露光する第 1の工程と、 前記ァライメントマークの検出に よる前記相補分割マスクのァライメントが適用できない前記第 1領域の外側の第 2領域において、 前記第 1の工程において検出された前記ァライメントマークの 位置を元に、 前記第 2領域における各露光対象領域の座標を決定して前記相補分 割マスクのァライメントを行って露光する第 2の工程と、 を有する相補分割マス クによる露光工程を有する。 図面の簡単な説明
図 1は、 相補 4分割ステンシルマスクの構成を示す平面図である。
図 2は、 露光する半導体ウェハのチップ領域を示す平面図である。
図 3 A〜図 3 Eは、 第 1実施形態に係る相補 4分割ステンシルマスクのァライ メントおよび露光の手順を説明する半導体ウェハ平面図である。
図 4は、 本実施形態に係る半導体装置の製造における露光工程のフローチヤ一 トである。
図 5 Aは、 半導体ウェハの熱膨張と経過時間とによって、 ダイバイダィァライ メント方式とグロ一バルァライメント方式とを使い分けることを示した図であり 、 図 5 Bは、 半導体ウェハ中心からの距離と経過時間とによって、 ダイバイダイ ァライメント方式とグローバルァライメント方式とを使い分けることを示した図 である。
図 6 A〜図 6 Eは、 第 2実施形態に係る相補 4分割
メントおよび露光の手順を説明する半導体ウェハ平面図である。
図 7 A〜図 7 Cは、 第 3実施形態に係る相補 4分割
メン卜および露光の手順を説明する半導体ウェハ平面図である。
図 8は、 本実施形態に係る露光装置の一例を示す概略構成図である。
図 9は、 本実施形態に係る露光装置の一例を示す概略構成図である。 発明を実施するための最良の形態
本発明の好適実施の形態を添付図面を参照して述べる。
第 1の実施の形態
本実施形態は、 本発明に係る相補分割マスクによる露光方法を、 電子線転写型 リソグラフィの L E E P L用の等倍転写型相補 4分割ステンシルマスクによる露 光に適用した一例である。 図 3 A〜図 3 Eは、 本実施形態の相補 4分割ステンシ ルマスクのァライメントおよび露光の手順を説明する半導体ウェハ平面図である ここで、 本願明細書において、 ステンシルマスクとは、 空間に物質が存在しな い開口領域を有するマスクと定義する。
相補分割マスクとは、 ある区画のパターンを分割して各マスク領域に載せ、 各 マスク領域同士を重ね合わせて分割したパターン同士を重ね合わせることにより 、 当該区画の分割前のパターンを形成できるマスクと定義する。
相補分割ステンシルマスクとは、 ある区画のパターンを分割して各マスク領域 に載せ、 各マスク領域同士を重ね合わせて分割したパターン同士を重ね合わせる ことにより、 当該区画の分割前のパターンを形成できるステンシルマスクと定義 する。
本実施形態は、 前述した図 1に示す等倍転写型の相補 4分割 1 0を使って、 図 2に示す半導体ウェハ 1 2上に露光する方法であって、 以下の 手順で、 露光する。
まず、 露光装置のウェハステージの位置、 及びマスクの位置を調整して、 ゥェ ハステージ上に載置された半導体ウェハのァライメントを行う。
次に、 図 3Aのシャドー領域の左下部分の第 1チップ領域 20を含む露光領域 (露光エリア） 内の複数のァライメントマ一クを検出してァライメントマークの 座標を求め、 次いでァライメントマークの検出座標とァライメントマークの設計 データに基づく座標との誤差を求める。 続いて、 その検出結果に基づいて、 次の ァライメント係数式を作成する。 なお、 チップ領域とは半導体 1チップに該当す る領域を意味する。 本実施形態においては、 露光対象単位領域を半導体 1チップ として例示している。
Figure imgf000010_0001
Ay! =d , x, + e , y, + f , (2)
式 （1 ) 及び （2) において、 x , 、 y , は、 第 1チップ領域 20のチップ中 心の設計データに基づく X座標及び Υ座標 （中心座標） であり、 Δχι 、 及び△ y 1 は、 半導体ウェハのァライメント誤差による第 1チップ領域 20の中心座標 X , 、 y, の設計データに対する誤差であり、 a, 〜 f i はァライメント係数で める。
ァライメント係数 a , 〜 f , を求めるためには、 6個の連立方程式が解けるだ けのマーク数のァライメントマークの座標を測定する。 本実施形態では、 3個の ァライメントマークの設計上の座標 （xM1、 yM1) 、 （χΜ2、 yM2) 、 （χΜ3、 yM3) と、 ァライメントマークの設計上の座標に対する半導体ウェハのァライメ ント誤差による座標誤差 （ΔχΜ1、 Δ y Μ , ) 、 （Δ'χΜ2、 Δ y Μ2) 、 （ΔχΜ3、 △ yM3) とを求め、 次の連立方程式を作り、 続いて連立方程式を解いて a , 〜 f , を求める。
Δ X Μ 1 = a 1 x M I + b i y MI + c i Δ y M i = d i x M i + e i y M i + f i
Δ X M 2 ^ a 1 X M 2 + b 1 y M 2 + c 1
Δ y M 2 = d i x M 2 + e i y M 2 + f i
Δ X M 3 = a 1 X M 3 + 1 y M 3 + C 1
Δ y M 3 = d i x M 8 + e I y M 3 + f i
第 1チップ領域 2 0のチップ座標 （チップ領域の中心座標） が （X , + Δ ！ 、 y , + Δ y , ) であるとして、 相補分割ステンシルマスクを移動してァライメ ントを行い、 図 3 Aのシャドー領域中央の菱形マークで示す露光位置で露光する 。 つまり、 いわゆるダイバイダィァライメント方式により相補 4分割ステンシル マスク 1 0をァライメントし、 相補 4分割ステンシルマスク 1 0の第 3のマスク 領域 1 0 Cを第 1チップ領域 2 0に露光する。
ここで、 本願明細書において、 ダイバイダィァライメント方式は、 各ショット ごとに前工程で形成された半導体ウェハ上のァライメントマークの位置を計測し 、 それによつてマスクをァライメントし、 露光位置を決定する方式をいう。 図 3 Aで、 破線矢印は、 ダイバイダィァライメント方式によりァライメントし 露光する際の露光ショットの移動方向を示す。
この露光により、 第 1チップ領域 2 0に相補 4分割ステンシルマスク 1 0の第 3のマスグ領域 1 0 Cのパターンが転写され、 第 1チップ領域 2 0の一つ上の第 2チップ領域 2 2には、 相補 4分割ステンシルマスク 1 0の第 4のマスク領域 1 0 Dのパターンが転写される。
また、 第 1チップ領域 2 0の一つ右のチップ領域 2 4には、 相補 4分割ステン シルマスク 1 0の第 2のマスク領域 1 0 Bのパターンが転写され、 第 2チップ領 域 2 2の一つ右のチップ領域 2 6には、 相補 4分割ステンシルマスク 1 0の第 1 のマスク領域 1 0 Aのパターンが転写される。
次に、 図 3 Bに示すように、 第 1チップ領域 2 0からチップ領域一つ分上の第 2チップ領域 （図 3 Bのシャドー領域の左下部分） 2 2について、 第 1チップ領 域 20の露光手順と同様にして露光し、 相補 4分割ステンシルマスク 1 0の第 3 のマスク領域 1 0 Cのパターンを転写する。
第 2チップ領域 22の周りのチップ領域についても、 上述のように、 相補 4分 割ステンシルマスク 1 0の第 1のマスク領域 1 0 A、 第 2のマスク領域 1 0 B、 及び第 4のマスク領域 1 0 Dのパターンが転写される。
続いて、 図 3 Cに示すように、 第 2チップ領域からチップ一つ分上の第 3チッ プ領域 （図 3 Cのシャドー領域の左下部分） 28について、 第 1チップ領域の露 光手順と同様にして露光する。
以下、 ダイバイダイァライメント方式でァライメントおよび露光できる半導体 ウェハ中央部の全てのチップ領域、 即ち第 4 · · · nチップ領域について、 同様 にして、 ダイバイダィァライメント方式でァライメントを行い、 各露光位置毎に 露光する。 つまり、 ダイバイダィァライメントと 1ショットの露光とを一組とす る露光操作を、 順次、 行う。
ここで、 ダイバイダィァライメントで露光できる範囲の半導体ウェハ中央部の 全てのチップ領域 （第 1領域） とは、 露光エリアの 4隅にァライメントマークが 設けてあるチップ領域を言う。
次に、 上記の露光手順で半導体ウェハ中央部のチップ領域についてダイバイダ ィァライメント方式によるァライメントのために求めたァライメント係数を使用 して、 半導体ウェハ中心又は近傍におけるいわゆるグロ一バルァライメント方式 のァライメント係数式 （3) 及び （4) を上述の式 （1) 及び （2) と同様にし て作成する。
Δ X= a X+ b Y+ c (3)
Δ Y= d X+ e Y+ f (4)
式 （3) 及び （4) において、 X、 Yは、 半導体ウェハ中心又はその近傍のァ ライメントマークの設計デ一夕上の X座標及び Y座標であって、 グローバルァラ ィメント方式のァライメントでの半導体ウェハ基準座標である。 ΔΧ、 及び ΔΥ は、 半導体ウェハのァライメント誤差による設計データ上の半導体ウェハ基準座 標 X、 Yに対する誤差であり、 a〜 f はァライメント係数である。
ここで、 本願明細書において、 グローバルァライメント方式とは、 始めに半導 体ウェハ内数点のァライメントマークの位置を計測して半導体ウェハ内の各ショ ッ トの座標を決めてしまい、 その座標に従って半導体ウェハを移動し、 露光を行 う方式をいう。
なお、 グローバルァライメント方式のァライメント係数式を求める際、 必ずし も、 半導体ウェハ中心又はその近傍領域である必要はなく、 ダイバイダィァライ メント方式でァライメントしたいずれのチップ領域のァライメント係数を使用す ることもできる。
また、 上記の露光手順で半導体ウェハ中央部のチップ領域にダイバイダィァラ ィメント方式によるァライメントを行うために求めたァライメント係数を使用し て、 半導体ウェハ外周部の露光したいチップ領域のチップ中心座標、 つまりチッ プ座標 （x、 y) に対するァライメント係数式 （5) 及び （6) を作成する。
△ x= a x + b y + c (5)
△ y = d' x+ e' y+ f ' (6)
式 （5) 及び （6) において、 x、 yは、 ァライメント係数式 （3) 及び （4 ) を作製した際のァライメントマーク近傍のチップ領域のチップ中心の設計デ一 夕上の X座標及び Y座標であり、 Δχ、 及び Ayは、 半導体ウェハのァライメン ト誤差による設計データ上のチップ中心座標 x、 yに対する誤差であり、 a'〜 f 'はァライメント係数である。
なお、 係数 a'〜 f 'は、 上記の露光手順で半導体ゥェ八中央部のチップ領域 にダイバイダィァライメント方式によるァライメントを行うために求めたァライ メン卜係数を使用する。
次に、 作成したァライメント係数式 （3) 及び （4) を使って、 以下のように 、 半導体ウェハの半導体ウェハ基準座標 （X。、 Yo) のァライメント補正値 （ Δ Χ。、 Δ Yo) を求める。
Δ Χ。= a Χ。+ b Υ。十 c ( 3 ' )
Δ Υ。= d Χ。+ e Υ。+ f (4 ' )
また、 作成したァライメント係数式 （5) 及び （6) を使って、 半導体ウェハ 外周部の露光したいチップ領域のチップ座標 （x。、 y。） 、 例えば図 3Dに示 すチップ領域 30のチップ座標 （x。、 y o) のァライメント補正値 （Δ χ。、 Δ y ,,) を求める。
Figure imgf000014_0001
Δ y。 = d ' x o + e ' y o + f ( 6 )
次に、 半導体ウェハ基準座標 （Χ。+ΔΧ。、 Υ。十 ΔΥ。） とチップ領域 3 0のチップ座標 （χ,,+ Δχ。、 y。+Ay。） に基づいて、 相補 4分割ステン シルマスク 10のグロ一バルァライメント方式によるァライメントを行い、 次い でチップ領域 30の露光を行う。 このように、 2つの座標を用いることにより、 平面的な半導体ウェハの位置が一つに固定される。
そして、 半導体ウェハ外周部では、 グローバルァライメント方式により相補 4 分割ステンシルマスクのァライメントを行い、 グロ一バルァライメント終了後、 露光を行う。 図 3Dで、 破線矢印は、 グロ一バルァライメント方式によりァライ メントし露光を行う際の露光ショッ卜の移動方向を示す。
次に、 図 3 Eに示すように、 同様にして半導体ウェハ外周部の次のチップ領域 についてグローバルァライメント方式によるァライメントを行い、 露光する。 半導体ウェハ外周部の全てのチップ領域の露光が終了するまで、 上記の手順に 従って露光を繰り返す。
上記の本実施形態に係る露光方法により半導体装置にパターンを転写する工程 において、 図 4に示すように、 まず、 半導体ウェハにレジストを塗布する （ステ ップ ST 1) 。 そして、 上記したように、 半導体ウェハ中央部の領域 （第 1領域 ) では、 ダイバイダィァライメント方式により相補分割 ィメントを行って露光を行う （ステップ S T 2 ) 。 続いて、 上記したように、 半 導体ウェハ中央部の外側 （第 2領域） の領域では、 グローバルァライメント方式 により相補分割ステンシルマスクのァライメントを行って露光する （ステップ S T 3 ) 。 その後、 レジストを現像し （ステップ S T 4 ) 、 レジストをエッチング マスクとして半導体ウェハのパターニングを行い （ステップ S T 5 ) 、 最後にレ ジストを除去することにより （ステップ S T 6 ) 、 半導体装置に所望のパターン が転写される。
本実施形態では、 半導体ウェハ中央部の各チップ領域では、 ダイバイダィァラ ィメント方式により相補分割ステンシルマスクのァライメントを行って露光する ことにより、 露光ショットの位置精度を高めている。 また、 ダイバイダィァライ メント方式を適用できない半導体ゥェ八外周部ではグローバルァライメント方式 を適用することにより、 ダイバイダィァライメント方式を半導体ウェハの全チッ プ領域に適用できないという問題を回避している。
さらに、 外周チップ領域に対してグロ一バルァライメント方式でァライメント する際に、 半導体ウェハ中央部のチップ領域にダイバイダィァライメント方式で ァライメントした際に求めたァライメント係数を使うことにより、 グローバルァ ライメント方式を適用する際に必要なァライメント係数の算出に伴う時間と費用 を軽減することができる。
ところで、 グロ一バルァライメント方式では、 マーク検出を行った時から時間 が経過すると、 マーク検出を行った時の半導体ウェハの初期温度と露光時のステ —ジ温度に依存する半導体ウェハ温度の違いに起因して、 半導体ウェハの熱膨張 、 または熱収縮が露光時におこり、 相補分割ステンシルマスクの位置ずれの原因 になる。
一方、 半導体ウェハは、 半導体ウェハ中心で半導体ウェハの半径方向に等方的 に半導体ゥェ八を押さえて固定する方式が一般的であるから、 熱膨張による半導 体ウェハの形状変化は、 半導体ウェハ中心が起点となり、 半導体ウェハ外周部に 行くに従って変化量が大きくなる。
熱膨張は、 緩和現象であって、 図 5 Aに示すようにある一定時間を経過すると 安定する。 従って、 本実施形態のように、 先ず、 半導体ウェハ中央部をダイバイ ダイァライメント方式によりァライメントして露光し、 熱膨張が安定した後、 熱 膨張によるァライメント変動の影響が大きい半導体ウェハ外周部のチップ領域を グローバルァライメント方式によりァライメントすることにより、 全露光ショッ ト領域について、 安定的にァライメントを行うことができる。
例えば、 図 5 Aおよび図 5 Bに示すように、 半導体ウェハの熱膨張と経過時間 とによって、 或いは半導体ウェハ中心からの距離と経過時間とによって、 ダイバ イダィァライメント方式とグローバルァライメント方式とを使い分けてもよい。 以上のような露光方法を用いることにより、 半導体装置に形成される転写バタ ーンの位置精度が向上することから、 半導体装置の信頼性の向上ゃ歩留りの向上 に寄与することができる。 また、 グローバルァライメント方式を適用する際に必 要なァライメン卜係数の算出に伴う時間と費用を軽減できることから、 半導体装 置の製造コス卜の低下に寄与することができる。
第 2の実施の形態
本実施形態は、 本発明に係る相補分割マスクによる露光方法を、 電子線転写型 リソグラフィの L E E P L用の等倍転写型相補 4分割ステンシルマスクによる露 光方法に適用した実施形態の別の例である。 図 6 A〜図 6 Eは、 本実施形態の相 補 4分割ステンシルマスクのァライメントおよび露光の手順を説明する半導体ゥ ェハ平面図である。
本実施形態は、 前述した等倍転写型の相補 4分割ステンシルマスク 1 0を使つ て、 半導体ウェハ 1 2上に露光する方法であって、 以下の手順で、 露光する。 まず、 第 1実施形態と同様に、 露光装置のウェハステージの位置、 及びマスク の位置を調整して、 ウェハステージ上に載置された半導体ウェハのァライメント を行う。
次に、 図 6 Aに示すように、 半導体ウェハ中央部の第 1チップ領域 （図 6 Aの シャドー領域の左上部分） 3 2について、 第 1実施形態と同様にして、 ダイバイ ダイァライメント方式でァライメントを行い、 露光する。
続いて、 図 6 Bに示すように、 半導体ウェハ中央部の第 2チップ領域 （図 6 B のシャドー領域の左上部分） 3 4について、 第 1実施形態と同様にして、 ダイバ イダィァライメント方式でァライメントを行い、 露光する。
続いて、 図 6 Cに示すように、 半導体ウェハ中央部の第 3チップ領域 （図 6 C のシャドー領域の左上部分） 3 6について、 第 1実施形態と同様にして、 ダイバ イダィァライメント方式でァライメントを行い、 露光する。
以下、 スパイラル状に露光ショットを移動させつつ、 ダイバイダィァライメン ト方式でァライメントを行い、 露光を行う。
図 6 Aで、 破線矢印は、 ダイバイダィァライメント方式でァライメントし露光 を行う際の露光ショットの移動方向を示している。
次に、 図 6 Dに示すように、 半導体ウェハ外周部のチップ領域 （図 6 Dのシャ ドー領域の左下部分） 3 8について、 第 1実施形態と同様にして、 グローバルァ ライメント方式でァライメントを行い、 露光する。
図 6 Dで、 破線矢印は、 グローバルァライメント方式でァライメントし露光す る際の露光ショッ卜の移動方向を示している。
以下、 半導体ウェハ外周に沿って半導体ウェハ外周部のチップ領域 （図 6 Eの シャドー領域） に、 グロ一バルァライメント方式でァライメントを行い、 露光す る。
本実施形態では、 熱膨張による変動の影響が少ない半導体ウェハ中心部 （第 1 領域） のチップ領域から先にァライメントして露光を行い、 続いてスパイラル状 に露光ショッ トを移動させ、 半導体ウェハ中心部外側の外周チップ領域 （第 2領 域） についてグロ一バルァライメント方式によるァライメント及び露光を実施す る。
これにより、 外周チップ領域のグローバルァライメントに必要なァライメント マークの検出データに対する熱膨張の影響が少なくなり、 重ね合わせ精度を向上 させることが可能となる。
第 3の実施の形態
本実施形態は、 本発明に係る相補分割マスクによる露光方法を、 電子線転写型 リソグラフィの L E E P L用の等倍転写型相補 4分割ステンシルマスクによる露 光方法に適用した更に別の例である。 図 7 A〜図 7 Cは、 それぞれ、 本実施形態 の相補 4分割ステンシルマスクのァライメントおよび露光の手順を説明する半導 体ウェハ平面図である。
本実施形態は、 前述した等倍転写型の相補 4分割ステンシルマスク 1 0を使つ て、 半導体ウェハ 1 2上に露光する方法であって、 以下の手順で、 露光する。 まず、 第 1実施形態と同様に、 露光装置のウェハステージの位置、 及びマスク の位置を調整して、 ウェハステージ上に載置された半導体ウェハのァライメント を行う。
ところで、 グロ一バルァライメントに必要なパラメ一夕一は、 ァライメントの 式が線形と仮定すれば、 オフセット X、 オフセット Y、 ゥェ八倍率 X、 ウェハ倍 率 Υ、 ウェハ回転 X、 ウェハ回転 Υ、 の 6種類で、 これらのパラメーターを求め るには最低 3チップのマーク検出が必要となる。
そこで、 まず、 図 7 Αに示すように、 最中央部の第 1から第 3のチップ領域に ついて、 第 1実施形態と同様にして、 ダイバイダィァライメント方式でァライメ ントを行い、 露光する。 図 7 Aで、 破線矢印は、 ダイバイダィァライメント方式 でァライメントし露光を行う際の露光ショットの移動方向を示す。
次に、 図 7 Bに示すように、 第 1から第 3チップ領域の外側のチップ領域につ いて、 グローバルァライメント方式でァライメントを行い、 露光する。 この時、 数点おき、 例えば本実施形態では、 2点おきにダイバイダィァライメント方式に よるァライメントを実行し露光を行うと共に、 その時のマーク検出値を踏まえて 、 随時グロ一バルァライメント係数に修正を加える。
同様にして、 図 7 Cに示すように、 更に外側のチップ領域について、 グロ一バ ルァライメント方式でァライメントを行い、 露光する。 この際、 数点おき、 例え ば 4点おきに、 ダイバイダィァライメント方式でァライメントし、 露光する。 最後に、 半導体ウェハ最外周部 （第 2領域） のチップ領域について、 第 1実施 形態と同様にして、 グローバルァライメント方式でァライメントを行い、 露光す る。
本実施形態では、 半導体ウェハ最中心部の複数個の露光ショットを行う際、 ダ ィバイダィァライメント方式によりァライメントしている。 そして、 半導体ゥェ ハ最中心部外側のチップ領域ではグロ一バルァライメント方式によりァライメン トを行う。 その際、 半導体ウェハ最中心部にダイバイダィァライメント方式のァ ライメントを適用したときのァライメント係数を用いてグロ一バルァライメント 方式によるァライメントを行う。
半導体ウェハ最中心部外側のチップ領域のグロ一バルァライメントでは、 所定 露光ショット毎にダイバイダィァライメント方式によるァライメントを行い、 グ ローバルァライメント方式によるァライメント誤差の発生を抑制する。
また、 配線形成工程の後工程等において、 条件変化による半導体ウェハ変形の 可能性が大きいので、 2露光ショッ ト、 又は 3露光ショットごとに、 ダイバイダ ィァライメント方式によるァライメントを行って、 ァライメント誤差の発生を抑 制する。
このように、 外周チップ領域の露光でスパイラル状に露光ショットを移動させ る際、 所定数の露光ショット毎にダイバイダィァライメント方式で相補分割ステ ンシルマスクのァライメントを行って、 ァライメントずれの補正を行う。
本実施形態では、 ダイバイダィァライメント方式によるァライメントの回数を 合理的に少なくすることにより、 高スループッ トで、 かつ高精度なァライメント を実施することができる。
第 4の実施の形態
図 8は、 上述した第 1〜第 3の実施形態に係る露光方法を適用できる露光装置 の概略構成を示す図である。 図 8に示す露光装置は、 LEE PLに用いられる露 光装置である。
図 8に示す露光装置 1 1 1は、 照射光学系として、 電子線 1 1 2を生成する電 子銃 1 1 3の他、 アパーチャ 1 14、 コンデンサレンズ 1 1 5、 一対のメインデ フレクタ一 1 1 6, 1 17および一対の微調整用デフレクタ一 1 18， 1 1 9を 有する。 また、 装置全体の動作を制御する制御部 120と、 半導体ウェハ 1 2お よび相補分割ステンシルマスク 10にそれぞれ設けられたァライメントマークを 検出するァライメントマーク検出部 1 20を有する。
アパーチャ 1 14は、 電子線 1 1 2を制限する。 コンデンサレンズ 1 1 5は電 子線 1 1 2を平行なビームにする。 コンデンサレンズ 1 1 5により集光される電 子線 1 1 2の断面形状は通常、 円形であるが、 他の断面形状であってもよい。 メ インデフレクタ一 1 16， 1 1 7および微調整用デフレクタ一 1 18, 1 1 9は 偏向コイルであり、 メインデフレクタ一 1 1 6， 1 1 7は電子線 1 1 2が相補分 割ステンシルマスク 10の表面に対して基本的に垂直に入射するように、 電子線 1 12を偏向させる。
微調整用デフレクタ一 1 1 8, 1 1 9は、 電子線 1 12が相補分割ステンシル マスク 1 0の表面に対して垂直にまたは垂直方向からわずかに傾いて入射するよ うに、 電子線 1 1 2を偏向させる。 電子線 1 1 2の入射角は、 相補分割ステンシ ルマスク 1 0上のパターン位置等に応じて最適化するが、 電子線 1 1 2の入射角 は最大でも 1 Omr a d程度であり、 電子線 1 1 2は相補分割ステンシルマスク 1 0にほぼ垂直に入射する。
制御部 1 20は、 相補分割ステンシルマスク 1 0および半導体ウェハ 1 2を保 持する図示しない保持手段の動作を制御して、 相補分割ステンシルマスク 1 0と 半導体ウェハ 1 2との相対位置を制御する。
制御部 1 2 0は、 ァライメントマーク検出部 1 2 1により」検出されたァライメ ントマークの位置に基づいて第 1実施形態で説明したようなダイバイダイァライ メント方式によるァライメントを行う。
また、 ァライメントマークの検出による相補分割ステンシルマスクのァライメ ン卜が適用できない最外周領域において、 上記のダイバイダィァライメント方式 の最に求められたァライメント係数を用いて、 上述したように最外周領域におけ る各チップの座標を決定して、 ァライメントを行う。
図 8に示す電子線 1 1 2 a〜 1 1 2 cは、 相補分割ステンシルマスク 1 0を走 査する電子線 1 1 2が相補分割ステンシルマスク 1 0上の各位置にほぼ垂直に入 射する様子を示し、 電子線 1 1 2 a〜 1 1 2 cが相補分割ステンシルマスク 1 0 に同時に入射することを示すものではない。 電子線 1 1 2の走査はラスタ走査と ベクタ走査のいずれも可能である。
図 8において、 相補分割ステンシルマスク 1 0の孔 1 0 a部分を通過した電子 線により半導体ウェハ 1 2上のレジスト Rが露光される。 L E E P Lには等倍マ スクが用いられ、 相補分割ステンシルマスク 1 0と半導体ウェハ 1 2は近接して 配置される。
上記の露光装置 1 1 1で電子線露光を行う際に、 相補分割ステンスルマスク 1 0として、 例えば、 図 1に示した 4分割の相補分割ステンシルマスク 1 0を用い る。
第 5の実施の形態
図 9は、 上述した第 1〜第 3の実施形態に係る露光方法を適用できる露光装置 の概略構成を示す図である。
図 9に示す電子線露光装置では、 相補分割マスク （レチクル） 1 0のパターン が電子線を用いてウェハ 1 2に所定の倍率で縮小転写されるものである。
当該電子線露光装置は、 照射光学系として、 コンデンサレンズ 2 0 3、 第 1投 影レンズ 2 0 4、 第 2投影レンズ 2 0 5、 クロスオーバアパーチャ 2 0 6、 試料 下レンズ 2 0 7および複数の偏向器 2 0 8 a〜2 0 8 iを有する。 また、 装置全 体の動作を制御する制御部 2 1 0と、 半導体ゥェ八 1 2および相補分割マスク 1 0にそれぞれ設けられたァライメントマ一クを検出するァライメントマーク検出 部 2 1 1を有する。 相補分割マスク 1 0の直前のコンデンサレンズ 2 0 3と第 1 投影レンズ 2 0 4は、 図中破線で示す相補分割マスク 1 0から半導体ウェハ 1 2 への方向に磁場分布を発生させる。
制御部 2 1 0は、 相補分割マスク 1 0および半導体ウェハ 1 2を保持する図示 しない保持手段の動作を制御して、 相補分割マスク 1 0と半導体ウェハ 1 2との 相対位置を制御する。
制御部 2 1 0は、 ァライメントマーク検出部 2 1 1により検出されたァライメ ントマークの位置に基づいて第 1実施形態で説明したようなダイバイダイァライ メント方式によるァライメントを行う。
また、 ァライメントマークの検出による相補分割ステンシルマスクのァライメ ントが適用できない最外周領域において、 上記のダイバイダイァライメント方式 の最に求められたァライメント係数を用いて、 上述したように最外周領域におけ る各チップの座標を決定して、 ァライメントを行う。
図 9に示す投影光学系では、 マスク 1 0を通過した電子線が、 クロスオーバー アパーチャ 2 0 6を通過して半導体ウェハ 1 2に垂直に入射するように、 複数の 偏向器 2 0 8 a〜2 0 8 iから偏向磁界が発生される。
本発明の露光方法、 露光装置、 並びに半導体装置およびその製造方法は、 上記 の実施形態の説明に限定されない。
例えば、 相補分割技術が必要な全てのリソグラフィ技術で適用可能であり、 分 割数も限定するものではなく、 またステンシル以外にもパターンをクロム膜等で 形成したメンブレンマスクを用いた露光にも適用可能である。
また、 L E E P L等の等倍近接型露光装置を使った露光方法に加えて、 P R E V A I Lなどの電子線転写装置や可変成形型電子線直描装置を使った露光方法、 更には、 X線リソグラフィ、 光リソグラフィ、 イオン収束ビームリソグラフィな どを適用した際の相補分割ステンシルマスクのァライメントおよび露光にも適用 することができる。 産業上の利用可能性
本発明の露光方法、 露光装置および半導体装置の製造方法は、 半導体装置に転 写パターンを形成する際に相補分割技術を用いる露光方法に適用することができ る。 また、 本発明の半導体装置は、 相補分割技術を用いた露光方法により転写パ ターンが形成される必要のある半導体装置に適用できる。

Claims

言青求の範囲
1 . 半導体ウェハ中央部における複数の露光対象単位領域を含む第 1領域にお いて、 各露光対象単位領域に設けられたァライメントマークの位置を検出し、 検 出された前記ァライメントマークの位置に基づいて相補分割マスクのァライメン トを行って各露光対象単位領域に露光する第 1の工程と、
前記ァライメントマークの検出による前記相補分割マスクのァライメント が適用できない前記第 1領域の外側の第 2領域において、 前記第 1の工程におい て検出された前記ァライメントマークの位置を元に、 前記第 2領域における各露 光対象領域の座標を決定して前記相補分割マスクのァライメントを行って露光す る第 2の工程と
を有する相補分割マスクによる露光方法。
2 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 1記載の相補分割マスクによる露光方法。
3 . 前記第 1の工程は、
前記ァライメントマークの位置検出結果に基づいてァライメント係数を求 め、 前記ァライメント係数を係数とする前記相補分割マスクのァライメント補正 値を求めるための第 1の関数式を作成する工程と、
前記第 1の関数式に従ってァライメント補正値を求める工程と、 前記ァライメント補正値に基づいて前記相補分割マスクのァライメントを 行つて露光する工程とを有し、
前記第 2の工程は、
前記第 1の工程において作成した前記関数式の前記ァライメント係数を使 つて、 前記半導体ゥェ八のァライメント補正値及び前記第 2領域の各露光対象単 位領域のァライメント補正値を求めるための第 2の関数式を作成する工程と、 前記第 2の関数式を使って前記半導体ゥェ八の基準座標及び前記第 2領域 の各露光対象単位領域の座標を求める工程と、
前記半導体ゥェ八の基準座標及び前記第 2領域の各露光対象単位領域の座 標に基づいて前記相補分割マスクのァライメントを行って露光する工程と
を有する請求項 1に記載の相補分割マスクによる露光方法。
4 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 3に記載の相補分割マスクによる露光方法。
5 . 前記第 1の工程および前記第 2の工程において、 前記第 1領域および前記 第 2の領域に対しスパイラル状に露光位置を移動させてそれぞれ露光を行う 請求項 1に記載の相補分割マスクによる露光方法。
6 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 5に記載の相補分割マスクによる露光方法。
7 . 前記第 1の工程および前記第 2の工程において、 前記第 1領域および前記 第 2の領域に対しスパイラル状に露光位置を移動させてそれぞれ露光を行う 請求項 3に記載の相補分割マスクによる露光方法。
8 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 7に記載の相補分割マスクによる露光方法。
9 . 前記第 1の工程は、
前記ダイバイダィァライメント方式により前記相補分割マスクのァライメ ントを行って露光する工程と、
前記ダイバイダィァライメント方式による露光により検出された前記ァラ ィメントマークの位置検出結果を元に、 グローバルァライメント方式により各露 光対象単位領域の座標を決定して前記相補分割マスクのァライメントを行って露 光する工程とを有する
請求項 1に記載の相補分割マスクによる露光方法。
1 0 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 9に記載の相補分割マスクによる露光方法。
1 1 . 前記第 1の工程において、 前記第 1領域に対しスパイラル状に露光位置を 移動させてそれぞれ露光を行う
請求項 9に記載の相補分割マスクによる露光方法。
1 2 . 前記第 1の工程は、
前記ダイバイダイァライメント方式により前記相補分割マスクのァライメ ントを行って露光する工程と、
前記ダイバイダィァライメント方式による露光により検出された前記ァラ ィメントマークの位置検出結果を元に、 グローバルァライメント方式により各露 光対象単位領域の座標を決定して前記相補分割マスクのァライメントを行って露 光する工程とを有する
請求項 3に記載の相補分割マスクによる露光方法。
1 3 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 1 2に記載の相補分割マスクによる露光方法。
1 4 . 前記第 1の工程において、 前記第 1領域に対しスパイラル状に露光位置を 移動させてそれぞれ露光を行う
請求項 1 2に記載の相補分割マスクによる露光方法。
1 5 . 相補分割マスクと半導体ウェハとの相対位置を制御する位置制御部と、 前記半導体ゥェ八の各露光対象単位領域に設けられたァライメントマーク の位置を検出するァライメントマーク検出手段と、
前記相補分割マスクを介して前記半導体ウェハに露光用ビームを照射する 照射光学系とを有し、
前記位置制御部は、
半導体ウェハ中央部における複数の前記露光対象単位領域を含む第 1領域 の露光において、 前記ァライメントマーク検出手段により検出された各露光対象 単位領域の前記ァライメントマークの位置に基づいて前記相対位置を制御し、 前記ァライメントマークの検出による前記相補分割マスクのァライメント が適用できない前記第 1領域の外側の第 2領域の露光において、 前記検出された 前記ァライメントマークの位置を元に、 前記第 2領域における各露光対象領域の 座標を決定して前記相対位置を制御する
露光装置。
1 6 . 半導体ウェハ中央部における複数の露光対象単位領域を含む第 1領域にお いて、 各露光対象単位領域に設けられたァライメントマークの位置を検出し、 検 出された前記ァライメントマークの位置に基づいて相補分割マスクのァライメン トを行って各露光対象単位領域に露光する第 1の工程と、
前記ァライメントマークの検出による前記相補分割マスクのァライメント が適用できない前記第 1領域の外側の第 2領域において、 前記第 1の工程におい て検出された前記ァライメントマークの位置を元に、 前記第 2領域における各露 光対象領域の座標を決定して前記相補分割マスクのァライメントを行って露光す る第 2の工程と、 を有する露光工程により形成された
半導体装置。
1 7 . 半導体ウェハ中央部における複数の露光対象単位領域を含む第 1領域にお いて、 各露光対象単位領域に設けられたァライメントマークの位置を検出し、 検 出された前記ァライメントマークの位置に基づいて相補分割マスクのァライメン トを行って各露光対象単位領域に露光する第 1の工程と、
前記ァライメントマークの検出による前記相補分割マスクのァライメント が適用できない前記第 1領域の外側の第 2領域において、 前記第 1の工程におい て検出された前記ァライメントマークの位置を元に、 前記第 2領域における各露 光対象領域の座標を決定して前記相補分割マスクのァライメントを行って露光す る第 2の工程と、 を有する相補分割マスクによる露光工程を有する
半導体装置の製造方法。
1 8 . 前記相補分割マスクとして、 ステンシルマスクを用いる
請求項 1 7記載の半導体装置の製造方法。
1 9 . 前記第 1の工程は、
前記ァライメントマークの位置検出結果に基づいてァライメント係数を求 め、 前記ァライメント係数を係数とする前記相補分割マスクのァライメント補正 値を求めるための第 1の関数式を作成する工程と、
前記第 1の関数式に従ってァライメント補正値を求める工程と、 前記ァライメント補正値に基づいて前記相補分割マスクのァライメントを 行つて露光する工程とを有し、
前記第 2の工程は、
前記第 1の工程において作成した前記関数式の前記ァライメント係数を使 つて、 前記半導体ウェハのァライメント補正値及び前記第 2領域の各露光対象単 位領域のァライメント補正値を求めるための第 2の関数式を作成する工程と、 前記第 2の関数式を使って前記半導体ゥェ八の基準座標及び前記第 2領域 の各露光対象単位領域の座標を求める工程と、
前記半導体ゥェ八の基準座標及び前記第 2領域の各露光対象単位領域の座 標に基づいて前記相補分割マスクのァライメントを行って露光する工程と
を有する請求項 1 7に記載の半導体装置の製造方法。
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