WO2002100058A1 - Circuit integre semi-conducteur et systeme de transmission de donnees - Google Patents

Circuit integre semi-conducteur et systeme de transmission de donnees Download PDF

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Definitions

  • the present invention generally relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit used for serially transmitting image data as main data and transmitting audio data as sub data. Further, the present invention relates to a data transmission system using such a semiconductor integrated circuit.
  • a CK signal used for main data transmission is pulse width modulated to transmit sub data in accordance with the pulse width of a clock signal. A method for doing so is disclosed. According to this method, the sub data can be transmitted without increasing the number of transmission cables.
  • Fig. 1 shows the configuration of a conventional data transmission system using such a method.
  • the data transmission system includes a transmission circuit 10 that inputs main and sub data and a transmission signal and transmits serial data and a transmission transmission signal, and a transmitted serial signal.
  • a receiving circuit 20 for receiving data and transmission signals and outputting main and sub data and transmission signals; a data transmission cable 30 used for transmitting serial data; And a click signal transmission cable 31 used for transmission of a click signal.
  • the transmission circuit 10 includes a main data transmission circuit 11 and a binary pulse width modulation circuit 12.
  • One bit of audio data is supplied as data.
  • the input main data is converted into serial data in the main data transmission circuit 11 using the input clock signal, and transmitted as three systems of serial data. Further, the input clock signal is subjected to binary pulse width modulation using the input sub-data in the binary pulse width modulation circuit 12 and transmitted as a transmission clock signal.
  • the receiving circuit 20 includes a main data receiving circuit 21 and a binary pulse width demodulating circuit 2'2.
  • the transmission clock signal is demodulated in the binary pulse width demodulation circuit 22 to obtain output sub-data and an output clock signal.
  • the three serial data are converted into parallel data using the output signal in the main data receiving circuit 21, and the output main data is obtained.
  • FIG. 2 shows the operation of the binary pulse width modulation circuit shown in FIG.
  • the pulse width of the input clock signal is (50 + a)%
  • the pulse width of the input clock signal is ( 5 0— a) Generate transmission clock signal by setting%.
  • the present invention provides a system for serially transmitting image data as main data without transmitting the audio data as sub-data while maintaining the transmission quality without increasing the number of transmission cables.
  • the purpose is to:
  • a semiconductor integrated circuit converts main data into serial data, and converts the serial data into at least one transmission signal in synchronization with a clock signal.
  • a sub-data transmitting circuit for generating and transmitting the modulated clock signal via another transmission path.
  • a semiconductor integrated circuit includes a main data receiving circuit that receives serial data via at least one transmission line, converts received serial data into parallel data, and obtains main data. And receives a pulse-width-modulated pulse signal via another transmission path, and detects whether the pulse width of the received pulse signal is within a predetermined range.
  • a sub-data receiving circuit that demodulates the uplink signal to obtain sub-data.
  • the data transmission system converts the main data into serial data, transmits the serial data in synchronization with a clock signal through at least one transmission line, and
  • the pulse width of the clock signal is modulated by using at least three types of pulse widths.
  • a transmission circuit that generates a modulated clock signal having the following order transmits the modulated clock signal via another transmission path, receives serial data via at least one transmission path, and parallelizes the received serial data. Converts to data to obtain main data, receives a pulse width modulated clock signal through another transmission path, and detects whether the pulse width of the received clock signal is within a predetermined range And a receiving circuit for demodulating a received clock signal to obtain sub data.
  • the sub data can be transmitted without increasing the number of transmission cables.
  • the DC balance of the modulated clock signal can be maintained, and the transmission quality of the system can be maintained.
  • FIG. 1 is a block diagram showing a configuration of a conventional data transmission system.
  • FIG. 2 is a timing chart showing the operation of the binary pulse width modulation circuit shown in FIG.
  • FIG. 3 is a block diagram showing a configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of the sub-data transmission circuit shown in FIG. 3.
  • FIG. 5 is a block diagram showing a configuration of the 1-bit signal generation circuit shown in FIG.
  • FIG. 6 is a block diagram showing a configuration of the ternary pulse width modulation circuit shown in FIG.
  • FIG. 7 is a timing chart showing the operation of the ternary pulse width modulation circuit shown in FIG.
  • FIG. 8 is a block diagram showing the configuration of the sub data receiving circuit shown in FIG. 3.
  • FIG. 9 is a timing chart showing the operation of the sub data receiving circuit shown in FIG.
  • FIG. 10 is a block diagram showing a configuration of a ternary pulse width modulation circuit in a data transmission system according to the second embodiment of the present invention.
  • FIG. 11 is a timing chart showing the operation of the ternary pulse width modulation circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 shows the configuration of the data transmission system according to the first embodiment of the present invention.
  • the data transmission system includes a transmission circuit 40 that inputs main and sub data and a clock signal to transmit serial data and a transmission clock signal, and transmits the transmitted serial data and transmission signal.
  • Receiving circuit 50 that receives the primary signal and outputs the primary and secondary data and the primary signal, data transmission cable 60 used for transmitting serial data, and transmission of the primary signal And a click signal transmission cable 61 used for the communication.
  • the transmission circuit 40 is constituted by a semiconductor integrated circuit including a main data transmission circuit 41 and a sub data transmission circuit 42.
  • Input sub 1-bit audio data is supplied as data.
  • the input main data is converted into serial data using the input clock signal in the main data transmission circuit 41 and transmitted as three systems of serial data. Further, the input clock signal is subjected to ternary pulse width modulation using the input sub data in the sub data transmission circuit 42 and transmitted as a transmission clock signal.
  • the receiving circuit 50 is constituted by a semiconductor integrated circuit including a main data receiving circuit 51 and a sub data receiving circuit 52.
  • the transmission clock signal is demodulated in the sub data receiving circuit 52 to obtain output sub data and an output clock signal.
  • the three systems of serial data are converted into parallel data using the output clock signal in the main data receiving circuit 51, and output main data is obtained.
  • the main data transmission circuit 41 transmits serial data in synchronization with the rising timing of the input clock signal
  • the sub data transmission circuit 42 transmits the serial data in synchronization with the falling timing of the input clock signal.
  • Pulse width modulation is performed by changing only the pulse.
  • this data transmission system by making a part or all of the three serial data and the transmission port signal a differential signal, noise immunity is increased and transmission quality can be further improved.
  • a part or all of the output of the transmitting circuit 40 is made a differential output
  • a part or all of the input of the receiving circuit 50 is made a differential input.
  • FIG. 4 shows the configuration of the sub data transmission circuit shown in FIG.
  • the sub-data transmission circuit 42 includes a 1-bit signal generation circuit 43 that outputs a 1-bit signal (bit stream) based on the input clock signal and the input sub-data, and an input clock signal. It comprises a ternary pulse width modulation circuit 44 that outputs a transmission peak signal based on a signal, input sub-data, and a 1-bit signal.
  • the 1-bit signal generation circuit 43 inverts and outputs the value of the 1-bit signal when the input sub-data is "1" in synchronization with the input clock signal, and the input sub-data is "0". If you continue to output the same value.
  • the ternary pulse width modulation circuit 44 sets the pulse width of the input clock signal to (50-a)% of the cycle of the input clock signal based on the input clock signal, the input sub-data, and the 1-bit signal. Outputs the transmission clock signal by modulating to 50% and (50 + a)%.
  • 0 ⁇ a ⁇ 50 preferably 10 ⁇ a ⁇ 30, more preferably a20.
  • FIG. 5 shows the configuration of the 1-bit signal generation circuit shown in FIG.
  • the 1-bit signal generation circuit 43 generates an output signal by inverting the value of the 1-bit signal when the input sub-data value is “1”.
  • Circuit 45 and a flip-flop circuit 46 that latches the output signal of the XOR circuit 45 in synchronization with the input clock signal. By feeding back the output of the flip-flop circuit 46 and inputting it to the XOR circuit 45, when the value of the input sub-data is "1", the value of the 1-bit signal is inverted in synchronization with the input clock signal.
  • FIG. 6 shows the configuration of the ternary pulse width modulation circuit shown in FIG.
  • the ternary pulse width modulation circuit 44 includes a subclock signal generation circuit 71 that generates a plurality of subclock signals based on an input clock signal, inverters 72 to 75, and N It comprises AND circuits 76 to 81, a buffer circuit 82, and an RS latch circuit 90.
  • the RS latch circuit 90 includes NAND circuits 91 and 92.
  • FIG. 7 shows the operation of the ternary pulse width modulation circuit shown in FIG.
  • the sub-clock signal generation circuit 71 has a phase difference between the sub-clock signal SC LK (0) and the sub-clock signal SC LK (0).
  • the subclock signal SCLK (1) delayed by 50-a)%, the subclock signal SCLK (2) whose phase is delayed by 50% from the subclock signal SCLK (0), and the subclock A sub-clock signal SC LK (3) whose phase is delayed by (50 + a)% from the signal SC LK (0) is generated.
  • the low-level pulse width is shorter than (50-a)% of one cycle.
  • the NAND circuit 80 outputs a select signal SEL (1) based on the 1-bit signal and the input sub-data, and the inverter 75 inverts the input sub-data to select.
  • the NAND circuit 81 outputs the signal SEL (2), and outputs the select signal SEL (3) based on the 1-bit signal inverted by the inverter 74 and the input sub-data.
  • the subclock signal SCLK (0) is delayed by the two inverters 72 and 73 and input to the set terminal of the RS latch circuit 90.
  • the subclock signal SCLK (1) and the select signal SEL (1) are input to the NAND circuit 76, and the subclock signal SCLK (2) and the select signal SEL (2) are connected to the NAND circuit.
  • the sub-clock signal SC LK (3) and the select signal SEL (3) are input to the NAND circuit 78.
  • the output signals of these NAND circuits 76 to 78 are input to a NAND circuit 79, and the output signal of the NAND circuit 79 is input to a reset terminal of an RS latch circuit 90. .
  • the output signal of the RS latch circuit 90 is buffered by the buffer circuit 82 and output as a transmission clock signal.
  • the pulse width of the input clock signal is set to (50-a) of the period of the input clock signal based on the input sub-data and the 1-bit signal. 50%, and (50 + a)%.
  • the 1-bit signals are sequentially inverted.
  • the RS latch circuit 90 is set, and the transmission clock signal rises. The timing at which the RS latch circuit 90 is reset is selected by the input sub-data and the 1-bit signal.
  • the sub clock signal SC LK (2) is selected and the pulse width of the transmission clock signal becomes 50%.
  • the sub-clock signal SC LK (1) is selected as S, and the pulse width of the transmission clock signal is (50-a)% Becomes If the input sub data is "1" and the 1-bit signal is also "1”, the sub clock signal SCLK (3) is selected and the pulse width of the transmission clock signal is (50 + a)%. Becomes That is, the pulse width of the transmission clock signal becomes 50% when the input sub-data is "0", and alternately (50-a) when the input sub-data is "1". % And (50 + a)%.
  • the transmission efficiency of the sub-data can be 100%. Also, assuming that the probability that the input sub-data is "0" is P0 and the probability that the input sub-data is "1" is P1, the average duty D AVE of the transmission cook signal is expressed by the following equation. As shown, it is 50%.
  • FIG. 8 shows the configuration of the sub-data receiving circuit shown in FIG.
  • the sub-data receiving circuit 52 generates the sampling clock signals S amp CLK (1) and S amp CLK (2) and the output clock signal based on the rising edge of the transmission clock signal.
  • Sampling clock A signal generation circuit 101 and a sampling circuit 1 that samples a transmission clock signal in synchronization with a sampling clock signal SampCLK (1) and outputs sample data SampDATA (1).
  • a sampling circuit 103 that samples the transmission clock signal in synchronization with the sampling clock signal SAMPCLK (2) and outputs the sample data SampDATA (2).
  • the sub data receiving circuit 52 includes an inverter 104 for inverting the sample data Samp DAT A (2), and an inverter 104 for inverting the sample data Samp DAT A (1) and a sample data S amp DATA (2). ), And a flip-flop circuit 106 that latches the output data of the NAND circuit 105 in synchronization with the output clock signal and outputs it as output sub-data. .
  • the sampling clock signal S amp C L K (1) rises at a timing delayed by (50-b)% of the period of the transmission clock signal from the rising edge of the transmission clock signal.
  • the sampling clock signal SampCLK (2) rises at a timing delayed by (50 + b)% of the period of the transmission clock signal from the rising edge of the transmission clock signal.
  • the sampling clock signal generation circuit with a DLL (Delay Lock Loop) or a PLL (Phase Lock Loop), it is possible to generate a sampling clock with less jitter, and to perform more accurate determination. It can be carried out.
  • FIG. 9 shows the operation of the sub-data receiving circuit shown in FIG. As shown in Figure 9
  • the pulse width of the transmission clock signal is 50% of one cycle
  • the sample data S amp DATA (1) is “1”
  • the sample data S amp DATA (2) is “0". Therefore, the output sub data is "0".
  • the pulse width of the transmission clock signal is (50 + a)% of one cycle
  • the sample data S amp DATA (1) and Samp DATA (2) are both “1”. Therefore, the output sub data is "1”.
  • both the sample data Samp DATA (1) and Samp DATA (2) become “0". Therefore, the output sub data is "1". In this way, it is possible to demodulate the pulse width modulated transmission clock signal.
  • FIG. 10 shows a configuration of a ternary pulse width modulation circuit in a data transmission system according to the second embodiment of the present invention. Other configurations are the same as those of the first embodiment.
  • the ternary pulse width modulation circuit includes inverters 111 and 112, NAND circuits 113 and 114, and a 10: 1 serializer 1 And modulates the pulse width of the input clock signal to 40%, 50%, or 60%.
  • the serializer 1 15 serializes 10 data that are simultaneously input in synchronization with the input lock signal, and outputs the serialized data at multiple timings.
  • the first input signal S ER (1) to the fourth input signal SER (4) of the serializer 1 15 have the power supply potential V DD, and in the corresponding timing, the serializer 1 15 "1" is output.
  • the power supply potential V ss ground potential in the present embodiment
  • V ss ground potential in the present embodiment
  • "0" is output from the serializer 115.
  • the input sub-data and the 1-bit signal inverted by the inverter 11 1 are input to the NAND circuit 113, and the output data of the NAND circuit 113 is output to the serializer 115 by the serial data.
  • the input signal of 5 is S ER (5).
  • the input sub-data and the 1-bit signal are input to the NAND circuit 114, and the output data of the NAND circuit 114 is inverted by the inverter 112 so that the sixth input of the serializer 115 is input.
  • the signal becomes S ER (6).
  • the serializer 115 serializes these input signals, and outputs the serialized signals as transmission clock signals.
  • FIG. 11 shows the operation of the ternary pulse width modulation circuit shown in FIG.
  • the fifth input signal S ER (5) of the serializer is also the sixth input signal. Since SER (6) also becomes “1”, a 60% pulse width transmission clock signal is output.
  • the input sub-data is “1” and the 1-bit signal is “0”, both the fifth input signal SER (5) and the sixth input signal SER (6) of the serializer are set to “0”.
  • a transmission clock signal with a pulse width of 40% is output.
  • the first input signal S ER (1) of the serializer 1 15 changes from the first input signal SER (1) to the fifth input signal SER (5), and the serializer 1 1 Since the 15th sixth input signal SER (6) to the 10th input signal SER (10) become "0", a transmission clock signal having a pulse width of 50% is output.
  • the transmission efficiency of the sub-data can be 100%. Also, since the average pulse width of the transmission clock signal is 50% of one cycle, the DC balance of the transmission clock signal can be maintained.
  • the present invention has been described based on the embodiments. However, the present invention is not limited to the above embodiments, and can be freely modified and changed within the scope described in the claims. Industrial applicability
  • the present invention can be used in an image device or a computer that transmits image data and audio data.

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Description

明 細 書 半導体集積回路及びデータ伝送システム
技術分野
本発明は、 一般的に半導体集積回路に関し、 特に、 画像データを主デ ータとしてシリアル伝送すると共に、 音声データを副データと して伝送 するために用いる半導体集積回路に関する。 さらに、 本発明は、 そのよ うな半導体集積回路を用いたデータ伝送システムに関する。
背景技術
画像データを主データとしてシリアル伝送するシステムにおいて、 音 声データを副データとして伝送するために、 伝送ケーブルの本数を増加 させず、 かつ、 従来のフォーマッ トと整合性の高いフォーマッ トが要求 されている。
国際特許出願の国際公開 W O 0 0 / 1 6 5 2 5には、 主データの伝送 に用いるク口ック信号をパルス幅変調することにより、 クロック信号の パルス幅に対応させて副データを伝送する方法が開示されている。 この 方法によれば、 伝送ケーブルの本数を増加させることなく、 副データを 伝送することができる。
図 1に、 このような方法を用いた従来のデータ伝送システムの構成を 示す。 図 1に示すように、 このデータ伝送システムは、 主 '副データ及 びク口ック信号を入力してシリアルデータ及び伝送ク口ック信号を送信 する送信回路 1 0と、 送信されたシリアルデータ及び伝送ク口ック信号 を受信して主 ·副データ及びク口ック信号を出力する受信回路 2 0と、 シリアルデータの伝送に用いられるデータ伝送ケーブル 3 0と、 伝送ク 口ック信号の伝送に用いられるク口ック信号伝送ケーブル 3 1 とを含ん でいる。
送信回路 1 0は、 主データ送信回路 1 1 と、 2値パルス幅変調回路 1 2 とによって構成される。 例えば、 送信回路 1 0には、 入力主データと して R G Bの 3系統の 8ビッ ト画像データ、 即ち、 8 ビッ ト X 3 = 2 4 ビッ トの画像データと、 入力クロック信号と、 入力副データとして 1 ビ ッ トの音声データとが供給される。 入力主データは、 主データ送信回路 1 1において、 入力クロック信号を用いてシリアルデータに変換され、 3系統のシリアルデータとして送信される。 さらに、 入力クロック信号 は、 2値パルス幅変調回路 1 2において、 入力副データを用いて 2値パ ルス幅変調され、 伝送ク口ック信号と して送信される。
受信回路 2 0は、 主データ受信回路 2 1 と、 2値パルス幅復調回路 2' 2 とによって構成される。 伝送クロック信号は、 2値パルス幅復調回路 2 2において復調され、 出力副データ及び出力クロック信号が得られる 。 3系統のシリアルデータは、 主データ受信回路 2 1において、 出カク 口ック信号を用いてパラレルデータに変換され、 出力主データが得られ る。
図 2に、 図 1に示す 2値パルス幅変調回路の動作を示す。 入力副デー タカ " 1 " である場合には、 入力クロック信号のパルス幅を （ 5 0 + a ) %とし、 入力副データが " 0 " である場合には、 入力クロック信号の パルス幅を （5 0— a ) %とすることにより、 伝送クロック信号を生成 する。
しかしながら、 図 2に示すように、 入力副データの値が " 1 " 又は " 0 " に偏った場合には、 クロック信号の平均パルス幅が 5 0 %からずれ て、 クロック信号の D Cバランスが偏ってしまう。 そのため、 クロック 信号のジッタが増大し、 システム全体の伝送品質が劣化するという問題 がある。 特に、 光伝送を用いる場合には、 D C成分を伝送できないので 、 D Cバランスの偏りによる影響が大きレ、。 発明の開示
そこで、 上記の点に鑑み、 本発明は、 画像データを主データとしてシ リアル伝送するシステムにおいて、 伝送ケーブルの本数を増加させるこ となく、 伝送品質を保ったまま、 音声データを副データとして伝送する ことを目的とする。 . 以上の課題を解決するため、 本発明の第 1の観点に係る半導体集積回 路は、 主データをシリアルデータに変換し、 該シリ アルデータをクロッ ク信号に同期して少なく とも 1つの伝送路を介して送信する主データ送 信回路と、 副データを用いて該ク口ック信号をパルス幅変調することに より、 少なく とも 3種類のパルス幅を所定の順序で有する変調クロック 信号を生成し、 該変調クロック信号をもう 1つの伝送路を介して送信す る副データ送信回路とを具備する。
また、 本発明の第 2の観点に係る半導体集積回路は、 少なく とも 1つ の伝送路を介してシリアルデータを受信し、 受信シリアルデータをパラ レルデータに変換して主データを得る主データ受信回路と、 もう 1つの 伝送路を介してパルス幅変調されたク口ック信号を受信し、 受信ク口ッ ク信号のパルス幅が所定の範囲内にあるか否かを検出することにより受 信ク口ック信号を復調して副データを得る副データ受信回路とを具備す る。 '
さらに、 本発明に係るデータ伝送システムは、 主データをシリ アルデ —タに変換し、 該シリアルデータをク口ック信号に同期して少なく とも 1つの伝送路を介して送信すると共に、 副データを用いて該クロック信 号をパルス幅変調することにより、 少なく とも 3種類のパルス幅を所定 の順序で有する変調クロック信号を生成し、 該変調クロック信号をもう 1つの伝送路を介して送信する送信回路と、 少なく とも 1つの伝送路を 介してシリアルデータを受信し、 受信シリアルデータをパラレルデータ に変換して主データを得ると共に、 もう 1つの伝送路を介してパルス幅 変調されたクロック信号を受信し、 受信ク ロック信号のパルス幅が所定 の範囲内にあるか否かを検出することにより受信クロック信号を復調し て副データを得る受信回路とを具備する。
本発明によれば、 副データの値により少なく とも 3種類のパルス幅を 選択してク口ック信号をパルス幅変調することにより、 伝送ケーブルの 本数を増加させることなく副データを伝送でき、 かつ、 副データの各値 についてパルス幅の期待値を等しくすることにより、 変調クロック信号 の D Cバランスを保ち、 システムの伝送品質を保つことができる。 図面の簡単な説明
本発明の利点及び特徴は、 以下の詳細な説明と図面とを関連させて考 察すれば明らかになる。 これらの図面において、 同じ参照番号は同じ構 成要素を指している。
図 1は、 従来のデータ伝送システムの構成を示すプロック図である。 図 2は、 図 1に示す 2値パルス幅変調回路の動作を示すタイミングチ ヤートである。
図 3は、 本発明の第 1の実施形態に係る半導体集積回路の構成を示す ブロック図である。
図 4は、 図 3に示す副データ送信回路の構成を示すプロック図である 図 5は、 図 4に示す 1 ビッ ト信号生成回路の構成を示すブロック図で ある。 図 6は、 図 4に示す 3値パルス幅変調回路の構成を示すプロック図で ある。
図 7は、 図 6に示す 3値パルス幅変調回路の動作を示すタイ ミングチ ヤー トである。
図 8は、 図 3に示す副データ受信回路の構成を示すブロック図である 図 9は、 図 8に示す副データ受信回路の動作を示すタイミングチヤー トである。
図 1 0は、 本発明の第 2の実施形態に係るデータ伝送システムにおけ る 3値パルス幅変調回路の構成を示すプロック図である。
図 1 1は、 図 1 0に示す 3値パルス幅変調回路の動作を示すタイ ミン グチヤートである。 発明を実施するための最良の形態
図 3に、 本発明の第 1の実施形態に係るデータ伝送システムの構成を 示す。 図 3に示すように、 このデータ伝送システムは、 主 '副データ及 びクロック信号を入力してシリアルデータ及び伝送ク口ック信号を送信 する送信回路 4 0と、 送信されたシリアルデータ及び伝送ク口ック信号 を受信して主 ·副データ及びク口ック信号を出力する受信回路 5 0 と、 シリアルデータの伝送に用いられるデータ伝送ケーブル 6 0と、 伝送ク 口ック信号の伝送に用いられるク口ック信号伝送ケーブル 6 1 とを含ん でいる。
送信回路 4 0は、 主データ送信回路 4 1 と、 副データ送信回路 4 2と を含む半導体集積回路によって構成される。 例えば、 送信回路 4 0には 、 入力主データと して R G Bの 3系統の 8 ビッ ト画像データ、 即ち、 8 ビッ ト X 3 = 2 4ビッ トの画像データと、 入力ク ロ ック信号と、 入力副 データとして 1 ビッ トの音声データとが供給される。 入力主データは、 主データ送信回路 4 1において、 入力クロック信号を用いてシリアルデ ータに変換され、 3系統のシリアルデータと して送信される。 さらに、 入力クロック信号は、 副データ送信回路 4 2において、 入力副データを 用いて 3値パルス幅変調され、 伝送クロック信号として送信される。 受信回路 5 0は、 主データ受信回路 5 1 と、 副データ受信回路 5 2 と を含む半導体集積回路によって構成される。 伝送クロック信号は、 副デ ータ受信回路 5 2において復調され、 出力副データ及び出カクロック信 号が得られる。 3系統のシリアルデータは、 主データ受信回路 5 1にお いて、 出力クロック信号を用いてパラレルデータに変換され、 出力主デ ータが得られる。
ここで、 主データ送信回路 4 1においては、 入力クロック信号の立ち 上がりのタイミングに同期してシリアルデータを伝送しており、 副デー タ送信回路 4 2においては、 入カクロック信号の立ち下がりのタイミン グのみを変えることで、 パルス幅変調を行っている。 このデータ伝送シ ステムにおいて、 3系統のシリアルデータと伝送ク口ック信号との一部 又は全てを差動信号とすることにより、 ノイズ耐性が上がって、 伝送品 質をより向上することができる。 その場合には、 送信回路 4 0の出力の 一部又は全てを差動出力とし、 受信回路 5 0の入力の一部又は全てを差 動入力とする。
図 4に、 図 3に示す副データ送信回路の構成を示す。 図 4に示すよう に、 副データ送信回路 4 2は、 入力クロック信号及び入力副データに基 づいて 1 ビッ ト信号 （ビッ トス トリーム） を出力する 1 ビッ ト信号生成 回路 4 3 と、 入力クロック信号、 入力副データ、 及び、 1 ビッ ト信号に 基づいて伝送ク口ック信号を出力する 3値パルス幅変調回路 4 4とによ つて構成される。 1ビッ ト信号生成回路 43は、 入力クロック信号に同期して、 入力副 データが " 1 " である場合に 1ビッ ト信号の値を反転して出力し、 入力 副データが "0" である場合に同じ値を出力し続ける。
また、 3値パルス幅変調回路 44は、 入力クロック信号、 入力副デー タ、 及び、 1 ビッ ト信号に基づいて、 入力クロック信号のパルス幅を入 カクロック信号の周期の （50— a ) %、 5 0%、 （5 0 + a ) %の 3 値に変調することにより、 伝送クロック信号を出力する。 ここで、 0 < a < 50であり、 好ましくは 1 0≤ a≤ 3 0、 さらに好ましくは a 2 0とする。
図 5に、 図 4に示す 1 ビッ ト信号生成回路の構成を示す。 図 5に示す ように、 1 ビッ ト信号生成回路 43は、 入力副データの値が " 1 " のと きに 1ビッ ト信号の値を反転して出力信号を生成する X OR (ェタスク ルーシブ OR) 回路 45と、 入力クロック信号に同期して XOR回路 4 5の出力信号をラッチするフリ ップフ口ップ回路 46とによって構成さ れる。 フリ ップフロップ回路 46の出力を帰還して XOR回路 4 5に入 力することにより、 入力副データの値が " 1 " のときに、 入力クロック 信号に同期して 1ビッ ト信号の値が反転される。
図 6に、 図 4に示す 3値パルス幅変調回路の構成を示す。 図 6に示す ように、 3値パルス幅変調回路 44は、 入力クロック信号に基づいて複 数のサブクロック信号を生成するサブクロック信号生成回路 7 1 と、 ィ ンバータ 7 2〜7 5と、 N AND回路 76〜 8 1 と、 ノくッファ回路 8 2 と、 R Sラッチ回路 90とによって構成される。 R Sラッチ回路 90は 、 NAND回路 9 1及び 9 2によって構成される。
図 7に、 図 6に示す 3値パルス幅変調回路の動作を示す。 サブクロッ ク信号生成回路 7 1は、 入力クロック信号に基づいて、 サブクロック信 号 S C LK (0) と、 サブクロック信号 S C LK (0) よりも位相が （ 5 0 - a ) %だけ遅れたサブクロック信号 S C L K ( 1 ) と、 サブクロ ック信号 S C LK (0) よりも位相が 5 0 %だけ遅れたサブクロック信 号 S C LK (2) と、 サブクロック信号 S C LK (0) よりも位相が （ 5 0 + a ) %だけ遅れたサブクロック信号 S C LK (3) とを生成する 。 但し、 サブクロ ック信号 S C LK (0) 〜S C LK (3) においては 、 ローレベルのパルス幅が 1周期の （ 5 0— a ) %よりも短いものとす る。
再び図 6を参照すると、 NAND回路 8 0は、 1 ビッ ト信号と入力副 データとに基づいてセレク ト信号 S E L ( 1 ) を出力し、 インバータ 7 5は、 入力副データを反転してセレク ト信号 S E L ( 2) を出力し、 N AND回路 8 1は、 ィンバータ 74によって反転された 1 ビッ ト信号と 入力副データとに基づいてセレク ト信号 S E L (3) を出力する。
さらに、 サブクロック信号 S C L K (0) は、 2つのインバータ 7 2 及び 7 3によって遅延され、 R Sラツチ回路 9 0のセッ ト端子に入力さ れる。 サブクロック信号 S C LK ( 1 ) とセレク ト信号 S E L ( 1 ) と は NAN D回路 7 6に入力され、 サブクロック信号 S C LK (2) とセ レク ト信号 S E L ( 2) とは NAN D回路 Ί 7に入力され、 サブクロッ ク信号 S C LK (3) とセレク ト信号 S E L (3) とは NAND回路 7 8に入力される。 これらの NAND回路 7 6〜 7 8の出力信号は、 NA ND回路 7 9に入力され、 NAND回路 7 9の出力信号は、 R Sラッチ 回路 9 0のリセッ ト端子に入力される。.
R Sラツチ回路 9 0の出力信号は、 バッファ回路 8 2でバッファされ 、 伝送クロック信号として出力される。 この構成によれば、 入力副デー タと 1 ビッ ト信号とに基づいて、 入力クロック信号のパルス幅を、 入力 クロック信号の周期の （5 0— a ) 。に 5 0 %、 （5 0 + a ) %に変調 することができる。 図 7に示すように、 入力副データが " 1 " である場合には、 1 ビッ ト 信号が順次反転する。 サブクロック信号 S C LK (0) が口一レベルと なることにより R Sラツチ回路 90がセッ トされ、 伝送ク口ック信号が 立ち上がる。 R Sラッチ回路 90がリセッ トされるタイミングは、 入力 副データ及び 1ビッ ト信号によって選択される。 入力副データが "0" である場合には、 サブクロック信号 S C LK (2) が選択され、 伝送ク ロック信号のパルス幅は 50 %になる。 入力副データが " 1" で、 1 ビ ッ ト信号が "0" である場合には、 サブクロック信号 S C LK ( 1) 力 S 選択され、 伝送クロック信号のパルス幅は （50— a ) %となる。 入力 副データが " 1 " で、 1 ビッ ト信号も " 1 " である場合には、 サブクロ ック信号 S C LK (3) が選択され、 伝送クロック信号のパルス幅は （ 5 0 + a ) %となる。 即ち、 伝送クロック信号のパルス幅は、 入力副デ ータが "0" である場合には 50 %になり、 入力副データが " 1 " であ る場合には、 交互に （50— a) %と （50 + a) %になる。
以上の動作によれば、 入力クロック信号と同じ伝送レートで入力副デ ータを伝送できるため、 副データの伝送効率を 1 00%とすることが可 能である。 また、 入力副データが "0" である確率を P 0、 入力副デー タが " 1 " である確率を P 1とすると、 伝送ク口ック信号の平均デュー ティ DAVEは、 次式に示すように 5 0 %となる。
D AVE (%) =P 0 X 50 + P 1 X (50— a + 50 + a ) 2
= (P 0 + P 1 ) X 50 = 50
従って、 伝送ク口ック信号の D Cバランスを保つことができる。
図 8に、 図 3に示す副データ受信回路の構成を示す。 図 8に示すよう に、 副データ受信回路 5 2は、 伝送クロック信号の立ち上がりエッジを 基準と してサンプリングクロック信号 S a m p C L K ( 1) 及び S a m p C LK (2) と出力クロック信号とを生成するサンプリングクロック 信号生成回路 1 0 1 と、 サンプリ ングクロック信号 S a mp C LK ( 1 ) に同期して伝送ク口ック信号をサンプリングしてサンプルデータ S a m p D AT A (1 ) を出力するサンプリング回路 1 02と、 サンプリ ン グクロック信号 S a mp C LK (2) に同期して伝送クロック信号をサ ンプリングしてサンプルデータ S a m p DAT A (2) を出力するサン プリング回路 1 03とを含んでいる。 さらに、 副データ受信回路 5 2は 、 サンプルデータ S a m p DAT A (2) を反転するインバータ 1 04 と、 サンプルデータ S a m p DAT A (1 ) と反転されたサンプルデ一 タ S a mp DATA (2) とが入力される N A N D回路 1 05と、 出力 クロック信号に同期して NAN D回路 1 0 5の出力データをラツチして 出力副データとして出力するフリ ップフロップ回路 1 0 6とを含んでい る。
サンプリングクロック信号 S a m p C L K ( 1) は、 伝送クロック信 号の立ち上がりエッジよりも伝送クロック信号の周期の （50— b) % だけ遅れたタイミングで立ち上がる。 また、 サンプリングクロック信号 S a mp C LK (2) は、 伝送クロック信号の立ち上がりエッジよりも 伝送クロック信号の周期の （50 + b) %だけ遅れたタイミングで立ち 上がる。
これにより、 伝送クロック信号のパルス幅が 1周期の （50 _ b) % 〜 （50 + b) %の範囲内であるか否かを判定し、 パルス幅変調されて いる伝送クロック信号を復調して副データを得ることができる。 ここで 、 サンプリ ングクロック信号生成回路を D L L (ディ レイロックループ ) 又は P L L (フェイズロックループ） で構成することにより、 ジッタ の少ないサンプリングク口ックを生成することができ、 より正確な判定 を行うことができる。
図 9に、 図 8に示す副データ受信回路の動作を示す。 図 9に示すよう に、 伝送クロック信号のパルス幅が 1周期の 50 %である場合には、 サ ンプルデータ S a m p D AT A ( 1 ) は " 1 " 、 サンプルデータ S a m p DATA (2) は "0" となるため、 出力副データは "0" となる。 一方、 伝送クロック信号のパルス幅が 1周期の （5 0 + a) %である場 合には、 サンプルデータ S a m p DAT A ( 1 ) 及び S a mp DATA (2) は、 ともに " 1 " となるため、 出力副データは " 1 " となる。 ま た、 伝送クロック信号のパルス幅が 1周期の （50 _ a) %である場合 には、 サンプルデータ S a m p DAT A (1 ) 及び S a mp DATA ( 2) は、 ともに "0" となるため、 出力副データは " 1 " となる。 この ようにして、 パルス幅変調された伝送クロック信号を復調することがで きる。
次に、 本発明の第 2の実施形態について説明する。
図 1 0に、 本発明の第 2の実施形態に係るデータ伝送システムにおけ る 3値パルス幅変調回路の構成を示す。 それ以外の構成については、 第 1の実施形態と同じである。
図 1 0に示すように、 本実施形態における 3値パルス幅変調回路は、 インバータ 1 1 1及ぴ 1 1 2と、 N AND回路 1 1 3及び 1 1 4と、 1 0対 1のシリアライザ 1 1 5とによつて構成されており、 入力クロック 信号のパルス幅を 40%、 50%、 又は、 60%に変調する。 シリアラ ィザ 1 1 5は、 入カク口ック信号に同期して同時に入力される 1 0個の データをシリアライズし、 複数のタイミングで出力する。
シリアライザ 1 1 5の第 1の入力信号 S ER (1 ) から第 4の入力信 号 S E R (4) は電源電位 VDDとなっており、 これらに対応するタイ ミングにおいては、 シリアライザ 1 1 5から " 1 " が出力される。 シリ ァライザ 1 1 5の第 7の入力信号 S E R ( 7 ) から第 1 0の入力信号 S E R ( 1 0) は電源電位 Vs s (本実施形態においては接地電位） とな つており、 これらに対応するタイミングにおいては、 シリアライザ 1 1 5から " 0 " が出力される。 入力副データ及ぴィンバータ 1 1 1によつ て反転された 1 ビッ ト信号は、 N AND回路 1 1 3に入力され、 NAN D回路 1 1 3の出力データは、 シリ アライザ 1 1 5の第 5の入力信号 S ER (5) となる。 また、 入力副データ及び 1 ビッ ト信号は、 NAND 回路 1 1 4に入力され、 NAND回路 1 1 4の出力データは、 インバー タ 1 1 2によって反転されて、 シリアライザ 1 1 5の第 6の入力信号 S ER (6) となる。 シリアライザ 1 1 5は、 これらの入力信号をシリア ライズし、 シリアライズされた信号を伝送ク口ック信号として出力する 。
図 1 1に、 図 1 0に示す 3値パルス幅変調回路の動作を示す。 図 1 1 に示すように、 入力副データが " 1 " で、 1ビッ ト信号も " 1 " である 場合には、 シリアライザの第 5の入力信号 S ER (5) も第 6の入力信 号 S ER (6) も " 1 " となるため、 パルス幅 60 %の伝送クロック信 号が出力される。 また、 入力副データが " 1 " で、 1 ビッ ト信号が "0 " である場合には、 シリアライザの第 5の入力信号 S E R (5) も第 6 の入力信号 S ER (6) も "0" となるため、 パルス幅 40%の伝送ク ロック信号が出力される。 一方、 入力副データが "0" である場合には 、 シリアライザ 1 1 5の第 1の入力信号 S ER (1 ) から第 5の入力信 号 S E R (5) は " 1 " となり、 シリ アライザ 1 1 5の第 6の入力信号 S ER (6) から第 1 0の入力信号 S ER ( 1 0) は "0" となるため 、 パルス幅 50 %の伝送ク口ック信号が出力される。
上記の動作によれば、 入力クロック信号と同じ伝送レートで入力副デ ータを伝送できるため、 副データの伝送効率を 1 00%とすることが可 能である。 また、 伝送クロック信号の平均パルス幅が 1周期の 50%と なるため、 伝送ク口ック信号の D Cバランスを保つことができる。 以上、 本発明は、 実施形態に基づいて説明されたが、 本発明は上述の 実施形態に限定されることなく、 請求の範囲に記載される範囲内で自由 に変形 ·変更可能である。 産業上の利用可能性
本発明は、 画像データ及び音声データを伝送する画像機器やコンビュ ータ等において利用することが可能である。

Claims

請 求 の 範 囲
1 . 主データをシリアルデータに変換し、 該シリアルデータをク ロ ック 信号に同期して少なく とも 1つの伝送路を介して送信する主データ送信 回路と、
副データを用いて該ク口ック信号をパルス幅変調することにより、 少 なく とも 3種類のパルス幅を所定の順序で有する変調ク口ック信号を生 成し、 該変調ク口ック信号をもう 1つの伝送路を介して送信する副デー タ送信回路と、
を具備する半導体集積回路。
2 . 前記副データ送信回路が、 副データと して第 1 の値が入力された場 合に、 ク口ック信号の周期の 5 0 %のパルス幅を有するパルスを生成し 、 副データとして第 2の値が入力された場合に、 クロック信号の周期の
( 5 0— a ) %のパルス幅を有するパルスと （ 5 0 + a ) %のパルス幅 を有するパルスとを交互に生成し、 ここで、 0く a く 5 0である、 請求 項 1記載の半導体集積回路。
3 . 前記副データ送信回路が、
副データとして第 2の値が入力された場合にクロック信号の周期で反 転する 1 ビッ ト信号を生成する 1 ビッ ト信号生成回路と、
副データとして第 1の値が入力された場合に、 クロック信号の周期の 5 0 %のパルス幅を有するパルスを生成し、 副データとして第 2の値が 入力され、 1 ビッ ト信号として第 1 の値が入力された場合に、 クロ ック 信号の周期の （5 0— a ) %のパルス幅を有するパルスを生成し、 副デ ータと して第 2の値が入力され、 1 ビッ ト信号として第 2の値が入力さ れた場合に、 クロック信号の周期の （5 0 + a ) %のパルス幅を有する パルスを生成する変調回路と、 を含む、 請求項 2記載の半導体集積回路。
4 . 前記 1 ビッ ト信号生成回路が、
副データと帰還された 1 ビッ ト信号とが入力される X〇R (ェタスク ルーシブ〇R ) 回路と、
クロック信号に同期して前記 X O R回路の出力をラッチし、 1 ビッ ト 信号として出力するフリ ップフロップ回路と、
を含む、 請求項 3記載の半導体集積回路。
5 . 前記副データ送信回路が、
副データとして第 1の値が入力された場合に、 ク口ック信号の周期の 5 0 %のパルス幅を選択し、 副データとして第 2の値が入力された場合 に、 クロック信号の周期の （5 0— a ) %のパルス幅と （5 0 + a ) % のパルス幅とを交互に選択する選択手段と、
前記選択手段によって選択されたパルス幅に従ってク口ック信号をパ ルス幅変調する変調手段と、
を含む、 請求項 2記載の半導体集積回路。
6 . 前記主データ送信回路及び 又は前記副データ送信回路が、 シリア ルデータ及び/又はク口ック信号と して差動信号を送信する、 請求項 1 記載の半導体集積回路。 .
7 . 少なく とも 1つの伝送路を介してシリアルデータを受信し、 受信シ リアルデータをパラレルデータに変換して主データを得る主データ受信 回路と、
もう 1つの伝送路を介してパルス幅変調されたク口ック信号を受信し 、 受信ク口ック信号のパルス幅が所定の範囲内にあるか否かを検出する ことにより受信ク口ック信号を復調して副データを得る副データ受信回 路と、
を具備する半導体集積回路。
8 . 前記副データ受信回路が、
受信ク口ック信号に基づいて第 1のサンプリングクロック信号及び第 2のサンプリングク口ック信号を生成するサンプリングク口ック信号生 成回路と、
第 1のサンプリングクロック信号に同期して受信クロック信号をサン プリングする第 1のサンプリング回路と、
第 2のサンプリ ングクロック信号に同期して受信クロック信号をサン プリングする第 2のサンプリング回路と、
前記第 1及び第 2のサンプリ ング回路の出力信号に基づいて副データ を得る論理回路と、
を含む、 請求項 7記載の半導体集積回路。
9 . 前記サンプリングクロック信号生成回路が、 クロック信号のエッジ よりもクロック信号の周期の （5 0 _ b ) %だけ遅れた第 1のサンプリ ングク口ック信号と、 ク口ック信号のェッジよりもクロック信号の周期 の （5 0 + b ) %だけ遅れた第 2のサンプリングクロック信号とを生成 し、 ここで、 0く b < 5 0である、 請求項 8記載の半導体集積回路。
1 0 . 前記サンプリングクロック信号生成回路が、 ディ レイロックルー プ回路とフェイズ口ックループ回路との内の一方によって構成されてい る、 請求項 8記載の半導体集積回路。
1 1 . 前記主データ受信回路及び/又は前記副データ受信回路が、 シリ アルデータ及び 又はクロック信号として差動信号を受信する、 請求項 7記載の半導体集積回路。
1 2 . 主データをシリ アルデータに変換し、 該シリアルデータをクロッ ク信号に同期して少なく とも 1つの伝送路を介して送信すると共に、 副 データを用いて該.クロック信号をパルス幅変調することにより、 少なく とも 3種類のパルス幅を所定の順序で有する変調ク口ック信号を生成し 、 該変調クロック信号をもう 1つの伝送路を介して送信する送信回路と 前記少なく とも 1つの伝送路を介してシリアルデータを受信し、 受信 シリアルデータをパラレルデータに変換して主データを得ると共に、 前 記もう 1つの伝送路を介してパルス幅変調されたク口ック信号を受信し 、 受信ク口ック信号のパルス幅が所定の範囲内にあるか否かを検出する ことにより受信クロック信号を復調して副データを得る受信回路と、 を具備するデータ伝送システム。
1 3 . 前記送信回路が、 副データと して第 1の値が入力された場合に、 クロック信号の周期の 5 0 %のパルス幅を有するパルスを生成し、 副デ ータとして第 2の値が入力された場合に、 クロック信号の周期の （ 5 0
- a ) %のパルス幅を有するパルスと （ 5 0 + a ) %のパルス幅を有す るパルスとを交互に生成し、 ここで、 0 < a < 5 0である、 請求項 1 2 記載のデータ伝送システム。
1 4 . 前記送信回路及び前記受信回路が、 シリアルデータ及び 又はク 口ック信号として差動信号を送受信する、 請求項 1 2記載のデータ伝送 システム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006085511A1 (ja) * 2005-02-09 2006-08-17 Matsushita Electric Industrial Co., Ltd. パルス変調無線通信装置
US7583734B2 (en) 2003-06-02 2009-09-01 Panasonic Corporation Two-wire type data communication method and system, controller and data recording apparatus
JP2020198602A (ja) * 2019-06-05 2020-12-10 キヤノン株式会社 Ｐｗｍ出力回路及びそれを有する画像形成装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
KR100719343B1 (ko) * 2005-02-28 2007-05-17 삼성전자주식회사 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬변환기와 데이터의 직렬 전송 방법
US7627044B2 (en) * 2005-10-31 2009-12-01 Silicon Image, Inc. Clock-edge modulated serial link with DC-balance control
KR101008990B1 (ko) * 2008-12-05 2011-01-17 주식회사 하이닉스반도체 버퍼인에이블신호 생성회로 및 이를 이용한 입력회로
US9525573B2 (en) * 2015-01-23 2016-12-20 Microsoft Technology Licensing, Llc Serializing transmitter
EP3382969A1 (en) * 2017-03-31 2018-10-03 Intel IP Corporation Modulation circuit and apparatus, demodulation circuit and apparatus, transmitter, receiver, system, radio frequency circuit, mobile terminal, methods and computer programs for modulating and demodulating
US10749717B2 (en) * 2017-06-29 2020-08-18 Analog Devices, Inc. Demodulator for pulse-width modulated clock signals

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5412611A (en) * 1977-06-30 1979-01-30 Nippon Telegr & Teleph Corp <Ntt> Code conversion system
JPS605654A (ja) * 1983-06-23 1985-01-12 Matsushita Electric Ind Co Ltd 送受信装置
JPS63120428U (ja) * 1987-01-27 1988-08-04
JP2000078027A (ja) * 1998-09-01 2000-03-14 Seiko Epson Corp シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム
WO2000016525A1 (en) * 1998-09-10 2000-03-23 Silicon Image, Inc. A system and method for sending and receiving data signals over a clock signal line

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6038255A (en) * 1997-06-24 2000-03-14 Ludwig Kipp Receiver for pulse width modulated transmissions
JP3333429B2 (ja) * 1997-06-30 2002-10-15 株式会社東芝 半導体集積回路
US6295272B1 (en) * 1998-04-20 2001-09-25 Gadzoox Networks, Inc. Subchannel modulation scheme for carrying management and control data outside the regular data channel
US6430220B1 (en) * 2000-09-19 2002-08-06 Apogee Technology Inc. Distortion reduction method and apparatus for linearization of digital pulse width modulation by efficient calculation
US6788743B1 (en) * 2000-10-11 2004-09-07 Lsi Logic Corporation Modulation of a primary data channel reference clock to form a separate data communication channel

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5412611A (en) * 1977-06-30 1979-01-30 Nippon Telegr & Teleph Corp <Ntt> Code conversion system
JPS605654A (ja) * 1983-06-23 1985-01-12 Matsushita Electric Ind Co Ltd 送受信装置
JPS63120428U (ja) * 1987-01-27 1988-08-04
JP2000078027A (ja) * 1998-09-01 2000-03-14 Seiko Epson Corp シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム
WO2000016525A1 (en) * 1998-09-10 2000-03-23 Silicon Image, Inc. A system and method for sending and receiving data signals over a clock signal line

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583734B2 (en) 2003-06-02 2009-09-01 Panasonic Corporation Two-wire type data communication method and system, controller and data recording apparatus
WO2006085511A1 (ja) * 2005-02-09 2006-08-17 Matsushita Electric Industrial Co., Ltd. パルス変調無線通信装置
JP2020198602A (ja) * 2019-06-05 2020-12-10 キヤノン株式会社 Ｐｗｍ出力回路及びそれを有する画像形成装置
JP7277266B2 (ja) 2019-06-05 2023-05-18 キヤノン株式会社 Ｐｗｍ出力回路及びそれを有する画像形成装置

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