TW550920B - Semiconductor integrated circuit and data conveying system - Google Patents

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TW550920B
TW550920B TW091111496A TW91111496A TW550920B TW 550920 B TW550920 B TW 550920B TW 091111496 A TW091111496 A TW 091111496A TW 91111496 A TW91111496 A TW 91111496A TW 550920 B TW550920 B TW 550920B
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Seiichi Ozawa
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550920 Α7 Β7 五、發明説明(ί 技術領域 本發明一般係關於半導體積體電路,特別是關於將晝 像資料以主資料予以連續傳送同時,將聲音資料以副資料 加以傳送所用之半導體積體電路。且關於使用如此半導體 積體電路之資料傳送系統。 背景技術 將畫像資料以主資料加以連續傳送之系統,爲把聲音 資料作爲副資料予以傳送,乃被要求不增加傳送電纜之線 數,且與習知格式整合性高之格式。 在國際專利申請之國際公開W 0 00/ 1 6525 ’ 則揭露有藉將主資料傳送所用之時鐘信號予以脈寬調制’ 將副資料對應於時鐘信號之脈寬加以傳送之方法。依據此 種方法,即能不必增加傳送電纜之線數,將副資料予以傳 送。 圖1爲顯示使用如此方法之習知資料傳送系統的構成 。如圖1所示,該資料傳送系統係含有:將主•副資料及 時鐘信號輸入而發送串行資料及傳送時鐘信號之發送電路 1 0、與接收所發送串行資料及傳送時鐘信號而輸出主· 副資料及時鐘信號之接收電路2 0、與串行資料傳送用之 資料傳送電纜3 0、以及傳送時鐘信號傳送用之時鐘信號 傳送電纜3 1。 發送電路1 0乃由主資料發送電路1 1、與雙態脈寬 調制電路1 2所構成。例如,發送電路1 〇則被供給:爲 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局8工消費合作社印製 -棄·
550920 A7 B7 五、發明説明($ 一· 輸^主資料$ R G β三系統8位元畫像資料’即8位元x 3 1 4位元畫像資料 '與輸入時鐘信號、以及作爲輸入 _料之1位元聲音資料。輸人主資料則在主資料發送電 路1 1利用輸入時鐘侣號被變換爲串行資料,並以三系 統串fr資料加以發送。且’輸人時鐘信號則在雙態脈寬調 制電路1 2,利用輸入副資料被雙態脈寬調制,而以傳送 時鐘信號予以發送。 接收電路2 0卻由主資料接收電路2 1、與雙態脈寬 解調電路2 2所構成。傳送時鐘信號乃在雙態脈寬解調電 路2 2被加以解調,以獲得輸出副資料及輸出時鐘信號。 二系統串行資料乃在主資料接收電路2 1 ,利用輸出時鐘 信號被變換爲並行資料,而可獲得輸出主資料。 在圖2顯示圖1所示雙態脈寬調制電路之動作。藉輸 入副資料爲” 1 ”時,將輸入時鐘信號之脈寬設爲(5 0 + a ) %,輸入副資料爲” 〇 ”時,將輸入時鐘信號之脈 寬設爲(5 0 - a ) %,予以生成傳送時鐘信號。 惟,如圖2所示,輸入副資料之値偏移” 1 ”或”〇 ’’時’時鐘信號之平均脈寬即自5 0 %錯移,以致時鐘信 號之D C平衡會偏倚。因此,時鐘信號之不穩定性增大, 而有系統全体之傳送品質劣化之問題。尤其,使用光傳送 時,由於無法傳送D C成分,故D C平衡之偏倚所致影響 相當大。 發明之開示 (請先閲讀背面之注意事項再填寫本頁) 裝·
、1T 經濟部智慧財產局S工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · 5 - 550920 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明(3 於是,鑑於上述問題,本發明乃在將晝像資料作爲主 資料加以連續傳送之系統,以不需增加傳送電纜線數,可 保持傳送品質原樣,把聲音資料作爲副資料予以傳送爲目 的。 爲解決上述課題,本發明第一觀點有關之半導體積體 電路係具有··將主資料變換爲串行資料,把該串行資料同 步於時鐘信號介至少一傳送路徑予以發送之主資料發送電 路,與藉使用副資料將該時鐘信號加以脈寬調制,而生成 以所定順序具有至少三種脈寬之調制時鐘信號,並將該調 制時鐘信號介另一傳送路徑予以發送之副資料發送電路。 又,本發明第二觀點有關之半導體積體電路則具有: 介至少一傳送路徑以接收串行資料,且將所接收串行資料 變換爲並行資料以獲得主資料之主資料接收電路、與介另 一傳送路徑以接收被脈寬調制之時鐘信號,並藉檢測所接 收時鐘信號之脈寬是否在所定範圍內以解調所接收時鐘信 號,而獲得副資料之副資料接收電路。 又,本發明有關之資料傳送系統乃具有··將主資料變 換爲串行資料,把該串行資料同步於時鐘信號介至少一傳 送路徑予以發送同時,藉使用副資料將該時鐘信號加以脈 寬調制,而生成以所定順序具有至少三種脈寬之調制時鐘 信號,並將該調制時鐘信號介另一傳送路徑予以發送之發 送電路、與介至少一傳送路徑以接收串行資料,且將所接 收串行資料變換爲並行資料以獲得主資料同時、介另一傳 送路徑以接收被脈寬調制之時鐘信號,並藉檢測所接收時 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -6 - 550920 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(j 鐘信號之脈寬是否在所定範圍內以解調所接收時鐘信號, 而獲得副資料之接收電路。 依據本發明,藉由副資料之値以選擇至少三種脈寬將 時鐘信號加以脈寬調制,而可不必增大傳送電纜之線數以 傳送副資料、且,藉對副資料之各値促使脈寬期待値呈相 同,而可保持調制時鐘信號之D C平衡,及保持系統之傳 送品質。 圖示之簡單說明 本發明之優點及特徵,藉由以下詳細說明與圖示之關 連加以考察則可明瞭。在該等圖示,相同參照符號即指相 同構成要素。 圖1爲習知資料傳送系統之構成方塊顯示圖。 圖2爲圖1所示雙態脈寬調制電路之動作時序顯示圖 〇 圖3爲本發明第一實施形態有關半導體積體電路之構 成方塊顯示圖。 圖4爲圖3所示副資料發送電路之構成方塊顯示圖。 圖5爲圖4所示1位元信號生成電路之構成方塊顯示 圖。 圖6爲圖4所示三態脈寬調制電路之構成方塊顯示圖 〇 圖7爲圖6所示三態脈寬調制電路之動作時序顯示圖 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 550920 A7 B7 經濟部智慧財1局員工消費合作社印製 五、發明説明(g 圖8爲圖3所示副資料接收電路之構成方塊顯示圖。 圖9爲圖8所示副資料接收電路之動作時序顯示圖。 圖1 0爲本發明第二實施形態有關資料傳送系統之三 態脈寬調制電路之構成方塊顯示圖。 圖1 1爲圖1 0所示三態脈寬調制電路之動作時序顯 示圖。 元件對照表 10:發送電路 11:主資料發送電路 12:雙態脉寬調制電路 2 0 :接收電路 21:主資料接收電路 2 2 :雙態脉寬解調電路 3 0 :資料傳送電纜 31:時鐘信號傳送電纜 4 0 :發送電路 41:主資料發送電路 4 2 :副資料發送電路 43:1位元信號生成電路 4 4 :三態脉寬調制電路 4 5 : X〇R電路 4 6 :雙穩態多諧振盪器電路 5 0 :接收電路 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -8- 550920 A7 B7 經濟部智慧財產局工消費合作社印製 五、發明説明(d 5 1 :主資料接收電路 5 2 :副資料接收電路 6 0 :資料傳送電纜 61:時鐘信號傳送電纜 71 :子時鐘信號生成電路 7 2〜7 5 :反相器 76〜81 :NAND電路 8 2 :緩衝電路 9 0 : R S閃鎖電路 91,92:NAND電路 101:取樣時鐘信號生成電路 1 0 2,1 0 3 :取樣電路 1 0 4 :反相器 l〇5:NAND電路 1 0 6 :雙穩態多諧振盪器電路 111,112:反相器 113,114:NAND電路 115:串行器 最佳實施幵多態 在圖3顯示本發明第一實施形態有關之資料傳送系統 構成。如圖3所示,本資料傳送系統係含有··被入主•副 資料及時鐘信號而發送串行資料及傳送時鐘信號之發送電 路4 〇、與接收所發送之串行資料及傳送時鐘信號而輸出 (請先閱讀背面之注意事項再填寫本頁} 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -9- 550920 A7 B7 五、發明説明(、 (請先閱讀背面之注意事項再填寫本頁) 主•副資料及時鐘信號之接收電路5 〇、與串行資料傳送 用之資料傳送電纜6 〇、與傳送時鐘信號傳送用之時鐘信 號傳送電纜6 1。 發送電路4 0乃由主資料發送電路4 1、與含有副資 料發送電路4 2之半導體積體電路所構成。例如,發送電 路4 0則被供給:作爲輸入主資料之r g B三系統8位元 畫像資料,即8位元X 3 = 2 4位元之畫像資料、及輸入 時鐘信號、以及作爲輸入副資料之1位元聲音資料。輸入 主資料則在主資料發送電路4 1 ,使用輸入時鐘信號被變 換爲串行貪料’並以二系統串行資料被加以發送。且,輸 入時鐘信號則在副資料發送電路4 2,利用輸入副資料被 三態脈寬調制,而以傳送時鐘信號被予以發送。 經濟部智慧財產局員工消費合作社印製 接收電路5 0卻由主資料接收電路5 1、與含有副資 料接收電路5 2之半導體積體電路所構成。傳送時鐘信號 乃在副資料接收電路5 2被加以解調,以獲得輸出副資料 及輸出時鐘信號。三系統串行資料乃在主資料接收電路 5 1 ,利用輸出時鐘信號被變換爲並行資料,而可獲得輸 出主資料。 於是’主資料發送電路41同步於輸入時鐘信號之上 升邊時序將串行資料予以傳送,副資料發送電路4 2僅藉 改變輸入時鐘信號之下降邊時序,以進行脈寬調制。在本 資料傳送系統,藉將三系統串行資料及傳送時鐘信號之一 部分或全部形成爲差動信號,係可使噪音耐性上升,將傳 送品質更加提升。此時’將發送電路4 〇之輸出一部分或 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -10- 550920 A7 _______B7 _____ 五、發明説明($ 全部設爲差動輸出,將接收電路5 0之輸入一部分或全部 設爲差動輸入。 (請先閱讀背面之注意事項再填寫本頁) 圖4爲顯示圖3所示副資料發送電路之構成。如圖4 所示,副資料發送電路4 2卻由:依據輸入時鐘信號及輸 入副資料予以輸出1位元信號(位元流)之1位元信號生 成電路4 3、與依據輸入時鐘信號、輸入副資料、及1位 元信號予以輸出傳送時鐘信號之三態脈寬調制電路4 4所 構成。 1位元信號生成電路4 3係同步於輸入時鐘信號,輸 入副資料爲” 1時”將1位元信號値反轉予以輸出,輸入 副資料爲” 0時”將相同値加以繼續輸出。 又,三態脈寬調制電路4 4乃依據輸入時鐘信號、輸 入副資料、及1位元信號,藉將輸入時鐘信號之脈寬調制 爲輸入時鐘信號週期之(50-a)%、50%、 (50 + a ) %的三態,而輸出傳送時鐘信號。在此,0 < a < 50,較佳爲10$aS30、更佳爲設成a#20。 經濟部智慧財產局員工消費合作社印製 圖5爲顯示圖4所示1位元信號生成電路之構成。如 圖5所示,1位元信號生成電路4 3係由:輸入副資料之 値爲” 1 ”時,將1位元信號之値予以反轉以生成輸出信 號之X〇R (異-或)電路4 5、與同步於輸入時鐘信號 將X 0 R電路4 5之輸出信號加以鎖住之雙穩態多諧振盪 器電路4 6所構成。且藉將雙穩態多諧振盪器電路4 6之 輸出歸還予以輸入於X〇R電路45 ’而在輸入副資料之 値爲” 1 ”時,可同步於輸入時鐘信號將1位元信號加以 本^張尺度適用中國國家標準(CNS ) A4規格(2丨〇>< 29*7公釐) _ ” _ 一 550920 A7 B7 經濟部智慧財產局8工消費合作社印製 五、發明説明(3 反轉。 在圖6顯示圖4所示三態脈寬調制電路之構成。如圖 6所示,該三態脈寬調制電路4 4乃由:依據輸入時鐘信 號而生成多數之子時鐘信號的子時鐘信號生成電路71' 與反相器72〜75、與NAND電路76〜81、與緩 衝電路8 2、與R S閃鎖電路9 0所構成。R S閃鎖電路 9 0卻由NAND電路9 1及9 2加以構成。 圖7爲顯示圖6所示三態脈寬調制電路之動作。子時 鐘信號生成電路7 1係依據輸入時鐘信號’而生成:子時 鐘信號S C L K ( 〇 )、與相位比子時鐘信號S C L K ( 〇)延遲(50 - a)%之子時鐘信號SCLK(l)、 與相位比子時鐘信號S C LK ( 0 )延遲5 0%之子時鐘 信號SCLK(2)、以及相位比子時鐘信號SCLK( 〇)延遲(50 + a)%之子時鐘信號SCLK(3)。 惟’子時鐘信號SCLK (0)〜SCLK (3)之低電 平脈寬被設成比一週期之(5 0 - a ) %爲短。 再參照圖6,NAND電路8 0係依據1位元信號及 輸入副資料而輸出選擇信號SEL(l) ’反相器75乃 反轉輸入副資料而輸出選擇信號SEL (2) ’NAND 電路8 1則依據反相器7 4所反轉之1位元信號及輸入副 資料而輸出選擇信號SEL (3)。 且,子時鐘信號SCLK(0)藉兩個反相器72及 7 3加以延遲,並被輸入於R S閃鎖電路9 0之設定端子 。子時鐘信號SCLK(1)與選擇信號SEL (1)被 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ;297公釐) -12 - 550920 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(ίο 輸入於NAND電路7 6 ’子時鐘號SCLK (2)與 選擇信號S E L ( 2 )被輸入於NAND電路7 7 ’子時 鐘信號SCLK(3)與選擇信號SEL (3)被輸入於 NAND電路7 8。該等NAND電路7 6〜7 8之輸出 信號卻被輸入於NAND電路79’而NAND電路79 之之輸出信號被輸入於R S閃鎖電路9 0之重設端子° R S閃鎖電路9 〇之輸出信號’又在緩衝1電路8 2被 緩衝,以傳送時鐘信號予以輸出°依據如此構成’乃根據 輸入副資料及1位元信號,能將輸入時鐘信號之脈寬調制 爲輸入時鐘信號之週期的(50 - a)%、50%、( 5 0 + a ) %。 如圖7所示’輸入副資料爲 1 時’ 1 ίΐΑ兀ig號即 依序進行反轉。且藉子時鐘信號S C LK ( 0 )呈爲低電 平該R S閃鎖電路9 0被設定,傳送時鐘信號即上升。 R S閃鎖電路9 0被重設之時序卻由輸入副資料及1位元 信號加以選擇。輸入副資料爲” 0 ”時,係選擇子時鐘信 號SCLK(2),傳送時鐘信號之脈寬變爲50%°輸 入副資料爲” 1 ”而1位元信號爲” 0 ”時’乃選擇子時 鐘信號SCLK(l),傳送時鐘信號之脈寬變爲(50 一 a ) %。輸入副資料爲” 1 ”而1位元信號亦爲” 1 ” 時,則選擇子時鐘信號S C L K ( 3 ),傳送時鐘信號之 脈寬變爲(5 0 + a ) %。即,傳送時鐘信號之脈寬,在 輸入副資料爲” 〇 ”時呈5 0 %,輸入副資料爲” 1 ”時 輪流呈(50 — a)%及(50 + a)%。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -13 - 550920 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(、 依據如上動作,由於能與輸入時鐘信號相同傳送率進 行傳送輸入副資料,因此可將副資料之傳送效率保持於 1 0 0 %。又,設輸入副資料呈” 0 ”之機率爲p 〇、輸 入副資料呈” 1 ”之機率爲P 1時,傳送時鐘信號之平均 工率DAVE即如下式呈爲5 0%。 DAVE(%) = P0><50 + P1 x(50-a + 5 0 + a)/2 =(Ρ0+Ρ1)χ50=50 因此,可保持傳送時鐘信號之D C平衡。 圖8爲顯示圖3所示副資料接收電路之構成。如圖8 所示,副資料接收電路5 2係含有:以傳送時鐘信號之上 升邊緣爲基準而可生成取樣時鐘信號SampCLK ( 1 )及 SampCLK ( 2 )以及輸出時鐘信號之取樣時鐘信號生成電 路1 0 1、與同步於取樣時鐘信號SampCLK ( 1 )把傳送 時鐘信號取樣而輸出樣品資料SampDΑΤΑ ( 1 )之取樣電路 102、與同步於取樣時鐘信號SampCLK ( 2 )將傳送時 鐘信號取樣而輸出樣品資料SampD ΑΤΑ ( 2 )之取樣電路 1 0 3。且’副資料接收電路5 2更含有:將樣品資料 SampDATA ( 2 )力口以反轉之反相器1 〇 4 、與被輸入樣品 資料SampDATA ( 1 )及反轉之樣品資料SampDATA ( 2 ) 的NAND電路1 〇 5、與同步於輸出時鐘信號鎖住 NAND電路1 〇 5之輸出資料作爲輸出副資料予以輸出 之雙穩態多諧振盪器電路1 0 6。 樣品資料SampDATA ( 1 )乃以比傳送時鐘信號之上升 邊緣僅延遲傳送時鐘信號週期之(5 0 - b ) %的時序而 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ 一 (請先閲讀背面之注意事項再填寫本頁) 550920 A7 經濟部智慧財產局員工消費合作社印製 __ _B7五、發明説明(七 上升。又,樣品資料SampDATA ( 2 )則以比傳送時鐘信號 之上升邊緣僅延遲傳送時鐘信號週期之(5 0 + b ) %的 時序而上升。 藉此,即能判定傳送時鐘信號之脈寬是否在一週期之 (5 0 - b ) %〜(5 0 + b ) %範圍內,將被脈寬調制 之傳送時鐘信號予以解調以獲得副資料。在此,如由 D L L (延遲鎖定迴路)或p L L (鎖相迴路)構成取樣 時鐘信號生成電路,卻能生成振動較少之取樣時鐘,而進 行更正確之判定。 在圖9顯不圖8所示副資料接收電路之動作。如圖9 所示,當傳送時鐘信號之脈寬爲一週期之5 0 %時’由於 樣品資料SampDATA ( 1 )呈” 1 ” 、樣品資料SamPDATA (2 )呈” 0 ” ,因此輸出副資料呈” 〇 ” 。另’傳送時 鐘信號之脈寬爲一週期之(5 0 + a ) %時’由於樣品資 料SampDATA ( 1 )及樣品資料SampDATA ( 2 )均呈” 1 ”,故輸出副資料呈” 1 ” 。又,傳送時鐘信號之脈寬爲 一週期之(5 0 — a ) %時,由於樣品資料SampDATA C 1 )及樣品資料SampDATA ( 2 )均呈” 〇 ” ’致輸出副資料 即呈” 1 ” 。如此,乃可將被脈寬調制之傳送時鐘信號加 以解調。 其次,就本發明第二實施形態說明之。 在圖1 0顯示本發明第二實施形態有關之資料傳送系 統的三態脈寬調制電路構成。其他構成卻與第一實施形態 相同。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15- 550920 經濟部智慧財產局員工消費合作社印製 A7 B7 ___五、發明説明(ί3 如圖1 0所示,本實施形態之三態脈寬調制電路係由 :反相器1 1 1及1 1 2、與NAND電路1 1 3及 1 1 4、以及1 〇對1之串行器1 1 5所構成’而可將輸 入時鐘信號之脈寬調制爲40%、50%、或60%°該 串行器115則可將同步於輸入時鐘信號同時輸入之10 個資料加以串行,並以多數時序予以輸出。 串行器1 1 5之自第一輸入信號SER (1 )至第四 輸入信號S E R ( 4 )乃呈電源電位V D D ’在對應於該 等之時序,由串行器115輸出” 1” 。串行器115之 自第七輸入信號SER (7)至第十輸入信號SER ( 1 0 )則呈電源電位V S S (在本實施形態爲接地電位) ,在對應於該等之時序,由串行器115輸出” 〇” 。輸 入副資料及由反相器1 1 1所反轉之1位元信號卻被輸入 於NAND電路1 1 3,該NAND電路1 1 3之輸出資 料即成爲串行器1 1 5之第五輸入信號SER (5)。又 ,輸入副資料及1位元信號亦被輸入於N A N D電路 1 1 4,該NAND電路1 1 4之輸出資料,係由反相器 112予以反轉而成爲串行器115之第六輸入信號 S E R ( 6 )。串行器1 1 5即將該等輸入信號加以串行 ,且將被串行之信號作爲傳送時鐘信號輸出之。 圖1 1爲顯示圖1 〇所示三態脈寬調制電路之動作。 如圖1 1所示,輸入副資料爲” 1 ” 、1位元信號亦爲” 1”時,由於串行器之第五輸入信號S ER ( 5 )及第六 輸入信號SER(6)均呈” 1” ,致被輸出脈寬60% 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · _ (請先閱讀背面之注意事項再填寫本頁) 550920 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(心 之傳送時鐘信號。又,輸入副資料爲” 1 ’’ 、1位元信號 亦爲,,〇,,時,由於串行器之第五輸入信號S E R ( 5 ) 及第六輸入信號S E R ( 6 )均呈” 〇 ” ’因此被輸出脈 寬4 0 %之傳送時鐘信號。另,輸入副資料爲” 0 ”時, 由於串行器1 1 5之自第一輸入信號s ER ( 1 )至第五 輸入信號S E R ( 5 )呈” 1 ” 、串行器1 1 5之自第六 輸入信號SER (6)至第十輸入信號SER (1〇)呈 ” 0 ” ,故被輸出脈寬5 0 %之傳送時鐘信號。 依據上述動作,由於能將輸入副資料以與輸入時鐘信 號相同之傳送率加以傳送,因此可將副資料之傳送效率保 持於1 0 0 %。又,傳送時鐘信號之平均脈寬呈爲一週期 之5 0%,是故可保持傳送時鐘信號之D C平衡。 以上,本發明雖根據實施形態加以說明,惟本發明並 非被限定於上述實施形態,而在申請專利範圍所記載之範 圍內可自由地予以變形.變更。 產業上之可利用性 本發明可在傳送畫像資料及聲音資料之畫像機器或電 腦等加以利用。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公釐) -17-

Claims (1)

  1. 550920 A8 B8 C8 ____D8 六、申請專利範圍 ” 1·一種半導體積體電路,係具有: 將主資料變換爲串行資料,把該串行資料同步於時鐘 信號介至少一傳送路徑予以發送之主資料發送電路,與 藉使用副資料將該時鐘信號加以脈寬調制,而生成以 所定順序具有至少三種脈寬之調制時鐘信號,並將該調制 時鐘信號介另一傳送路徑予以發送之副資料發送電路。 2 ·如申請專利範圍第1項之半導體積體電路,其中 上述副資料發送電路係以副資料被輸入第一値時,即生成 具時鐘信號之週期5 0 %之脈寬的脈衝,以副資料被輸入 第二値時,則輪流生成具時鐘信號之週期(5 0 - a ) % 之脈寬的脈衝與具時鐘信號之週期(5 0 + a ) %之脈寬 的脈衝,而在此,0<a<50。 3 .如申請專利範圍第2項之半導體積體電路,其中 上述副資料發送電路係含有: 作爲副資料被輸入第二値時可生成以時鐘信號之週期 反轉的1位元信號之1位元信號生成電路、與 作爲副資料被輸入第一値時可生成具時鐘信號之週期 5 0 %之脈寬的脈衝,作爲副資料被輸入第二値且以1位 元信號被輸入第一値時可生成具時鐘信號之週期(5 0 -a ) %之脈寬的脈衝,作爲副資料·被輸入第二値並以1位 元信號被輸入第二値時可生成具時鐘信號之週期(5 0 + a ) %之脈寬的脈衝之調制電路。 4 ·如申請專利範圍第3項之半導體積體電路,其中 上述1位元信號生成電路係含有: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) .裝· 訂 經濟部智慧財產局員工消費合作社印製 -18- 550920 8 88 8 ABCD 六、申請專利範圍 2 被輸入副資料及所歸還1位元信號之X〇R (異一或 )電路、與 同步於時鐘信號鎖住上述X◦R電路之輸出而作爲1 位元信號予以輸出之雙穩態多諧振盪器電路。 5 ·如申請專利範圍第2項之半導體積體電路,其中 上述副資料發送電路係含有: 以副資料被輸入第一値時選擇時鐘信號之週期5 ◦ % 之脈寬,以副資料被輸入第二値時輪流選擇時鐘信號之週 期(5 0 - a ) %之脈寬及鐘信號之週期(5 Ο + a ) % 之脈寬的選擇手段、與 隨著上述選擇手段所選擇脈寬將時鐘信號加以脈寬調 制之調制手段。 6 .如申請專利範圍第1項之半導體積體電路,其中 上述主資料發送電路及/或上述副資料發送電路係作爲串 行資料及/或時鐘信號將差動信號予以發送。 7.—種半導體積體電路,係具有: 介至少一傳送路徑以接收串行資料,且將所接收串行. 資料變換爲並行資料以獲得主資料之主資料接收電路、與 介另一傳送路徑以接收被脈寬調制之時鐘信號,並藉 檢測所接收時鐘信號之脈寬是否在所定範圍內以解調所接 收時鐘信號,而獲得副資料之副資料接收電路。 8 ·如申請專利範圍第7項之半導體積體電路,其中 上述副資料接收電路係含有: ‘ 依據所接收時鐘信號以生成第一取樣時鐘信號及第二 本紙張尺度逋用中國國家梂準(CNS ) A4規格(210X297公釐) --------裝-- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 -19- 550920 A8 B8 C8 _______ D8 六、申請專利範圍 3 取樣時鐘信號之取樣時鐘信號生成電路、與 同步於第一取樣诗鐘信號把所接收時鐘信號加以取樣 之第一取樣電路、與 同步於第二取樣時鐘信號將所接收時鐘信號予以取樣 之第二取樣電路、以及 依據上述第一及第二取樣電路之輸出信號以獲得副資 料之邏輯電路。 9 ·如申請專利範圍第8項之半導體積體電路,其中 上述取樣時鐘信號生成電路係可生成比時鐘信號邊緣僅延 遲時鐘信號週期之(5 0 - b ) %之第一取樣時鐘信號' 與較時鐘信號邊緣僅延遲時鐘信號週期之(5 0 + b ) % 之第二取樣時鐘信號,而在此,〇<b<5 0。 1 〇 ·如申請專利範圍第8項之半導體積體電路,其 中上述取樣時鐘信號生成電路係由延遲鎖疋電路或鎖相電 路之一方所構成。 1 1 ·如申請專利範圍第7項之半導體積體電路’其 中上述主資料接收電路及/或上述副資料接收電路係作爲· 串行資料及/或時鐘信號將差動信號予以接收。 1 2 · —種資料傳送系統,係具有: 將主資料變換爲串行資料,把該串行資料同步於時鐘 信號介至少一傳送路徑予以發送同時,藉使用副資料將該 時鐘信號加以脈寬調制,而生成以所定順序具有至少二種 脈寬之調制時鐘信號,並將該調制時鐘信號介另一傳送路 徑予以發送之發送電路、與 本紙張尺度逋用中國國家揉準(CNS ) A4規格(210X297公釐) _ 2〇 - (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消费合作社印製 550920 A8 B8 C8 D8 六、申請專利範圍 4 介至少一傳送路徑以接收串行資料,且將所接收串行 資料變換爲並行資料以獲得主資料同時、介另一傳送路徑 以接收被脈寬調制之時鐘信號,並藉檢測所接收時鐘信號 之脈寬是否在所定範圍內以解調所接收時鐘信號,而獲得 副資料之接收電路。 1 3 ·如申請專利範圍第1 2項之資料傳送系統,其 中上述發送電路係以副資料被輸入第一値時,即生成具時 鐘信號之週期5 0 %之脈寬的脈衝,以副資料被輸入第二 値時,則輪流生成具時鐘信號之週期(5 0 - a ) %之脈 寬的脈衝與具時鐘信號之週期(5 0 + a ) %之脈寬的脈 衝,而在此,0 < a < 5 0。 1 4 ·如申請專利範圍第1 2項之資料傳送系統,其 中上述發送電路及接收電路係作爲串行資料及/或時鐘信 號而將差動信號加以收發。 (請先閲讀背面之注意事項再填寫本頁) -裝· 、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210X29*7公釐) -21 -
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