WO2002033759A1 - Transistor a effet de champ de canal p - Google Patents

Transistor a effet de champ de canal p Download PDF

Info

Publication number
WO2002033759A1
WO2002033759A1 PCT/JP2001/003332 JP0103332W WO0233759A1 WO 2002033759 A1 WO2002033759 A1 WO 2002033759A1 JP 0103332 W JP0103332 W JP 0103332W WO 0233759 A1 WO0233759 A1 WO 0233759A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
effect transistor
layer
channel field
channel
Prior art date
Application number
PCT/JP2001/003332
Other languages
English (en)
French (fr)
Inventor
Yoshihiro Hara
Takeshi Takagi
Minoru Kubo
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to EP01921894A priority Critical patent/EP1253648A1/en
Publication of WO2002033759A1 publication Critical patent/WO2002033759A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors

Definitions

  • the present invention relates to a p-channel field-effect transistor in which a channel is formed in a SiGeC layer.
  • 3 S i i-Ge x layer is a mixed crystal of ⁇ and 06 (0 ⁇ ⁇ 1) ( hereinafter referred to as S i Ge layer) and S i layer
  • MOS metal-oxide-semiconductor
  • FIG. 22 is a cross-sectional view showing an example of such a conventional p-channel field effect transistor (p-MOS FET).
  • p-MOS FET p-channel field effect transistor
  • a Si buffer layer 302, a SiGe channel layer 303, and a Si cap layer 304 are formed by the UHV-C VD method. It has been growing epitaxially sequentially.
  • the thicknesses of the Si buffer layer 302, the Si Ge channel layer 303 and the Si cap layer 304 are 10 nm, 10 nm and 5 nm, respectively. No doping of impurities was performed on 303 and 304.
  • a gate insulating film 305 made of a silicon oxide film and a gate electrode 306 made of a polysilicon film are provided on the Si cap layer 304. Further, of the wide region extending over the Si buffer layer 302, the Si Ge channel layer 303 and the Si cap layer 304, a region located on both sides of the gate electrode 306 has a high concentration. A source region 307 and a drain region 308 containing a p-type impurity (for example, boron) are formed. Then, a source electrode 309 is provided on the source region 307, and a drain electrode 310 is provided on the drain region 308.
  • the channel length and channel width of the MOS field-effect transistor are, for example, 0.5 ⁇ m and 10 ⁇ m.
  • FIGS. 23 (a) and (b) are diagrams showing the difference in lattice constant between the Si Ge single crystal and the Si single crystal, and the epitaxial growth of the Si Ge layer on the Si layer.
  • FIG. 4 is a cross-sectional view showing the state when the operation is performed.
  • the lattice constant of the Si Ge single crystal is larger than the lattice constant of the Si single crystal. Therefore, as shown in FIG. Is epitaxially grown on the Si buffer layer 302 under compressive strain.
  • the energy band degenerates and a band of light holes and heptholes is generated, and the light holes become degenerated holes in the Si single crystal.
  • parasitic channels In the field-effect transistor having a strained SiGe channel as described above, when the gate voltage is large, it is parasitically generated in a region of the Si cap layer 304 adjacent to the gate insulating film 304. There is the problem of channels (hereinafter referred to as “parasitic channels”). Hereinafter, the parasitic channel will be described.
  • Figures 24 (a) and 24 (b) show the gate electrode of a p-channel field-effect transistor—06—gate insulating film—305—Si cap layer—304—Si Ge channel layer—303 — Si buffer layer 302 2 — A band diagram showing the energy band when a small voltage and a large voltage are applied in a cross section traversing the Si substrate 301.
  • the Si Ge channel layer 303 has a Ge content (hereinafter simply referred to as a Ge composition) of 0% at the boundary with the Si buffer layer 302 and the Si cap layer 3. At the boundary with 04, the Ge composition is graded almost continuously to be 30%.
  • a Ge composition hereinafter simply referred to as a Ge composition
  • the band structure when the Ge composition is a constant value of 15% is indicated by a dotted line.
  • the band structure of the solid line includes Ge in the Si Ge channel layer. This is the structure when the prevalence is increased almost linearly from 0% to 30%. Compared with the dotted band structure, the slope of the upper end of the valence band is steeper.
  • the band discontinuity (m Ev) at the interface between the Ge channel layer 303 and the silicon cap layer 304 is large.
  • FIGS. 25 (a) and (b) are diagrams respectively showing a profile of the Ge composition and a profile of the strain amount. Since the total amount of strain is the same between the gradient composition shown by the solid line and the constant composition shown by the dotted line, it can be said that the thermal stability is equivalent, as shown in Figs. 24 (a) and (b).
  • the thermal stability is equivalent, as shown in Figs. 24 (a) and (b).
  • the overdriven state since the energy level at the upper end of the valence band is the highest in the SiGe layer 303, almost all of the holes are in the SiGe layer 303 and the holes Contributing channels are formed in the SiGe layer 303. Since this channel is formed in a portion that is deeper from the outermost surface of the entire semiconductor layer by the thickness of the silicon cap layer 304, it is called a buried channel.
  • the profile of the band edge profile of the silicon cap layer 304 becomes steeper, and in addition to the 3106 layer 303, the interface between the silicon cap layer 304 and the gate insulating film 305 also exists in the silicon cap layer 304. A hole will be present.
  • the channel formed in the silicon cap layer 304 is called a parasitic channel.
  • the hole in the buried channel formed in the Si Ge layer 303 has a higher mobility than Si due to the effect of the strain.
  • holes in the parasitic channel are scattered by the roughness of the interface between the gate insulating film 305 and the silicon cap layer 304, and thus travel with a lower mobility than the mobility in the buried channel. . Therefore, when the buried channel is dominant, the hole mobility is high as a whole, and it operates at a higher speed than the p-MOSFET by Si, and can also increase the current driving force. However, if the parasitic channel becomes dominant, the mobility of holes as a whole will be reduced, preventing high-speed operation, and reducing the current drive.
  • FIG. 26 is a diagram showing the gate bias dependence of the hole carrier concentration (hole sheet concentration) in the buried channel and the parasitic channel.
  • Fig. 26 The middle dotted line shows the case where the Ge composition is constant at 15%, and the solid line shows the case where the Ge composition changes linearly from 0% to 30%.
  • the composition of the SiGe channel layer 303 and the silicon cap layer 304 was linearly changed from 0% to 30%.
  • the band discontinuity ( ⁇ ) at the interface is large, the hole sheet concentration in the buried channel is increased while maintaining the same thermal stability as compared with the case where the Ge composition is constant. The hole sheet concentration in the parasitic channel can be reduced.
  • a modulation doping structure has been used as another means for increasing the current driving force of a field effect transistor.
  • FIG. 27 is a diagram showing an example of a profile of a Ge composition and a p-type impurity concentration (here, boron) when a modulated doped structure is adopted.
  • a so-called five-doped layer in which impurities for supplying a carrier are doped at a high concentration is provided. This (5 doped layer is sometimes provided in the silicon cap layer 304.
  • the other conditions such as the Ge composition of the channel layer 303 and the size of the transistor are the same as those in FIG.
  • the field effect transistor having Si Ge as a hole channel having such a structure can be kept high, for example, by SPVoinigescu et al., I EDM Tech. Dig., p.369 (1994).
  • Figure 28 shows the drain voltage-drain current characteristics (Vd-Id characteristics) of the transistors whose Ge and boron profiles are shown in Figures 25 (a) and 27. As can be seen by comparing the solid curve and the dashed curve, By employing the modulation doping structure shown in FIG. 27, a higher current driving force can be obtained. Solution issues
  • the above-mentioned conventional field-effect transistor having a SiGe layer as a channel has the following problems. These are the problem of thermal stability due to distortion and the problem of impurity diffusion in the modulation device, and these are described below.
  • the band offset value ⁇ at the interface between the SiGe channel layer and the silicon cap layer may be increased, and the Ge composition may be increased for that purpose. Then, the Si Ge channel layer 303 will be subjected to a larger compressive strain. If the strain becomes too large, the crystal cannot maintain the distorted state, causing a crystal defect to return to the original lattice constant. This is called lattice relaxation. When lattice relaxation of the crystal occurs, localized levels are generated due to crystal defects, which cause a decrease in leakage current and hole mobility, thereby deteriorating the device characteristics.
  • FIG. 29 is a diagram showing the relationship between the Ge composition of the strain Si Ge on the Si substrate and the critical film thickness.
  • the critical film thickness sharply decreases with an increase in the Ge composition, that is, with an increase in the amount of strain.
  • a Si Ge channel layer a film of about 10 nm or more is practically used. Considering the need for a thickness, the amount of distortion must be suppressed to about 0.5 to 0.8% if possible.
  • the Ge composition in order to obtain a transistor having the necessary thermal stability for practical use, the Ge composition must be kept within about 15%, and the Ge composition shown in the conventional example (1) 5%) almost corresponds to this upper limit.
  • the Ge composition shown in the conventional example (1) 5% almost corresponds to this upper limit.
  • the average Ge composition is 15%, so this value is the upper limit when the Ge composition is fixed. Equal to the value.
  • the thermal stability is poor. Higher temperature heat treatment is required to form a high-quality gate insulating film and to sufficiently activate impurities such as the source and drain regions.
  • the thermal stability of the SiGe layer If the properties are poor, sufficient heat treatment cannot be applied, and sufficient performance during the transition cannot be achieved.
  • the c5 doped layer in the modulation doping structure shown in Fig. 27, it is advantageous to make the c5 doped layer as close as possible to the channel layer in order to increase the current driving force, but if both are too close to each other, As shown in FIG. 27, the impurity in the (5 doped layer is more likely to diffuse from the (5 doped layer (peak position)) to the channel layer 303. In this case, the channel layer 30 Impurity scattering on the carrier occurs in 3 and the mobility of the carrier is reduced, and the driving current is reduced.
  • An object of the present invention is to achieve both suppression of a parasitic channel and excellent thermal stability and suppression of diffusion of impurities into a channel layer in a field effect transistor having a SiGe channel layer. .
  • the P-channel field-effect transistor of the present invention is a field-effect transistor formed on a semiconductor substrate, comprising: a first semiconductor layer made of silicon; and a second semiconductor layer formed on the first semiconductor layer; a second semiconductor layer having a composition represented by x G ex (0 ⁇ x ⁇ 1); a third semiconductor layer made of silicon provided on the second semiconductor layer; and the third semiconductor layer A gate insulating film provided on the gate insulating film, and a gate electrode provided on the gate insulating film.
  • the second semiconductor layer has a hole when a negative voltage is applied to the gate electrode. Becomes a running p-channel region, and at least a part of it contains C (carbon).
  • the distortion can be reduced by adjusting the content of C.
  • the upper end of the valence band formed between the first semiconductor layer and the second semiconductor layer can be reduced.
  • the value of the band offset hardly changes. Therefore, while maintaining the same threshold value as that having the same Ge composition without containing C, the distortion can be reduced and the thermal stability can be improved. In other words, the carrier mobility is not degraded due to the lattice relaxation, so that the current driving force can be realized.
  • the second semiconductor layer has a composition in which the Ge content changes, it is possible to achieve both suppression of the parasitic channel and excellent thermal stability.
  • the second semiconductor layer is configured so that the energy level at the upper end of the valence band is maximized in a region in contact with the third semiconductor layer, so that the threshold voltage is reduced as much as possible. However, a large driving current can be secured.
  • the second semiconductor layer contains C in the region containing the maximum value of the Ge content, it is possible to reliably prevent the diffusion of impurities into the portion where the carrier is actually confined. Can be.
  • the second semiconductor layer has a lattice strain of 0.5% or less in at least one of a region in contact with the first semiconductor layer and a region in contact with the third semiconductor layer.
  • the second semiconductor layer is configured to be lattice-matched with the first semiconductor layer and the third semiconductor layer in all regions.
  • a carrier that travels in the channel region by being provided in a portion of the first semiconductor layer adjacent to the second semiconductor layer and further including a five-doped layer containing a high concentration of p-type impurities. While suppressing impurity scattering in the channel region.
  • the second semiconductor layer containing C is adjacent to the first semiconductor layer.
  • the semiconductor device may further include a five-doped layer provided in a portion of the third semiconductor layer adjacent to the second semiconductor layer and containing a high-concentration p-type impurity.
  • the at least a part of the second semiconductor layer containing C is adjacent to the third semiconductor layer.
  • the diffusion of impurities into the gate insulating film can be suppressed, and the threshold due to the penetration of impurities into the gate insulating film can be suppressed. It is possible to avoid problems such as variation in value voltage.
  • the at least a part of the second semiconductor layer containing C is separated from the gate insulating film by 1 nm or more, and is separated from the gate insulating film by 2 nm or more. More preferred. This is to prevent C from entering the gate insulating film to prevent the quality of the gate insulating film from deteriorating and reducing the reliability of the MOS transistor.
  • the semiconductor substrate is an SOI substrate in which a semiconductor layer is provided on an insulating layer.
  • the first semiconductor layer is a semiconductor layer on the SOI substrate, and a negative voltage is applied to the gate electrode. Since the depletion layer is configured to reach the lower end of the first semiconductor layer when the voltage is applied, generation of a parasitic channel can be more reliably suppressed.
  • FIG. 1 is a cross-sectional view of a p-type field-effect transistor in which a channel layer is formed of a strained SiGe layer containing C.
  • Fig. 2 (a), (b), (c), and (d) show the composition profiles of Ge and C in the depth direction along the A-A 'line section in Fig. 1, respectively, and the valence electrons.
  • Figure 3 shows the relationship between the Ge composition and the C composition and the amount of strain and Ev for Si y Ge x C y (0 ⁇ x ⁇ l, 0 ⁇ Y ⁇ 1) formed in a distorted state on a silicon substrate.
  • FIGS. 4 (a) and 4 (b) show the conduction band and the conduction band along the line A--A in FIG. 1 when a negative gate voltage Vg is applied to the gate electrode 106 of the p-MOS FET described above.
  • FIG. 4 is a diagram illustrating a band edge profile of a valence band.
  • Figure 5 shows the gate voltage dependence of the sheet carrier concentration (hole sheet concentration) of the buried channel and the parasitic channel.
  • FIG. 6 is a diagram showing the V d -I d characteristics of the field effect transistor of the present invention containing C in the SiGe channel layer and the conventional field effect transistor containing no C.
  • FIG. FIG. 10 is a diagram showing changes in the Ge composition and the C composition in the channel layers of the SiGeC-pMO SFET of the first embodiment and the first and second conventional SiGe-pMO SFETs.
  • Fig. 3 is a diagram showing profiles of Ge composition, C composition, EV, and strain amount of SFET.
  • FIG. 9 is a diagram showing Vd-Id characteristics of SiGeC-pMOSFET of the second embodiment of the present invention.
  • FIG. 10 is a diagram showing the gate voltage dependency of the buried channel and parasitic channel sheet carrier concentration of the second embodiment.
  • FIG. 11 is a diagram showing the profiles of the Ge composition and the C composition in the channel layer of the SiGe C-pMOSFET of the third embodiment and the conventional SiGe-MOSFET.
  • FIGS. 12 (a), (b), (c) and (d) show, in that order, the G of the SiGe C-pMO SFET of the third embodiment and the conventional Si Ge-pMO SET. It is a figure which shows the profile of e composition, C composition, Ev, and the amount of distortion.
  • FIG. 13 is a diagram showing the Vd-Id characteristics of the third embodiment and the conventional MOS FET. is there.
  • FIG. 14 is a diagram showing profiles of the Ge composition and the C composition in the channel layer of the field-effect transistors according to the fourth and fifth embodiments.
  • FIGS. 15 (a), (b), (c) and (d) show the Ge composition, C composition and C composition along the line A—A ′ of FIG. 1 in the fourth embodiment, respectively.
  • FIG. 4 is a diagram showing a profile of a concentration of a p-type impurity (boron), an EV, and a distortion amount.
  • FIG. 16 is a diagram showing Vd-Id characteristics of SiGeC-pMOSFET with and without a p-type impurity doped layer in the silicon buffer layer.
  • FIGS. 17 (a), (b), (c), and (d) respectively show the A—A, the Ge composition, the C composition, and the p
  • FIG. 4 is a diagram showing a profile of a concentration of a type impurity (boron), an EV and a distortion amount.
  • FIG. 18 shows the V d -I d characteristics with and without the p-type impurity doped layer in the silicon cap layer in the SiGeC-p MOS FET of the fifth embodiment.
  • FIG. 19 is a sectional view of SiGeC-pMOSFET in the sixth embodiment.
  • FIGS. 20 (a) and (b) show the A— when the negative gate voltage V g is applied to the gate electrode of the SiGeC-pMO SFET of the sixth and second embodiments.
  • FIG. 3 is a diagram showing the profile of the band edge of the conduction band and the valence band in the cross section along the line A ′.
  • 'FIG. 21 is a diagram showing the gate voltage dependence of the sheet carrier concentration of each of the buried channel and the parasitic channel in the MOS FET of the sixth embodiment.
  • FIG. 22 is a cross-sectional view showing an example of a conventional p-channel field effect transistor (p-MOSFET).
  • FIG. 4 is a cross-sectional view showing a state when the circumstance is reached.
  • Figures 24 (a) and 24 (b) are band diagrams showing the energy band when a small voltage and a large voltage are applied in a longitudinal section of a conventional p-channel field effect transistor.
  • Figures 25 (a) and (b) show the conventional p-channel MOSFET in that order.
  • FIG. 3 is a diagram showing a Ge composition profile and a strain amount profile.
  • FIG. 26 is a diagram showing the gate bias dependence of the hole sheet carrier concentration in the buried channel and the parasitic channel of the conventional p-channel field-effect transistor.
  • FIG. 27 is a diagram showing an example of a profile of a Ge composition and a p-type impurity concentration when a modulated doping structure is employed in a conventional p-channel field-effect transistor.
  • FIG. 28 is a diagram showing a drain voltage-drain current characteristic (Vd-Id characteristic) of a conventional ⁇ -channel type field-effect transistor.
  • FIG. 29 is a diagram showing the relationship between the Ge composition of the strain Si Ge on the Si substrate and the critical film thickness.
  • Figures 30 (a) and (b) show the band structure when gate bias is applied when a p-type impurity-doped layer is provided in each of the buffer layer and the cap layer in the SiGeC-pMO SFET.
  • FIG. 1 is a cross-sectional view of a p-type field effect transistor in which a channel layer is formed of a strained SiGe layer containing C.
  • a silicon buffer layer 102, a channel layer 103, and a silicon cap layer 104 are sequentially epitaxially grown by UHV-CVD.
  • the channel layer 103 is composed of a strained SiGe layer containing C.
  • the thicknesses of the silicon buffer layer 102, the channel layer 103, and the silicon cap layer 104 are 10 nm, 10 nm, and 5 nm, respectively, and the processing for doping impurities in each layer is performed. Not.
  • a gate insulating film 105 made of a silicon oxide film and a gate electrode 106 made of a polysilicon film are provided on the Si cap layer 104. Also, of the wide region extending over the Si buffer layer 102, the Si Ge channel layer 103 and the Si cap layer 104, the region located on both sides of the gate electrode 106 has a high concentration of p.
  • Type impurities eg boron
  • a source electrode 109 is provided on the source region 107, and a drain electrode 110 is provided on the drain region 108.
  • the channel length and channel width of the MOS field-effect transistor are, for example, 0.5 ⁇ m and 10 ⁇ m. Fig.
  • 2 (a), (b), (c), and (d) show the composition profiles in the depth direction of Ge and C along the line A--A, It is a figure which shows the energy level Ev (with reference to the upper end of Si) of the band upper end, and the profile of the amount of distortion.
  • the Ge composition linearly changes from 0% to 50% from the end of the silicon buffer layer 102 to the end of the silicon cap layer 104.
  • C is selectively contained at 0.5% in the region where the Ge composition is 40% to 50%.
  • the solid line is that according to the present embodiment, and the dotted line is the conventional field effect transistor having a SiGe channel having a graded composition that does not include C. The case where only the solid line is shown is exactly the same as the present embodiment and the conventional example, or the difference hardly appears on this scale even if there is a slight difference.
  • FIG. 3 shows the Ge composition, C composition, strain amount, and E for Si y Ge, C y (0 ⁇ x ⁇ 1, 0 ⁇ Y ⁇ 1) formed in a distorted state on a silicon substrate.
  • FIG. 6 is a diagram showing a relationship v.
  • the compositions of Ge and C at which the strain amount and Ev are equal are indicated by a dotted line and a dashed line, respectively.
  • the changes in the Ge and C compositions in the channel layer are indicated by arrows.
  • the starting point of the arrow indicates the composition at the end of the channel layer on the silicon buffer layer side
  • the ending point of the arrow indicates the composition at the end of the channel layer on the silicon cap layer side. It is shown that it changes along.
  • the arrow 1 indicates the current according to the present embodiment
  • the arrow 2 indicates the conventional field-effect transistor using a Si Ge having a gradient composition not containing C as a channel.
  • FIG. 4 (a) and 4 (b) show the conduction band and the valence in the cross section taken along line A--A 'in FIG. 1 when a negative gate voltage Vg is applied to the gate electrode 106 of the above-mentioned p-MO SFET. It is a figure showing the profile of the band edge of an electronic band.
  • Fig. 4 (a) shows the state where the gate voltage is weakly overdriven from the threshold voltage
  • Fig. 4 (b) shows the state where the gate voltage is strongly overdriven from the threshold voltage.
  • the area indicated by the reference numeral 101 and the like corresponds to the area indicated by the reference numeral in FIG.
  • FIG. 5 is a diagram showing the gate voltage dependence of the sheet carrier concentration (hole sheet concentration) of the buried channel 103 and the parasitic channel 104. As described above, the suppression of the parasitic channel is the same in the present embodiment and the conventional Si Ge gradient composition.
  • FIG. 6 is a diagram showing Vd-Id characteristics of the field effect transistor of the present invention containing C in the SiGe channel layer and the conventional field effect transistor not containing C.
  • C is contained in a region having a large Ge composition, so that a larger dose than the conventional field-effect transistor is obtained. Rain current is obtained.
  • the distortion of the channel layer 103 is reduced and the thermal stability is greatly improved, while the band-off set with the cap layer is reduced. Since the value is the same as that having the same Ge composition without containing C, lattice relaxation can be suppressed while maintaining a low threshold value. As described above, since the carrier mobility does not deteriorate due to the lattice relaxation of the crystal of the SiGe channel layer, a higher current driving force is obtained as compared with the conventional Ge-graded composition that does not contain C. It can be realized and has practical advantages.
  • the channel layer has a graded composition (not including C). This will be described in comparison with a conventional field effect transistor made of Ge (SiGe-pMO SFET).
  • the structure of the SiGeC—pMO SFET is the same as that of the first embodiment described in FIG. 1 except that the channel layer is entirely made of SiGeC containing C. Is basically the same as that shown in FIG.
  • the thicknesses of the silicon buffer layer 102, the channel layer 103, and the silicon cap layer 104 are 10 nm, 10 nm, and 5 nm, respectively, and doping with impurities is not performed.
  • the channel length and channel width of the transistor are respectively 0.5 ⁇ 10 0 ⁇ ⁇ 1.
  • FIG. 7 is a diagram showing a method of adjusting the Ge composition and the C composition in the channel layer of the SiGeC-pMOSFET of the present embodiment and the first and second conventional SiGe-pMOSFETs. is there. Arrows (1), (2), and (3) in FIG. 7 indicate the Ge compositions in the channel layers of the SiGeC-pMOFET of the present embodiment and the first and second conventional SiGe-pMOFETs. And C composition are shown.
  • the channel layer 103 is silicon that does not contain Ge and C at the end of the silicon buffer layer 102 side, G at the end of the silicon cap layer 104 side
  • the compositions of e and C are 45% and 3.8%, respectively.
  • the Ge composition and C composition change linearly from the start point to the end point of arrow 1.
  • the band offset at the end point of arrow ⁇ is about 250 meV, and the distortion amount is about 0.5% (compression distortion).
  • the channel layer 103 is made of silicon that does not contain Ge and C at the end on the silicon buffer layer 102 side, and the silicon cap layer 104
  • the Ge composition at the side end is 40%.
  • the Ge composition changes linearly from the start point to the end point of the arrow 2.
  • the EV at the end point of the arrow ⁇ is about 250 meV as in the case of Si Ge C—pMO S FET of the present embodiment, and the amount of distortion is equal to that of Si Ge C—pMO S FET of the present embodiment. It is about 1.6% (compression distortion), which is more than three times as large.
  • the channel layer 103 is a silicon-free silicon at the end on the silicon buffer layer 102 side, and the silicon cap
  • the Ge composition at the end on the layer 104 side is 12%.
  • the Ge composition changes linearly from the start point to the end point of the arrow 3.
  • EV at the end point of arrow 3 is about 80 meV, which is one third of Si Ge C—pMO S FET, and the amount of distortion is about 0.5% (compression distortion) as in Si Ge C—p M 0 SFET. ).
  • FIGS. 8 (a), (b), (c), and (d) show the Ge composition of the SiGeC-pMOSFET of the present embodiment and the Ge composition of the conventional SiGe-pMOSFET, respectively.
  • FIG. 3 is a diagram showing profiles of C composition, ⁇ , and strain amount. The regions indicated by the reference numerals in the figure correspond to the regions indicated by the reference numerals in FIG. 1, and the circled numbers in the figure correspond to the numbers indicated by the arrows in FIG.
  • the SiGeC-pMOSFET (arrow 1) of the present embodiment is compared with the first conventional SiGe-pMOSFETT (arrow 2).
  • FIG. 9 is a diagram showing the Vd-Id characteristics of SiGeC-pMOSFET of the present embodiment. As shown in FIG. 8D, the Si Ge C—pMO S FET (arrow 1) according to the present embodiment is compared with the first conventional Si Ge—pMO SF ⁇ 2 (arrow 2).
  • the amount of distortion is less than one third, and the thermal stability is greatly improved. Therefore, the lattice relaxation of the crystal hardly occurs even by the heat treatment at a high temperature, so that the deterioration of the carrier mobility can be suppressed, and the high-speed operation and the high current driving force can be realized.
  • heat treatment at a relatively high temperature is possible, it is possible to form a high-quality gate insulating film 105 and to reduce a leak current in the gate insulating film 105. By sufficiently activating the region 108, a high-performance transistor can be realized, for example, a low resistance can be realized.
  • the Si Ge C—pMO S FET according to the present embodiment has the same thermal stability as the first conventional Si Ge ⁇ p MOS FET while maintaining the same effect with respect to the suppression of the parasitic channel. Therefore, the transistor has a practical advantage because it can greatly improve the performance of the transistor.
  • S i Ge C—pMO S F ⁇ 1 (arrow 1) is compared with the second conventional S i Ge — ⁇ 0 S F ⁇ ⁇ ⁇ (arrow 3).
  • FIG. 10 is a diagram showing the gate voltage dependence of the sheet carrier concentration (hole sheet concentration) of the buried channel 103 and the parasitic channel 104.
  • ⁇ V in the present embodiment in the channel layer 103 is more than three times as large as that in the second conventional one. Therefore, in the SiGeC- ⁇ MOSFET of the present embodiment, the hole sheet concentration in the buried channel can be increased, and the hole sheet concentration in the parasitic channel can be suppressed. As a result, high-speed operation and high current driving capability can be maintained over a wider range of gate voltages, which has practical advantages.
  • the distortion between the SiGeC-pMO SFET of this embodiment (arrow 1) and the second conventional SiGe-pMO SFET (arrow 3) The amounts are the same and therefore the thermal stability can be considered almost equal.
  • the Si Ge C—pMO SFET of the present embodiment has the same effect as that of the second conventional Si Ge—pMO SFET with respect to thermal stability while maintaining the same effect. Parasitic channels can be greatly suppressed, and high performance in transistors can be achieved, which has practical advantages.
  • the channel layer 103 using SiGeC, there are the following advantages. As the gate length of the field effect transistor becomes shorter, short channel effects such as a decrease in threshold voltage become more pronounced. In order to suppress this short channel effect, finely controlling the injection profile near the source and drain regions in two dimensions, such as LDD injection and pocket injection, has been performed. However, if heat treatment is performed at a high temperature to activate the impurities after performing the fine profile control, the impurities are diffused and the two-dimensional profile is blurred, and the short channel effect is sufficiently suppressed. Will not be done.
  • a third embodiment of the field effect transistor according to the present invention will be described.
  • the channel layer is made of SiGeC in the present embodiment
  • the channel layer is made of a graded composition S (not including C).
  • SiGe_pMOSFET a conventional field effect transistor made of iGe
  • the structure of the SiGe C-pMO SFET of the present embodiment is the same as that of the first embodiment except that the channel layer entirely includes C and is constituted by SiGeC.
  • the structure is basically the same as that shown in FIG. 1, and the description is omitted.
  • the thicknesses of the silicon buffer layer 102, the channel layer 103, and the silicon cap layer 104 are 10 nm, 10 nm, and 5 nm, respectively, and a process for doping impurities into each layer is performed. Absent.
  • the channel length and channel width of the transistor are 0.5 ⁇ m and 10 / ⁇ 1, respectively.
  • FIG. 11 is a diagram showing the profiles of the Ge and C compositions in the channel layers of the SiGeC-pMOSFET of the present embodiment and the conventional SiGe-pMOSFET. Arrows (1) and (2) in Fig. 11 indicate the channels of the present embodiment and the conventional pMO SFET. 3 shows profiles of Ge and C compositions in a flannel layer.
  • the channel layer 103 does not include Ge and C at the end on the silicon buffer layer 102 side.
  • the composition of Ge and C at the end of the silicon cap layer 104 side is 25% and 3%, respectively.
  • the Ge composition and C composition change linearly from the start point to the end point of the arrow 1.
  • the E V at the end of the arrow 1 is about 140 meV.
  • the strain amount of the channel layer 103 is 0% from the portion in contact with the silicon buffer layer 102 to the portion in contact with the silicon cap layer 104, and the channel layer 103 is lattice-matched to the silicon substrate 101. . Even in the case where the channel layer 103 has no strain, the holes in the SiGeC layer have larger mobility than the holes in the Si layer due to the material properties of SiGeC. Accordingly, high-speed operation of the field-effect transistor can be realized.
  • the channel layer 103 is a silicon that does not contain Ge and C at the end of the silicon buffer layer 102 side,
  • the Ge composition at the end of the silicon cap layer 104 side is 22%.
  • the Ge composition changes linearly from the starting point to the ending point of the arrow 2.
  • the E V at the end point of arrow 2 is about 140 meV, and the distortion amount is about 0.8% (compression distortion).
  • FIGS. 12 (a), (b), (c) and (d) respectively show the G i of the SiGeC-pMOS FET of the third embodiment and the SiGe-pMO SFET of the related art. It is a figure which shows the profile of e composition, C composition, Ev, and the amount of distortion. The numbers in the figure correspond to the numbers of the arrows in FIG.
  • FIG. 13 is a diagram showing Vd-Id characteristics of the present embodiment and the conventional MOS FET. As shown in FIG. 12D, the Si Ge C—pMO SFET of the present embodiment has a chip.
  • the channel layer 103 is lattice-matched to the silicon substrate 101, and the distortion amount is 0% everywhere. Therefore, the thermal stability is dramatically improved to the same level as Si. Therefore, since the lattice relaxation of the crystal does not occur even by the heat treatment at a high temperature, the carrier mobility does not deteriorate, indicating that a high-speed operation and a high current driving force can be realized. In addition, the heat treatment at a high temperature becomes possible, so that a high-quality gate insulating film 105 can be formed and a leak current in the gate insulating film can be reduced. By sufficiently activating the transistor, it is possible to realize high performance in transit, such as low resistance.
  • the SiGeC—pMOS FET according to the present embodiment is thermally stable while maintaining the same effect in suppressing the parasitic channel as compared with the conventional SiGe-pMO SFET. Performance can be dramatically improved, and the performance of Transistor can be improved, which has practical advantages.
  • the structure of the field effect transistor is basically the same as the structure shown in FIG. 1 in the first embodiment.
  • the present embodiment is characterized in that the channel layer has a modulation doping structure and the silicon buffer layer 102 contains a high-concentration p-type impurity doping layer 8 ⁇ doped layer).
  • the thickness of each of the silicon buffer layer 102, the channel layer 103, and the silicon cap layer 104 is 10 IIm, 10 nm, and 5 nm, respectively. Doping of impurities into the channel layer and the silicon cap layer is not performed. I haven't.
  • the channel length and channel width of the transistor are 0.5 0m and 10 / m, respectively.
  • FIG. 14 is a diagram showing profiles of the Ge composition and the C composition in the channel layer of the field-effect transistor of the present embodiment.
  • the arrows in FIG. 14 indicate changes in the Ge composition and C composition in the channel layer of the field-effect transistor of the present embodiment.
  • the Ge composition and the C composition at the silicon buffer layer 102 side end are 8% and 0.9%, respectively.
  • the silicon cap layer 104 side As approaching, the Ge composition in the channel layer increases linearly, and at a certain depth in the channel layer, the Ge composition becomes 20% and the C composition becomes 0.9%. Further, in the channel layer, the Ge composition and the C composition linearly increase again as approaching the silicon cap layer 104 side. At the end of the silicon cap layer 104 side, the Ge composition becomes 30%, and the C composition increases. Becomes 3.4%.
  • FIG. 6 is a diagram showing profiles of Ev and a distortion amount. These profiles show the profile after the transistor was fabricated. The boron diffusion occurred due to the heat treatment in the fabrication process, but the diffusion of boron in the channel layer was prevented by C in the channel layer 103. You can see that it has been done.
  • the field-effect transistor of the present embodiment high-speed operation can be realized while preventing mobility degradation due to impurity scattering in the channel layer. Also, this means that the high-concentration ⁇ -type impurity-doped layer can be brought as close as possible to the channel layer 103, so that a higher current driving force can be obtained in the present embodiment. .
  • ⁇ V in the channel layer 103 monotonically increases from the end on the silicon buffer layer 102 side to the end on the silicon cap layer 104 side, It is about 45 meV at the end on the silicon buffer layer 102 side, and about 165 meV at the end on the silicon cap layer 104 side. Therefore, a sufficient band offset can be obtained at the end of the channel layer 103 on the side of the silicon cap layer 104, so that the formation of the parasitic channel is suppressed while the threshold voltage is kept small. be able to.
  • the amount of strain in the channel layer 103 is such that the Ge composition in the middle part of the channel layer 103 is 20% and the C composition is 0.9%.
  • the maximum value is 0.5%, and is 0% (no distortion) at both the end on the silicon buffer layer 102 side and the end on the silicon cap layer 104 side.
  • the channel layer 103 is lattice-matched with the silicon layer at both the end on the silicon buffer layer 102 side and the end on the silicon cap layer 104 side. It has excellent thermal stability.
  • Figure 16 shows the Vd-Id characteristics of the SiGeC-p MOSFET with and without the p-type impurity doped layer ((5 doped layer)) in the silicon buffer layer. As shown in the figure, the current driving force can be further increased by providing a 6-dope layer to form a modulation doping structure.
  • FIG. 3 is a diagram showing a band structure when a gate via is applied. As shown in the figure, in particular, by providing the 5-doped layer in the silicon cap layer, a sharp depression is formed in the band offset portion, so that the function of confining the carrier can be further enhanced.
  • the field-effect transistor according to the present embodiment not only can improve the thermal stability while reliably suppressing the formation of the parasitic channel, but also has a current driving capability due to the modulation doping structure.
  • the transistor performance can be improved, for example, it can be improved, and it has a practical advantage.
  • the structure of the field effect transistor is basically the same as the structure described in FIG. 1 in the first embodiment.
  • the present embodiment is characterized in that the transistor has a modulation dope structure and the silicon cap layer 104 includes a high-concentration p-type impurity doped layer (5-doped layer). is there.
  • the thicknesses of the silicon buffer layer 102, the channel layer 103, and the silicon cap layer 104 are 10 nm, 10 nm, and 5 nm, respectively. Dopin Has not gone.
  • the channel length and channel width of Transistor are 0.5 zm, respectively.
  • the profiles of the Ge composition and the C composition in the channel layer of the field-effect transistor are the same as those in the fourth embodiment indicated by the arrow in FIG.
  • FIG. 17 (a), (To), (c), and (d) show the Ge composition, C composition, and p-type impurity (boron) concentration along the A-A 'line cross section in Fig. 1, respectively.
  • FIG. 6 is a diagram illustrating profiles of Ev, Ev, and the amount of distortion. These profiles show the profile after the transistor was fabricated. As shown in FIG. 17 (b), the diffusion of boron occurred due to the heat treatment in the fabrication process, but due to C in the channel layer 103, It can be seen that the diffusion of boron in the channel layer is prevented.
  • the field-effect transistor of the present embodiment high-speed operation can be realized while preventing mobility degradation due to impurity scattering in the channel layer.
  • the highly doped p-type impurity doped layer (six doped layer) can be as close as possible to the channel layer 103, and a higher current driving force can be obtained. it can.
  • the channel layer 103 is placed at the end on the silicon cap layer 104 side. Since it has a sufficiently large Ev, a large band offset can be secured and the parasitic channel can be sufficiently suppressed. Also, since the strain amount is both 0% at the end of the channel layer 103 on the side of the silicon buffer layer 102 and the end of the side of the silicon cap layer 104, the same as in the fourth embodiment, MO SFETs also have excellent thermal stability.
  • Figure 18 shows the Vd-Id characteristics of the SiGe C-pMOS FET with and without the p-type impurity doped layer ((5 doped layer)) in the silicon cap layer.
  • the current driving force can be further increased by providing a p-type impurity doped layer (doped layer) to form a modulation doping structure.
  • a high-concentration p-type impurity for example, boron
  • a carbon-containing layer containing carbon for example, 0.3%)
  • a p-type impurity for example, Boron
  • the range of the carbon-containing layer is preferably at least 1 nm from the gate oxide film, more preferably at least 2 nm. This is to prevent C from entering the gate oxide film to prevent the quality of the gate insulating film from deteriorating and reducing the reliability of the MOS transistor.
  • the field effect transistor of the present embodiment not only the thermal stability can be improved while the formation of the parasitic channel is reliably suppressed, but also the current drive by the modulation doping structure is achieved.
  • the transistor can have higher performance, such as higher power, and has practical advantages.
  • SiGeC—pMOSFET p-type field-effect transistor
  • FIG. 19 is a cross-sectional view of SiGeC-pMOSFET in the present embodiment.
  • a silicon buffer layer 20 is formed on the surface silicon layer 21 of the S 0 I substrate 201 composed of the silicon substrate 21 1, the buried oxide film 21 2 and the surface silicon layer 21 13 by UHV-CVD. 2, a channel layer 203 and a silicon cap layer 204 are sequentially epitaxially grown.
  • the channel layer 203 is made of SiGeC.
  • the thickness of the surface silicon layer 2 13 on the buried oxide film 2 12 is 30 nm, and when a voltage is applied, the entire active region becomes a depletion layer and operates as a so-called fully depleted field-effect transistor. It is configured to be.
  • the thicknesses of the silicon buffer layer 202, the channel layer 203, and the silicon cap layer 204 are 10 nm, 10 nm, and 5 nm, respectively, and a process for doping impurities to each layer is performed. Absent. Further, on the Si cap layer 204, a gate insulating film 205 made of a silicon oxide film and a gate electrode 206 made of a polysilicon film are provided on the Si cap layer 204. In addition, Si buffer layer 202, Si Ge channel Of the wide region extending over the layer 203 and the Si cap layer 204, regions located on both sides of the gate electrode 206 include a source region 207 containing a high concentration of p-type impurities (for example, boron) and a drain region 207. Region 208 is formed. A source electrode 209 is provided on the source region 207, and a drain electrode 210 is provided on the drain region 208.
  • the channel length and channel width of the MOS field-effect transistor are, for example, 0.5 ⁇
  • the profiles of the Ge and C compositions in the channel layer of the field-effect transistor of the present embodiment are the same as those in the second embodiment indicated by the arrow 1 in FIG. That is, in the SiGeC—pMO SFET of the present embodiment, the channel layer 203 is silicon that does not contain Ge and C at the end on the silicon buffer layer 202 side, and the silicon cap layer 2
  • the Ge and C compositions at the end on the 04 side are 45% and 3.8%, respectively.
  • the Ge composition and the C composition between the start point and the end point of arrow 1 in FIG. 7 change linearly.
  • the band offset at the end of arrow 1 is about 25.0 meV, and the distortion is about 0.5% (compression distortion).
  • FIGS. 20 (a) and (b) show that a negative gate voltage V g is applied to the gate electrode 206 of SiGeC—pMOSFET in the present embodiment and the second embodiment. upon illustrates it it a profile of the band edge of the conduction and valence bands in a _ a 5-wire section.
  • the surface silicon layer 2 13 is completely depleted, so that a part of the gate voltage Vg (Vg , box) is also applied to the buried oxide film 2 12. Therefore, when the same gate voltage Vg is applied to the gate electrode 206 as the voltage applied to the silicon cap layer 204, the Si Ge C—pMO S FET described in the first embodiment (FIG. 20) (b) It is smaller than in (). For this reason, in the SiGeC-pM0SFET on the fully depleted S0I substrate, the band in the vicinity of the silicon cap layer 204 is gradually bent. At this time, as is apparent from FIG. 20 (a), the formation of the parasitic channel can be more strongly suppressed than in the second embodiment.
  • FIG. 21 shows buried channels 203 and M 0 SFET of the present embodiment.
  • FIG. 9 is a diagram showing the gate voltage dependence of the parasitic carrier 204 in each sheet carrier concentration.
  • the SiGe C-pMO SFET on the S0I substrate in the present embodiment has the same gradient composition because the surface silicon layer of the S0I substrate is completely depleted. Compared to SiGeC-pMOS FET on a normal silicon substrate (not S0I substrate), the formation of a parasitic channel can be suppressed more strongly, and it has a practical advantage.
  • the gate insulating film is an oxide film in all the embodiments described above, the same effect can be exerted by the present invention even if this is another insulating film such as a nitride film.
  • the channel layer is made of SiGe (or SiGeC) containing C
  • the amount of strain in the entire channel layer is suppressed and sufficient thermal stability is maintained.
  • the holes can be strongly confined in the buried channel, and the parasitic channel can be strongly suppressed, thereby exhibiting practical advantages.
  • a high current driving force can be realized by suppressing the diffusion of impurities into the channel layer in the modulated doping structure.
  • the transistor of the present embodiment on the SOI substrate, the effect of suppressing the parasitic channel can be further enhanced.
  • the semiconductor device of the present invention is used for devices such as Si / SiGe heterojunction type or Si / SiGeC heterojunction type MOS FETs and DTMOSS mounted on electronic equipment. .

Description

明細書
Pチャネル型電界効果トランジスタ 技術分野 .
本発明は、 S i G e C層中にチャネルが形成される pチャネル型電界効果トラ ンジス夕に関する。 背景技術
従来より、 電界効果トランジスタの高速化を目的として、 3丄と06との混晶 である S i i- Gex 層 （ 0 <χ< 1 ) (以下 S i Ge層と記す） と S i層との 間に形成されるへテロ障壁を利用して、 S i G e層にホールを閉じこめて pチヤ ネルを形成するようにした MO S (Metal-Oxide-Semiconductor ) 型電界効果ト ランジス夕が報告されている。
図 22は、 このような従来の pチャネル型電界効果トランジスタ （p— MO S F E T) の一例を示す断面図である。 同図に示すように、 n型 S i基板 3 0 1上 に、 S iバヅファ層 3 0 2と、 S i G eチャネル層 30 3と、 S iキヤヅプ層 3 04とが UHV— C VD法等により順次ェピタキシャル成長されている。 S iバ ヅフ ァ層 3 0 2， S i Geチヤネル層 30 3及び S iキヤヅプ層 3 04の膜厚は 、 それそれ 1 0 nm， 1 0 nm及び 5 nmであり、 各層 3 0 2 , 3 0 3及び 3 0 4には不純物のドーピングが行なわれていない。 また、 S iキヤヅプ層 3 04上 には、 シリコン酸化膜からなるゲート絶縁膜 3 0 5と、 ポリシリコン膜からなる ゲート電極 3 06とが設けられている。 また、 S iバヅファ層 3 0 2 , S i G e チャネル層 3 03及び S iキャップ層 304に亘る広い領域のうち， ゲ一ト電極 30 6の両側方に位置する領域には、 高濃度の p型不純物 （例えばボロン） を含 むソース領域 30 7およびドレイン領域 3 08が形成されている。 そして、 ソ一 ス領域 3 07の上にはソース電極 3 0 9が設けられ、 ドレイン領域 3 08の上に はドレイン電極 3 1 0が設けられている。 なお、 MO S型電界効果トランジスタ のチャネル長およびチャネル幅は、 例えば 0. 5〃m、 1 0〃mである。 ここで、 図 23 (a) , (b) は、 S i Ge単結晶と S i単結晶との格子定数 の相違を示す図、 及び S i層の上に S i G e層がェピタキシャル成長されたとき の状態を示す断面図である。 図 2 3 (a) に示すように、 S i Ge単結晶の格子 定数は S i単結晶の格子定数よりも大きいので、 図 23 (b) に示すように、 S i Geチャネル層 3 0 3は、 S iバヅファ層 3 02の上に圧縮歪みを受けた状態 でェピタキシャル成長されている。 そして、 この歪んだ S i G eチャネル層 3 0 3においては、 エネルギバンドの縮退が解けてライ トホールとへピ一ホールとの バンドが生じ、 このライ トホールは S i単結晶中の縮退したホールに比べて大き な移動度を有している。 そこで、 従来の S i/S i Geヘテロ接合を利用した p チャネル型電界効果トランジスタにおいては、 圧縮歪みを受けている S i Ge層 をチャネルとして利用することにより、 高速動作の実現を図っている。
上述したような、 歪んだ S i Geをチャネルとした電界効果トランジスタにお いては、 ゲート電圧が大きいときに S iキヤヅプ層 304のゲート絶縁膜 3 0 5 に隣接する領域に寄生的に発生するチャネル （以下、 「寄生チャネル」 と呼ぶ） の問題が挙げられる。 以下に、 この寄生チャネルについて説明する。
図 24 (a) ， (b) (実線） は、 pチャネル型電界効果トランジスタのゲ一 ト電極 3 06—ゲート絶縁膜 3 0 5— S iキヤヅプ層 3 04— S i G eチャネル 層 3 03— S iバッファ層 30 2— S i基板 3 0 1を縦断する断面における小電 圧， 大電圧印加時のエネルギーバンドを示すバンド図である。 この例では、 S i Geチャネル層 3 0 3は、 Geの含有率 （以下、 単に G e組成という） が S iバ ヅ フ ァ層 30 2との境界部では 0 %で S iキヤヅプ層 3 04との境界部では 3 0 %になるようにほぼ連続的に Ge組成を傾斜させている。 図 24 (a) に示すよ うに、 ゲート電極 30 6に印加する負の電圧 V gが小さいとき （絶対値が小さい とき） には、 それほど目立った寄生チャネルは現れていないが、 ゲート電極 3 0 6に印加する負の電圧を大きくすると （絶対値を大きくすると） 、 S iキヤップ 層 3 04の上端部のエネルギーレベルが上昇することにより、 目立った寄生チヤ ネルが現れることがわかる。
また、 図 24 (a) , (b) には、 Ge組成が一定値 1 5 %である場合のバン ド構造が点線で示されている。 実線のバンド構造は S i Geチャネル層の G e含 有率を 0 %から 3 0 %までほぼ直線的に増大させた場合の構造であり、 点線のバ ンド構造と比べると、 価電子帯の上端の傾斜が急になっている， つまり、 S i G eチャネル層 30 3とシリコンキヤヅプ層 304の界面におけるバンド不連続 （ 厶 Ev) が大きくなつている。
図 25 (a) ， （b) は、 それぞれ順に、 G e組成のプロファイルと、 歪み量 のプロファイルとを示す図である。 実線に示す傾斜組成と、 点線に示す一定組成 とでは全体としての歪み量が同じであるので、 熱的安定性が同等であるといえる 図 24 (a) ， (b) に示すように、 弱くオーバ一ドライブされた状態では、 価電子帯の上端のエネルギーレベルが S i Ge層 3 0 3内で最大となるため、 ホ ールはほとんどすべてが S i Ge層 3 03に存在し、 伝導に寄与するチャネルは S i G e層 3 03に形成される。 このチャネルは、 半導体層全体の最表面からシ リコンキヤップ層 3 04の厚みだけ奥に入った部分に形成されるため、 埋め込み チャネルと呼ばれる。 しかし、 オーバードライブが強くなると、 シリコンキヤヅ プ層 304のバンド端のプロファィルの傾斜が急になり、 3106層 3 0 3以外 に、 シリコンキヤヅプ層 3 04内でゲート絶縁膜 3 0 5との界面にもホ一ルが存 在するようになる。 このシリコンキヤヅブ層 3 04内に形成されるチャネルを寄 生チャネルと呼ぶ。
S i Ge層 30 3に形成される埋め込みチャネル中のホールは、 上述したよう に、 歪みの効果により、 S iに比べて大きな移動度を有する。 一方、 寄生チヤネ ル中のホールは、 ゲ一ト絶縁膜 3 05とシリコンキヤヅプ層 3 04との界面のラ フネスによる散乱等を受けるので、 埋め込みチャネルにおける移動度に比べて小 さい移動度で走行する。 したがって、 埋め込みチャネルが支配的である場合は、 全体としてホールの移動度は大きく、 S iによる p— MO S F E Tに比べて高速 に動作し、 また、 電流駆動力も大きくできる。 しかし、 寄生チャネルが支配的に なると、 全体としてホールの移動度は小さくなり、 高速動作が妨げられ、 電流駆 動力も小さくなつてしまう。
図 26は、 埋め込みチャネルおよび寄生チャネルにおけるホールのシ一トキヤ リア濃度 （ホールシート濃度） のゲートバイアス依存性を示す図である。 図 2 6 中の点線で示す曲線は G e組成が 1 5 %で一定、 実線で示したものは G e組成が 0 %から 30 %に直線的に変化する場合を示す。 図 24 (a) および （b ) から も類推できるようにように、 06組成を 0 %から 3 0 %に直線的に変化させて、 S i G eチャネル層 3 0 3とシリコンキヤヅプ層 3 04の界面におけるバン ド不 連続 （ΔΕν) を大きくとったものの方が、 G e組成が一定する場合に比べて、 同等の熱的安定性を有しながら、 埋め込みチャネル中のホールシート濃度を高く し、 寄生チャネル中のホールシート濃度を小さく抑えることができる。 その結果 、 より広範囲なゲート電圧にわたって、 高速動作および高電流駆動力を維持する ことができる。 このように、 Ge組成を傾斜させることによって寄生チャネルを 抑制した電界効果トランジスタの従来例は、 例えば、 文献 （S.V.Vandebroek et al., IEEE Transactions on Electron Devices, vol41, p.90 (1994) ) や、 米国 特許公報 5, 821,577号に示されている。
また、 従来より、 電界効果トランジスタの電流駆動力を増大させるための他の 手段として、 変調ド一プ構造が用いられている。
図 27は、 変調ド一プ構造を採用した場合の Ge組成および p型不純物濃度 （ ここではホウ素） のプロファイルの一例を示す図である。 シリコンバヅファ層 3 0 2中でチャネル 3 0 3近傍に、 キヤリアを供給する不純物を高濃度にド一プし てなるいわゆる 5 ド一プ層を設けている。 この（5 ド一プ層は、 シリコンキャップ 層 3 04中に設けられることもある。 図 27において、 チャネル層 3 03の G e 組成、 トランジスタのサイズ等、 その他の条件については図 22の条件と同じで ある。 このように、 5 ドープ層をチャネル層とは別に設けて、 両者を空間的に分 離することにより、 高い電流駆動力を実現しながらチャネル中での不純物散乱を 抑制し、 チャネルを走行するキャリアの移動度を高く保つことができる。 このよ うな構造を有する、 S i G eをホールチャネルとする電界効果トランジスタは、 例えば、 S.P.Voinigescu et al., I EDM Tech. Dig., p.369 (1994) に記載さ れている。
図 2 8は、 Geおよびホウ素のプロファイルが図 2 5 (a) および図 2 7で示 されるようなトランジスタにおける， ドレイン電圧一 ドレイン電流特性 （Vd— I d特性） を示す図である。 実線曲線と破線曲線とを比較するとわかるように、 図 2 7に示す変調ドープ構造を採用することで、 より高い電流駆動力を得ること ができる。 解決課題
しかしながら、 上記従来の S i G e層をチャネルとする電界効果トランジスタ では、 以下に述べるような問題があった。 それは、 歪みに起因する熱的安定性の 問題と、 変調ド一ブにおける不純物拡散の問題であり、 これらについて以下に説 明する。
寄生チャネルを抑制するためには、 上述したように、 S i Geチャネル層とシ リコンキヤップ層との界面におけるバンドオフセッ ト値 ΔΕνを大きく してやれば よく、 そのためには G e組成を大きくすればよいが、 そうすると S i Geチヤネ ル層 30 3はより大きな圧縮歪みを受けることになる。 歪みが大きくなりすぎる と、 結晶は歪んだ状態を保持できずに結晶欠陥を生じて本来の格子定数に戻ろう とする。 これを格子緩和と呼ぷ。 結晶の格子緩和が発生すると、 結晶欠陥により 局在準位が生じ、 これがリーク電流やホールの移動度の低下の原因となり、 デバ イス特性を劣化させる。
この格子緩和の起こりやすさは、 薄膜結晶の膜厚にも依存する。 すなわち、 歪 みを内包した状態で （格子緩和を起こさずに） 結晶成長できる膜厚には上限値が 存在し、 この上限膜厚を臨界膜厚と呼ぶ。 図 2 9は、 S i基板上の歪み S i Ge の G e組成と臨界膜厚との関係を示す図である。 図 29に示されるように、 臨界 膜厚は G e組成の増加、 すなわち、 歪み量の増加とともに急激に減少するが、 S i G eチャネル層として、 実用的には十数 nm程度以上の膜厚が必要であること を考えれば、 歪み量はできれば 0. 5〜0. 8 %程度までに抑える必要がある。 これは、 実用的に必要な熱的安定性を有する トランジスタを得るためには G e組 成を 1 5 %程度以内に抑えなければならないことを意味し、 従来例で示した G e 組成 （ 1 5 %) はこの上限値にほぼ対応している。 一方、 Ge組成が 0 %から 3 0 %まで変化する傾斜組成を有する従来例でも、 平均的な G e組成は 1 5 %であ るから、 この値は、 Ge組成を一定とした場合の上限値に等しい。
以上のことから、 寄生チャネルを抑制するためには、 Ge組成を大きくすれば よいことがわかる。 しかし、 この時には歪み量も大きくなるので、 格子緩和が起 こりやすくなる。 このような構造においては、 トランジスタの作製工程における 熱処理によっても格子緩和が生じやすくなる。 すなわち、 熱的安定性に乏しい。 良質なゲート絶縁膜の形成やソース領域およびドレイン領域等の不純物の十分な 活性化のためにはより高温の熱処理が必要とされるが、 上述のように、 S i G e 層の熱的安定性が乏しい状態では十分な熱処理を加えることができず、 トランジ ス夕の十分な性能を引き出すことができなくなつてしまう。
また、 図 2 7に示す変調ドープ構造において、 電流駆動力を大きくとるために は c5 ド一プ層をチャネル層にできるだけ近づける方が有利であるが、 両者があま りに接近しすぎていると、 図 2 7にも示したように、 （5 ド一プ層中の不純物が (5 ドープ層 （ピーク位置） からチャネル層 3 0 3に拡散しやすくなる。 その場合に は、 チャネル層 3 0 3中でキャリアに対する不純物散乱が生じて、 キャリアの移 動度が低下し、 駆動電流が減少することになる。 発明の開示
本発明の目的は、 S i G eチャネル層を有する電界効果トランジスタにおいて 、 寄生チャネルの抑制及び優れた熱的安定性の両立と、 チャネル層への不純物の 拡散の抑制とを実現することにある。
本発明の Pチャネル型電界効果トランジスタは、 半導体基板上に形成された電 界効果トランジスタであって、 シリコンからなる第 1の半導体層と、 上記第 1の 半導体層上に設けられ、 S i i - x G e x ( 0 < x < 1 ) で表される組成を有する 第 2の半導体層と、 上記第 2の半導体層上に設けられたシリコンからなる第 3の 半導体層と、 上記第 3の半導体層上に設けられたゲート絶縁膜と、 上記ゲート絶 縁膜上に設けられたゲート電極とを備え、 上記第 2の半導体層は、 上記ゲート電 極に負の電圧が印加されたときにホールが走行する pチャネル領域になるととも に、 少なくとも一部の領域に C (炭素） が含まれている。
これにより、 第 2の半導体層に Cが含まれていることで、 S i G eチャネル領 域となる第 2の半導体層における不純物の拡散が抑制される。 したがって、 キヤ リアに対する不純物散乱を抑制することができ、 キャリアの移動度の高い、 駆動 電流の大きい トランジスタが得られる。 また、 Cの含有率を調整することで、 歪 みを小さくすることができるが、 その場合にも、 第 1の半導体層と第 2の半導体 層との間に形成される価電子帯上端のバンドオフセットの値はほとんど変化しな い。 したがって、 Cを含まずに同じ G e組成を有するものと同じしきい値を確保 しつつ、 歪みを小さく して熱的安定の向上を図ることができる。 すなわち、 格子 緩和によるキヤリァ移動度の劣化が起こらないため、 髙ぃ電流駆動力を実現する ことができる。
上記第 2の半導体層は、 G e含有率が変化する組成を有していることにより、 寄生チャネルの抑制及び優れた熱的安定性の両立とを図ることができる。
上記第 2の半導体層は、 その価電子帯上端のエネルギーレベルが上記第 3の半 導体層に接する領域で最大となるように構成されていることにより、 しきい値電 圧をできるだけ低く して、 駆動電流を大きく確保することができる。
上記第 2の半導体層は、 上記 G eの含有率の最大値を含む領域において、 上記 Cを含有していることにより、 実際にキヤリァが閉じこめられる部分への不純物 の拡散を確実に防止することができる。
上記第 2の半導体層は、 上記第 1の半導体層に接する領域及び上記第 3の半導 体層に接する領域のうち少なくともいずれか一方の部分における格子歪みが 0 . 5 %以下であるように構成されていることにより、 格子緩和を生じない範囲でチ ャネル層の厚みを十分確保することができる。
上記第 2の半導体層は、 すべての領域において上記第 1の半導体層および上記 第 3の半導体層と格子整合するように構成されていることがより好ましい。 上記第 1の半導体層のうち上記第 2の半導体層に隣接する部分に設けられ、 高 濃度の p型不純物を含む 5 ド一プ層をさらに備えていることにより、 チャネル領 域を走行するキヤリアを供給しつつ、 チャネル領域における不純物散乱を抑制す ることができる。
その場合、 上記第 2の半導体層のうち Cが含まれている上記少なく とも一部の 領域は、 上記第 1の半導体層に隣接していることが好ましい。
また、 上記第 3の半導体層のうち上記第 2の半導体層に隣接する部分に設けら れ、 高濃度の p型不純物を含む 5 ドープ層をさらに備えていてもよい。 その場合には、 上記第 2の半導体層中の Cが含まれている上記少なくとも一部 の領域は、 上記第 3の半導体層に隣接していることが好ましい。
上記第 3の半導体層中の少なくとも一部の領域が Cを含んでいることにより、 ゲート絶縁膜への不純物の拡散を抑制することができ、 ゲート絶縁膜への不純物 の侵入に起因するしきい値電圧のばらつきなどの不具合の発生を回避することが できる。
上記第 3の半導体層中の Cが含まれている上記少なくとも一部の領域が、 上記 第 2の半導体層に隣接していることにより、 より効果的に第 3の半導体層中の不 純物の拡散を抑制することができる。
上記第 2の半導体層中の Cが含まれている上記少なくとも一部の領域は、 上記 ゲート絶縁膜から 1 n m以上離れていることが好ましく、 上記ゲート絶縁膜から 2 n m以上離れていることがより好ましい。 ゲート絶縁膜中に Cが入ることによ り、 ゲート絶縁膜の品質が劣化して M O S トランジスタの信頼性が低下するのを 回避するためである。
上記第 2の半導体層における G e含有率が 3 0 %を越えていることにより、 バ ンドオフセヅ トをできるだけ高く しつつ、 急峻な不純物濃度プロファイルを実現 することができる。
上記半導体基板は、 絶縁層の上に半導体層を設けてなる S O I基板であり、 上 記第 1の半導体層は、 上記 S 0 I基板上の半導体層であり、 上記ゲート電極に負 の電圧が印加されたときに、 空乏層が上記第 1の半導体層の下端にまで達するよ うに構成されていることにより、 寄生チャネルの発生をより確実に抑制すること ができる。 図面の簡単な説明
図 1は、 チャネル層が Cを含む歪み S i G e層よりなる p型電界効果トランジ ス夕の断面図である。
図 2 ( a ) ， （b ) ， ( c ) , ( d ) は、 それぞれ順に、 図 1の A— A ' 線断 面に沿った G eおよび Cの深さ方向の組成プロファイルと、 価電子帯上端のエネ ルギ一レベル E v ( S iの上端を基準とする） および歪み量のプロファイルとを 示す図である。
図 3は、 シリコン基板上に歪んだ状態で形成された S i y Gex Cy ( 0 ≤x≤l, 0 <Y≤ 1 ) について、 Ge組成， C組成と、 歪み量および Evの関係 を示す図である。
図 4 (a) ， （b) は、 上述の p— MO S F E Tのゲート電極 1 0 6に負のゲ ート電圧 Vgを印加した時の、 図 1の A— A， 線断面における伝導帯および価電 子帯のバンド端のプロファイルを示す図である。
図 5は、 埋め込みチャネルおよび寄生チャネルのシートキャリア濃度 （ホール シート濃度） のゲート電圧依存性を示す図である。
図 6は、 S i G eチャネル層に Cを含む本発明の電界効果トランジスタと Cを 含まない従来の電界効果トランジス夕とにおける V d— I d特性を示す図である 図 7は、 第 2の実施形態の S i G e C— pMO S F E T、 および第 1および第 2の従来の S i G e— pMO S F E Tのチャネル層における G e組成および C組 成の変化を示す図である。
図 8 (a) ， （b) ， （c) , (d) は、 それそれ順に、 本実施形態の S i G e-pMO S FE T及び第 1 , 第 2の従来の S i Ge— pMO S F E Tの Ge組 成， C組成， E Vおよび歪み量のプロファイルを示す図である。
図 9は、 本発明の第 2の実施形態の S i Ge C— pMO S FE Tの Vd— I d 特性を示す図である。
図 1 0は、 第 2の実施形態の埋め込みチャネルおよび寄生チャネルシ— トキヤ リァ濃度のゲ—ト電圧依存性を示す図である。
図 1 1は、 第 3の実施形態の S i Ge C-pMO S F E Tおよび従来の S i G e - MO S F E Tのチャネル層における G e組成および C組成のプロファイル を示す図である。
図 1 2 (a) 、 （b) ， （c) , (d) は、 それそれ順に、 第 3の実施形態の S i Ge C-pMO S FE T及び従来の S i Ge-pMO S E Tの G e組成， C組成， E vおよび歪み量のプロファイルを示す図である。
図 1 3は、 第 3の実施形態と従来の MO S FE Tの Vd— I d特性を示す図で ある。
図 1 4は、 第 4， 第 5の実施形態の電界効果トランジスタのチャネル層におけ る G e組成および C組成のプロファイルを示す図である。
図 1 5 (a) , (b ) ， （c ) ， (d) は、 それそれ順に、 第 4の実施形態に おける図 1の A— A' 線断面に沿った G e組成， C組成， p型不純物 （ボロン） の濃度及び E Vと歪み量のプロファイルを示す図である。
図 1 6は、 S i G e C— pMO S F E Tにおいて、 シリコンバッファ層中の p 型不純物ドープ層がある場合とない場合の Vd— I d特性を示す図である。 図 1 7 (a) , (b ) , ( c ) ， （d) は、 それぞれ順に、 第 5の実施形態に おける図 1の A— A， 線断面に沿った G e組成， C組成， p型不純物 （ボロン） の濃度及び E Vと歪み量のプロファイルを示す図である。
図 1 8は、 第 5の実施形態の S i G e C— p MO S F E Tにおいて、 シリコン キヤヅプ層中の p型不純物ド―プ層がある場合とない場合の V d— I d特性を示 す図である。
図 1 9は、 第 6の実施形態における S i G e C— pMO S F E Tの断面図であ る。
図 2 0 (a) , (b ) は、 第 6 , 第 2の実施形態の S i G e C - pMO S F E Tのゲ一 ト電極に負のゲ— ト電圧 V gを印加した時の A— A' 線断面における伝 導帯および価電子帯のバンド端のプロファイルをそれそれ示す図である。 ' 図 2 1は、 第 6の実施形態の MO S F E Tにおける埋め込みチャネルおよび寄 生チャネルそれぞれのシー トキャリァ濃度のゲ—ト電圧依存性を示す図である。 図 2 2は、 従来の pチャネル型電界効果トランジスタ （p— MO S F E T) の 一例を示す断面図である。
図 2 3 (a) , (b ) は、 S i G e単結晶と S i単結晶との格子定数の相違を 示す図、 及び S i層の上に S i G e層がェピタキシャル成長されたときの状態を 示す断面図である。
図 2 4 (a) , (b ) は、 従来の pチャネル型電界効果トランジスタの縦断面 における小電圧， 大電圧印加時のエネルギーバンドを示すバンド図である。 図 2 5 (a) , (b ) は、 それそれ順に、 従来の pチャネル型 MO S F E Tの Ge組成のプロファイルと、 歪み量のプロファイルとを示す図である。
図 26は、 従来の pチャネル型電界効果トランジスタの埋め込みチャネルおよ び寄生チャネルにおけるホールのシートキヤリァ濃度のゲ一トバイアス依存性を 示す図である。
図 27は、 従来の pチャネル型電界効果トランジス夕において変調ド一プ構造 を採用した場合の G e組成および p型不純物濃度のプロファイルの一例を示す図 である。
図 28は、 従来の ρチャネル型電界効果トランジス夕のドレイン電圧一ドレイ ン電流特性 （Vd— I d特性） を示す図である。
図 29は、 S i基板上の歪み S i Geの Ge組成と臨界膜厚との関係を示す図 である。
図 3 0 (a) , (b) は、 S i G e C— pMO S F E Tにおいて、 p型不純物 ドープ層をそれそれバッファ層， キヤップ層中に設けた場合のゲ一トバイァス印 加時におけるバンド構造を示す図である。 最良の実施形態
一第 1の実施形態—
まず、 本発明の第 1の実施形態について説明する。 図 1は、 チャネル層が Cを 含む歪み S i Ge層よりなる p型電界効果トランジスタの断面図である。 n型シ リコン基板 1 0 1上に、 UHV— CVD法により、 シリコンバヅファ層 1 0 2、 チャネル層 1 0 3、 及びシリコンキヤヅプ層 1 04が順次ェピタキシャル成長さ れている。 チャネル層 1 0 3は、 Cを含む， かつ歪みのある S i Ge層によって 構成されている。 シリコンバヅファ層 1 0 2、 チャネル層 1 03、 シリコンキヤ ヅプ層 1 04の膜厚は、 それそれ 1 0 nm、 1 0 nm、 5 nmであり、 各層への 不純物のドーピングのための処理は行なわれていない。 また、 S iキャップ層 1 04上には、 シリコン酸化膜からなるゲ一ト絶縁膜 1 0 5と、 ポリシリコン膜か らなるゲート電極 1 06とが設けられている。 また、 S iバッファ層 1 0 2 , S i Geチャネル層 1 03及び S iキヤヅプ層 1 04に亘る広い領域のうち， ゲー ト電極 1 06の両側方に位置する領域には、 高濃度の p型不純物 （例えばボロン ) を含むソース領域 1 07およびドレイン領域 1 08が形成されている。 そして 、 ソース領域 1 0 7の上にはソース電極 1 09が設けられ、 ドレイン領域 1 0 8 の上にはドレイン電極 1 1 0が設けられている。 なお、 MO S型電界効果トラン ジス夕のチャネル長およびチャネル幅は、 例えば 0. 5〃m、 1 0〃mである。 図 2 (a) ， （b) ， （c) , (d) は、 それぞれ順に、 図 1の A— A， 線断 面に沿った G eおよび Cの深さ方向の組成プロファイルと、 価電子帯上端のエネ ルギーレベル Ev (S iの上端を基準とする） および歪み量のプロファイルとを 示す図である。 図 2 (a) , (b ) に示すように、 Ge組成は、 シリコンバヅフ ァ層 1 0 2側の端部からシリコンキヤヅプ層 1 04側の端部に向かって 0 %から 50 %に直線的に変化し、 Cは G e組成が 40 %から 50 %の領域に選択的に 0 . 5 %含有されている。 図 2 (c) ， （d) において、 実線は本実施形態による もの、 点線は従来の Cを含まない傾斜組成を有する S i Geをチャネルとする電 界効果トランジスタを示す。 実線のみが示されているものは、 本実施形態と従来 例で全く同じか、 あるいは、 わずかに差があってもこのスケールでは違いがほと んど現れないものである。
また、 図 3は、 シリコン基板上に歪んだ状態で形成された S i y Ge, C y ( 0≤x≤1, 0 <Y≤ 1 ) について、 Ge組成， C組成と、 歪み量および E v の関係を示す図である。 歪み量および Evが等しくなる Geおよび Cの組成を、 それぞれ点線および一点鎖線で示している。 図 3中には、 チャネル層内での Ge および C組成の変化が矢印により示されている。 矢印の始点はチャネル層のシリ コンバヅファ層側の端部での組成を表し、 矢印の終点はチャネル層のシリコンキ ヤップ層側の端部での組成を表し、 その間の G e組成， C組成を矢印に沿って変 化させることを示している。 矢印①は本実施形態によるもの、 矢印②は従来の C を含まない傾斜組成を有する S i G eをチャネルとする電界効果トランジス夕を 示す。
図 2および図 3からわかるように、 G e組成が 4 0 %から 50 %の領域 （つま り 3 0 %を越える領域） で Cを 0. 5 %含有させることにより、 歪み量はそれそ れ 1 2 %, 1 0 %程度だけ低減させることができるが、 Evはほとんど変化しな いことがわかる。 （図 2 ( c ) のスケールでは、 E Vの違いは見えない程度であ る。 ） つまり、 S i G eチャネル層の臨界膜厚を大きく確保しながら、 駆動電流 の増大を図ることができる。 特に、 従来の S i Ge _pMO S FE Tにおいては 、 研究レベルではともかく実用レベルでは、 S i Ge層の Ge含有率が 3 0 %を 越えるものは、 十分な駆動電流を得るために必要な膜厚を臨界膜厚の範囲内で確 保しながら、 プロセス中での格子緩和が生じないような熱的安定性を得ることが 困難であることから、 未だ存在していないのが現状である。 それに対し、 本実施 形態においては、 Cを微量含有させることにより、 E Vを確保しつつ格子歪みの みを低減させることができるので、 S i G e層 （厳密には S i G e C層） におけ る G eの含有率を 30 %以上にしても、 十分な駆動電流と大きな熱的安定性とを 確保することができる。
次に、 寄生チャネルの抑制効果について、 従来の Cを含まないものと比較して 説明する。 図 4 ( a) , (b) は、 上述の p— MO S F E Tのゲート電極 1 0 6 に負のゲート電圧 Vgを印加した時の、 図 1の A— A' 線断面における伝導帯お よび価電子帯のバンド端のプロファイルを示す図である。 図 4 (a) はゲート電 圧がしきい値電圧から弱くオーバ一ドライブされた状態、 図 4 (b) はゲート電 圧がしきい値電圧から強くオーバ一ドライブされた状態を示す。 図中、 1 0 1等 の符号が示す領域は、 図 1中に示す符号の領域に対応している。 チャネル層にお ける価電子帯上端のプロファイルが本実施形態と従来の Cを含まないものとでほ とんど変わらないため、 図 4 (a) ， (b ) における全体のプロファイルも同じ になる。 したがって、 従来の S i Ge傾斜組成のものと同等に寄生チャネルを抑 制することができる。
図 5は、 埋め込みチャネル 1 0 3および寄生チャネル 1 04のシ一トキャリア 濃度 （ホールシート濃度） のゲート電圧依存性を示す図である。 このように、 寄 生チャネルの抑制に関しては本実施形態と従来の S i G e傾斜組成のもので同等 である。
図 6は、 S i G eチャネル層に Cを含む本発明の電界効果トランジスタと Cを 含まない従来の電界効果トランジスタとにおける Vd— I d特性を示す図である 。 図 6に示すように、 本発明の電界効果トランジスタでは、 Ge組成が大きい領 域に Cを含有させることにより、 従来の電界効果トランジスタに比べて大きなド レイン電流が得られている。
すなわち、 本発明によると、 チャネル層 1 0 3に Cを含ませることにより、 チ ャネル層 1 0 3の歪みが低減し、 熱的安定性が大幅に向上する一方、 キャップ層 とのバンドオフセヅ トの値は、 Cを含まずに G e組成が同じであるものと変わら ないので、 低いしきい値を維持しつつ格子緩和を抑制することができる。 このよ うに、 S i G eチャネル層の結晶の格子緩和によるキヤリァ移動度の劣化が起こ らないため、 従来の Cを含まない Ge傾斜組成を有するものと比較して、 高い電 流駆動力を実現することができ、 実用上の優位性を有している。
一第 2の実施形態一
次に、 本発明による電界効果トランジスタの第 2の実施形態について説明する 。 本発明による， チャネル層が S i Ge Cよりなる電界効果トランジスタ （S i Ge C-pMO S F E T) について、 その優位性を説明するために、 チャネル層 が （Cを含まない） 傾斜組成の S i Geよりなる従来の電界効果トランジスタ （ S i Ge -pMO S F E T) と比較しながら説明する。
本実施形態においても、 S i G e C— pMO S F E Tの構造は、 チャネル層が 全体的に Cを含む S i Ge Cにより構成されている点を除けば第 1の実施形態で 述べた図 1に示す構造と基本的に同様であるので、 説明を省略する。 シリコンバ ヅファ層 1 0 2、 チャネル層 1 03、 シリコンキャップ層 1 04の各層の膜厚は それそれ 1 0 nm、 1 0 nm、 5 n mであり、 不純物のドーピングは行っていな い。 トランジスタのチャネル長およびチャネル幅はそれそれ 0. 5 πκ 1 0〃 Π1である。
図 7は、 本実施形態の S i Ge C— pMO S FE T、 および第 1および第 2の 従来の S i Ge-pMO S F E Tのチャネル層における G e組成および C組成の 調整方法を示す図である。 図 7における矢印①、 ②、 ③は、 本実施形態の S i G e C-pMO S FE T, 第 1および第 2の従来の S i Ge-pMO S FE Tのチ ャネル層における G e組成および C組成を示す。
すなわち、 本発明による S i G e C— pMO S F E T (矢印①） では、 チヤネ ル層 1 0 3は、 そのシリコンバヅファ層 1 0 2側の端部においては G eおよび C を含まないシリコンであり、 そのシリコンキヤヅプ層 1 04側の端部における G eおよび Cの組成は、 それぞれ 45 %， 3. 8 %である。 矢印①の始点から終点 まで直線的に G e組成及び C組成が変化している。 矢印①の終点におけるバンド オフセヅ トは約 250 me Vであり、 歪み量は約 0. 5 % (圧縮歪み） である。 第 1の従来の S i Ge-pMO S FET (矢印②） では、 チャネル層 1 0 3は シリコンパヅファ層 1 02側の端部においては G eおよび Cを含まないシリコン であり、 シリコンキャップ層 1 04側の端部における G e組成は、 40 %である 。 矢印②の始点から終点まで直線的に Ge組成が変化している。 矢印②の終点に おける E Vは、 本実施形態の S i Ge C— pMO S FE Tと同じく約 2 5 0 m e Vであり、 歪み量は本実施形態の S i Ge C-pMO S FE Tに比べて 3倍以上 の約 1. 6 % (圧縮歪み） である。
第 2の従来の S i G e-pMO S F E T (矢印③） では、 チャネル層 1 0 3は 、 そのシリコンバッファ層 1 02側の端部においては Geおよび Cを含まないシ リコンであり、 そのシリコンキヤヅプ層 1 04側の端部における G e組成は、 1 2 %である。 そして、 この矢印③の始点から終点まで直線的に G e組成が変化し ている。 矢印③の終点における E Vは S i Ge C— pMO S FE Tの 3分の 1の 約 80meVであり、 歪み量は S i G e C— p M 0 S F E Tと同じく約 0. 5 % (圧縮歪み） である。
図 8 (a) , (b) , ( c) , (d) は、 それぞれ順に、 本実施形態の S i G e C-pMO S FE T及び従来の S i Ge— pMO S F E Tの G e組成， C組成 , Ε νおよび歪み量のプロファイルを示す図である。 図中の符号が示す領域は、 図 1に示す符号で示される領域に対応しており、 図中の丸数字は、 図 7に示す矢 印の番号に対応している。
まず、 本実施形態の S i Ge C— pMO S FE T (矢印①） と第 1の従来の S i Ge-pMO S FE T (矢印②） を比較する。
チャネル層 1 03における E Vのプロファイルが本発明と第 1の従来のもので 同じであるため、 図 1中の A— A， 線断面におけるゲート電極から S i基板まで の全体のプロファイルも同じになる。 したがって、 第 1の実施形態で説明したよ うに、 寄生チャネルの抑制に関しては本実施形態の S i Ge C-pMO S FE T と第 1の従来の S i Ge-pMO S FE Tとで同等である。 図 9は、 本実施形態の S i Ge C— pMO S FE Tの Vd— I d特性を示す図 である。 図 8 (d) に示すように、 本実施形態による S i Ge C— pMO S FE T (矢印①） では第 1の従来の S i G e— pMO S F Ε Τ (矢印②） と比較して 、 歪み量が 3分の 1以下になっており、 熱的安定性が大幅に向上する。 したがつ て、 高温での熱処理によっても結晶の格子緩和が生じにくいので、 キャリア移動 度の劣化を抑制でき、 高速動作かつ高電流駆動力を実現することができる。 そし て、 比較的高温での熱処理が可能であることにより、 良質なゲート絶縁膜 1 0 5 の形成や、 ゲート絶縁膜 1 05におけるリーク電流の低減が可能となり、 また、 ソース領域 1 07やドレイン領域 1 08を十分に活性化することにより低抵抗化 が実現できるなど、 トランジスタの高性能化を実現することができる。
このように、 本実施形態による S i Ge C— pMO S FE Tは第 1の従来の S i Ge^pMOS FE Tと比較して、 寄生チャネルの抑制に関して同等の効果を 保ちながら熱的安定性を大幅に向上させることができ、 トランジスタの高性能化 を実現することができるので、 実用上の優位性を有している。
次に、 本実施形態による S i G e C— pMO S F Ε Τ (矢印①） と第 2の従来 の S i G e— ρΜ 0 S F Ε Τ (矢印③） を比較する。
図 1 0は、 埋め込みチャネル 1 03および寄生チャネル 1 04のシートキヤリ ァ濃度 （ホールシート濃度） のゲート電圧依存性を示す図である。 図 8 ( c ) か らわかるように、 チャネル層 1 0 3における本実施形態での Ε Vは、 第 2の従来 のものと比較して 3倍以上も大きい。 したがって、 本実施形態の S i Ge C— ρ MO S F E Tでは、 埋め込みチャネル中のホールシート濃度を高く し、 寄生チヤ ネル中のホールシート濃度を小さく抑えることができる。 その結果、 より広範囲 なゲート電圧にわたって、 高速動作および高電流駆動力を維持することができ、 実用上の優位性を有している。
また、 図 8 (d) に示したように、 本実施形態の S i G e C— pMO S F E T (矢印①） と第 2の従来の S i G e— pMO S F E T (矢印③） とでは、 歪み量 が同じであり、 したがって、 熱的安定性はほぼ同等と考えて差し支えない。 このように、 本実施形態の S i Ge C— pMO S FE Tは、 第 2の従来の S i Ge -pMO S F E Tと比較して、 熱的安定性に関して同等の効果を保ちながら 寄生チャネルを大幅に抑制することができ、 トランジス夕の高性能化を実現する ことができ、 実用上の優位性を有している。
また、 チャネル層 1 03を S i G e Cにより形成することにより、 次のような 利点もある。 電界効果トランジスタのゲー ト長が短くなるにつれて、 しきい値電 圧の減少等の短チャネル効果が顕著になってくる。 この短チャネル効果を抑制す るために、 L D D注入やポケッ ト注入等、 ソースおよびドレイン領域近傍の注入 プロファイルを 2次元的に細かく制御することが行われている。 しかしながら、 この細かいプロフアイル制御を行なった後に、 不純物の活性化等のための高温で の熱処理が行なわれると、 不純物が拡散して 2次元プロファイルがぼやけてしま い、 短チャネル効果が十分に抑制されなくなってしまう。 それに対し、 本実施形 態の電界効果トランジスタでは、 チャネル層に Cを含有しているために、 不純物 の拡散が抑制され、 細かな 2次元プロファイルを高温での熱処理後も維持するこ とができ、 短チャネル効果を十分に抑制することができる。
一第 3の実施形態一
本発明による電界効果トランジス夕の第 3の実施形態について説明する。 本実 施形態における， チャネル層が S i Ge Cよりなる電界効果トランジスタ （S i Ge C-pMO S FE T) の優位性を説明するために、 チャネル層が （Cを含ま ない） 傾斜組成 S i Geよりなる従来の電界効果トランジスタ （S i Ge _pM O S FE T) と比較しながら説明する。
本実施形態の S i Ge C-pMO S FE Tの構造は、 チャネル層が全体的に C を含んでいて S i G e Cにより構成されている点を除けば第 1の実施形態におけ る図 1に示す構造と基本的に同じであり、 説明を省略する。 シリコンバッファ層 1 0 2、 チャネル層 1 03、 シリコンキヤヅプ層 1 04の各層の膜厚はそれそれ 1 0 nm、 1 0 nm、 5 n mであり、 各層への不純物のドーピングのための処理 は行っていない。 トランジスタのチャネル長およびチャネル幅はそれそれ 0. 5 〃m、 1 0 /Π1である。
図 1 1は、 本実施形態の S i Ge C-pMO S F ETおよび従来の S i G e - pMO S F E Tのチャネル層における Geおよび C組成のプロファイルを示す図 である。 図 1 1中の矢印①、 ②は、 本実施形態及び従来の pMO S F E Tのチヤ ネル層における G eおよび C組成のプロファイルを示す。
すなわち、 本実施形態の S i G e C— pMO S FE T (矢印①） では、 チヤネ ル層 1 0 3は、 そのシリコンバッファ層 1 0 2側の端部においては G eおよび C を含まないシリコンであり、 そのシリコンキヤヅプ層 1 04側の端部における G eおよび Cの組成は、 それぞれ 2 5 %, 3 %である。 そして、 この矢印①の始点 から終点まで直線的に Ge組成， C組成が変化している。 矢印①の終点における E Vは約 1 4 0 m e Vである。 また、 チャネル層 1 0 3は、 シリコンバッファ層 1 0 2に接する部分からシリコンキヤヅプ層 1 04に接する部分にかけてのいた るところで歪み量は 0 %であり、 シリコン基板 1 0 1に格子整合している。 チヤ ネル層 1 0 3が歪みを有していない場合でも、 S i Ge Cの材料的性質により、 S i G e C層中のホールは、 S i層中のホールに比べて大きな移動度を有し、 電 界効果トランジスタの高速動作を実現することができる。
また、 従来の S i G e - pMO S FE T (矢印②） では、 チャネル層 1 0 3は 、 そのシリコンバヅファ層 1 0 2側の端部においては G eおよび Cを含まないシ リコンであり、 そのシリコンキヤヅプ層 1 04側の端部における G e組成は、 2 2 %である。 そして、 矢印②の始点から終点まで直線的に G e組成が変化してい る。 矢印②の終点における E Vは約 1 4 0 me Vであり、 歪み量は約 0. 8 % ( 圧縮歪み） である。
図 1 2 (a) 、 （b) , (c) ， （d) は、 それぞれ順に、 第 3の実施形態の S i G e C- pMO S FE T及び従来の S i Ge -pMO S F E Tの G e組成， C組成， E vおよび歪み量のプロファイルを示す図である。 図中の番号は、 図 1 1中の矢印の番号に対応している。
チャネル層 1 0 3における Evのプロファイルは、 本実施形態と従来例のもの で同じであるため、 図 1中、 A— Α5 で示した断面のゲート電極から S i基板ま での全体のプロファイルも同じになる。 したがって、 第 1の実施形態で説明した ように、 寄生チャネルの抑制に関しては本実施形態の S i G e C-pMO S FE T (矢印①） と、 従来の S i G e— pMO S F E T (矢印②） とで同等である。 図 1 3は、 本実施形態と従来の MO S F E Tの Vd— I d特性を示す図である 。 図 1 2 (d) に示すように、 本実施形態の S i Ge C— pMO S F E Tではチ ャネル層 1 0 3はシリコン基板 1 0 1に格子整合しており、 いたるところで歪み 量は 0 %である。 したがって、 熱的安定性が S iと同等レベルに飛躍的に向上す る。 したがって、 高温での熱処理によっても結晶の格子緩和が起こらないので、 キヤリァ移動度の劣化が起こらないことから、 高速動作かつ高電流駆動力を実現 できることがわかる。 また、 高温での熱処理が可能になることで、 良質なゲ一 ト 絶縁膜 1 05の形成や、 ゲート絶縁膜におけるリーク電流の低減が可能となり、 また、 ソース領域 1 0 7やドレイン領域 1 08を十分に活性化することにより低 抵抗化が実現できるなど、 トランジス夕の高性能化を実現することができる。
このように、 本実施形態による S i Ge C— pMO S FE Tは従来の S i G e - pMO S F E Tと比較して、 寄生チャネルの抑制に閧して同等の効果を保ちな がら熱的安定性を飛躍的に向上させることができ、 トランジス夕の高性能化を実 現でき、 実用上の優位性を有する。
—第 4の実施形態—
次に、 本発明の第 4の実施形態について説明する。 本実施形態においても、 電 界効果トランジスタの構造は、 基本的には第 1の実施形態における図 1に示され る構造と基本的には同じである。 ただし、 本実施形態では、 チャネル層が変調ド —プ構造を有しており、 シリコンバッファ層 1 02中に高濃度の p型不純物ド— プ層 8 δ ドープ層） を含んでいることを特徴とする。 シリコンバヅファ層 1 0 2 、 チャネル層 1 0 3、 シリコンキヤヅプ層 1 04の各層の膜厚はそれそれ 1 0 II m、 1 0 nm、 5 nmであり、 チャネル層およびシリコンキヤヅプ層への不純物 のドーピングは行つていない。 トランジスタのチヤネル長およびチヤネル幅はそ れそれ 0. 5〃m、 1 0 /mである。
図 14は、 本実施形態の電界効果トランジスタのチャネル層における G e組成 および C組成のプロファイルを示す図である。 図 1 4中の矢印は、 本実施形態の 電界効果トランジスタのチャネル層における G e組成， C組成の変化を示してい る。
すなわち、 本実施形態の電界効果トランジスタのチャネル層 1 0 3は、 そのシ リコンバッファ層 1 0 2側の端部における Ge組成， C組成は、 それそれ 8%, 0. 9 %である。 また、 矢印に示されるように、 シリコンキヤヅプ層 1 04側に 近づくにつれてチャネル層内の G e組成は直線的に増加し、 チャネル層内のある 深さで、 Ge組成は 2 0 %に、 C組成は 0. 9 %になる。 さらに、 チャネル層内 において、 シリコンキヤヅプ層 1 04側に近づくにつれて G e組成および C組成 は再び直線的に増加し、 そのシリコンキヤヅプ層 1 04側の端部において G e組 成は 30 %に、 C組成は 3. 4%になる。
図 1 5 (a) , (b) , (c) , (d) は、 それぞれ順に、 図 1の A— A， 線 断面に沿った Ge組成， C組成， p型不純物 （ボロン） の濃度及び Evと歪み量 のプロファイルを示す図である。 これらのプロファイルはトランジス夕作製後の ものを示しており、 作製工程における熱処理により、 ホウ素の拡散が起こってい るが、 チャネル層 1 0 3中の Cにより、 チャネル層中でのホウ素の拡散が阻止さ れていることが分かる。
これにより、 本実施形態の電界効果トランジスタでは、 チャネル層における不 純物散乱による移動度の劣化を防いで高速動作を実現することができる。 また、 このことは、 高濃度の ρ型不純物ドープ層を極力チャネル層 1 0 3に近づけるこ とができるということを意味しているので、 本実施形態ではより高い電流駆動力 を得ることができる。
次に、 図 1 5 ( c ) に示すように、 チャネル層 1 03における Ε Vは、 そのシ リコンバヅファ層 1 0 2側の端部からシリコンキヤヅプ層 1 04側の端部にかけ て単調に増加し、 シリコンバヅファ層 1 0 2側の端部において約 45 me Vとな り、 シリコンキャップ層 1 04側の端部において約 1 6 5meVとなる。 したが つて、 チヤネル層 1 0 3のシリコンキヤヅプ層 1 0 4側の端部において十分なバ ンドオフセヅ トが得られるので、 しきい値電圧を小さく維持しながら、 寄生チヤ ネルの形成を確実に抑制することができる。
次に、 図 1 5 (d) に示すように、 チャネル層 1 03中の歪み量は、 チャネル 層 1 03の中間部の G e組成が 2 0 %、 C組成が 0. 9 %の箇所で 0. 5 %と最 大になり、 そのシリコンバヅファ層 1 02側の端部およびシリコンキヤヅプ層 1 04側の端部においては共に 0 % (無歪み） になる。 本実施形態の電界効果トラ ンジス夕では、 チャネル層 1 03は、 そのシリコンバヅファ層 1 02側の端部お よびシリコンキャップ層 1 04側の端部の両方において、 シリコン層と格子整合 しているために、 優れた熱的安定性を有する。 したがって、 高温での熱処理によ つても結晶の緩和が起こりにく く、 キャリア移動度の劣化が起こらないため、 高 速動作かつ高電流駆動力を有する電界効果トランジスタを実現することができる 。 また、 高温での熱処理が可能になるので、 良質なゲー ト絶縁膜 1 0 5の形成や 、 ゲー ト絶縁膜におけるリーク電流の低減が可能となり、 また、 ソース領域 1 0 7やドレイン領域 1 0 8を十分に活性化することにより低抵抗化が実現できるな ど、 トランジスタの高性能化を実現することができる。
図 1 6は、 S i G e C— p M O S F E Tにおいて、 シリコンバッファ層中の p 型不純物ド―プ層 （(5 ド一プ層） がある場合とない場合の V d— I d特性を示す 図である。 同図に示すように、 6 ド—プ層を設けて変調ド一プ構造とすることに より、 さらに電流駆動力を高めることができる。
図 3 0 ( a ) ， ( b ) は、 S' i G e C— p M O S F E Tにおいて、 p型不純物 ド―プ層 （6 ド一プ層） をそれぞれシリコンバッファ層， シリコンキヤヅプ層中 に設けた場合のゲートバイァス印加時におけるバンド構造を示す図である。 同図 に示すように、 特に、 5 ドープ層をシリコンキャップ層中に設けることにより、 バンドオフセヅ ト部に鋭いくぼみが形成されるので、 キヤリァを閉じ込める機能 をより高くすることが可能になる。
以上のように、 本実施形態による電界効果トランジスタは、 寄生チャネルの形 成を確実に抑制しつつ、 熱的安定性を向上させることができるだけでなく、 さら に変調ド一プ構造により電流駆動力を高めることができるなどトランジスタを高 性能化でき、 実用上の優位性を有する。
一第 5の実施形態一
次に、 本発明の第 5の実施形態について説明する。 本実施形態においても、 電 界効果トランジスタの構造は、 基本的には第 1の実施形態における図 1で説明し た構造と同じである。 ただし、 本実施形態では、 トランジスタが変調ド―プ構造 を有しており、 シリコンキヤヅプ層 1 0 4中に高濃度の p型不純物ドープ層 （5 ド一プ層） を含んでいる点が特徴である。 シリコンバヅファ層 1 0 2、 チャネル 層 1 0 3、 シリコンキャップ層 1 0 4の各層の膜厚はそれそれ 1 0 n m、 1 0 n m、 5 n mであり、 チャネル層およびシリコンバヅ フ ァ層への不純物のドーピン グは行っていない。 トランジス夕のチャネル長およびチャネル幅はそれそれ 0. 5 zm、 である。
本実施形態においても、 電界効果トランジスタのチャネル層における G e組成 および C組成のプロファイルは、 図 1 4中の矢印で示されている第 4の実施形態 におけるものと同じである。
図 1 7 (a) , (To) ， （c) , (d) は、 それそれ順に、 図 1の A— A' 線 断面に沿った Ge組成， C組成， p型不純物 （ボロン） の濃度及び E vと歪み量 のプロファイルを示す図である。 これらのプロファイルはトランジスタ作製後の ものを示しており、 図 1 7 (b) に示すように、 作製工程における熱処理により 、 ホウ素の拡散が起こっているが、 チャネル層 1 0 3中の Cにより、 チャネル層 中でのホウ素の拡散が阻止されていることが分かる。
これにより、 本実施形態の電界効果トランジスタでは、 チャネル層における不 純物散乱による移動度の劣化を防いで高速動作を実現することができる。 また、 このことは、 高濃度の p型不純物ド―プ層 （6 ド一プ層） を極力チャネル層 1 0 3に近づけることができるということを意味し、 より高い電流駆動力を得ること ができる。
次に、 図 1 7 ( c) および （d) に示すように、 本実施形態においても、 第 4 の実施形態と同様に、 チャネル層 1 03のシリコンキャップ層 1 04側の端部に おいて十分大きい Evを有していることから、 バン ドオフセ ヅ トを大きく確保す ることでき、 寄生チャネルを十分に抑制することができる。 また、 チャネル層 1 03のシリコンバヅファ層 1 02側の端部およびシリコンキヤヅプ層 1 04側の 端部において歪み量が共に 0 %となっているので、 第 4の実施形態と同様に、 本 実施形態の MO S F E Tも優れた熱的安定性を有する。
図 1 8は、 S i Ge C— pMO S FETにおいて、 シリコンキヤヅプ層中の p 型不純物ド―プ層 （(5 ド一プ層） がある場合とない場合の Vd— I d特性を示す 図である。 同図に示すように、 p型不純物ドープ層 ド一プ層） を設けて変調 ドープ構造とすることにより、 さらに電流駆動力を高めることができる。
ここで、 図 1 7 (b ) の破線に示すように、 シリコンキヤヅプ層 1 04におい て、 高濃度の p型不純物 （例えばボロン） がドープされた] 型不純物ド一プ層 （ 6ド一プ層） の少なく とも一部を含む領域を、 炭素 （例えば 0. 3 %) を含有す る炭素含有層によって構成することにより、 チャネル領域及びゲート酸化膜への p型不純物 （例えばボロン） の拡散を抑制することができる。 これにより、 ゲー ト酸化膜へのボロンなどの侵入に起因する トランジス夕のしきい値電圧のばらつ きの発生を抑制することができる。 この炭素含有層の範囲は、 ゲート酸化膜から 1 nm以上離れていることが好ましく、 2 nm以上離れていることがより好まし い。 ゲート酸化膜中に Cが入ることにより、 ゲート絶縁膜の品質が劣化して MO S トランジス夕の信頼性が低下するのを回避するためである。
以上のように、 本実施形態の電界効果トランジスタによると、 寄生チャネルの 形成を確実に抑制しつつ、 熱的安定性を向上させることができるだけでなく、 さ らに変調ド一プ構造により電流駆動力を高めることができるなどトランジスタを 高性能化でき、 実用上の優位性を有する。
—第 6の実施形態一
次に、 本実施形態では、 S 0 I基板上に形成されチャネル層が歪んだ S i G e C層よりなる p型電界効果トランジスタ （S i Ge C— pMO S FE T) につい て説明する。
図 1 9は、 本実施形態における S i Ge C— pMO S FE Tの断面図である。 シリコン基板 2 1 1、 埋め込み酸化膜 2 1 2及び表面シリコン層 2 1 3によって 構成される S 0 I基板 20 1の表面シリコン層 2 1 3の上に、 UHV—CVD法 により、 シリコンバヅ ファ層 20 2、 チャネル層 2 03、 およびシリコンキヤッ プ層 204が順次ェピタキシャル成長されている。 チャネル層 20 3は S i Ge Cにより構成されている。 埋め込み酸化膜 2 1 2上の表面シリコン層 2 1 3の膜 厚は 30 nmであり、 電圧が印加されると活性領域全体が空乏層となって、 いわ ゆる完全空乏型の電界効果トランジスタとして動作するように構成されている。 シリコンバッファ層 20 2、 チャネル層 20 3、 シリコンキヤヅプ層 2 04の 膜厚は、 それそれ 1 0 nm、 1 0 nm、 5 n mであり、 各層への不純物のドーピ ングのための処理は行なわれていない。 また、 S iキャップ層 204上には、 シ リコン酸化膜からなるゲ一ト絶縁膜 2 0 5と、 ポリシリコン膜からなるゲート電 極 2 06とが設けられている。 また、 S iバヅファ層 2 02， S i Geチャネル 層 2 0 3及び S iキヤヅプ層 204に亘る広い領域のうち， ゲ一ト電極 206の 両側方に位置する領域には、 高濃度の p型不純物 （例えばボロン） を含むソース 領域 20 7およびドレイン領域 2 08が形成されている。 そして、 ソース領域 2 07の上にはソース電極 209が設けられ、 ドレイン領域 2 08の上にはドレイ ン電極 2 1 0が設けられている。 なお、 MO S型電界効果トランジスタのチヤネ ル長およびチャネル幅は、 例えば 0. 5 ^m、 1 0〃πιである。
本実施形態の電界効果トランジスタのチャネル層における G eおよび C組成の プロファイルは、 図 7中の矢印①で示されている第 2の実施形態におけるものと 同じである。 すなわち、 本実施形態の S i G e C— pMO S F E Tでは、 チヤネ ル層 20 3は、 そのシリコンバヅファ層 2 0 2側の端部においては G eおよび C を含まないシリコンであり、 そのシリコンキヤヅプ層 2 04側の端部における G e組成および C組成は、 それそれ 45 %， 3. 8 %である。 そして、 図 7中の矢 印①の始点から終点までの間における G e組成， C組成は直線的に変化している 。 矢印①の終点におけるバンドオフセッ トは約 25.0 m e Vであり、 歪み量は約 0. 5 % (圧縮歪み） である。
図 2 0 (a) ， （b) は、 本実施形態および第 2の実施形態における S i G e C— pMO S FE Tのゲ— ト電極 20 6に負のゲ— ト電圧 V gを印加した時の、 A _ A 5 線断面における伝導帯および価電子帯のバンド端のプロファイルをそれ それ示す図である。
図 2 0 (a) に示すように、 本実施形態における S i Ge C— pMO S FE T では、 表面シリコン層 2 1 3が完全に空乏化しているために、 ゲート電圧 Vgの 一部 （Vg,box) が埋め込み酸化膜 2 1 2にも印加されている。 そのため、 シリ コンキヤップ層 2 04にかかる電圧は同一のゲ一ト電圧 V gをゲ—ト電極 20 6 にかけた場合、 第 1の実施形態で述べた S i Ge C— pMO S FE T (図 20 ( b) ) に比べて小さくなる。 このため、 完全空乏型の S 0 I基板上の S i Ge C 一 p M 0 S F E Tは、 シリコンキヤヅプ層 204付近のバンドの曲がりがゆるや かになる。 この時、 図 20 (a) を見れば明らかなように、 寄生チャネルの形成 を第 2の実施形態よりもさらに強く抑制することができる。
図 2 1は、 本実施形態の M 0 S F E Tにおける埋め込みチヤネル 2 03および 寄生チャネル 2 04それそれのシートキヤリァ濃度のゲ—ト電圧依存性を示す図 である。
以上述べたように、 本実施形態における S 0 I基板上の S i Ge C-pMO S FE Tは、 S 0 I基板の表面シリコン層が完全に空乏化しているため、 同一の傾 斜組成を有する （ S 0 I基板でない） 通常のシリコン基板上の S i Ge C— pM O S FE Tと比較して、 寄生チャネルの形成をより強く抑制することができ、 実 用上の優位性を有する。
なお、 上述したすべての実施形態においてゲート絶縁膜は酸化膜としたが、 こ れが窒化膜等の他の絶縁膜であっても本発明により同様の効果を発揮することが できる。
本発明によると、 チャネル層を Cを含有する S i G e (又は S i Ge C) によ り構成したので、 チャネル層全体の歪み量を抑制して十分な熱的安定性を保ちつ つ、 ホールを埋め込みチャネル内に強く閉じ込めて寄生チャネルを強く抑制する ことができ、 実用上の優位性を発揮することができる。 また、 Cを添加したこと の効果により、 変調ド―プ構造において、 チャネル層への不純物の拡散を抑制す ることにより高い電流駆動力を実現できる。 さらに、 S O I基板上に本実施形態 のトランジス夕を形成することにより寄生チャネル抑制の効果をさらに高めるこ とができる。 産業上の利用可能性
本発明の半導体装置は、 電子機器に搭載される S i/S i Geヘテロ接合型又 は S i/S i Ge Cヘテロ接合型の MO S FE T, D TMO Sなどのデバイスに 利用される。

Claims

言青求の範囲
1 . · 半導体基板上に形成された電界効果トランジスタであって、
シリコンからなる第 1の半導体層と、
上記第 1の半導体層上に設けられ、 S i G e x ( 0 < x < 1 ) で表される 組成を有する第 2の半導体層と、
上記第 2の半導体層上に設けられたシリコンからなる第 3の半導体層と、 上記第 3の半導体層上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極とを備え、
上記第 2の半導体層は、 上記ゲート電極に負の電圧が印加されたときにホール が走行する Pチャネル領域になるとともに、 少なく とも一部の領域に C (炭素） が含まれていることを特徴とする Pチャネル型電界効果トランジスタ。
2 . 請求項 1の pチャネル型電界効果トランジスタにおいて、
上記第 2の半導体層は、 G e含有率が変化する組成を有していることを特徴と する Pチャネル型電界効果トランジスタ。
3 . 請求項 2の pチャネル型電界効果トランジス夕において、
上記第 2の半導体層は、 その価電子帯上端のエネルギーレベルが上記第 3の半 導体層に接する領域で最大となるように構成されていることを特徴とする Pチヤ ネル型電界効果トラ
4 . 請求項 2又は 3の pチャネル型電界効果トランジスタにおいて、
上記第 2の半導体層は、 上記 G eの含有率の最大値を含む領域において、 上記 Cを含有していることを特徴とする pチャネル型電界効果トランジスタ。
5 . 請求項 1 4のうちいずれか 1つの pチャネル型電界効果トランジスタに おいて、
上記第 2の半導体層は、 上記第 1の半導体層に接する領域及び上記第 3の半導 体層に接する領域のうち少なくともいずれか一方の部分における格子歪みが 0 . 5 %以下であるように構成されていることを特徴とする pチャネル型電界効果ト ランジス夕。
6 . 請求項 1〜4のうちいずれか 1つの pチヤネル型電界効果トランジスタに おいて、
上記第 2の半導体層は、 すべての領域において上記第 1の半導体層および上記 第 3の半導体層と格子整合するように構成されていることを特徴とする pチヤネ ル型電界効果トランジスタ。
7 . 請求項 1〜 6のうちいずれか 1つの pチャネル型電界効果トランジスタに おいて、
上記第 1の半導体層のうち上記第 2の半導体層に隣接する部分に設けられ、 高 濃度の P型不純物を含む 5 ドープ層をさらに備えていることを特徴とする pチヤ ネル型電界効果トラ
8 . 請求項 7の電界効果トランジスタにおいて、
上記第 2の半導体層のうち Cが含まれている上記少なくとも一部の領域は、 上 記第 1の半導体層に隣接していることを特徴とする pチャネル型電界効果トラン ジス夕。
9 . 請求項 1〜 8のうちいずれか 1つの pチャネル型電界効果トランジスタに おいて、
上記第 3の半導体層のうち上記第 2の半導体層に隣接する部分に設けられ、 高 濃度の P型不純物を含む S ドープ層をさらに備えていることを特徴とする pチヤ ネル型電界効果トランジスタ。
1 0 . 請求項 9の pチャネル型電界効果トランジスタにおいて、
上記第 2の半導体層中の Cが含まれている上記少なく とも一部の領域は、 上記 第 3の半導体層に隣接していることを特徴とする Pチャネル型電界効果トランジ ス夕
1 1 . 請求項 1〜 1 0のうちいずれか 1つの pチャネル型電界効果トランジス 夕において、
上記第 3の半導体層中の少なく とも一部の領域は、 Cを含んでいることを特徴 とする Pチャネル型電界効果トランジスタ。
1 2 . 請求項 1 1の pチャネル型電界効果トランジス夕において、
上記第 3の半導体層中の Cが含まれている上記少なくとも一部の領域は、 上記 第 2め半導体層に隣接していることを特徴とする pチャネル型電界効果トランジ ス夕。
1 3 . 請求項 1 1の pチャネル型電界効果トランジスタにおいて、
上記第 3の半導体層中の Cが含まれている上記少なくとも一部の領域は、 上記 ゲ一ト絶縁膜から 1 n m以上離れていることを特徴とする pチャネル型電界効果 トランジスタ。
1 4 . 請求項 1 1の pチャネル型電界効果トランジス夕において、
上記第 3の半導体層中の Cが含まれている上記少なくとも一部の領域は、 上記 ゲート絶縁膜から 2 n m以上離れていることを特徴とする pチャネル型電界効果 トランジスタ。
1 5 . 請求項 1〜 1 4のうちいずれか 1つの pチャネル型電界効果トランジス 夕において、
上記第 2の半導体層における G e含有率が 3 0 %を越えていることを特徴とす る pチヤネル型電界効果トランジスタ。
1 6 . 請求項 1〜 1 5のうちいずれか 1つの pチャネル型電界効果トランジス 夕において、 上記半導体基板は、 絶縁層の上に半導体層を設けてなる S 0 I基板であり、 上記第 1の半導体層は、 上記 S 0 I基板上の半導体層であり、 上記ゲート電極 に負の電圧が印加されたときに、 空乏層が上記第 1の半導体層の下端面にまで達 するように構成されていることを特徴とする pチャネル型電界効果トランジスタ
PCT/JP2001/003332 2000-10-19 2001-04-18 Transistor a effet de champ de canal p WO2002033759A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP01921894A EP1253648A1 (en) 2000-10-19 2001-04-18 P-channel field-effect transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-318978 2000-10-19
JP2000318978 2000-10-19

Publications (1)

Publication Number Publication Date
WO2002033759A1 true WO2002033759A1 (fr) 2002-04-25

Family

ID=18797517

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/003332 WO2002033759A1 (fr) 2000-10-19 2001-04-18 Transistor a effet de champ de canal p

Country Status (3)

Country Link
US (1) US20020179946A1 (ja)
EP (1) EP1253648A1 (ja)
WO (1) WO2002033759A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW541699B (en) 2001-04-18 2003-07-11 Matsushita Electric Ind Co Ltd Semiconductor device
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US7098095B1 (en) 2002-12-10 2006-08-29 National Semiconductor Corporation Method of forming a MOS transistor with a layer of silicon germanium carbon
US6818938B1 (en) * 2002-12-10 2004-11-16 National Semiconductor Corporation MOS transistor and method of forming the transistor with a channel region in a layer of composite material
US6995427B2 (en) 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
US20040235228A1 (en) * 2003-05-22 2004-11-25 Chidambaram Pr. System and method for depositing a graded carbon layer to enhance critical layer stability
DE10360874B4 (de) * 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US7579636B2 (en) * 2004-01-08 2009-08-25 Nec Corporation MIS-type field-effect transistor
GB2411047B (en) * 2004-02-13 2008-01-02 Iqe Silicon Compounds Ltd Compound semiconductor device and method of producing the same
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7145166B2 (en) * 2004-08-19 2006-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. CMOSFET with hybrid strained channels
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
JP2006332243A (ja) * 2005-05-25 2006-12-07 Toshiba Corp 半導体装置及びその製造方法
WO2008041188A1 (en) * 2006-10-05 2008-04-10 Nxp B.V. Tunnel field effect transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8659054B2 (en) * 2010-10-15 2014-02-25 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US9336864B2 (en) * 2014-08-29 2016-05-10 Qualcomm Incorporated Silicon germanium read port for a static random access memory register file
US9653580B2 (en) 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0494395A2 (en) * 1991-01-10 1992-07-15 International Business Machines Corporation A graded channel field effect transistor
JPH05183154A (ja) * 1992-01-06 1993-07-23 Toshiba Corp 半導体装置及びその製造方法
JPH1093076A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタおよびｍｏｓ型電界効果トランジスタの製造方法
EP0921575A2 (en) * 1997-12-03 1999-06-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising a heterostructure MIS field-effect transistor having a strained channel layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0494395A2 (en) * 1991-01-10 1992-07-15 International Business Machines Corporation A graded channel field effect transistor
JPH05183154A (ja) * 1992-01-06 1993-07-23 Toshiba Corp 半導体装置及びその製造方法
JPH1093076A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタおよびｍｏｓ型電界効果トランジスタの製造方法
EP0921575A2 (en) * 1997-12-03 1999-06-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising a heterostructure MIS field-effect transistor having a strained channel layer

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
EDUARDO JOSE QUINONES ET AL.: "Design, fabrication and analysis of SiGeC heterojunction PMOSFETs", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 47, no. 9, September 2000 (2000-09-01), pages 1715 - 1725, XP002943434 *
M. GLUECK ET AL.: "Modulation-doped SiGeC p-type hetero-FETs", PHYSICA E, vol. 2, July 1998 (1998-07-01), pages 768 - 771, XP002943436 *
S.K. RAY ET AL.: "Novel SiGeC Channel heterojunction PMOSFET", TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES, 1996, pages 261 - 264, XP002943435 *

Also Published As

Publication number Publication date
US20020179946A1 (en) 2002-12-05
EP1253648A1 (en) 2002-10-30

Similar Documents

Publication Publication Date Title
US6753555B2 (en) DTMOS device having low threshold voltage
WO2002033759A1 (fr) Transistor a effet de champ de canal p
US6744083B2 (en) Submicron MOSFET having asymmetric channel profile
US8368127B2 (en) Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
US7812370B2 (en) Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8643106B2 (en) Semiconductor device
US6815735B2 (en) Semiconductor device
Chen et al. Vertical P-MOSFETs with heterojunction between source/drain and channel
US6984844B2 (en) Semiconductor device having heterojunction type MIS transistor which can operate at reduced voltage while maintaining high operation speed
JP4220665B2 (ja) 半導体装置
US7084026B2 (en) Semiconductor device and method for fabricating the same
JP2002198528A (ja) ｐチャネル型電界効果トランジスタ
JP2003031813A (ja) 半導体装置
JP2002314089A (ja) 半導体装置
WO2019205537A1 (zh) 一种双栅mosfet结构
JP2001352060A (ja) ｐチャネル型電界効果トランジスタ
Cho et al. A New Strained‐Si Channel Power MOSFET for High Performance Applications
CN109244121B (zh) 带栅场板结构的纵向隧穿场效应晶体管
Ohtou et al. Short-Channel Characteristics of Variable-Body-Factor Fully-Depleted Silicon-On-Insulator Metal–Oxide–Semiconductor-Field-Effect-Transistors
JP2004006959A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 10130475

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2001921894

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 2001921894

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 2001921894

Country of ref document: EP