WO2002017485A1 - Compensateur de phase $g(p)/2 - Google Patents

Compensateur de phase $g(p)/2 Download PDF

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Hisato Ishimoto
Yoshinori Takahashi
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Mitsubishi Denki Kabushiki Kaisha
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    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H03H7/21—Networks for phase shifting providing two or more phase shifted output signals, e.g. n-phase output

Definitions

  • the present invention relates to a ⁇ / 2 phase shifter, and more particularly, to a ⁇ / 2 phase shifter that can stably maintain the phase difference between output signals at ⁇ / 2 by eliminating the effects of element variation and parasitic capacitance in a circuit.
  • a phase shifter Related to a phase shifter. '' Background technology
  • ⁇ -no 2 phase shifter 40 receives input signal S GI ⁇ and outputs output signals S IG a and S IGb having mutually different ⁇ / 2 phases.
  • the signals When the signals are represented by vectors, they correspond to a pair of diagonal lines of a rhombus formed by the vectors corresponding to the first and second intermediate signals, respectively, so that the first output signal and the second output signal Phase difference can be set to exactly 7 ⁇ 2.
  • phase difference between the output signals of the ⁇ / 2 phase shifter 2 is obtained. Can be maintained exactly at ⁇ 2.
  • the resistance elements R 3 and R 4 and the NPN transistors Q5, Q6, Q7, Q8 , And current sources S 3 and S 4 are provided.
  • the resistance elements R 3 and R 4 correspond to the resistance elements R 1 and R 2 already described, and the NPN transistors Q 5, Q 6, Q 7 and Q 8 are NPN transistors Q 1, Q 2, Q 3, Each corresponds to Q4.
  • Current sources S3 and S4 correspond to current sources S1 and S2, respectively. Current: The current supply capabilities of the sources Sl, S2, S3 and S4 are equally designed.
  • the input dynamic range of the adder circuit 12 is expanded, and even if the amplitude of the signals SIG a, / SIG a, * SIG b, / SI Gb input to the adder circuit 12 increases.
  • a desired addition operation can be performed.
  • current sources S1a to S4b are arranged corresponding to transistors Q1 to Q8, respectively, to improve the linearity of transistor operation.
  • Resistive elements R12 to R15 for expanding the input dynamic range may be further provided.
  • the current supply capacities of the current sources S1a to S4b are designed to be equal.
  • a resistor R12 is connected between the emitters of the transistors Q1 and Q2, and a resistor R13 is connected between the emitters of the transistors Q3 and Q4.
  • a resistor R14 is connected between the emitters of the transistors Q5 and Q6, and a resistor R15 is connected between the emitters of the transistors Q7 and Q8.
  • the input limiter circuit 14 and the low-pass filter 16 are provided corresponding to the signals SIGb, ZSIGb, SIGa, and STGa output from the phase shift circuit 10, respectively.
  • input limiter circuit 14 includes resistor elements R 5 and R 6 coupled between the power supply node and nodes N 4 and N 5, respectively, and nodes N 4 and N 5 and node N.
  • 10 includes NPN transistors Q 9 and Q 10 electrically coupled to each other, and a current source S 5 coupled between node N 6 and ground No Bye.
  • SI Gb and / SI Gb output from the phase shift circuit 10 are input to the bases of the transistors Q 9 and Q 10, respectively.
  • Analog type phase circuit 10 outputs
  • the signals SI Gb and ZS I Gb are sinusoidal.
  • low-pass filter 16 includes a power supply node and nodes N 9 and N
  • NPN transistor Q13 coupled between nodes N9 and N11
  • NPN transistor Q coupled between nodes N10 and N12.
  • a capacitor C1 coupled between nodes N9 and N1_0
  • a resistive element R9 coupled between nodes Ni1 and N12
  • nodes N11 and N12 and a ground node and current sources S8 and S9 respectively coupled between The signals S I Gb and Z S I Gb converted into a rectangular wave by the input limiter circuit 14 are input to the bases of the transistors Q 13 and Q 14, respectively.
  • Mouth pass filter 16 is also connected to power supply nodes and nodes N1 3 and N14.
  • NPN transistors Q 15 and Q 16 electrically coupled between, respectively, and current sources S 10 and S 11 coupled between nodes N 13 and N 14 and the ground node, respectively. Having. The bases of transistors Q15 and Q16 are coupled to nodes N9 and N10, respectively.
  • Nodes N 9 and N 10 are coupled to the bases of transistors Q 15 and Q 16 driven by the supply potential V cc, so that nodes N 13 and N 14 pass through the limiter circuit While maintaining the phase of the generated signals SIG b and / SIG b, an analog signal whose rising and falling edges are blunted is output.
  • phase difference correction circuit 31 includes amplitude adjustment circuit 13 described in FIG. 5, addition circuit 22, and output limiter circuit 18 for adjusting the amplitude of the output signal of the addition circuit. .
  • power B calculation circuit 22 further includes a signal buffer unit 23 in addition to the configuration of addition circuit 12 shown in FIG. 4A.
  • the transistors Q 17 to Q 20 amplify the output signals SI GOa, ZS I GOa, SI GOb, and / SIGO b generated at the nodes No 1 to No 4 respectively, and output the output limiter circuit 18 at the subsequent stage.
  • the addition circuit 22 has a function of amplifying the output signal obtained by the addition operation in addition to the addition operation function of the addition circuit 12 shown in FIG. 4 in consideration of the output limiter circuit 18 arranged at the subsequent stage. It is further provided.
  • the addition circuit 22 can be configured by combining the circuit configuration of the addition circuit 12 shown in FIGS. 4B to 4D with the signal buffer and buffer unit 23.
  • FIG. 10 representatively shows a configuration of the output limiter circuit 18 corresponding to the output signals SIG ⁇ ⁇ ⁇ a and ZSIGOa among the output signals of the adder circuit 22.
  • output limiter 18 further includes an amplitude adjustment section 19 in addition to the same configuration as input limit circuit 14.
  • Amplitude adjuster 19 is connected between resistor elements R10 and R11 connected between the power supply node and nodes N19 and N20, respectively, and between nodes N19 and N20 and node N21, respectively.
  • the amplitude adjuster 19 is provided to further reduce the amplitude difference between the output signals of the output calimitter circuit 18. Therefore, if the amplitude difference between the signals output to nodes N7 and N8 is sufficiently small by the same configuration as input limit circuit 14, amplitude adjustment unit 19 can be omitted.
  • the phase difference between the corresponding signals is set to ⁇ 2. Further, signals having the same amplitude can be obtained.
  • the digital phase shift circuit 15 is not an analog type phase shift circuit using an RC element described in the related art, but a digital type phase shift circuit using a flip-flop.
  • digital phase shifter 15 includes D-type flip-flops 17a and 17b.
  • D-type flip-flop 17b operates in response to the rising edge of clock signal CLK
  • D-type flip-flop 1a operates in response to the falling edge of clock signal CLK.
  • TO is twice the period of the clock signal CLK.
  • the D terminal of the D-type flip-flop 17b that is, the signal level of the signal ZSIGA is reflected on the signal SIGB.
  • the signal level of the signal SIGb is reflected on the signal level of SIGa.
  • phase of signal SIGa is delayed by a half cycle of clock signal CLK as compared with signal SIGB. Since this phase delay is indicated by exactly Z4, the phase difference between the signals SIGa and SIGB becomes ⁇ / 2.
  • ZSIGa and ZSIGb which are inverted signals of signals SIGa and SIGB are also output from digital phase shift circuit 15.
  • the configuration of the digital phase shifter 1.5 is not limited to the configuration shown in FIG. 12, and any circuit configuration that can obtain the same output signal as a digital signal can be adopted. it can.
  • the phase difference correction circuit 41 includes the low-pass filter 16, the addition circuit 22, and the output limiter circuit 18.
  • the low-pass filter 16 blunts the rising and falling edges of the group of rectangular digital signals output from the digital phase shifter into sinusoidal waves.
  • the output of the low-pass filter 16 is added by the adding circuit 22.
  • the output signals SI GOa, SI GOb, / SI GO a and SI GOb of the adder circuit 2 2 The amplitude is made uniform by passing through the mitter circuit 18.
  • the phase difference between signals SIGO a and SIGO b output from the ⁇ / 2 phase shifter is set to ⁇ / 2, and the amplitudes of both are equal.
  • the ⁇ / 2 phase shifter according to the present invention can be applied to a quadrature modulator used in a digital mobile communication terminal.

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Description

明細書
πノ 2移相器 技術分野
この発明は π/ 2移相器に関し、 さらに詳しくは、 回路中の素子ばらつきや寄 生容量の影響を排除して、 出力信号間の位相差を安定的に π/ 2に維持できる π / 2移相器に関する。 ' 背景技術
近年、 携帯電話システムに代表されるデジタル移動通信方式の開発が飛躍的に 進んでいる。 デジタル移動通信方式においては、 周波数の利用効率を高めるため に、 ロールオフ πΖ4シフト QP SK (Quadrature Phase Shift keying)方式力； 一般的 採用されている。
口ールオフ π/4シフ ト QP S Κ信号の発生には、 高精度な直交変調器が必要 となる。 直交変調器は、 入力された同相搬送波および、 この同相搬送波と 90° (π/2) 位相のずれた直交搬送波に対して、 変調波の複素包絡線信号の同相成 分および直交成分 （いずれもベースバンド信号） をそれぞれ乗積した後、 合成器 にて出力するものである。 したがって、 入力された搬送波を同相 （0° ) および 直交 （90°
Figure imgf000003_0001
搬送波信号の 2つの信号に分配する π/ 2移相器が必要 となる。
直交変調器における 2移相器の精度は、 直交変調器の変調精度に大きな影 響を与える。 これは、 2移相器において、 出力された 2信号の位相差が兀 2からずれて直交位相誤差が発生すると、 合成後の同相ノ直交信号間の独立性が 崩れ、 復調時に同相ノ直交信号間クロスストロークによる劣化が生じるからであ る。 -般的に、 QPSK信号の場合においては、 この劣化を搬送波対雑音比 （C /Ν) 換算値で 0. 1 dB以下に抑えるためには、 直交位相精度を ± 3° 以内と する必要があると言われている。
このような、 直交変調器に用いられる 2移相器の構成については、 たとえ ば 「デジタル移動通信用低消費電力直交変調 I Cj (山尾泰他、 電子情報通信学 会論文誌、 ' 93ノ1 1， Vo l . J 76 -C- I , No. 1 1， p p. 53 -455) や 「直交変調器 （特開平 6— 252970号公報） 」 において、 抵抗 素子および容量素子を用いた構成が開示されている。
図 14を参照して、 従来の技術による πノ 2移相器 40は、 入力信号 S I G I Νを受けて、 互いに π/2位相の異なる出力信号 S I G aおよび S I Gbを出力 する。
π/2移相器 4◦は、 入力信号 S I G I Νが入力される入力ノード N i と出力 信号の一方 S I Gbを出力するノード Nbとの間に結合されるキャパシタ 41と、 ノード Nbと接地ノード 45との間に結合される抵抗素子 42とを備える。 πノ 2移相器 40は、 さらに、 入力ノード N i と出力信号の他方 S I Gaを出力する ノード Naとの間に結合される抵抗素子 43と、 ノード Naと接地ノード 45と の間に結合されるキャパシタ 44：とを備える。
πノ 2移相器 40においては、 キャパシタ 41および 44の容量値をいずれも Cに揃え、 かつ、 抵抗素子 42および 43の抵抗値をいずれも Rに揃えろように 設計される。
図 15には、 2移相器 40の理想的な出力状態がベクトル表示される。 図 15を参照して、 ΧΥ平面上に、 信号 位相状態を表現すると、 X軸の +方向は、 基準となる入力信号 S I G I Νの位相 0 i n (0。 ） に相当する。
出力信号 S I Gbは、 キャパシタ 41および抵抗素子 42によって、 入力信号 S I G I N (6) i n) よりも 6 bだけ位相が進められる。 反対に、 出力信号の他 方 S I G aは、 抵抗素子 43およびキャパシタ 44によって、 入力信号 S I G I N (6 i n) よりも 0 aだけ位相が遅れる。
図 14に示した抵抗値 Rおよび容量値 Cを、 入力信号 S I G I Nの周波数に応 じて設計して、 S b=+45° (+ 71ノ4) および 0 a =— 45° (— πノ 4) とすることにより、 理想的には、 出力信号 S I Gbと S I G aとの位相差、 すな わち （S b— S a) を、 π_/2とすることができる。
すなわち、 従来の技術による πΖ 2移相器 40の位相精度は、 抵抗素子の抵抗 値およびキャパシタの容量値の精度に依存する。
しかしながら、 このような兀ノ2移相器を、 LS I (Large Scale Integrated circuit) 上に作成した場合においては、 集積回路上に形成される抵抗素子の抵 抗値および、 キャパシタの容量値の製造ばらつきが問題となる。 さらに、 このよ うに構成された π/2移相器 40を、 たとえば 10 ΟΜΗζ以上レベルの高周波 数の搬送波を用いる携帯電話機等に使用する場合には、 これらの回路上の寄生素 子の影響がさらに問題となる。
図 16を参照して、 従来の技術による π/ 2移相器 40においては、 ノード Ν i とノード Nbとの間に結合されるキャパシタ 41は、 キャパシタの電極抵抗に 相当する R t b 1および R t b 2を有する。 また、 キャパシタ自体の容量ィ直 C b も、 製造ばらつきによって設計値 Cとは必ずしも一致しないものとなる。
また、 ノード Nbと接地ノード 45との間に結合される抵抗素子 42において は、 製造ばらつきに依存して抵抗値が設計値 Rとは異なる R bとなってしまうこ とに加えて、 キャリア周波数が高くなつた場合には、 寄生容量 Cp bの存在が顕 在化する。 .
同様に、 ノード N i とノード N aとの間に結合される抵抗素子 43においても、 実際の抵抗値 R aが製造ばらつきの影響によって設計値 Rとは一致しなくなるこ との他に、 高周波領域での動作時には寄生容量 C p aの存在が顕在化する。 さら に、 ノード N aと接地ノード 45との間に結合されるキャパシタ 44においても、 実際の容量値 C aが製造ばらつきの影響によつて設計値 Cと必ずしも一致しない ことに加えて、 電極抵抗に相当する抵抗 R t a 1および R t a 2とが存在する。 図 1 7には、 これらの問題点の影響を受けた πΖ 2移相器 40の出力状態がベ ク トル表示される。
図 1 7を参照して、 キャパシタ 41 , 44および抵抗素子 42, 43の抵抗ィ および容量値が、 製造ばらつきや高周波動作時の寄生素子の影響によって設計値 から変化すると、 出力信号 S I G bおよび S I G aの入力信号 S I G I Nに対す る位相差 0 b'.および 6 a' は、 設計値である +45° (+πΖ4) および一 4 5° (— π/4) からずれてしまう。
この結果、 π/ 2移相器の出力信号である S I Gbおよび S I Gaの間の位相 差を πノ 2に正確に設定することができなくなる。 このような πΖ 2移相器を、， たとえぱ直交変調器で使用している場合には、 πノ 2移相器の出力信号の位相差 が π / 2からずれることによって、 合成後の同相ノ直交信号間の独立性が崩れて、 復調時にイメージ成分抑圧比が劣化してしまう。 これにより、 直交変調器によつ て所望の変調精度を得られなくなってしまう。 究明の開示
この発明の目的は、 出力信号間の位相差を正確に π Ζ 2に調整する 2移相 器の構成を提供することである。
この発明に従うと、 π / 2移相器は、 移相回路と、 位相差補正回路とを備える。 移相回路は、 入力信号および反転入力信号を受けて、 等振幅で互いに位相の異な る第 1および第 2の中間信号を生成する。 移相回路は、 第 1および第 2の中間信 号の佗相を反転した第 1および第 2の中問反転信号をさらに生成する。 位相差捕 正回路は、 移相回路が生成する第 1および第 2の中間信号と、 第 1および第 2の 中問反転信号とを受けて、 互いに位相が 7c Z 2異なる信号の組を出力する。 位相 差補正回路は、 第 1の中間信号および第 2の中間信号の間における第 1の加算演 算によつて得られた第 1の出力信号と、 第 1の中間信号および第 2の中間反転信 号の間における第 2の加算演算によって得られた第 2の出力信号とを出力する加 算回路を含む。
好ましくは、 移相回路は、 第 1および第 2の中間信号と、 第 1および第 2の中 間反転信号とをアナログ信号として出力する。 位相差補正回路は、 さらに、 移相 回路からの第 1および第 2の中問信号と、 第 1および第 2の中聞反転信号との 各々の振幅を揃えるための第 1の振幅調整回路を含む。 加算回路は、 第 1の振^ 調整回路を通過した、 第 1および第 2の中間信号と第 1および第 2の中間反転信 号とに基づいて、 第 1および第 2の加算演算を実行する。
好ましくは、 移相回路は、 第 1および第 2の中間信号と、 第 1および第 2の中 問反転信号とをデジタル信号として出力する。 位相差捕正回路は、 さらに、 デジ タル信号である第 1および第 2の中間信号と、 第 1および第 2の中問反転信号と を透過するローパスフィルタを含む。 加算回路は、 ローパスフィルタを通過した、 第 1および第 2の中間信号と、 第 1および第 2の中間反転信号とに基づいて、 第 1および第 2の加算演算を実行する。 このような π Ζ 2移相器においては、 等振幅で位相の異なる第 1および第 2の 中間信号に基づく第 1および第 2の加算演算によって生成される第 1の出力信号 と第 2の出力信号とをべクトルで表わすと、 第 1および第 2の中間信号に対応す るべクトルで形成される菱形の一対の対角線にそれぞれ相当するので、 第 1の出 力信号と第 2の出力信号との位相差を正確に 7Τ 2に設定できる。 図面の簡単な説明
図 1は、 この発明の実施の形態による 2移相器を備えた直交変調器の全体 構成を示すブロック図である。
図 2は、 図 1に示された位相差補正回路の構成を示すブロック図である。
図.3は、 この発明の実施の形態による？!ノ 2移相器の出力を示す概念図である。 図 4 Αは、 図 2に示される加算回路の第 1の構成例を示す回路図である。
図 4 Bは、 図 2に示される加算回路の第 2の構成例を示す回路図である。
図 4 Cは、 図 2に示される加算回路の第 3の構成例を示す回路図である。
図 4 Dは、 図 2に示される加算回路の第 4の構成例を示す回路図である。
図 5は、 この発明の実施の形態 2による位相差補正回路の構成を示すプロック 図である。
図 6は、 図 5に示される入カリミッタ回路の構成例を示す回路図である。
図 7は、 図 5に示される口一パスフィルタの構成例を示す回路図である。
図 8は、 この発明の実施の形態 3による位相差補正回路の構成を示すブロック 図である。
図 9は、 図 8に示される加算回路の構成例を示す回路図である。
図 1 0は、 図 8に示される出カリミッタ回路の構成例を示す回路図である。 図 1 1は、 この発明の実施の形態 4による π / 2移相器の構成を示すブロック 図である。
図 1 2は、 図 1 1に示されるデジタル移相器の構成例を示す回路図である。 図 1 3は、 図 1 2に示されるデジタル移相器の動作を示すタイミングチャート である。
図 1 4は、 従来の技術の π / 2移相器の構成を示す回路図である。 図 1 5は、 理想的な状態における π 2移相器の出力を示す概念図である。 図 16は、 従来の技術の 2移相器の問題点を説明する回路図である。 図 17は、 従来の技術の πノ 2移相器の問題点を説明する概念図である。 発明を.実施するための最良の形態
以下、 この発明の実施の形態による πノ 2移相器を図面を参照して詳しく説明 する。 なお、 図中同一または相当部分には同一符号を付してその説明は繰返さな レ、。
(実施の形態 1)
図 1を参照して、 直交変調器 1は、 この発明の実施の形態 1による兀ノ 2移相 器 2と、 ダブルバランスミクサ 3 aおよび 3 bと、 合成器 4とを備える。
兀 2移相器 2は、 入力信号 S I G I Nおよびその反転信号/ S I G I Nを受 けて、 互いに兀 2位相の異なる出力信号 S I GOaおよび S I GObと、 それ ぞれの反転信号 ZS T GO aおよび ZS I GO bを出力する。
ダブルバランスミクサ 3 aは、 π/2移相器 2からの出力信号 S I G〇 aおよ び /S I GO aと、 同相信号 I, 1とを乗算する。 ダブルバランスミクサ 3 b は、 移相器 2からの出力信号 S I GObおよび ZS I G〇bと、 直交信号 Q, とを乗算する。 合成器 4は、 ダブルバランスミクサ 3 aおよび 3 bの出 力を合成して、 変調信号出力端子 5に出力する。
この発明の実施の形態 Uこよる πΖ 2移相器 2は、 移相回路 10と位相差補正 回路 1 1とを含む。 移相回路 10には、 たとえば図 14に示した従来の技術によ る π/ 2移相器 4ひを適用することが可能であり、 入力信号 S I G I Νおよびそ の反転信号 ZS I G I Νを受けて、 互いに位相の異なる S I G aおよび S I G b と、 それぞれの反転信号である/ S T G aおよび/ S I Gbを出力する。
なお、 移相回路 10の出力する出力信号 S I Gaおよび S I Gbとの間の位相 差は、 2である必要はなく、 両者の位相差が πΖ2からずれている場合にお いても、 位相差補正回路 11によって、 出力信号 S 1 G〇aおよび S I GO の 間の位相差を π_ 2に正確に設定できる点が、 この発明の実施の形態 1による π Ζ 2移相器の特徴点である。 図 2を参照して、 位相羞補正回路 11は、 移相回路 10の出力する信号 S I G a , S I Gb, S I Ga, ZS I Gbの各々の間で加算を実行する加算回路 1■ 2を有する。
加算回路 12は、 信号 S I G aと S I Gbとを加算して出力信号 S I GO aを 生成し、 信号 S I G aと ZS I Gbとを加算して出力信号 S I GO bを生成する。 図 3を参照して、 出力信号 S I GO aを表わすベタ トル V 1は、 移相回路 10 の出力する信号 S I Gaおよび S I Gbをそれぞれ表わすべクトル V 3および v 4の和で示される。 一方、 出力信号 S I GO bを表わすベクトル V 2は、 移相回 路 10の出力する信号 S I Gaおよび ZS I Gbをそれぞれ表わすべク トル v 3 および V 5の和で示される。
ここで、 移相回路 10の出力する各信号を等振幅とすることによって、 べク ト ノレ v 3、 V 4および V 5の大きさは等しくなる。 これにより、 ベク トル V 1およ び v2は、 菱形の一対の対角線にそれぞれ相当する。 この結果、 べク トル v 3〜 V 5の大きさが等しい限り、 べク トル V 1および V 2は互いに直交し、 すなわち 出力信号 S I GO aおよび S I G〇 bの位相差は、 兀ノ 2に設定される。
加算回路 12が出力する他の 2つの出力信号ノ S I GO aおよび ZS I GO b は、 /S I G a (べク トル v 6) と S I Gb (べク トノレ v 5) との和、 および S I Ga (ベク トル V 6) と S I Gb (ベク トノレ v 4) との和でそれぞれ表わ されるので、 ベク トル V 3〜v 6の大きさが等しい限り、 出力信号ノ S I GOa および/ S I G O bは、 出力信号 S I GOaおよび S I GObを反転した位相を それぞれ有し、 両者の位相差は πΖ2となる。
このように、 移相回路 10から出力される等振幅で位相の異なる信号群を用い て各信号問の加算演算を実行することによって、 π/2移相器 2の出力信号間に おける位相差を正確に πΖ 2に維持できる。
次に加算回路の具体的な構成例について説明する。
図 4 Αを参照して、 加算回路 1 2は、 電源電位 V c cを供給する電源ノ一ドと 出力信号 S I GO aを出力する出力ノード No 1との問に結合される抵抗素子 R 1と、 電源ノードと信号/ S I G〇 aを出力するノード No 2との間に結合され る抵抗素子 R 2と、 ノ ド No 1とノード NOとの間に結合される NPNトラン ジスタ Q 1と、 ノード No 2とノード NOとの間に結合される NPNトランジス タ Q2と、 ノード No 1とノード N 1との間に結合される NPNトランジスタ Q 3と、 ノード No 2とノード N1との間に結合される NPNトランジスタ Q 4と、 接地電位 V s sを供給する接地ノードとノード NOとの間に接続される電流源 S 1と、 ノード N 1と接地ノードとの間に接続される電流源 S 2とを有する。
トランジスタ Q 1および Q 2のベースには、 移相回路 10からの信号 S I Gb および/ S I Gbがそれぞれ入力される。 同様に、 トランジスタ Q 3および Q 4 のベースには、 移相回路 10からの信号 S I G aおよび ZS I G aが入力される。 この結果、 ノード No 1には、 トランジスタ Q1および Q3のベース入力に応じ た電位が生成され、 出力信号 S I GO aは、 信号 S I G aおよび S I Gbを加算 したものとなる。 同様に、 ノード No 2の電位レベルは、 トランジスタ Q 2およ び Q4のベース入力に応じたものとなり、 出力信号 ZS I GOaは、 移相回路 1 0の出力 ZS I G aおよび ZS I Gbを加算したものとなる。
出力信号 S T G〇 bおよび /S I GO bを出力するためのノード N o 3および ノード No 4に対しても、 同様に、 抵抗素子 R 3および R 4、 NPNトランジス タ Q5， Q6, Q 7 , Q8、 および電流源 S 3および S 4が設けられる。 抵抗素 子 R 3および R 4は、 既に説明した抵抗素子 R 1および R 2に相当し、 NPNト ランジスタ Q 5, Q 6 , Q 7, Q8は、 NPNトランジスタ Q l, Q 2, Q 3 , Q 4にそれぞれ対応する。 電流源 S 3および S 4は、 電流源 S 1および S 2にそ れぞれ相当する。 電流:源 S l、 S 2、 S 3および S 4の電流供給能力は等しく設 計される。
このような構成とすることにより、 加算回路 12によって、 図 2で説明したよ うな移相回路 10の出力信号の各々の間における加算演算を実行することができ る。
また、 図 4Bに示されるように、 加算回路 1 2においては、 トランジスタ Q 1
〜Q Sと対応する電流源との問に抵抗素子 R 12 a〜R 15 bをそれぞれ配置す る構成とすることもできる。 具体的には、 ノード NOと トランジスタ Q 1および Q 2との間に抵抗素子 R12 aおよび R 12 bがそれぞれ設けられる。 同様に、 ノード N 1と トランジスタ Q 3および Q 4との問に抵抗素子 R 13 aおよび R 1 3 bがそれぞれ設けられ、 ノード N 2と トランジスタ Q 5および Q 6との間に抵 抗素子 R 14 aおよび R 14 bがそれぞれ設けられ、 ノード N 3と トランジスタ Q 7および Q 8との間に抵抗素子 R 15 aおよび R 1 5 bがそれぞれ設けられる。 このような構成とすることにより、 加算回路 12の入力ダイナミックレンジを 拡大して、 加算回路 12に入力される信号 S I G a, / S I G a , *S I G b , / S I Gbの振幅が大きくなつても所望の加算演算を実行することが可能となる。 図 4 Cを参照して、 加算回路 1 2においては、 トランジスタ Q 1〜Q 8にそれ ぞれ対応して電流源 S 1 a〜 S 4 bを配置し、 トランジスタ動作の線形性を向上 させて入力ダイナミックレンジを拡大するための抵抗素子 R 12〜R 1 5をさら に設ける構成とすることもできる。 電流源 S 1 a〜S 4 bの各々の電流供給能力 は等しく設計される。 具体的には、 トランジスタ Q 1および Q 2のェミッタ間に 抵抗素子 R 1 2を結合し、 トランジスタ Q 3および Q 4のエミッタ間に抵抗素子 R 1 3を結合する。 同様に、 トランジスタ Q 5および Q 6のェミッタ間に抵抗素 子 R 14を結合し、 トランジスタ Q 7および Q 8のェミッタ間に抵抗素子 R 1 5 を結合する。
このような構成とすることにより、 図 4 Bの構成と同様に、 信号 S I Ga, / S I Ga, S I Gb, ZS I Gbの振幅が大きくなつても、 所望の加算演算を実' 行することが可能となる。
図 4Dを参照して、 加算回路 12においては、 図 4 Aに示された回路構成に加 えて、 ノード N o 1と N o 2との間に結合されるキャパシタ C aと、 ノード N o 3と No 4との間に結合されるキャパシタ C bとをさらに設ける構成としてもよ レ、。
このような構成とすることにより、 信号 S I G a , /S I G a , S I Gb, / S I Gbの信号レベルの変化が急峻な場合においても、 所望の加算演算を実行す ることが可能となる。
(実施の形態 2)
すでに説明したように、 この発明においては、 加算回路に入力される各信号の 振幅が等しいことが重要である。 したがって、 実施の形態 2においては、 移相回 路丄 0の出力信号間に振幅誤差が生じた場合にも、 出力信号の位相差を πノ 2に 維持するための構成について説明する。
この発明の実施の形態 2による πノ 2移相器は、 図 2に示した位相差補正回路 1 1に代えて、 図 5に示される位相差補正回路 21を含む。 移相回路 10の構成 は、 実施の形態 1の場合と同様に限定されないが、 実施の形態 2による構成は、 出力信号 S I Ga, S I Gb, /S I Ga， ZS I Gbをアナログ信号として出 力するアナログ型の移相回路 10に対して特に有効である。
図 5を参照して、 位相差補正回路 21は、 移相回路 10と加算回路 1 2との間 に配置される、 振幅調整回路 1 3と、 加算回路 12とを有する。 振幅調整回路 1 3は、 移相回路 10の出力信号を一定振幅の矩形波に変換して振幅を揃えるため の入力リミッタ回路 14と、 入力リミッタ回路 14の出力を加算回路 1 2におい て加算演算可能なアナログ信号に変換するだめのローパスフィルタ 16とを有す る。
入カリミッタ回路 14およびローパスフィルタ 16は、 移相回路 10の出力す る信号 S I Gb, ZS I G bおよび S I G a， ノ S T G aのそれぞれに対応して 設けられる。
図 6には、 代表的に移相回路 10の出力のうち信号 S I Gbおよび ZS I G b に対応する入力リミッタ回路 14の構成が示される。
図 6を参照して、 入力リミッタ回路 14は、 電源ノードとノード N 4および N 5との間にそれぞれ結合される抵抗素子 R 5および R 6と、 ノード N 4および N 5とノ一ド N 10との問にそれぞれ電気的に結合される NPNトランジスタ Q 9 および Q 10と、 ノード N6と接地ノー卞との間に結合される電流源 S 5とを含 む。
入力リミッタ回路 14は、 さらに、 電源ノードとノード N 7との問に結合され る NPNトランジスタ Q 1 1と、 ノード N 7と接地ノードとの間に結合される電 流源 S 6と、 電源ノードとノード N8との間に電気的に結合される NPNトラン ジスタ Q 1 2と、 ノード N8と接地ノ^"ドとの間に結合される電流源 S 7とを有 する。
トランジスタ Q 9および Q 10のベースには、 移相回路 10の出力である S I Gbおよび/ S I Gbがそれぞれ入力される。 アナログ型の位相回路 10が出力 する信号 S I Gbおよび ZS I Gbは、 正弦波状である。
ノ一ド N 4および N 5には、 トランジスタ Q 9および Q 10のベース入力に応 答して、 信号 S I G bおよび/ S I Gbに応じた電位レベルが生じる。 ノード N 4および N 5は、 電源電位 Vc cで駆動されるトランジスタ Ql 1および Q 1 2 のベースと結合される。 この結果、 ノード N7および N8には、 信号 S I Gbお よび _/S I Gbの位相を反映した矩形波が出力される。 この矩形波の振幅は、 接 地電位 V s s〜電源電位 V c cの範囲内において、 電流源 S 5を通過する電流量 と抵抗素子 R 5 (R 6) の抵抗値との積によって決定される。 入力リミッタ回路 14は、 移相回路 10からの信号 S 1 Ga, S I Gの位相を保持したままで、 振 幅を一定に揃えることができる。
移相回路 10からの信号 S I G aおよび/ S I G aに対応して設けられる入力 リミッタ回路 14に対しても同様の構成を適用することができる。 これにより移 相回路 10が出力する互いに位相の異なる各信号の振幅を揃えることができる。
し力 し、 図 4に示した加算回路 12の構成によっては、 矩形波同士の加算演算 を実行することはできないので、 入力リミッタ回路 14を通過して振幅が揃えら れた各信号について、 矩形波信号の立上がりおよび立下がりを鈍らせた形で加算 回路 1 2に入力する必要が生じる。
図 7には、 入カリ ミッタ回路 14を通過した信号 S I Gbおよび ZS I Gbに 対応するローパルフィルタ 16の構成が代表的に示される。
図 7を参照して、 ローパスフィルタ 16は、 電源ノードとノード N 9および N
10との間にそれぞれ結合される抵抗素子 R 7および R 8と、 ノード N9と N1 1との間に結合される NPNトランジスタ Q 13と、 ノード N10と N12との 間に結合される NPNトランジスタ Q 14と、 ノード N 9と N 1_ 0との問に結合 されるキャパシタ C 1と、 ノード Ni lと N1 2の間に結合される抵抗素子 R 9 と、 ノード N l 1および N1 2と接地ノードとの間にそれぞれ結合される電流源 S 8および S 9とを有する。 トランジスタ Q 13および Q 14のベースには、 入 カリミッタ回路 14によって矩形波に変換された信号 S I Gbおよび ZS I Gb がそれぞれ入力される。
口 パスフィルタ 16は、 さらに、 電源ノードとノード N1 3および N14と の間にそれぞれ電気的に結合される N P Nトランジスタ Q 1 5および Q 1 6と、 ノード N 1 3および N 1 4と接地ノードとの間にそれぞれ結合される電流源 S 1 0および S 1 1とを有する。 トランジスタ Q 1 5および Q 1 6のベースは、 ノー ド N 9および N 1 0とそれぞれ結合される。
入カリミンタ回路 1 4を通過して矩形波に変換された信号 S I G bおよび ェ G bの電位レベルに応じて、 トランジスタ Q 1 3および Q 1 4がオン/オフし て、 ノード N 9および N 1 0の電位レベルが変化する。 この際に、 ノード N 9お よび N 1 0の電位レベルは、 抵抗素子 R 7、 R 8 , R 9の少なくとも一つおよび キャパシタ C 1によって形成されるローパスフィルタを介して上昇もしくは下降 する。 このため、 入力リミッタ回路 1 4を経由した信号 S I G bおよび/ S I G bの矩形波状の電位レベル変化に応答して、 ノード N 9および N 1 0の電位レべ ノレは、 正弦波状に鈍らされて変化する。
ノード N 9および N 1 0は、 電源電位 V c cで駆動されるトランジスタ Q 1 5 および Q 1 6のベースと結合されるので、 ノード N 1 3および N 1 4には、 リミ ッタ回路を通過した信号 S I G b , / S I G bの位相を保持したままで、 立上が りおよび立下がりが鈍らされたアナ口グ信号が出力される。
入力リミッタ回路 1 4を通過した信号 S I G aおよび/ S I G aに対応して設 けられるローパスフィルタ 1 6についても、 同様の構成を適用することができる。 再び図 5を参照して、 位相差補正回路 2 1においては、 入力リミッタ回路 1. 4 およびローパスフィルタ 1 6によって、 移相回路 1 0の出力に振幅誤差が生じた 場合においても、 各信号の振幅が等しくなるように調整して加算回路 1 2に入力 するとができる。 したがって、 2移相器の出力信号間における位相差を、 さ らに正確に 2に設定できる。
なお、 加算回路 1 2として図 4 Dに示される回路構成を用いることによって、 加算回路 1 2にローパスフィルタの機能を具備させて独立のローパスフィルタ 1 6の配置を省略することも可能である。
(実施の形態 3 )
この発明の実施の形態 3による π / 2移相器は、 図 2に示した位相差補正回路 1 1に代えて、 図 8に示される位相差補正回路 3 1を含む。 図 8を参照して、 位相差補正回路 31は、 図 5で説明した振幅調整回路 1 3と、 加算回路 22と、 加算回路の出力信号の振幅を揃えるための出カリミッタ回路 1 8とを有する。
入カリミッタ回路 14およびローパスフィルタ 16は、 図 5の場合と同様に、 移相回路 10の出力する S I Gb, ZS I G bおよび S I G a， /S I Gaとの それぞれに対応して設けられる。
図 9を参照して、 力 B算回路 22は、 図 4 Aに示した加算回路 12の構成に加え て、 信号バッファ部 23をさらに有する。
信号バッファ部 23は、 ノード No 1, No 2, No 3, No 4とそれぞれ結 合されたベースを有するトランジスタ Q 1 7， 018, Q 1 9, Q 20を有する。 トランジスタ Q 1 7〜Q 20は、 電源ノードと接地ノードの間に、 電流源 S 1 2 ~S 1 5をそれぞれ介して接続される。
トランジスタ Q 1 7〜Q 20は、 ノード No 1〜N o 4に生成される出力信号 S I GO a , Z.S I GO a , S I GOb, /S I G O bをそれぞれ増幅して、 後 段の出カリミッタ回路 18に送出する。 加算回路 22には、 後段に配置される出 カリミッタ回路 18を考慮して、 図 4に示した加算回路 12が有する加算演算機 能に加えて、 加算演算によって得られる出力信号を増幅する機能がさらに具備さ れる。
なお、 図 9に示される構成の他に、 図 4B〜図 4Dに示された加算回路 12の 回路構成と信号バ,ッファ部 23とを組合せて加算回路 22を構成することもでき る。 , 図 10には、 加算回路 22の出力信号のうち出力信号 S I G〇aおよび ZS I GO aに対応する出カリミッタ回路 18の構成が代表的に示される。
図 10を参照して、 出力リミッタ 18は、 入カリミツト回路 14と同様の構成 に加えて、 振幅調整部 1 9をさらに有する。
振幅調整部 1 9は、 電源ノードとノード N 19および N 20との問にそれぞれ 接続される抵抗素子 R 10および R 1 1と、 ノード N1 9および N 20とノード N 21との間にそれぞれ結合される NPNトランジスタ Q 21および Q22と、 ノード N21と接地ノードとの間に接続される電流源 S 16とをさらに有する。 トランジスタ Q 21および Q 22のベースは、 ノード N 7および N 8とそれぞれ 結合される。
振幅調整部 1 9は、 出カリミシタ回路 18の出力信号間の振幅差をより小さく するために設けられる。 したがって、 入力リミット回路 14と同様の構成によつ てノード N 7および N 8にそれぞれ出力される信号間の振幅差が十分小さレ、場合 には、 振幅調整部 19を省略することができる。
このような構成とすることにより、 ノード N1 9および N 20において、 加算 回路 22からの出力信号 S I GO aおよび/ S I GO aの位相を保持した、 振幅 の等しい信号を出力することができる。 、
加算回路 22の出力信号信号 S I G〇bおよび ZS I GObに対応する出カリ ミッタ回路についても、 同様の構成を適用することができる。
このような構成とすることにより、 出カリミット回路 18を通過した出力信号 S I GO a , S I GO b , /S I GO a , /S I GO bについて、 対応する信号 問の位相差が π 2に設定された、 振幅の等しい信号とすることができる。
これにより、 この発明の実施の形態 3による πΖ2移相器の後段に配置される 回路、 たとえば直交変調器 1における、 ダブルバランスミクサ 3 a , 3 bへの入 力振幅を一定として、 復調時における高いイメージ成分抑圧比を確保することが できる。
(実施の形態 4)
図 1 1を参照して、 この発明の実施の形態 4による 移相器は、 デジタル 移相回路 1 5と、 位相差補正回路 41とを含む。
デジタル移相回路 15は、 従来の技術で説明した RC素子を用いたアナログ型 の移相回路ではなく、 フリップフ口ップを利用したデジタル型の移相回路である。 図 12を参照して、 デジタノレ移相回路 15は、 D型フリ ップフロップ 1 7 aお よび 1 7 bを含む。 D型フリ ップフロップ 1 7 bは、 クロック信号 CLKの立上 がりエッジに応答して動作し、 D型フリップフロップ 1 Ί aはクロック信号 CL Kの立下がりエッジに応答して動作する。
D型フリップフロップ 1 7 aの Q端子および/ Q端子は、 信号 S I G aおよび ノ S I G aをそれぞれ出力する。 信号 ZS I Gaは、 D型フリップフロップ 1 Ί bの D端子に入力される。 D型フリップフロップ 1 7 bの Q端子および/ Q端子 は、 信号 S I G bおよび ZS I G bをそれぞれ出力する。 これにより、 クロック 信号 CLKは分周されて、 信号 S I G a , ZS I Ga, S I Gb, ZS I Gbに 反映される。
図 13を参照して、 信号 S I G a , /S I Ga, S I Gb, /S I G bの周期
TOは、 クロック信号 C LKの周期の 2倍となる。 クロック信号 CLKの立上が りエッジに応答して、 D型フリップフロップ 17 bの D端子、 すなわち信号 ZS I Gaの信号レベルが信号 S I Gbに反映される。 この後、 クロック信号 CLK の 1Z2周期後、 すなわち T OZ4経過後のク口ック信号 CLKの立下がりタイ ミングに応答して、 信号 S I Gbの信号レベルは S I G aの信号レベルに反映さ れる。
したがって、 信号 S I Gaは、 信号 S I Gbに比較して、 クロック信号 CLK の 1/2周期分位相が遅れる。 この位相の遅れは丁 0Z4で示されるので、 信号 S I Gaおよび S I Gbの間の位相差は、 π/2となる。 信号 S I Gaおよび S I Gbの反転信号となる ZS I G aおよび ZS I G bもデジタル移相回路 15よ り出力される。
しかし、 フリ ップフ口ップを形成する トランジスタのターンオンおよびターン オフ時間のばらつきの影響で、 出力されるデジタノレ信号間の位相差は、 必ずしも 正確に πΖ 2に設定されない。 このような影響は、 信号周期が短くなる高周波動 作時に特に顕在化し易い。
なお、 デジタル移相器 1. 5の構成は、 図 12に示された構成に限定されるもの ではなく、 同様の出力信号をデジタル信号で得ることが可能な任意の回路構成を 採用することができる。
再び図丄 1を参照して、 位相差補正回路 41は、 ロ パスフィルタ 16と、 加 算回路 22と、 出力リミッタ回路 18とを備える。
ローパスフィルタ 16は、 デジタル移相器が出力する矩形波状のデジタル信号 群の立上りおよび立下りエツジを正弦波状に鈍らせる。
ローパスフィルタ 16の出力は加算回路 22によって加算される。 加算回路 2 2の出力信号 S I GOa, S I GOb, /S I GO a , S I GObは、 出カリ ミッタ回路 1 8を通過して振幅が揃えられる。 この結果、 π / 2移相器が出力す る信号 S I G O aおよび S I G O bの位相差が π / 2に設定され、 かつ両者の振 幅は等しい。 それらの反転信号 Z S I G O aおよび / S I G O bにおいても同様 である。
このように、 入力信号に応じて位相差の異なる信 を出力するための初段の移 相回路にデジタル型の移相器を用いれば、 入カリミツト回路を配置することなく、 加算回路 2 2に対する入力信号群の振幅を揃えて、 出力信号間の位相差を正確に π 2'に設定することが可能となる。 このため、 正確な 2位相差を得るため の回路構成をより簡易なものとすることが可能である。
なお、 実施の形態 2から 4において、 入力リミッ ト回路 1 4および出カリミッ ト回路 1 8を複数段配置して、 振幅をさらに細密に調整することも可能である。 また、 加算回路 1 2， 2 2、 入カリミツト回路 1 4、 ローノ スフィルタ 1 6お よび出カリミット回路 1 8に用いられるトランジスタ素子は、 Ν Ρ Νトランジス タに限られず、 Ρ Ν Ρ トランジスタや、 あるいは電界効果トランジスタを用いて 構成することも可能である。
今回開示された実施の形態はすべての点で例示であつて制限的なものではない と考えられるべきである。 本発明の範囲は上記した説明ではなくて特許請求の範 囲によって示され、 特許請求の範囲と均等の意味および範囲内でのすべての変更 が含まれることが意図される。 産業上の利用可能性
この発明による π / 2移相器は、 デジタル移動通信端末に使用される直交変調 器に適用することができる。

Claims

請求の範囲
1. π/ 2移相器であって、
入力信号 （S I G I Ν) および反転入力信号 （ノ S I G I Ν) を受けて、 等振 幅で互いに位相の異なる第 1および第 2の中間信号 （S I Ga, S I Gb) を生 成するための移相回路 （10, 1 5) を備え、
前記移相回路 （10， 15) は、 前記第 1および第 2の中間信号の位相を反転 した第 1および第 2の中間反転信号 （/S I Ga, /S I Gb) をさらに生成し、 前記移相回路 （10， 15) が生成する前記第 1および第 2の中間信号 （S I G a , S I Gb) と、 前記第 1および第 2の中間反転信号 （ S I Ga. ZS I G b) とを受けて、 互いに位相が π " 2異なる信号の組を出力するための位相差 補正回路 （1 1, 21, 3 1) をさらに備え、
前記位相差補正回路 （1 1, 21, 31， 41) は、
前記第 1の中間信号 （S I Ga) および前記第 2の中間信号 （S I Gb) の間 における第 1の加算演算 （S I Ga + S I Gb) によって得られた第 1の出力信 号 （S I GOa) と、 前記第 1の中間信号 （S I Ga) および前記第 2の中間反 転信号 （ZS I Gb) の間における第 2の加算演算 （S I G a +ZS I G b) に よって得られた第 2の出力信号 （S I GO b) とを出力する加算回路 （1 2, 2 2) を含む、 71 2移相器。
2. 前記加算回路 （1 2， 22) は、 前記第 1の中間反転信号 C/S I G a) お よび前記第 2の中間反転信号 （ S I Gb) の間における第 3の加算演算 （ZS
I G a +/S I Gb) によって得られた第 3の出力信号 （/S I GOa) と、 前 記第丄の中間反転信号 （ノ S I Ga) および前記第 2の中間信号 （S I Gb) の 間における第 4の加算演算 （ZS I Ga + S I Gb) によって得られた第 4の出 力信号 (/S I Gb) とをさらに出力する、 請求の範囲第 1項に記載の πΖ 2移 相 ¾。
3. 前記移相回路 （10) は、 前記第 1および第 2の中問信号 （S I Ga, S I Gb) と、 前記第丄および第 2の中間反転信号 （/S I Ga, /S I Gb) とを アナログ信号として出力し、
前記位相差補正回路 （21) は、 さらに、 前記移相回路 （1 0.) からの前記第 1および第 2の中間信号 （S 1 G a , S I Gb) と、 前記第 1および第 2の中間反転信号 （ZS I G a， _ S I Gb) との 各々の振幅を揃えるための第 1の振幅調整回路 （1 3) を含み、
前記加算回路 （1 2, 2 2) は、 前記第 1の振幅調整回路 （1 3) を通過した、 前記第 1および第 2の中間信号 （S I G a, S I Gb) と前記第 1および第 2の 中間反転信号 （ZS I G a , /S I Gb) とに基づいて、 前記第 1および第 2の 加算演算を実行する、 請求の範囲第 1項に記載の π Z 2移相器。
4. 前記第 1の振幅調整回路 （ 1 3 ) は、
前記移相回路 （1 0) からの前記第 1および第 2の中間信号 （S I G a, S I G b) と前記第 1および第 2の中間反転信号 （ノ S I G a, ノ S I Gb) とを、 同一振幅を有する複数の矩形波信号にそれぞれ変換する振幅制限回路 （1 4) と、 前記振幅制限回路 （14) が出力する前記複数の矩形波信号を透過するローバ スフィルタ （1 6) とを含む、 請求の範囲第 3項に記載の兀ノ 2移相器。
5. 前記位相差補正回路 （2 1) は、 さらに、
前記加算回路 （1 2， 2 2) からの前記第 1および第 2の出力信号 （S I GO a , S I GOb) の振幅を揃えるための第 2の振幅調整回路 （1 8) を含む、 請 求の範囲第 3項に記載の π/ 2移相器。
6. 前記移相回路 （1 5) は、 前記第 1および第 2の中間信号 （S I G a , S Γ Gb) と、 前記第 1および第 2の中間反転信号 （ZS I G a , /S I Gb) とを デジタル信号として出力し、
前記位相差補正回路 （4 1) は、 さらに、
デジタル信号である前記第 1および第 2の中間信号 （S I G a, S I G b) と、 前記第 1および第 2の中間反転信号 （ZS I G a , /S I G b) とを透過する口 一パスフィルタ （1 6) を含み、
前記加算回路 （1 2, 22) は、 前記ローパスフィルタを通過した、 前記第丄 および第 2の中間信号 （S I G a , S I Gb) と、 前記第 1および第 2の中間反 転信号 （ノ S I G a, ノ S I Gb) とに基づいて、 前記第 1および第 2の加算演 算を実行する、 請求の範囲第 1項に記載の π/ 2移相器。
7. 前記位相差補正回路 （4 1) は、 さらに、 前記加算回路 （12， 22) からの前記第 1および第 2の出力信号 （S I GO a , S I GOb) の振幅を揃えるための振幅調整回路 （18) を含む、 請求の範 囲第 6項に記载の兀 / 2移相器。
8. 前記位相差補正回路 （41) は、 さらに、
前記加算回路 （1 2， 22) からの前記第 1および第 2の出力信号 （S I GO a, S I GOb) の振幅を揃えるための振幅調整回路 （18) を含む、 請求の範 囲第 1項に記載の π 2移相器。
9. 前記加算回路 （22) は、 前記第 1および第 2の出力信号 （S I GO a , S I GOb) を増幅して出力するためのバッファ回路 （23) を有する、 請求の範 囲第 8項に記載の 2移相器。
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