WO2002003473A1 - Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung - Google Patents

Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung Download PDF

Info

Publication number
WO2002003473A1
WO2002003473A1 PCT/DE2001/002309 DE0102309W WO0203473A1 WO 2002003473 A1 WO2002003473 A1 WO 2002003473A1 DE 0102309 W DE0102309 W DE 0102309W WO 0203473 A1 WO0203473 A1 WO 0203473A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layers
doped
doped semiconductor
arrangement
arrangement according
Prior art date
Application number
PCT/DE2001/002309
Other languages
English (en)
French (fr)
Inventor
Richard Spitz
Alfred Goerlach
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to JP2002507454A priority Critical patent/JP2004503092A/ja
Priority to AU78366/01A priority patent/AU781754B2/en
Priority to EP01956284A priority patent/EP1203409A1/de
Priority to US10/070,521 priority patent/US7170104B2/en
Publication of WO2002003473A1 publication Critical patent/WO2002003473A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Definitions

  • the invention relates to an arrangement with P-doped and N-doped semiconductor layers, which has transitions between the P-doped semiconductor layers and the N-doped semiconductor layers, the transitions showing a Zener breakdown when a voltage characteristic of a transition is applied.
  • the invention further relates to a method for producing the arrangement according to the invention.
  • Zener diodes are used in particular for this purpose. If Zener diodes are operated in reverse or reverse direction, they show a distinctive breakdown behavior with comparatively low breakdown voltages.
  • the size of the breakdown voltage of a diode essentially depends on the doping concentration of the semiconductor material. In the case of highly doped diodes, a very narrow barrier layer is formed, so that high electrical field strengths lie above the PN junction even when small reverse voltages are applied. If the field strength exceeds a value in the order of 10 5 V / cm, valence electrons in the region of the almost charge-free PN junction can be torn out of their bonds. In the band model, this effect presents itself as a tunneling of the forbidden band.
  • Zener voltage At low voltages below the breakdown voltage, which is also called Zener voltage, only the generally negligible reverse current flows. When the Zener voltage is reached, the current rises sharply due to the charge carrier emission. This prevents a further increase in voltage.
  • Zener voltage At breakdown voltages below 4.5 V one speaks of a pure Zener breakdown.
  • another breakdown effect competes, namely the so-called avalanche or avalanche breakdown. This predominates at voltages above 7 V and essentially results from avalanche-like impact ionizations in the semiconductor.
  • a Zener diode is suitable as a voltage limiter due to the defined and reversible breakdown. If you interconnect two Zener diodes in an antiserial manner - that is, in series, but with opposite polarity - you get symmetrical breakdown behavior.
  • FIG. 6 Such a circuit is shown in Figure 6.
  • a first Zener diode 110 and a second Zener diode 112 are shown, which are connected in series. Such arrangements are used for voltage limitation if both polarities of the voltage of a voltage applied to the contacts 114, 116 are to be limited.
  • Figure 7 shows the corresponding current-voltage characteristic of the circuit shown in Figure ⁇ . In the diagram from FIG. 7, the current flowing through the Zener diodes 110, 112 is plotted against the voltage applied to the contacts 114, 116.
  • the breakdown voltage of the arrangement is UZ1 + UF, provided that rail resistances and the rise in breakdown voltage due to self-heating are neglected.
  • UZ1 denotes the breakdown voltage of one of the Zener diodes, which in the present case are assumed to be identical, and ÜF the voltage drop of a diode in the forward direction. • However, If you want to interpret for greater border tensions such a voltage limiting circuit, so it comes to the indicated in Figure 7 positive temperature coefficient of the breakdown voltage.
  • FIG. 7 shows a solid line at room temperature (RT) and a broken line at high temperature (HT).
  • RT room temperature
  • HT high temperature
  • the invention is based on the ⁇ generic arrangement according to claim 1 characterized in that a plurality of over- addressed doped between P-type semiconductor layers and n-type semiconductor layers is present and that the characteristic voltages additive in the breakdown voltage of the whole assembly received. It is therefore no longer necessary to use two separate components in order to limit the voltage for both polarities of the voltage. Rather, a single arrangement with a plurality of transitions between P-doped semiconductor layers and N-doped semiconductor layers can provide a voltage limitation of both polarities.
  • the characteristic voltages of the transitions are additively included in the breakdown voltage of the entire arrangement, it is possible to select the individual breakdown voltages as low and still limit them to one by adding the individual breakdown voltages to cause comparatively high voltage. Since the Zener effect dominates at the small characteristic voltages of the individual transitions, which may be 4.2 V, for example, i.e. the avalanche breakdown does not play a role or only plays a minor role, despite the high limit voltage provided, a practically temperature-independent characteristic curve can be used Will be provided.
  • the semiconductor layers are preferably highly doped. A high doping leads to a low breakthrough Voltage and thus to the desired temperature independence of the device.
  • the semiconductor layers have constant doping. This offers itself in the sense of simple manufacture. Furthermore, the breakdown voltage can be calculated in a simple manner on the basis of the identical properties of the transitions between the layers with constant doping.
  • the P-doped semiconductor layers and the N-doped semiconductor layers are doped with the same concentration. This results in a uniform formation of the depletion zone both in the N-doped semiconductor layers and in the P-doped semiconductor layers. This allows the layer sequence to be designed uniformly.
  • the P-doped semiconductor layers form at least two groups that are doped with different concentrations. In this way, it is possible to obtain a characteristic curve that is asymmetrical with respect to the voltage polarity, unlike in the case of uniform doping of all P semiconductor layers or of all N semiconductor layers, where a symmetrical characteristic curve is present. Different voltage limits can thus be provided depending on the polarity of the voltage.
  • the N-doped semiconductor layers have at least two groups form, which are doped with different concentrations.
  • the semiconductor layers prefferably be arranged on an N-doped substrate.
  • the semiconductor layers can be arranged on a P-doped substrate. Consequently, no particular doping of the substrate is required, which means that the arrangement is flexible with regard to manufacture and use.
  • the type of doping of the semiconductor layer furthest from the substrate corresponds to the type of doping of the substrate.
  • the type of doping of the semiconductor layer furthest from the substrate is different than the type of doping of the substrate.
  • one is flexible with regard to the manufacture and the areas of application of the arrangement and is not restricted to a specific type of doping of the outermost semiconductor layers.
  • the semiconductor layers have a thickness of approximately 4 ⁇ m. Such a thickness is suitable for the practical breakdown voltages of the individual transitions and the associated thicknesses of the depletion zones, that is to say it is sufficiently high. The corresponding thickness prevents the minority charge carriers injected through the transitions polarized in the direction of flow from entering a space charge zone. reach a neighboring transition that is in reverse polarity. This is absolutely necessary, otherwise the entire arrangement would be "ignited" (thyristor effect).
  • the substrate is about 500 microns thick. Adequate mechanical stability is ensured, among other things, by such a substrate thickness.
  • the concentration of the doping is preferably in the range of 2 ⁇ 10 19 atoms / cm 3 . With such a high doping concentration, a Zener effect is obtained in every transition at the desired low Zener voltage and thus with a correspondingly low temperature dependence.
  • the arrangement preferably has metal contacts on its top and bottom that are extend over their entire area.
  • the arrangement is thus prepared for further processing, as is usually the case with semiconductor components.
  • the semiconductor layers are preferably silicon layers.
  • the high doping and the desired layer structure can be realized in a particularly favorable manner with silicon.
  • the invention further consists, according to claim 17, in a method for producing an arrangement with P-doped and N-doped semiconductor layers, which has transitions between the P-doped semiconductor layers and the N-doped semiconductor layers, the transitions when applying a characteristic of a transition Voltage show a Zener breakdown, there are a plurality of transitions between P-doped semiconductor layers and N-doped semiconductor layers, and the characteristic voltages additively enter into the breakdown voltage of the entire arrangement, the method comprising the application of the semiconductor layers by epitaxy.
  • Epitaxy is a particularly suitable method for building up layer arrangements which make up the present invention.
  • the epitaxy preferably takes place at approximately 1180 ° C. This temperature has proven to be particularly favorable for an error-free layer formation.
  • the epitaxy occurs at a growth rate of approximately 4 ⁇ m / min. This ensures a high quality layer structure, whereby the manufacturing process is of sufficient speed.
  • Metal contacts are preferably sputtered onto the top and bottom of the arrangement.
  • the arrangement is prepared for further processing by means of these metal contacts, which preferably cover the entire upper side and the entire lower side of the arrangement.
  • the sputtering method has proven to be particularly reliable for the application of thin metal layers.
  • the arrangement is preferably divided into individual chips after the metal contacts have been sputtered on.
  • a silicon substrate initially used could have a diameter of 125 mm.
  • the chips resulting from the method, which are produced, for example, using a circular saw, can then have an area of 20 mm 2 , for example.
  • the edges of the chips are removed. If the chips are produced, for example, by a sawing process, crystal disturbances occur at the edge of the chip, which have a negative effect on the electrical properties of the component. This disturbed semiconductor area at the edge of the chip is then removed, for example, to a depth of approximately 50 ⁇ m. This can be achieved, for example, by etching in KOH. The etching often only takes place when the front and back of the chip have been soldered into a copper housing. The further packaging is then carried out in a manner customary in diode technology. In addition to the structure of the layer arrangement by epitaxy, it is also possible to join thin silicon wafers using wafer bonds. So you are variable in terms of production.
  • the invention is based on the surprising finding that it is possible with a corresponding layer arrangement of P-doped and N-doped semiconductor layers to provide bipolar voltage limitation with negligible temperature dependence.
  • the breakdown voltage of individual PN junctions can be selected by suitable doping so that a practically pure Zener breakdown takes place.
  • Figure 1 shows schematically a cross section of an arrangement according to the invention
  • FIG. 2 shows a characteristic curve of an arrangement according to FIG. 1
  • FIG. 3 shows a doping profile of an arrangement according to FIG. 1;
  • Figure 4 shows schematically a cross section of a further embodiment of an arrangement according to the invention.
  • FIG. 5 shows a characteristic curve of an arrangement according to FIG. 4
  • Figure 6 shows a circuit of the prior art
  • FIG. 7 shows a characteristic curve of the arrangement according to FIG. 6.
  • Figure 1 shows schematically a cross section of an arrangement according to the invention.
  • a plurality of P-doped semiconductor layers 12 and N-doped semiconductor layers 14 are arranged on an N-doped silicon substrate 10.
  • a plurality of semiconductor junctions are present between the P-doped semiconductor layers 12 and the N-doped semiconductor layers 14.
  • the P-doped semiconductor layers 12 have a thickness TP, while the N-doped semiconductor layers have a thickness TN.
  • the thicknesses TP and TN ' are approximately equal and are approximately 4 ⁇ .
  • the substrate has a thickness TS of approximately 525 ⁇ m in the present example.
  • the total thickness of the arrangement results from this information. T to 605 ⁇ m.
  • silicon is chosen as the semiconductor.
  • the semiconductor layers 12, 14 each have a constant doping of approximately 2 ⁇ 10 19 atoms / cm 3 .
  • Layers 12, 14 were applied to the layer below by epitaxes. In a preferred embodiment, the epitaxy takes place in such a way that a temperature of 1180 ° C.
  • the layer arrangement is selected such that the top layer and the bottom layer (substrate) have the same doping type, in the present case an N doping.
  • the two outer comprise 'semiconductor layers, a P-type doping.
  • the outer layers can be of different doping types, both for an N substrate and for a P substrate.
  • FIG. 2 shows in simplified form a characteristic curve of the arrangement from FIG. 1. If a voltage U, which is positive in comparison to electrode 16, is applied to the metal electrode 18, no current flows except for a relatively small reverse current until the reverse voltage UZ is reached. If an attempt is made to increase the voltage U even further, the current through the arrangement rises sharply due to the zener breakdowns in the individual transitions between the semiconductor layers. Since the arrangement is symmetrical, the same electrical behavior occurs when the polarity of the applied voltage U is reversed with the opposite sign. For n P-doped epitaxial layers and n N-doped epitaxial layers, the breakdown voltage UZ is:
  • UZ1 is the breakdown voltage of a single junction
  • UF is the forward voltage of a single PN diode.
  • the solid line in Figure 2 shows the current-voltage behavior of the arrangement at room temperature (RT).
  • the broken line shows the behavior at a high temperature (HT). It can be seen that up to very high currents there is practically no influence on the characteristic curve due to the temperature. Only at very high current densities, for example in the range above 200 A / cm 2 , is there again a non-negligible positive temperature coefficient.
  • FIG. 3 shows the doping profile of the arrangement from FIG. 1, the number density of the doping atoms N being plotted against the location x.
  • the solid lines indicate N-doped silicon.
  • the dotted lines indicate P-doped silicon.
  • the left side of the diagram in FIG. 3 corresponds to the N-doped silicon layer from FIG. 1, which adjoins the metal electrode 18, while the right side of the diagram in FIG. 3 corresponds to the substrate 10 from FIG. 1, which extends from the metal electrode 16 Figure 1 is adjacent. It can be seen that there is a constant doping concentration of 2 ⁇ 10 19 atoms / cm 3 .
  • FIG. 4 schematically shows a cross section of a further embodiment of an arrangement according to the invention, which likewise results in voltage limitation with any voltage polarity.
  • FIG. 1 has a symmetrical characteristic curve with regard to the polarity of the applied voltage.
  • FIG. 4 achieves an asymmetrical characteristic curve.
  • the special feature of this arrangement is that there are two types of P-doped semiconductor layers.
  • a first P-doped semiconductor layer 20 has a lower doping concentration than a second P ⁇ -doped semiconductor layer 22.
  • the doping concentration of the N semiconductor layers is uniform. This gives diodes with different
  • Breakdown voltages corresponding to the transitions N (P + P) or (P + P) N. If the diodes are loaded in the reverse direction, the breakdown voltage UZl is the
  • the arrangement according to FIG. 4 is also with regard to the outermost semiconductor layers and with regard to the Animal types principally variable.
  • a P substrate can also be used instead of an N substrate. Accordingly, higher doped N + layers and less highly doped N layers would be used for a P substrate.
  • the outermost layers of the semiconductor arrangement can in turn match or differ with regard to the doping type.
  • FIG. 5 shows a characteristic curve of an arrangement according to FIG. 4. With suitable dimensions, both with regard to the geometry and with regard to the concentrations, characteristic curves that are practically independent of temperature are obtained again, which is shown in FIG. 5.
  • Figure 5 corresponds in its basic structure to Figure 2, but here the asymmetrical characteristic curve is decisive.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

Die Erfindung betrifft eine Anordnung mit P-dotierten Halbleiterschichten (12) und N-dotierten Halbleiterschichten (14, 10), welche zwischen den P-dotierten Halbleiterschichten (12) und den N-dotierten Halbleiterschichten (14, 10) Übergänge aufweist, wobei die Übergänge beim Anlegen einer für einen Übergang charakteristischen Spannung einen Zenerdurchbruch zeigen, eine Mehrzahl von Übergängen zwischen P-dotierten Halbleiterschichten (12) und N-dotierten Halbleiterschichten (14, 10) vorliegt und die charakteristischen Spannungen additiv in die Durchbruchspannung der gesamten Anordnung eingehen. Die Erfindung betrifft ferner ein Verfahren zum Herstellen einer erfindungsgemäßen Anordnung.

Description

Anordnung mit P-dotierten und N-dotierten Halbleiterschichten sowie Verfahren zu deren Herstellung
Die Erfindung betrifft eine Anordnung mit P-dotierten und N-dotierten Halbleiterschichten, welche zwischen den P- dotierten Halbleiterschichten und den N-dotierten Halbleiterschichten Übergänge aufweist, wobei die Übergänge beim Anlegen einer für einen Übergang charakteristischen Spannung einen Zenerdurchbruch zeigen. Die Erfindung betrifft ferner ein Verfahren zum Herstellen der erfindungsgemäßen Anordnung.
Stand der Technik
Es ist bekannt, Halbleiterbauelemente zur Spannungsbegrenzung einzusetzen. Insbesondere verwendet man hierzu Zenerdioden (Z-Dioden) . Betreibt man Zenerdioden in Sperr- beziehungsweise Rückwärtsrichtung, so zeigen diese ein ausgeprägtes Durchbruchverhalten bei vergleichsweise geringen Durchbruchspannungen. Die Größe der Durchbruchspannung einer Diode hängt wesentlich von der Dotierungskonzentration des Halbleitermaterials ab. Bei hochdotier- ten Dioden bildet sich eine sehr schmale Sperrschicht aus, so dass schon durch Anlegen kleiner Sperrspannungen hohe elektrische Feldstärken über dem PN-Übergang liegen. Wenn die Feldstärke einen Wert in der Größenordnung von 105 V/cm überschreitet, können Valenzelektronen im Bereich des fast ladungsträgerfreien PN-Übergangs aus ihren Bindungen gerissen werden. Im Bändermodell stellt sich dieser Effekt als eine Durchtunnelung des verbotenen Bandes dar. Bei kleinen Spannungen unterhalb der Durchbruchspannung, welche auch Zenerspannung genannt wird, fließt daher nur der im Allgemeinen vernachlässigbar kleine Sperrstrom. Bei Erreichen der Zenerspannung steigt der Strom aufgrund der Ladungsträgeremission stark an. Hierdurch wird ein weiterer Spannungsanstieg verhindert. Bei Durchbruchspannungen unterhalb von 4,5 V spricht man von einem reinen Zenerdurchbruch. Bei höheren Durchbruchspannungen konkurriert ein anderer Durchbrucheffekt, nämlich der sogenannte Avalanche- oder Lawinendurchbruch. Dieser überwiegt bei Spannungen oberhalb von 7 V und resultiert im Wesentlichen aus lawinenartigen Stoßionisationen im Halbleiter. Eine Zenerdiode ist aufgrund des definierten und reversiblen Durchbruchs als Spannungsbegrenzer geeig- net . Schaltet man zwei Zenerdioden antiseriell zusammen - das heißt in Reihe, jedoch mit entgegengesetzter Polarität, so erhält man ein symmetrisches Durchbruchverhalten.
Eine derartige Schaltung ist in Figur 6 dargestellt. Es sind eine erste Zenerdiode 110 und eine zweite Zenerdiode 112 dargestellt, welche antiseriell geschaltet sind. Solche Anordnungen werden zur Spannungsbegrenzung eingesetzt, wenn beide Polaritäten der Spannung einer an den Kontakten 114, 116 angelegten Spannung begrenzt werden sollen. Figur 7 zeigt die entsprechende Strom-Spannungs-Kennlinie der in Figur β dargestellten Schaltung. In dem Diagramm aus Figur 7 ist der durch die Zenerdioden 110, 112 fließende Strom gegen die an den Kontakten 114, 116 angelegte Spannung aufgetragen. Die Durchbruchspannung der Anordnung beträgt, sofern Bahnwiderstände und das Ansteigen der Durchbruchspannung infolge von Eigenerwärmung vernachlässigt werden, UZ1 + UF. Dabei bezeichnet UZ1 die Durchbruchspannung einer der Zenerdioden, welche im vor- liegenden Fall als identisch angenommen werden, und ÜF den Spannungsabfall einer Diode in Durchlassrichtung. •Will man eine derartige Spannungsbegrenzungsschaltung jedoch für größere Grenzspannungen auslegen, so kommt es zu dem in Figur 7 angedeuteten positiven Temperaturgang der Durchbruchspannung. In Figur 7 ist als durchgezogene Linie eine Kennlinie bei Raumtemperatur (RT) und mit unterbrochener Linie eine Kennlinie bei stark erhöhter Temperatur (HT) gezeigt. Der zu erkennende positive Temperaturgang resultiert hauptsächlich daraus, dass bei Dioden, welche für höhere Durchbruchspannungen ausgelegt sind, der Lawinendurchbruch dominiert.
Die in Figur 7 dargestellte Temperaturabhängigkeit der Kennlinie ist unerwünscht. Ferner hat die Spannungsbe- grenzungsschaltung gemäß Figur 6 den Nachteil, dass zwei getrennte Bauelemente zur Realisierung benötigt werden, was zusätzlichen Schaltungsaufwand mit sich bringt. Vorteile der Erfindung
Die Erfindung baut auf der^ gattungsgemäßen Anordnung gemäß Anspruch 1 dadurch auf, dass eine Mehrzahl von Über- gangen zwischen P-dotierten Halbleiterschichten und N- dotierten Halbleiterschichten vorliegt und dass die charakteristischen Spannungen additiv in die Durchbruchspannung der gesamten Anordnung eingehen. Es ist also nicht mehr erforderlich, zwei getrennte Bauelemente zu verwen- den, um eine Spannungsbegrenzung für beide Polaritäten der Spannung zu bewirken. Eine einzige Anordnung mit mehreren Übergängen zwischen P-dotierten Halbleiterschichten und N-dotierten Halbleiterschichten kann vielmehr eine Spannungsbegrenzung beider Polaritäten zur Verfügung stellen. Da darüber hinaus die charakteristischen Spannungen der Übergänge, bei denen die Übergänge einen Ze- nerdurchbruch zeigen, additiv in die Durchbruchspannung der gesamten Anordnung eingehen, ist es möglich, die einzelnen Durchbruchspannungen gering zu wählen und dennoch durch die Addition der einzelnen Durchbruchspannungen die Begrenzung auf eine vergleichsweise hohe Spannung zu bewirken. Da bei den kleinen charakteristischen Spannungen der einzelnen Übergänge, welche beispielsweise bei 4,2 V liegen können, der Zenereffekt stark dominiert, das heißt der Lawinendurchbruch noch keine beziehungsweise eine nur stark untergeordnete Rolle spielt, kann trotz der bereitgestellten hohen Grenzspannung ein praktisch temperaturunabhängiger Kennlinienverlauf zur Verfügung gestellt werden.
Vorzugsweise sind die Halbleiterschichten hochdotiert. Eine hohe Dotierung führt zu einer geringen Durchbruch- Spannung und somit zu der erwünschten Temperaturunabhängigkeit der Vorrichtung.
Es kann vorteilhaft sein, wenn die Halbleiterschichten eine konstante Dotierung aufweisen. Dies bietet sich im Sinne einer einfachen Herstellung an. Ferner lässt sich die Durchbruchspannung aufgrund der identischen Eigenschaften der Übergänge zwischen den Schichten bei konstanter Dotierung in einfacher Weise berechnen.
Es kann ebenfalls bevorzugt sein, wenn die P-dotierten Halbleiterschichten und die N-dotierten Halbleiterschichten mit derselben Konzentration dotiert sind. Man erhält somit eine gleichmäßige Ausbildung der Verarmungszone so- wohl in die N-dotierten Halbleiterschichten als auch in die P-dotierten Halbleiterschichten. Dies erlaubt eine gleichmäßige Gestaltung der Schichtenfolge.
Es kann bevorzugt sein, dass die P-dotierten Halbleiter- schichten mindestens zwei Gruppen bilden, die mit unterschiedlichen Konzentrationen dotiert sind. Auf diese Weise ist es möglich, eine bezüglich der Spannungspolarität unsymmetrische Kennlinie zu erhalten, anders als im Falle einheitlicher Dotierung aller P-Halbleiterschichten be- ziehungsweise aller N-Halbleiterschichten, wo eine symmetrische Kennlinie vorliegt. Somit könne verschiedene Spannungsbegrenzungen je nach Polarität der Spannung bereitgestellt werden.
Aus demselben Grunde kann es vorteilhaft sein, wenn die N-dotierten Halbleiterschichten mindestens zwei Gruppen bilden, die mit unterschiedlichen Konzentrationen dotiert sind.
Es ist möglich, dass die Halbleiterschichten auf einem N- dotierten Substrat angeordnet sind.
Ebenso ist es möglich, dass die Halbleiterschichten auf einem P-dotierten Substrat angeordnet sind. Man ist folglich nicht auf eine bestimmte Dotierung des Substrats an- gewiesen, wodurch die Anordnung im Hinblick auf die Herstellung und die Anwendung flexibel ist.
Es kann nützlich sein, dass die Art der Dotierung der von dem Substrat entferntesten Halbleiterschicht der Art der Dotierung des Substrates entspricht.
Andererseits ist es aber auch möglich, dass die Art der Dotierung der von dem Substrat entferntesten Halbleiterschicht anders ist als die Art der Dotierung des Substra- tes. Auch hier ist man also im Hinblick auf die Herstellung und die Anwendungsbereiche der Anordnung flexibel und nicht auf eine bestimmte Dotierungsart der äußersten Halbleiterschichten beschränkt.
Es kann vorteilhaft sein, wenn die Halbleiterschichten eine Dicke von etwa 4 μm aufweisen. Eine solche Dicke ist bei den praktikablen Durchbruchspannungen der einzelnen Übergänge und den damit im Zusammenhang stehenden Dicken der Verarmungszonen passend, das heißt hinreichend hoch. Man vermeidet durch die entsprechende Dicke, dass die durch die in Durchflussrichtung gepolten Übergänge injizierten Minoritätsladungsträger eine Raumladungszone ei- nes benachbarten Übergangs erreichen, der sich in Sperr- polung befindet. Dies ist unbedingt erforderlich, denn andernfalls würde die gesamte Anordnung "gezündet" (Thyristoreffekt) .
Es kann nützlich sein, wenn das Substrat eine Dicke von etwa 500 μm aufweist. Unter anderem wird durch eine solche Substratdicke eine hinreichende mechanische Stabilität gewährleistet.
Vorzugsweise liegt die Konzentration der Dotierung im Bereich von 2 x 1019 Atome/cm3. Bei einer derartig hohen Dotierungskonzentration erhält man einen Zenereffekt in jedem Übergang bei der erwünschten niedrigen Zenerspannung und somit mit entsprechend geringer Temperaturabhängigkeit.
In einer speziellen Ausführungsform sind etwa 10 Übergänge zwischen P-dotierten Halbleiterschichten und N- dotierten Halbleiterschichten vorgesehen. Bei Zenerspan- nungen im Bereich von 4,2 V und Durchlassspannungen im Bereich von 0,7 V erhält man somit eine beispielhafte gesamte Durchbruchspannung von 50 V ohne signifikante Temperaturabhängigkeit. Würde man eine solche Spannungsbe- grenzung mit einer herkömmlichen Konstruktion des Standes der Technik, das heißt mit einzelnen Zenerdioden realisieren wollen, so hätte man aufgrund der starken Dominanz des Lawineneffektes eine beachtliche und mitunter nicht tolerable Temperaturabhängigkeit .
Bevorzugt weist die Anordnung auf ihrer Oberseite und ihrer Unterseite jeweils Metallkontakte auf, welche sich über ihre gesamte Fläche erstrecken. Damit ist die Anordnung für eine Weiterverarbeitung vorbereitet, wie sie gewöhnlich bei Halbleiterbauteilen erfolgt.
Vorzugsweise sind die Halbleiterschichten Siliziumschichten. Mit Silizium lassen sich die hohen Dotierungen und der gewünschte Schichtaufbau in besonders günstiger Weise verwirklichen.
Die Erfindung besteht gemäß Anspruch 17 ferner in einem Verfahren zum Herstellen einer Anordnung mit P-dotierten und N-dotierten Halbleiterschichten, welche zwischen den P-dotierten Halbleiterschichten und den N-dotierten Halbleiterschichten Übergänge aufweist, wobei die Übergänge beim Anlegen einer für einen Übergang charakteristischen Spannung einen Zenerdurchbruch zeigen, eine Mehrzahl von Übergängen zwischen P-dotierten Halbleiterschichten und N-dotierten Halbleiterschichten vorliegt und die charakteristischen Spannungen additiv in die Durchbruchspannung der gesamten Anordnung eingehen, wobei das Verfahren das Aufbringen der Halbleiterschichten durch Epitaxie aufweist. Epitaxie ist ein besonders geeignetes Verfahren, um Schichtanordnungen, welche die vorliegende Erfindung ausmachen, aufzubauen.
Vorzugsweise findet die Epitaxie bei etwa 1180°C statt. Diese Temperatur hat sich als besonders günstig für eine fehlerfreie Schichtbildung erwiesen.
Ebenso ist es nützlich, wenn die Epitaxie mit einer Wachstumsrate von etwa 4 μm/min erfolgt. Hierdurch wird ein Schichtaufbau in hoher Qualität sichergestellt, wobei das Herstellungsverfahren eine ausreichende Geschwindigkeit aufweist.
Vorzugsweise werden auf die Oberseite und die Unterseite der Anordnung Metallkontakte aufgesputtert . Durch diese Metallkontakte, welche bevorzugt die gesamte Oberseite und die gesamte Unterseite der Anordnung bedecken, ist die Anordnung für eine Weiterverarbeitung vorbereitet. Das Verfahren des Sputterns hat sich für das Aufbringen von dünnen Metallschichten als besonders zuverlässig erwiesen.
Bevorzugt wird die Anordnung nach dem Aufsputtern der Metallkontakte in einzelne Chips zerteilt. Zum Beispiel könnte ein anfangs verwendetes Siliziumsubstrat einen Durchmesser von 125 mm aufweisen. Die aus dem Verfahren resultierenden Chips, welche beispielsweise unter Verwendung einer Kreissäge hergestellt werden, können dann zum Beispiel eine Fläche von 20 mm2 aufweisen.
Besonders bevorzugt ist es, dass die Ränder der Chips entfernt werden. Werden die Chips beispielsweise durch einen Sägevorgang erzeugt, so entstehen am Chiprand Kristallstörungen, die sich auf die elektrischen Eigenschaf- ten des Bauteils negativ auswirken. Dieser gestörte Halbleiterbereich am Chiprand wird dann zum Beispiel bis in eine Tiefe von ca. 50 μm entfernt. Dies kann beispielsweise durch Ätzen in KOH erreicht werden. Das Ätzen erfolgt häufig erst dann, wenn der Chip mit Vorder- und Rückseite in ein Kupfergehäuse gelötet worden ist . Die weitere Verpackung erfolgt dann in einer in der Diodentechnik üblichen Art und Weise. Neben dem Aufbau der Schichtanordnung durch Epitaxie ist es auch möglich, dünne Siliziumscheiben mittels Waferbon- den zusammenzufügen. Somit ist man im Hinblick auf die Herstellung variabel.
Der Erfindung liegt die überraschende Erkenntnis zugrunde, dass es mit einer entsprechenden Schichtanordnung aus P-dotierten und N-dotierten Halbleiterschichten möglich ist, eine bipolare Spannungsbegrenzung mit vernachlässigbarer Temperaturabhängigkeit zur Verfügung zu stellen. Die Durchbruchspannung einzelner PN-Übergänge kann durch geeignete Dotierung so gewählt werden, dass ein praktisch reiner Zenerdurchbruch erfolgt. Indem die Schichtanord- nung so gestaltet wird, dass die Durchbruchspannungen der einzelnen PN-Übergänge additiv in die Durchbruchspannung der Gesamtanordnung eingehen, lässt sich eine Spannungsbegrenzung auch für hohe Spannungen mit geringer Temperaturabhängigkeit erzeugen.
Zeichnungen
Die Erfindung wird nachfolgend mit Bezug auf die beglei- tenden Zeichnungen anhand von Ausführungsformen beispielhaft erläutert.
Figur 1 zeigt schematisch einen Querschnitt einer erfindungsgemäßen Anordnung;
Figur 2 zeigt eine Kennlinie einer Anordnung gemäß Figur 1; Figur 3 zeigt ein Dotierprofil einer Anordnung gemäß Figur 1;
Figur 4 zeigt schematisch einen Querschnitt einer weiteren Ausführungsform einer erfindungsgemäßen Anordnung;
Figur 5 zeigt eine Kennlinie einer Anordnung gemäß Figur 4;
Figur 6 zeigt eine Schaltung des Standes der Technik;
Figur 7 zeigt eine Kennlinie der Anordnung gemäß Figur 6.
Beschreibung der Ausführungsbeispiele
Figur 1 zeigt schematisch einen Querschnitt einer erfindungsgemäßen Anordnung. Auf einem N-dotierten Silizium- substrat 10 ist eine Mehrzahl von P-dotierten Halbleiterschichten 12 und N-dotierten Halbleiterschichten 14 angeordnet. Zwischen den P-dotierten Halbleiterschichten 12 und den N-dotierten Halbleiterschichten 14 liegen eine Mehrzahl von Halbleiterübergängen vor. Die P-dotierten Halbleiterschichten 12 haben eine Dicke TP, während die N-dotierten Halbleiterschichten eine Dicke TN aufweisen. Im vorliegenden Fall sind ' die Dicken TP und TN etwa gleich und betragen ca. 4 μ . Das Substrat hat eine Dicke TS von im vorliegenden Beispiel ca. 525 μm. Da insgesamt 10 P-dotierte Halbleiterschichten und 10 N-dotierte Halbleiterschichten 14 auf dem Substrat 10 angeordnet sind, ergibt sich aus diesen Angaben die Gesamtdicke der Anord- nung T zu 605 μm. Im vorliegenden Beispiel ist Silizium als Halbleiter gewählt. Auf dem N-dotierten Substrat 10 und der obersten Halbleiterschicht, welche im vorliegenden Fall eine N-dotierte Halbleiterschicht 14 ist, befin- den sich Metallkontakte 16, 18, die durch einen Sputter- vorgang aufgebracht wurden. Die Halbleiterschichten 12, 14 weisen eine konstante Dotierung von jeweils ca. 2 x 1019 Atome/cm3 auf. Die Schichten 12, 14 wurden durch E- pitaxde auf die jeweils darunter liegende Schicht aufge- bracht. In einer bevorzugten Ausführungsform findet die Epitaxie so statt, dass eine Temperatur von 1180°C und eine Wachstumsrate von 4 μm/min gewählt wird. Im vorliegenden Beispiel gemäß Figur 1 ist die Schichtanordnung so gewählt, dass die oberste Schicht und die unterste Schicht (Substrat) denselben Dotiertyp aufweisen, im vorliegenden Fall eine N-Dotierung. Weiterhin ist es möglich, dass die beiden äußeren 'Halbleiterschichten eine P-Dotierung aufweisen. Ferner können die äußeren Schichten von unterschiedlichem Dotiertyp sein, sowohl bei einem N-Substrat als auch bei einem P-Substrat.
Figur 2 zeigt vereinfacht einen Kennlinienverlauf der Anordnung aus Figur 1. Legt man an die Metallelektrode 18 eine im Vergleich zur Elektrode 16 positive Spannung U an, so fließt bis zum Erreichen der Sperrspannung UZ außer einem relativ kleinen Sperrstrom kein Strom. Wird versucht, die Spannung U noch weiter zu steigern, so steigt der Strom durch die Anordnung aufgrund der Zener- durchbrüche bei den einzelnen Übergängen zwischen den Halbleiterschichten stark an. Da die Anordnung symmetrisch aufgebaut ist, tritt bei Vertauschen der Polarität der angelegten Spannung U dasselbe elektrische Verhalten mit umgekehrten Vorzeichen auf. Bei n P-dotierten Epitaxieschichten und n N-dotierten Epitaxieschichten gilt für die Durchbruchspannung UZ:,
UZ = n x (UZ1 + UF) .
Dabei ist UZ1 die Durchbruchspannung eines einzelnen Ü- bergangs, und UF ist die Flussspannung einer einzelnen PN-Diode. Die durchgezogene Linie in Figur 2 zeigt das Strom-Spannungs-Verhalten der Anordnung bei Raumtemperatur (RT) . Die unterbrochene Linie zeigt das Verhalten bei stark erhöhter Temperatur (HT) . Es ist zu erkennen, dass bis zu sehr hohen Strömen praktisch keine Beeinflussung der Kennlinie aufgrund der Temperatur erfolgt. Erst bei sehr hohen Stromdichten, etwa im Bereich oberhalb von 200 A/cm2, liegt wieder ein nicht vernachlässigbarer positiver Temperaturkoeffizient vor.
In Figur 3 ist das Dotierprofil der Anordnung aus Figur 1 dargestellt, wobei die Anzahldichte der Dotieratome N gegen den Ort x aufgetragen ist. Die durchgezogenen Linien kennzeichnen N-dotiertes Silizium. Die gepunkteten Linien kennzeichnen P-dotiertes Silizium. Die linke Seite des Diagramms in Figur 3 entspricht der N-dotierten Silizium- Schicht aus Figur 1, welche an die Metallelektrode 18 angrenzt, während die rechte Seite des Diagramms in Figur 3 dem Substrat 10 aus Figur 1 entspricht, welches an die Metallelektrode 16 aus Figur 1 angrenzt. Es ist zu erkennen, dass eine konstante Dotierungskonzentration von 2 x 1019 Atome/cm3 vorliegt. Figur 4 zeigt schematisch einen Querschnitt einer weiteren Ausführungsform einer erfindungsgemäßen Anordnung, welche ebenfalls eine Spannungsbegrenzung bei beliebiger Spannungspolarität zur Folge hat. Es wurde erwähnt, dass die Anordnung gemäß Figur 1 einen symmetrischen Kennlinienverlauf im Hinblick auf die Polarität der angelegten Spannung hat. Durch die in Figur 4 dargestellte Anordnung erreicht man hingegen einen unsymmetrischen Kennlinienverlauf. Das Besondere an dieser Anordnung besteht darin, dass zweierlei Arten von P-dotierten Halbleiterschichten vorliegen. Eine erste P-dotierte Halbleiterschicht 20 weist eine geringere Dotierungskonzentration als eine zweite P^-dotierte Halbleiterschicht 22 auf. Die Dotierungskonzentration der N-Halbleiterschichten ist einheit- lieh. Hierdurch erhält man Dioden mit unterschiedlichen
Durchbruchspannungen, entsprechend den Übergängen N(P+P) beziehungsweise (P+P)N. Wenn die Dioden in Sperrichtung belastet werden, so ist die Durchbruchspannung UZl der
(P+P) N—Diode größer als die Durchbruchspannung UZ2 der N (P+P) -Diode. Bei n Übergängen erhält man bei positiver Spannung an dem Metallkontakt 18 bezüglich des Metallkontaktes 16 eine Durchbruchspannung von
UZ = n x (UZ2 + UF) .
Bei umgekehrter Polarität der Spannung ergibt sich die Durchbruchspannung zu
UZ = -n x (UZl + UF) .
Auch die Anordnung gemäß Figur 4 ist im Hinblick auf die äußersten Halbleiterschichten und im Hinblick auf die Do- tiertypen prinzipiell variabel. So kann anstelle eines N- Substrats auch ein P-Substrat verwendet werden. Entsprechend würden bei einem P-Substrat höher dotierte N+- Schichten und weniger hochdotierte N-Schichten verwendet. Die äußersten Schichten der Halbleiteranordnung können im Hinblick auf den Dotiertyp wiederum übereinstimmen oder verschieden sein.
Figur 5 zeigt eine Kennlinie einer Anordnung gemäß Figur 4. Bei geeigneter Dimensionierung, sowohl im Hinblick auf die Geometrie als auch im Hinblick auf die Konzentrationen, erhält man wieder praktisch temperaturunabhängige Kennlinienverläufe, was in Figur 5 dargestellt ist. Figur 5 entspricht in ihrem prinzipiellen Aufbau Figur 2, wobei hier allerdings der unsymmetrische Kennlinienverlauf entscheidend ist.
Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrati- ven Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.

Claims

Ansprüche
1. Anordnung mit P-dotierten Halbleiterschichten (12, 20, 22) und N-dotierten Halbleiterschichten (14, 10), welche zwischen den P-dotierten Halbleiterschichten (12, 20, 22) und den N-dotierten Halbleiterschichten (14, 10) Übergänge aufweist, wobei die Übergänge beim Anlegen einer für einen Übergang charakteristischen Spannung einen Zenerdurchbruch zeigen, dadurch gekennzeichnet, dass eine Mehrzahl von Übergängen zwischen P-dotierten Halbleiter- schichten (12, 20, 22) und N-dotierten Halbleiterschichten (14, 10) vorliegt und dass die charakteristischen Spannungen additiv in die Durchbruchspannung der gesamten Anordnung eingehen.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterschichten (10, 12, 14, 20, 22) hochdotiert sind.
3. Anordnung nach Anspruch 1 oder 2 , dadurch gekenn- zeichnet, dass die Halbleiterschichten (10, 12, 1 , 20) eine konstante Dotierung aufweisen.
4. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die P-dotierten Halbleiter- schichten (12) und die N-dotierten Halbleiterschichten (14) mit derselben Konzentration dotiert sind.
5. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die P-dotierten Halbleiterschichten (20, 22) mindestens zwei Gruppen bilden, die mit unterschiedlichen Konzentrationen dotiert sind.
6. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die N-dotierten Halbleiterschichten mindestens zwei Gruppen bilden, die mit unterschiedlichen Konzentrationen dotiert sind.
7. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschichten (12, 14, 20, 22) auf einem N-dotierten Substrat (10) angeordnet sind.
8. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschichten auf einem P-dotierten Substrat angeordnet sind.
9. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Art der Dotierung der von dem Substrat (10) entferntesten Halbleiterschicht der Art der Dotierung des Substrates (10) entspricht.
10. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Art der Dotierung der von dem Substrat entferntesten Halbleiterschicht anders ist als die Art der Dotierung des Substrates.
11. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschichten (12, 14, 20, 22) eine Dicke von etwa 4 μm aufweisen.
12. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (10) eine Dicke von etwa 500 μm aufweist.
13. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Konzentration der Dotierung im Bereich von 2 x 1019 Atome/cm3 liegt.
14. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass etwa 10 Übergänge zwischen P-dotierten Halbleiterschichten (12) und N-dotierten Halbleiterschichten (14) vorgesehen sind.
15. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie auf ihrer Oberseite und auf ihrer Unterseite jeweils Metallkontakte (16, 18) aufweist, welche sich über ihre gesamte Fläche erstrecken.
16. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschichten (10, 12, 20, 22) Siliziumschichten sind.
17. Verfahren zum Herstellen einer Anordnung mit P- dotierten Halbleiterschichten (12, 20, 22) und N- dotierten Halbleiterschichten (14, 10), welche zwischen den P-dotierten Halbleiterschichten (12, 20, 22) und den N-dotierten Halbleiterschichten (14, 10) Übergänge aufweist, wobei die Übergänge beim Anlegen einer für einen Übergang charakteristischen Spannung einen Zener- durchbruch zeigen, eine Mehrzahl von Übergängen zwischen P-dotierten Halbleiterschichten (12, 20, 22) und N- dotierten Halbleiterschichten (14, 10) vorliegt und die charakteristischen Spannungen additiv in die Durchbruchspannung der gesamten Anordnung eingehen, wobei das Verfahren das Aufbringen der Halbleiterschichten (12, 14, 20, 22) durch Epitaxie aufweist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die Epitaxie bei etwa 1180 °C stattfindet.
19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Epitaxie mit einer Wachstumsrate von etwa 4 μm/min erfolgt.
20. Verfahren nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass auf die Oberseite und die Unterseite der Anordnung Metallkontakte (16, 18) aufgesputtert werden.
21. Verfahren nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass die Anordnung nach dem Aufsputtern der Metallkontakte (16, 18) in einzelne Chips zerteilt wird.
22. Verfahren nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, dass die Ränder der Chips entfernt werden.
23. Verfahren nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass dünne Siliziumscheiben durch afer- bonden zusammengefügt werden.
PCT/DE2001/002309 2000-07-05 2001-06-22 Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung WO2002003473A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002507454A JP2004503092A (ja) 2000-07-05 2001-06-22 Ｐ型ドープされた半導体層とｎ型ドープされた半導体層とを備えたデバイス、およびこのデバイスの製造方法
AU78366/01A AU781754B2 (en) 2000-07-05 2001-06-22 Arrangement with P-doped and N-doped semiconductor layers and method for producing the same
EP01956284A EP1203409A1 (de) 2000-07-05 2001-06-22 Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung
US10/070,521 US7170104B2 (en) 2000-07-05 2001-06-22 Arrangement with p-doped and n-doped semiconductor layers and method for producing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10032543.2 2000-07-05
DE10032543A DE10032543A1 (de) 2000-07-05 2000-07-05 Anordnung mit P-dotierten und N-dotierten Halbleiterschichten sowie Verfahren zu deren Herstellung

Publications (1)

Publication Number Publication Date
WO2002003473A1 true WO2002003473A1 (de) 2002-01-10

Family

ID=7647788

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2001/002309 WO2002003473A1 (de) 2000-07-05 2001-06-22 Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung

Country Status (7)

Country Link
US (1) US7170104B2 (de)
EP (1) EP1203409A1 (de)
JP (1) JP2004503092A (de)
AU (1) AU781754B2 (de)
DE (1) DE10032543A1 (de)
TW (1) TW512538B (de)
WO (1) WO2002003473A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2953062B1 (fr) * 2009-11-24 2011-12-16 St Microelectronics Tours Sas Diode de protection bidirectionnelle basse tension

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3015762A (en) * 1959-03-23 1962-01-02 Shockley William Semiconductor devices
GB1176088A (en) 1951-01-28 1970-01-01 Itt Temperature Compensated Zener Diode.
US3953254A (en) * 1972-11-07 1976-04-27 Thomson-Csf Method of producing temperature compensated reference diodes utilizing selective epitaxial growth
US4040171A (en) * 1975-04-17 1977-08-09 General Electric Company Deep diode zeners
US4200877A (en) * 1976-12-23 1980-04-29 Hitachi, Ltd. Temperature-compensated voltage reference diode with intermediate polycrystalline layer
JPS5821374A (ja) * 1981-07-29 1983-02-08 Toshiba Corp 半導体装置
US4554568A (en) * 1981-06-30 1985-11-19 Commissariat A L'energie Atomique Temperature-compensated Zener diode
JPH03195054A (ja) 1989-12-25 1991-08-26 Fuji Electric Co Ltd 定電圧ダイオード半導体装置
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US597359A (en) * 1898-01-11 George e
US3263092A (en) * 1963-09-12 1966-07-26 Dickson Electronics Corp Low impedance voltage regulating circuit
US3416046A (en) * 1965-12-13 1968-12-10 Dickson Electronics Corp Encased zener diode assembly and method of producing same
US4040170A (en) * 1975-05-27 1977-08-09 Westinghouse Electric Corporation Integrated gate assisted turn-off, amplifying gate thyristor, and a method for making the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1176088A (en) 1951-01-28 1970-01-01 Itt Temperature Compensated Zener Diode.
US3015762A (en) * 1959-03-23 1962-01-02 Shockley William Semiconductor devices
US3953254A (en) * 1972-11-07 1976-04-27 Thomson-Csf Method of producing temperature compensated reference diodes utilizing selective epitaxial growth
US4040171A (en) * 1975-04-17 1977-08-09 General Electric Company Deep diode zeners
US4200877A (en) * 1976-12-23 1980-04-29 Hitachi, Ltd. Temperature-compensated voltage reference diode with intermediate polycrystalline layer
US4554568A (en) * 1981-06-30 1985-11-19 Commissariat A L'energie Atomique Temperature-compensated Zener diode
JPS5821374A (ja) * 1981-07-29 1983-02-08 Toshiba Corp 半導体装置
JPH03195054A (ja) 1989-12-25 1991-08-26 Fuji Electric Co Ltd 定電圧ダイオード半導体装置
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 007, no. 099 (E - 172) 27 April 1983 (1983-04-27) *
PATENT ABSTRACTS OF JAPAN vol. 015, no. 454 (E - 1135) 19 November 1991 (1991-11-19) *

Also Published As

Publication number Publication date
US20020179924A1 (en) 2002-12-05
JP2004503092A (ja) 2004-01-29
AU781754B2 (en) 2005-06-09
TW512538B (en) 2002-12-01
US7170104B2 (en) 2007-01-30
AU7836601A (en) 2002-01-14
DE10032543A1 (de) 2002-01-17
EP1203409A1 (de) 2002-05-08

Similar Documents

Publication Publication Date Title
DE4013643C2 (de) Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung
DE2055162A1 (de) Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung
EP0557318B1 (de) Verfahren zur herstellung von halbleiterelementen, insbesondere von dioden
DE1903870A1 (de) Verfahren zum Herstellen monolithischer Halbleiteranordnungen
DE3027599A1 (de) Transistor mit heissen ladungstraegern
DE10111200B4 (de) Integrierte Halbleiterschaltung
DE2364752A1 (de) Halbleitervorrichtung
EP1003218A1 (de) Halbleiteranordnungen mit einer Schottky-Diode und einer Diode mit einem hochdotierten Bereich und entsprechende Herstellungsverfahren
EP0350816A2 (de) Schnelle Leistungsdiode und Verfahren zu ihrer Herstellung
DE2236897B2 (de)
DE2247911C2 (de) Monolithisch integrierte Schaltungsanordnung
DE2535864A1 (de) Halbleiterbauelemente
DE2418560A1 (de) Halbleitervorrichtung
DE1194061B (de) Verfahren zum Herstellen eines Flaechen-Vierzonentransistors und Anwendung eines nach diesem Verfahren hergestellten Transistors
WO2002003473A1 (de) Anordnung mit p-dotierten und n-dotierten halbleiterschichten sowie verfahren zu deren herstellung
DE3408285A1 (de) Schutzanordnung fuer einen feldeffekttransistor
WO1999038205A1 (de) Verfahren zur herstellung von dioden
DE1090330B (de) Halbleiteranordnung mit einem Halbleiterkoerper mit zwei Zonen entgegengesetzten Leitfaehigkeitstyps und je einer Elektrode an den beiden Zonen
DE1207010B (de) Flaechentransistor mit einem Halbleiterkoerper mit vier Zonen abwechselnd entgegengesetzten Leitungstyps, Verfahren zum Herstellen und Schaltung solcher Flaechentransistoren
DE2101278A1 (de) Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2624339C2 (de) Schottky-Transistorlogik
AT395272B (de) Halbleitereinrichtung mit vertikalen und lateralen npn- und pnp-transistoren auf einem gemeinsamen substrat
DE1931201C3 (de) Verfahren zur Herstellung einer Zenerdiode
DE1168567B (de) Verfahren zum Herstellen eines Transistors, insbesondere fuer Schaltzwecke
DE2634155B2 (de) Halbleiter-Gleichrichter und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AU JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 2001956284

Country of ref document: EP

ENP Entry into the national phase

Ref country code: JP

Ref document number: 2002 507454

Kind code of ref document: A

Format of ref document f/p: F

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 78366/01

Country of ref document: AU

WWP Wipo information: published in national office

Ref document number: 2001956284

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10070521

Country of ref document: US

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWG Wipo information: grant in national office

Ref document number: 78366/01

Country of ref document: AU