TW512538B - Device having P-type doped and N-type doped semiconductor layers, and manufacturing method of the same - Google Patents
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Description
^12538 A7 ρ-____ —_B7__ 五、發明說明（/ ) 本發明關於一種具有摻雜成Ρ型的半導體層及摻雜成 Ν型的半導體層的裝置，該裝置在該摻雜成ρ型之半導體 層與摻雜成Ν型的半導體層之間有過渡區，其中該過渡區 在施加一股代表一過渡區的特性電壓時，呈現一種齊納(二 極體)式貫穿，在該摻雜成Ρ型的半導體層與摻雜成Ν型的 半導體層)之間有多數過渡區，且該特性電壓另外進入該整 個裝置的貫穿電壓。此外還關於一種用於製造此裝置的方 法。 [發明的背景] 1 習知技術係使用半導體構件以限制電壓。爲此，特別 是利用齊納二極體(Ζ-二極體），如果將齊納二極體沿阻斷 方向或逆向操作，則它們在較小的貫穿電壓時顯示出一種 突出的貫穿性質，一個二極體的貫穿電壓的大小主要依半 導體材料的摻雜濃度而定。在高量摻雜的二極體的場合， 形成很狹窄的阻斷層，因此只要施加小小的阻斷電壓，則 在該ΡΝ過冷已有很高的電場強度。如果此電場強度超過 100VCm的度量級，則在該幾乎沒有電荷載體的ΡΝ過渡區 的範圍中的價電子可被其鍵結斷離。在波帶模型 (Blndermodell)中，這種效應係呈現禁止的波帶被穿透的形 式。因此，在貫穿電壓（亦稱「齊納電」）以下的小電壓 時，一般只會流過小得可忽視的「阻斷電流」。當達到齊 納電壓時，由於發射電荷載體而使電流大大上升。如此可 阻止該電壓進一步上升，在4.5伏特以下的貫穿電壓時， 稱爲純粹齊納式貫穿。在較高的貫穿電壓時，完成另一種 3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
512538 A7 _ _B7 _ 五、發明說明（>) 貫穿效應，即所謂的崩潰(Avalanche)或羅文氏（Lowinen)的 貫穿在7V以上的電壓時，這種效應佔優勢且主要係由半 導體中的羅文氏衝擊離子化(StoSionisation)造成，齊納二極 體由於有一定且可逆的貫穿作用，故適合作電壓限制器。 如果將二個齊納的二極體反串聯(antiseriell)在一齊-換言之 即串聯，但是二者的極向相反…則得到一對稱的貫穿性質 〇 弟6圖顯不一種此類的電路’圖中顯不一個第一齊納 二極體（110)及一個第二齊納二極體（112)，二者係反串聯。 ， 如果一般施到接點（114)(116)的電壓的二個極性方向的電壓 要受限制，則這種裝置用於限制電壓。 第7圖顯示該第6圖中所示的電路的對應的電流-電壓 特性曲線。在第7圖之座標圖中，流過齊納二極體 (110)(112)的電流對施加在接點（114)(116)上的電壓作圖。只 要由於自身發熱造成軌道的電阻及貫穿電壓的上升情事可 忽略，則該裝置的貫穿電壓爲UZ1+UF。在此，UE1表示其 中一齊納二極體(這些齊納二極體在此情形中係視爲相同者 )之一的貫穿電壓，而UF表示沿導通方向一個二極體的電 壓降’但如果我們想要將這種電壓限制電路設計成供較大 界限電壓用，則可用第7圖中所示的貫穿電壓的正溫度途 徑。第7圖中的實線顯示在室溫(RT)時的特性線，而虛線 表示溫度大大提高(HT)時的特性線，所見到的正溫度途徑 主要是由於當二極體係設計成用於較高貫穿電壓時，羅文 氏貫穿作用佔優勢。 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
I In n ! ϋ n n 一：OJI n I n n n ·ϋ I •線丨 512538 A7 ________Β7____ 五、發明說明（今） 第7圖中所示的特性線與溫度的關係乃是不想要者， 如此，依第6圖的電壓限制電路的缺點爲··需要二個分別 的構件以作實施，這點又造成額外的電路成本。 [本發明的優點] 依申請專利範圍第1項那種裝置，本發明的特徵在於 :在摻雜成Ρ型的半導體層與摻雜成Ν型的半導體層之間 有多數過過渡區，且該特性電壓呈加成方式(additiv)進入整 個裝置的貫穿電壓中。因此不再需要二個分別的構件，以 對電壓的二個極向各作電壓限制。反而是在摻雜P型的半 , 導體層與摻雜成N型的半導體之間具有數個過渡區的單一 個裝置就可將二個極向作電壓限制。此外，由於過渡區的 特性電壓（其中該過渡區顯示一種齊納式貫穿性質)呈加成 方式進入整個裝置的貫穿電壓中，故可將個別的貫穿電壓 選設成很小，並藉加入個別的貫穿電壓將界限升到高的電 壓。由於在個別的過渡區的特性電壓很小時（舉例而言在 4.2伏特），齊納效果大大地佔優勢，換言之，羅文氏貫穿 作用並無作用或只扮演無足輕重的角色，儘管界限電壓提 高，特性線的走勢實際上仍不受溫度影響。 最好高半導體層爲高量摻雜者，高摻雜者是造成小的 貫穿電壓，且因此該裝置如願地不受溫度影響。 如果該半導體層有恆定的摻雜量，則甚有利。這點使 製造方面簡單。此外，該貫穿電壓由於在摻雜量爲恆定之 時，在層間的過渡區的性質相同，故可用簡單方式計算。 如果該摻雜成P型的半導體層與摻雜成N型的半導體 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------^---------^ 1^ 512538 A7 _____B7_ ______ 五、發明說明（^ ) 層以相同濃度摻雜，則同樣地很有利。如此貧化(VeramUIlg 英：impoverish)(晶格中電子或質子缺乏）的區域可均勻 地形成到摻雜成N型的半導體層及摻雜成P型的半導體層 中。如此可造成程序的均勻構造。 一種有利做法，係使該摻雜成P型的半導體層至少構 成二個組，各組用不同的濃度摻雜。依此方式，可以得到 一種在電壓極向方面不對稱的特性線，這和在所有摻雜成 P型或所有摻雜成N型的層都有單一種摻雜時的情形不同 ，在後者的場合係相對稱的特性線。因此可以各依電壓極 性而定準備各種不同的電壓界限値。 基於相同理由，另一種有利做法，係使該摻雜成N型 的半導體層至少構成二個組，各組用不同的濃度摻雜。 該半導體層可設在一個摻雜成N型的基質上。 同樣地，也可將該半導體層設在一摻雜成P型的基質 上。因此不必限定將基質作一定量的摻雜，如此，該裝置 就製造及應用上就很有彈性。 距基質最遠的半導體層的種類及摻雜量可以相當於該 基質的種類。 但另方面也可使該距基質最遠的半導體層的種類及摻 雜量與基質的種類與摻雜量不同，此處，就該裝置的製造 及應用領域方面而言，也可很有彈性而不限於最外面的半 導體層的特定的摻雜種類。 如果該半導體層的厚度約4//m，則甚有利，這種厚度 在實用的貫穿電壓時配合個別的過渡區以及與之有關的貧 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
512538 A7 __— —_B7_ 五、發明說明（f) 化區域的厚度，則甚有利，換言之即充分地高。利用相關 的厚度可避免以下情事：該經由過渡區(它們沿流通方向而 呈現極性)被「注射」了電荷的少數(Minoritat)電荷載體到 達一個相鄰之過渡區的空間電荷區域，該過渡區域係呈阻 斷的極性。這點是絕對一定需要，因爲否則的話，整個裝 置都將會「觸發」（閘流體效應）。 如果該基質厚度約500# m，則可以很有用。且利用這 種基質厚度可確保充分的機械穩定性。 該摻雜的濃度宜在2X1019原子/cm 3範圍。在這種高摻 雜濃度時，在所要的低齊納電壓在各過渡區可得到齊納效 果’因此受溫度的影響就對應地很小。 在一特定實施例中，在該摻雜成P型及摻雜成N型的 半導體間設有約十個過渡區，因此，舉例而言，當齊納電 壓在4.2V範圍而導通電壓在0.7V範圍時，可得到總貫穿 電壓50V，而沒有明顯的溫度相依性，如果想要利用背景 技術的傳統構造-亦即利用個別的齊納二極體―實施這種電 壓限制’則由於羅文效應大大佔優勢，因此溫度相依性相 當顯著且無法容忍。 該裝置的上側及下側宜各具有金屬接點，它們延伸過 裝置上下側的整個面積範圍。因此該裝置用於作進一步加 工’一如在半導體構件一般所做者。 該半導體層宜爲矽層。利用矽可用特別有利的方式作 高摻雜及作所要的層構造。 此外，依申請專利範圍第17項，本發明更關於一種製 _ 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) -1 1 n n I 一· i ί >ϋ tmmm _1 n in i 線丨# 512538 A7 ___B7___ 五、發明說明（L) 造具有摻雜式P型及N型的半導體層的裝置的方法，該裝 置在該摻雜成P型及摻雜成N型的半導體層之間有過渡區 ，其中，這些過渡區在施加一股代表一過渡區特性的電壓 時，顯示出一些一種齊納式貫穿，在該摻雜成P型與N型 的半導體層之間有多數過渡區，且該特性電壓呈加成方式 進入該整個裝置的貫穿電壓中，其中該方法利用外延法 (Epitaxie)施覆半導體層，該外延法係用於構成本發明的層 狀構造特別適合的方法。 該外延法宜在約1180°C發生。這種溫度顯示對於無瑕 , 庇的層的形成特別有利。 同樣地，如果這種外延層以約4#m/分鐘的生長速率 達成，也很有用。如此可確保高品質的層狀構造，其中該 製造程序有足夠的速度。 最好將金屬接點濺鍍(aufsputtern)到該裝置的上側與下 側。利用這些金屬接點(它們宜蓋住該裝置的整個上側與整 個下側)可使該裝置供作進一步加工，濺鍍方法顯示對於施 覆薄金屬方面特別令人滿意。 最好該裝置在金屬接點濺鍍上去後切分成個別的晶片 (Chip)。舉例而言，最初所用的矽基質的直徑爲125mm。 如此，由此方法造成的晶片(舉例而言，它們可利用一圓鋸 造成)舉例而言，其面積爲20mm2。 特別有利的做法，係將晶片的邊緣分開。舉例而言， 如果該晶片利用一種切鋸過程產生，則在晶片邊緣造成結 晶損害，這種情事對該構件的電性質有負面影響。舉例而 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -I I I 1 I I I ·1!111111 · 512538 A7 ___ _ B7___ 五、發明說明（y ) (請先閱讀背面之注意事項再填寫本頁) 言’這種在晶片邊緣受損的半導體區域，舉例而言，一直 分離到約50//m的深度中。這點舉例而言，可在KOH中 刻蝕而達成。如果該晶片隨前側及後側軟焊到一銅殼體中 ，則刻蝕作業往往先做。然後，進一步的封裝作業以二極 體技術的一般方式方法達成。 除了利用外延法的層狀裝置的構造方法外，也可利用 晶圓結合(Waferbonden)將薄的矽片組合在一起，如此，就 製造方面有很多變化。 本發明係根據一項出乎意料的知識爲礎，即：可利用 . 由摻雜成P型及N型的半導體層的相關的層裝置得到一種 雙極向的電壓限制，且其受溫度之影響（溫度相依性）可以 忽略。個別的PN過渡區的貫穿電壓可藉適當的摻雜而選 設成使得一種實用上純粹的齊納式貫穿作用可達成。由於 這種層狀裝置設計成使個別的PN過渡區的貫穿電壓呈加 成方式進入整個裝置的貫穿電壓中。故可以使所產生的電 壓限制作用即使對於高電壓也絕少受溫度影響。 [圖式的說明] 本發明在以下配合附圖利用實施例說明如下。圖式中 第1圖係以示意方式顯示一個本發明的裝置的橫截面 圖。 第2圖係顯示依第1圖之裝置的一特性線。 第3圖係依第1圖之裝置的摻雜量輪廓圖。 第4圖係以示意方式顯示一本發明裝置的另一實施例 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 512538 A7 五、發明説明) 的一橫截面圖。 第5圖係依第4圖之裝置的一特性線。 第6圖係背景技術的〜電路圖。 第7圖係依第6圖的裝置的一特性線。 [圖號說明] (10) 摻雜成N型的砂基質 (12) 摻雜成P型的半導體層 (14) 摻雜成N型的半導體層 (16) 金屬電極 (18) 金屬電極 (20) P型半導體餍 (22) P+型半導體層 (11〇) 第一齊納二極體 (112) 第二齊納二極體 (114)(116) 接點 [實施例的說明] 第1圖以示意方式顯示一個本發明的裝置的一橫截面 。在一個摻雜成N型的矽基質（10)上設有多數摻雜成P型 的半導體層（12)及摻雜成N型的半導體層（14)。在該摻雜 成P型的半導體層（12)與摻雜成N型的半導體層（Η)之間 有多數的半導體過渡區。摻雜成P型的半導體層（12)的厚 度TP，而摻雜成N型的半導體層的厚度TN。在此情形中 ，厚度TP與TN大約相等。且約爲4// m。在此實例中， 基質的厚度TS約525 /zm。由於全部的十個摻雜成P型的 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) *tro- * 111III- _線· 512538 A7 ___B7_____ 五、發明說明（1 ) 半導體層和十個摻雜成N型的半導體層（14)設在該基質 (10)上。故由這些數値，該裝置的總厚度T爲605 //m，在 此實中，選用矽作半導體。在該摻雜成N型的基質（1〇)和 最上面的半導體層[它在此情形中係爲摻雜成N型的半導體 層（14)]上有金屬接點（16)(18) ’它們係利用一濺鍍過程施覆 。半導體層（12)(14)具有各約2X1019原子/cm3的恆定摻雜 量。層（12)(14)係利用外延法（Epitaxie)施到位於其下方的 層上。在一較佳實施例中，該外延層發生的方式使得所選 設的溫度爲118〇°C，而生長速率爲4/zm/分鐘。在第1圖 . 的此實例中，層狀構造選設成使其最上的層與最下方的層( 基質)有相同的摻雜類型。在此情形中，係爲摻雜成N型。 此外，也可使該二個外側之半導體層摻雜成P型。此外， 該二外層的摻雜類型也可不同(不論是在摻雜成N型的基質 或摻雜成P型的基質的場合）。 第二圖以簡化方式顯示第1圖2該裝置的特性線走勢 圖。如果我們施一股電壓U[它比起電極（16)來更正電性]到 該金屬電極上，則一直到達到該阻擋電壓UZ爲止，除了 一股較小的阻擋電流外，並有任何電流流過。如果試著將 電壓U再繼續升高，則流過該裝置的電流由於在半導體層 之間的個別過渡區的齊納式貫穿而大大增加。由於該裝置 係呈對稱構造，因此當所施加的電壓U的極性弄混了時， 這種電性質的正負號會反過來。在η個摻雜式P型的外延 層(Epitaxieschicht)及η個摻雜成Ν型的外延層的場合，以 下的公式適用於貫穿電壓UZ : 11 度適用中國國家標準（CNS)A4規格（21G X 297公爱) ' (請先閲讀背面之注意事項再填寫本頁) 訂--------- 線丨# 512538 A7 ____B7____ 五、發明說明（/ 〇) UZ=nx(UZl+UF) (請先閱讀背面之注意事項再填寫本頁) 在此，UZ1爲一個個別的過渡區的貫穿電壓，而UF 爲一個個別的PN二極體的流通電壓。第2圖中的實線顯 示在室溫(RT)時該裝置的電流-電壓關係，虛線表示在溫度 大大提高(HT)時的關係，圖中可看出，一直到很高的電流 爲止，實際上都不會由於溫度而對特性線有影響。只有當 電流密度極高時(大約200A/cm3以上的範圍)才會再有不能 忽視的正溫度係數存在。 在第3圖中顯示第1圖的裝置的摻雜量輪廓圖，其中 , 摻雜原子數密度N對地點X作圖。實線代表摻雜成N型的 石夕。虛線代表摻雜成P型的砂。第3圖中的座標圖的左邊 對應於第1圖的摻雜成N型的矽層，它係鄰界到金屬電極 (18)，而第3圖中座標圖的右邊對應於第1圖的基質（10)， 該基質鄰界到第1圖的金屬電極（16)。圖中可看出，存在 —恆定的摻雜濃度2X 1019原子/cm2。 棒 第4圖以示意方式顯示一本發明裝置的另一實施例的 一橫截面。該實施例同樣地在任何電壓極向的場合有限制 電壓的效果。前面提到過，第1圖的裝置對於所施加電壓 的極向方面有一對稱的特性線走勢。反之，利用第4圖中 所示的裝置則得到不對稱的特性線走勢。此裝置特別之處 在於：存在二種摻雜成P型的半導體層。第一種摻雜成P 型的半導體層(20)的摻雜濃度小於第二種摻雜成P+型的半 導體層(22)。N-半導體層的摻雜濃度則爲一致。如此所得 之二極體具有不同貫穿電壓，分別對應於過渡區N(P+P)及 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) ~ 512538 A7 _____ Β7____ 五、發明說明（II) (Ρ+Ρ)Ν。如果該二極體沿阻斷方向受到負載，則該(Ρ+Ρ)Ν 二極體的貫穿電壓UZ1大於Ν(Ρ+Ρ)二極體的貫穿電壓 UZ2。在η個過渡區的場合，在金屬接點（18)相對於金屬接 點（18)呈正電壓時，則得到如下的貫穿電壓： UZ=nx(UZ2+UF) 在電壓的極向相反時，該貫穿電壓爲 UZ=-nx(UZl+UF) 又’第4圖的裝置，就最外的半導體層及摻雜類型方 面而言，原則上是可變化的。因此也可以不採用N-基質而 ， 用P-基質。對應地，在一種P基質可使用較高摻雜量的 N+-層以及較低摻雜量的N-層。半導體裝置的最外層就摻 雜類型方面也可相同或不同。 第5圖顯示第4圖裝置的一條特性線，當適當地作度 量設計時（不論就幾何性質方面以及就溫度方面）再度得到 實際上不受溫度影響的特性線走勢，這點示於第5圖中。 第5圖的原理構造相當於第2圖，而其中在此處該不對稱 之特性線走勢係決定性者。 上述依本發明之實施例的說明只用於說明的目的，但 不限制本發明的範圍於茲。在本發明的範疇中可作種種變 化與變更，而不脫離本發明及其等效技術的範圍。 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 0 ------1 訂-----II--
Claims (1)
- 51253¾ Α8 Β8 C8 D8 申請專利挑圍 1·一種具有摻雜成P型的半導體層(12)及摻雜成N型 的半導體層的裝置，該裝置在該摻雜成P型之半導體層 (12)與摻雜成N型的半導體層(14)(1〇)之間有過渡區，其中 該過渡區在施加一股代表一過渡區的特性電壓時，呈現一 種齊納(二極體)式貫穿，在該摻雜成P型的半導體層(12)與 摻雜成N型的半導體層(14)(10)之間有多數過渡區，且該特 性電壓另外進入該整個裝置的貫穿電壓。 2. 如申請專利範圍第1項之裝置，其中： 該半導體層(10)(12)(14)(20)(22)爲高量摻雜者。 3. 如申請專利範圍第1或2項之裝置，其中： 該半導體層（10)(12)(14)(20)有恆定的摻雜量。 4. 如申請專利範圍第1或2項之裝置，其中： 該摻雜成P型的半導體層（12)及摻雜成N型的半導體 層（14)以相同之濃度摻雜。 5. 如申請專利範圍第1或2項之裝置，其中： 該摻雜成P型的半導體層(20)(22)至少構成二個組，該 二組分別以不同濃度摻雜。 6. 如申請專利範圍第1或2項之裝置，其中： 該摻雜成N型的半導體層至少構成二個組’該二組分 別以不同濃度滲雜。 7. 如申請專利範圍第1或2項之裝置，其中： 該半導體層（12)(14)(20)(22)設在一摻雜成N型的基質 (10)上。 8. 如申請專利範圍第1或2項之裝置，其中： 本紙張尺度適用中國國家標準(CNS)Α4規格(210 X 297公釐） (請先閲讀背面之注意事項再塡寫本頁) 、1T" II 512538 A8 B8 C8 D8 六、申請專利範圍 該半導體層設在一摻雜成P型的基質上。 (請先閲讀背面之注意事項再塡寫本頁) 9.如申請專利範圍第1或2項之裝置，其中： 該距基質（10)最遠的半導體層的摻雜類型與基質（10)的 摻雜類型相同。 10·如申請專利範圍第1或2項之裝置，其中： 該距基質最遠的半導體層的摻雜類型與基質的摻雜類 型不同。 11·如申請專利範圍第1或2項之裝置，其中： 該半導體層（12)(14)(20)(22)的厚度約4/zm。 12. 如申請專利範圍第1或2項之裝置，其中： 該基質（10)厚度500/zm。 13. 如申請專利範圍第1或2項之裝置，其中： 該摻雜濃度在2 X1019原子/cm3範圍中。 14. 如申請專利範圍第1或2項之裝置，其中： 該摻雜成P型的半導體層（12)與摻雜成N型的半導體 層（14)之間有10個過渡區。 15. 如申請專利範圍第1或2項之裝置，其中： 該裝置的上側及下側上各有金屬接點（16)(18)，延伸過 其整個面積範圍。 16. 如申請專利範圍第1或2項之裝置，其中： 該半導體層（10)(12)(20)(22)爲矽層。 17· —種具有摻雜成P型的半導體層（12)(20)(22)及摻雜 成N型的半導體層（14)(10)的裝置的製造方法，該裝置在 該摻雜成P型的半導體層（12)(20)(22)與摻雜成N型的半導 ____2---- 國國家標準(CNS)A4規格(210 X 297公釐） 512538 蔻 C8 D8 六、申請專利範圍 體層（14)(10)的裝置的製造方法，該裝置在該摻雜成p型的 (請先閱讀背面之注意事項再塡寫本頁) 半導體層（12)(2〇)(22)與摻雜成N型的半導體層（14)(1〇)之 間有過渡區，其中該過渡區在施加一股代表一過渡區特性 的電壓時顯示一種齊納式貫穿，在該摻雜成p型的半導體 層（12)(2〇)(22)與摻雜式N型的半導體靥（14)(1〇)之間有多 數過渡區’且該特性電壓呈加成方式進到整個裝置的貫穿 電壓中’其中該方法包含利用外延法施覆該半導體層 (12)(14)(20)(22)。 18·如申請專利範圍第17項之方法，其中： 該外延法在1180°C發生。 I9·如申請專利範圍第Π或18項之方法，其中： 該外延法以4/zm/分的生長速度達成。 20·如申請專利範圍第17或18項之方法，其中： 在該裝置的上側及下側濺鍍上金屬接點。 21.如申請專利範圍第Π或1S項之方法，其中： 5亥裝置在金屬接點（16)(18)灑渡上去後，切分成個別的 晶片。 22·如申請專利範圍第Π或18項之方法，其中： 將該晶片的邊緣分開。 23.如申請專利範圍第Π或18項之方法，其中： 該薄矽板利用晶圓結合而組合成。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |