WO2001095637A1 - Image processing apparatus, and image processing method - Google Patents

Image processing apparatus, and image processing method Download PDF

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WO2001095637A1
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unit
image processing
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Takaharu Tanaka
Hideshi Nishida
Kosuke Yoshioka
Tokuzo Kiyohara
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Matsushita Electric Industrial Co., Ltd.
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    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
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Definitions

  • the present invention relates to an image processing apparatus for decoding an image encoded by a method such as a moving picture experts group (MPEG).
  • MPEG moving picture experts group
  • FIG. 4 is an explanatory diagram of processing in a conventional image processing apparatus.
  • FIG. 4 (a) is a diagram for explaining an image processing unit.
  • one screen contains 1920 X 1080 pixels
  • one screen contains 720 X 480 pixels.
  • This screen is processed in units of 16 x 16 pixels called macroblocks.
  • the macro block is further divided into six blocks including 8 ⁇ 8 pixel data, that is, four luminance blocks of Y0, Y1, Y2 and Y3, and two color difference blocks of Cb and Cr. Divided and processed.
  • FIG. 4 (b) is a diagram for explaining a bitstream of the variable-length coded image data.
  • Data for one macroblock is transmitted for each macroblock in the order of header, luminance blocks Y0 to Y3, and color difference blocks Cb and Cr.
  • FIG. 4 (c) is a diagram illustrating pipeline processing in a conventional image processing apparatus.
  • the decoding process in order to speed up the process, it is common to perform a pipeline process with a process of a block of 8 ⁇ 8 pixels as one unit. That is, for example, as shown in Fig. 4 (c), variable-length decoding, inverse quantization, and inverse scan are performed.
  • Unit A which performs inverse discrete cosine transform
  • unit C which performs motion compensation
  • unit A When performing such pipeline processing, it is desirable that the processing of each unit be completed in an average number of clock cycles. However, in unit A, it is necessary to perform inverse quantization and inverse scan processing on all 64 data in one block, and store the processed data, so that processing of one block is required. More clock cycles than other units.
  • FIG. 5 is a block diagram of a conventional image processing apparatus.
  • the image processing apparatus shown in FIG. 5 includes a variable-length decoding unit 81, an inverse quantization / inverse scan processing unit 82, and a data storage unit 83 as a unit A, and a data reading unit 84 and an inverse A discrete cosine transform unit 85 is provided as unit B, and a motion compensation unit 86 is provided as unit C.
  • variable-length decoding unit 81 converts the input bit stream to variable-length decoding, converts one block of data into a sequence of 64 numbers, and sequentially performs inverse quantization and inverse scanning. Output to the processing unit 82.
  • Inverse quantization 'Inverse scan processing unit 82 performs inverse quantization and inverse scan processing on all 64 numbers per block output from variable length decoding unit 81, and obtains all Is stored in the data storage unit 83.
  • the data reading unit 84 reads out the DCT coefficient from the data storage unit 83 and outputs it to the inverse discrete cosine transform unit 85.
  • Inverse discrete cosine transform section 85 performs inverse discrete cosine transform on the DCT coefficient, and outputs the restored image data to motion compensation section 86.
  • the motion compensation unit 86 performs a motion compensation process using the restored image data.
  • Discrete Cosine Transform (DCT) coefficients obtained by performing variable-length decoding on image data such as MPEG streams have a high percentage of values that are zero except for special images .
  • inverse quantization and inverse scan processing are performed on all the coefficients obtained in the variable length decoding processing, and the processed data is stored. This has been a bottleneck in speeding up the decryption process. Also such decryption When processing is performed by hardware, it is desirable to realize the processing with as small a circuit area as possible. Disclosure of the invention
  • the present invention solves such a problem of the prior art.
  • the inverse quantization is performed only on the non-zero coefficients subjected to the variable-length decoding.
  • the purpose of the present invention is to increase the speed of the decoding process without significantly increasing the circuit area by performing the inverse scan process.
  • the image processing device of the present invention is an image processing device that decodes variable-length coded image data, wherein the image data is variable-length decoded, and the number of consecutive zero coefficients is A variable length decoding unit that outputs a set of zero coefficients; an inverse quantization processing unit that performs an inverse quantization process on the non-zero coefficient to obtain and output inverse quantized data; A data storage unit that stores the inversely quantized data at a specified address, and obtains an address to store the inversely quantized data based on the number of consecutive zero coefficients, and stores the address in the data storage.
  • a write setting unit that sets a write flag in its own address corresponding to the address specified by the address setting unit; and reads data from the data storage unit.
  • the data of the address specified by the address setting unit is output as it is, while the data of the address other than the address specified by the address setting unit is a predetermined value. And a data reading unit for outputting the data.
  • inverse quantization and inverse scan processing are performed only for non-zero coefficients, and the processing results are stored, so that decoding of variable-length codes can be accelerated. Further, since the write flag is stored in correspondence with the address where the inversely quantized data is stored, the required storage capacity is small and the circuit area can be reduced.
  • the write information storage unit resets stored data at a predetermined timing. This Then, after resetting, the write information storage unit can perform processing on data in other areas of the image.
  • the write information storage unit resets stored data when one block of data is read from the data storage unit by the data read unit. It is preferred that According to this, processing can be performed for each block, and the data storage unit and the write information storage unit only need to have a storage capacity corresponding to the number of data for one block.
  • the write information storage unit has a 1-bit storage area for each address. According to this, the storage capacity of the write information storage unit can be reduced, so that the circuit area can be reduced.
  • the image processing method of the present invention is an image processing method for decoding variable-length encoded image data, wherein the image data is variable-length decoded, and the number of continuous zero coefficients and the non-zero coefficient
  • a variable-length decoding step of obtaining a set of the non-zero coefficients, an inverse quantization processing step of performing an inverse quantization process on the non-zero coefficient, and an inverse scanning process of obtaining an inversely quantized data An address setting step of obtaining a address for storing the inversely quantized data based on the number, and an address setting step of designating the address in the data storage unit; and storing the inversely quantized data in the designated address of the data storage unit.
  • the data is read from the data storage unit, and based on the information stored in the write information storage unit, the data of the address other than the address specified in the address setting step is replaced with a predetermined value, while the address data is specified in the address setting step.
  • the address data is provided with a data reading step without replacement.
  • inverse quantization and inverse scan processing are performed on only non-zero coefficients, and the processing results are stored, so that decoding of the variable length code can be accelerated. Also, a write flag is stored corresponding to the address where the inverse quantization data is stored. Therefore, the required storage capacity is small.
  • the present invention it is not necessary to perform inverse quantization and inverse scan processing on zero coefficients after variable-length decoding, and the number of data that must be stored after inverse quantization and inverse scan processing is small.
  • the speed of the decoding process can be increased. In particular, since the time required for data storage is short, the entire decoding process can be performed at high speed when performing pipeline processing. In addition, since the storage capacity required for performing such processing can be small, the speed can be increased without increasing the circuit area too much.
  • FIG. 1 is a block diagram of an image processing apparatus according to an embodiment of the present invention.
  • FIG. 2 is an explanatory diagram illustrating an example of data stored in a data storage unit and a write information storage unit.
  • FIG. 3 is a flowchart showing the processing in the image processing apparatus of FIG.
  • FIG. 4 is an explanatory diagram of processing in a conventional image processing apparatus.
  • FIG. 5 is a block diagram of a conventional image processing apparatus. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of an image processing apparatus according to an embodiment of the present invention.
  • the image processing apparatus of FIG. 1 includes a variable-length decoding unit 11, an inverse quantization processing unit 12, a data storage unit 13, an address setting unit 14, a write information storage unit 15, a data readout unit A unit 16, an inverse discrete cosine transform unit 17, and a motion compensation unit 18 are provided.
  • the bit stream is input to the variable length decoding unit 11.
  • the bit stream is data obtained by performing DCT conversion, quantization, scan processing, and variable-length coding on image data by the MPEG system.
  • Performing DCT on image data yields DCT coefficients, and then performs quantization and scan processing Then, a sequence of one-dimensionally quantized DCT coefficients is obtained.
  • variable-length coding is performed by combining the number of consecutive zero coefficients (including the case of zero) with the nonzero coefficients that follow. The number of consecutive zero coefficients is called run data RUN, and the non-zero coefficient is called level data LEVEL.
  • variable length decoding unit 11 performs variable length decoding on the bit stream, and decodes it into a set of run data RUN and level data LEVE L.
  • the variable-length decoding unit 11 outputs the level data LEVE L to the inverse quantization processing unit 12 and the run data RUN to the address setting unit 14.
  • the inverse quantization processing unit 12 performs inverse quantization on the level data LEVEL, and stores the obtained inverse quantized data, that is, non-zero DCT coefficients, in the data storage unit 13 and the write information storage unit 15. Output to
  • the address setting unit 14 is reset when processing of each block is started, and the data order n becomes an initial value "0".
  • the data order n indicates the order of the data in the data string containing zeros after variable-length decoding. That is, the data order n indicates the order of the 64 data in the DCT coefficient block after the scan processing.
  • the address setting unit 14 has an incrementer and accumulates the run data RUN in the data order n. Thereafter, the address setting unit 14 performs a reverse scan process based on the data order n.
  • the address setting unit 14 refers to the inverse scan table, calculates the address AD corresponding to the data order n, that is, the address at which the non-zero DCT coefficient obtained by the inverse quantization processing unit 12 is to be stored, Output to the data storage unit 13 and the write information storage unit 15.
  • the inverse quantization processing unit 12 and the address setting unit 14 operate in synchronization, and one address AD is output for one non-zero DCT coefficient.
  • the data storage unit 13 and the write information storage unit 15 can simultaneously use a set of the DCT coefficient and the address AD.
  • the data storage unit 13 can store 64 pieces of 12-bit data, and stores one piece of data in each of the addresses 0 to 63.
  • a write information storage unit 15 can store 64 1-bit data, and stores data one by one in each of the addresses 0 to 63.
  • the write information storage unit 15 is reset before starting the processing of each block, and stores "0" in all addresses.
  • the data storage unit 13 stores a non-zero DCT coefficient at the address indicated by the address AD.
  • the write information storage unit 15 sets "1" as a write flag at the address indicated by the address AD.
  • the address setting unit 14 adds “1” to the data order n. In the same manner, data for one block is sequentially processed.
  • variable length decoding unit 11 determines that the data for one block has ended, and outputs the block end code EOB to the data reading unit 16. .
  • the data reading unit 16 Upon receiving the block end code EOB, the data reading unit 16 starts reading from the data storage unit 13 and the write information storage unit 15.
  • the data storage unit 13 and the write information storage unit 15 each have, for example, four read ports, and can read four pieces of data in one cycle.
  • the data read unit 16 reads the data at the same address from the data storage unit 13 and the write information storage unit 15 in the same clock cycle. If the value of the write flag at the same address as the read DCT coefficient is "1", the data reading unit 16 outputs the DCT coefficient as it is to the inverse discrete cosine transform unit 17 and outputs the DCT coefficient and the same address as the DCT coefficient. If the value of the write flag is "0”, the DCT coefficient is masked to "0" and output to the inverse discrete cosine transform unit 17.
  • the data readout unit 16 is composed of a data storage unit 13 and a write information storage unit 15 When all 64 pieces of data for a block are read, read end information is output to the write information storage unit 15, and the write information storage unit 15 resets all stored data to "0".
  • the inverse discrete cosine transform unit 17 performs an inverse discrete cosine transform on the DCT coefficient for each block, and outputs the restored image data to the motion compensation unit 18.
  • the above processing is performed on the four luminance blocks Y0, Y1, Y2, and Y3 and the two color difference blocks Cb and Cr.
  • the motion compensation unit 18 performs a motion compensation process on the restored image data and outputs the result.
  • FIG. 2 is an explanatory diagram illustrating an example of data stored in the data storage unit 13 and the write information storage unit 15.
  • FIG. 2A shows data stored in the data storage unit 13
  • FIG. 2B shows data stored in the write information storage unit 15.
  • the number of non-zero DCT coefficients output by the inverse quantization processing unit 12 for a certain block is two, the DCT coefficient output first is "5", and the DCT coefficient output second is Assume that the T coefficient is "4".
  • the data storage unit 13 stores the value “5” of the DCT coefficient in the address 6 thereof. Store. At this time, the write information storage unit 15 also stores "1" in the address 6 as a write flag. Similarly, if the address AD output by the address setting unit 14 is 10 when the second DCT coefficient is output, the data storage unit 13 stores the value “4” of this DCT coefficient in its address. Store in 10. At this time, the write information storage unit 15 also stores "1" in the address 10 as a write flag.
  • the data storage unit 13 and the write information storage unit 15 have the same address.
  • the data corresponding to each other are stored. Therefore, among the data stored in the data storage unit 13, the non-zero DCT coefficient in this block is stored in the address where the write information storage unit 15 stores "1". It can be seen that unnecessary data is stored in the address.
  • the data reading unit 16 replaces these unnecessary data with, for example, “0” and outputs the data.
  • the write information storage section 15 Since the write information storage section 15 has only one bit capacity for each address, the area of a circuit for realizing this is very small.
  • the address at which the data storage unit 13 actually stores data may be the address A D itself or another address corresponding to the address A one-to-one. Also, the address where the write information storage section 15 stores data may be the same as the address used in the data storage section 13 or may correspond to the address used in the data storage section 13 on a one-to-one basis. Another address may be used.
  • the write information storage section 15 stores 1-bit data, but may store 2-bit or more data. Further, as long as the data at the time of reset and the data of the write flag can be distinguished from each other, these data may have any values. For example, "1" may be written to all addresses at reset and "0" may be written as the value of the write flag.
  • the data reading section 16 reads all 64 data of one block from the data storage section 13 and the write information storage section 15, it outputs read end information to the write information storage section 15. I decided that. This read end information may be output at any time as long as the data read unit 16 reads all the data for one block and then data about the next block is input to the write information storage unit 15. .
  • FIG. 3 is a flowchart of a process in the image processing apparatus of FIG.
  • FIG. 3 shows a variable-length decoding unit 11, an inverse quantization processing unit 12, a data storage unit 13, an address setting unit 14, and a write information storage unit 1 of the image processing apparatus of FIG. 5 and the processing of one block of data by the data reading unit 16 is there.
  • step S1 the write information storage unit 15 is reset to make all storage contents "0", the address setting unit 14 is reset, and the data order n in the block is set to "0". .
  • step S2 variable length decoding is performed on the input bit stream to obtain run data RUN and high level data LEVE L.
  • step S3 it is determined whether or not the currently processed decoded data is the block end code EOB. If the data is the block end code EOB, the process proceeds to step S8. If the data is not the block end code EOB, the process proceeds to step S4.
  • step S4 the value of the run data RUN is added to the data order n. Further, based on the obtained data order n, an address AD where the non-zero DCT coefficient (inverse quantized data) obtained in step S5 is to be stored is determined by referring to the inverse scan table.
  • step S5 the level data LEVE L is subjected to an inverse quantization process to obtain a non-zero DCT coefficient.
  • step S6 the non-zero DCT coefficient is stored in the address AD of the data storage unit 13, and a write flag is set in the address of the write information storage unit 15 corresponding to the address AD.
  • step S7 1 is added to the data order n in response to storing one non-zero DCT coefficient. Then, the process returns to step S3.
  • step S8 data is read from the data storage unit 13, and based on the data in the write information storage unit 15, the data at the address storing the non-zero DCT coefficient is left as it is, and the non-zero DCT coefficient is stored. Is replaced with, for example, "0".
  • Steps S4 and S5 may be performed in reverse order or simultaneously.
  • the address setting unit 14 has an incrementer for performing addition, but the present invention is not limited to this, and a decrementer for performing subtraction from a predetermined value may be used.
  • the inverse discrete cosine transform unit 17 may have the function of the data reading unit 16.
  • the present invention is applicable to data encoded by any of MPEG1, MPEG2, and MPEG4. Further, the present invention is not limited to the MPEG system, and can be applied to data encoded by a system that performs variable length encoding such as JPEG.

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Description

明 細 書 画像処理装置及び画像処理方法 技術分野
本発明は、 MPEG (moving picture experts group) 等の方式により符号ィ匕 された画像を複号化する画像処理装置に関する。 背景技術
MP EGス トリーム等の可変長符号化された符号を復号化処理する画像処理装 置においては、 近年、 多くの画素を有する HD (High Definition) 画像等の復 号化の必要性が高まってきており、 複号化処理を高速化することが必要となって レ、る。
図 4は従来の画像処理装置における処理についての説明図である。 図 4 (a) は、 画像の処理単位を説明する図である。 例えば、 HD画像では 1画面は 1 92 0 X 1 080個の画素を含み、 標準画像では 1画面は 720 X 480画素を含ん でいる。 この画面は、 マクロブロックと呼ばれる 1 6 X 1 6画素を単位として処 理される。 マクロブロックは、 更に 8 X 8個の画素データを含む 6個のブロック、 すなわち、 Y0, Y 1 , Y 2及び Y 3の 4個の輝度ブロック、 並びに Cb、 C r の 2個の色差ブロックに分割して処理される。
図 4 (b) は、 可変長符号化された画像データのビットストリー'ムを説明する 図である。 1マクロプロック分のデータは、 ヘッダ、 輝度ブロック Y0〜Y3、 色差プロック C b, C rの順でマクロプロック毎に伝送される。
図 4 (c) は従来の画像処理装置におけるパイプライン処理について説明する 図である。 複号化の処理においては、 処理の高速化を図るため、 8 X 8画素のブ 口ックの処理を 1単位としてパイプライン処理を行うのが一般的である。 すなわ ち、 例えば図 4 (c) に示すように、 可変長復号化、 逆量子化及ぴ逆スキャンを 行うユニット Aと、 逆離散コサイン変換を行うユニット Bと、 動き補償を行うュ ニット Cとを並列に動作させる。
このようなパイプライン処理を行う場合、 それぞれのュニットの処理が平均的 なクロックサイクル数で終了することが望ましい。 ところが、 ユニット Aにおい ては、 1ブロックの 6 4個のデータ全てに対して逆量子化及ぴ逆スキャン処理を 行い、 その処理後のデータを記憶するため、 1ブロックの処理を行うために必要 なクロックサイクルが他のュニットよりも多い。
図 5は従来の画像処理装置のブロック図である。 図 5の画像処理装置は、 可変 長複号化部 8 1と、 逆量子化 '逆スキャン処理部 8 2と、 データ記憶部 8 3とを ユニット Aとして備え、 データ読出部 8 4と、 逆離散コサイン変換部 8 5とをュ ニット Bとして備え、 動き補償部 8 6をュニット Cとして備えている。
図 5において、 可変長複号化部 8 1は、 入力されたビットストリームを可変長 複号化し、 1プロック分のデータを 6 4個の数の列に変換して順に逆量子化 ·逆 スキャン処理部 8 2に出力する。 逆量子化 '逆スキャン処理部 8 2は、 可変長復 号化部 8 1が出力する 1プロック当たり 6 4個の数の全てに対して逆量子化及び 逆スキャン処理を行い、 得られた全ての D C T係数をデータ記憶部 8 3に記憶さ せる。
データ読出部 8 4は、 データ記憶部 8 3から D C T係数を読み出して逆離散コ サイン変換部 8 5に出力する。 逆離散コサイン変換部 8 5は、 D C T係数に対し て逆離散コサイン変換を行い、 復元された画像データを動き補償部 8 6に出力す る。 動き補償部 8 6は、 この復元された画像データを用いて動き補償処理を行う。
M P E Gストリーム等の画像データに対して可変長複号化を行って得られる離 散コサイン変換 ( D C T ： Discrete Cosine Transform) 係数は、 特殊な画像の 場合を除き、 値が零となるものの割合が高い。 図 5に示すような従来の画像処理 装置においては、 可変長復号化の処理において得られた全ての係数に対して逆量 子化及ぴ逆スキャン処理を行い、 更にその処理後のデータを記憶しており、 復号 化処理を高速化する場合のボトルネックになっていた。 また、 このような復号化 処理をハードウェア化して行う場合には、 できるだけ少ない回路面積で実現する ことが望ましい。 発明の開示
本発明はこのような従来技術の問題点を解決するものであり、 可変長符号化さ れた画像データを復号化する際に、 可変長復号化された非零係数のみを対象にし て逆量子化及ぴ逆スキャン処理を行い、 回路面積をあまり増大させることなく、 複号化処理の高速化を図ることを目的とする。
具体的には、 本発明の画像処理装置は、 可変長符号化された画像データを復号 化する画像処理装置であって、 前記画像データを可変長復号化し、 連続する零係 数の個数と非零係数との組を出力する可変長復号化部と、 前記非零係数に対して 逆量子化処理を行い、 逆量子化データを求めて出力する逆量子化処理部と、 前記 逆量子化データを、 指定されたアドレスに記憶するデータ記憶部と、 逆スキャン 処理を行い、 前記連続する零係数の個数に基づいて前記逆量子化データを記憶さ せるべきァドレスを求め、 このァドレスを前記データ記憶部に指定するァドレス 設定部と、 前記ァドレス設定部が指定したァドレスに対応した自己のァドレスに、 書き込みフラグをセットする書込み情報記憶部と、 前記データ記憶部からデータ を読み出し、 前記書込み情報記憶部が記憶する情報に基づいて、 前記アドレス設 定部が指定したァドレスのデータはそのまま出力する一方、 前記ァドレス設定部 が指定したァドレス以外のァドレスのデータは所定の値に置き換えて出力するデ 一タ読出部とを備えたものである。
これによると、 非零係数のみを対象にして、 逆量子化及ぴ逆スキャン処理を行 い、 その処理結果の記憶を行うため、 可変長符号の復号化を高速化することがで きる。 また、 逆量子化データを記憶したアドレスに対応して書込みフラグを記憶 するため、 必要な記憶容量が少なく、 回路面積を小さくすることができる。
また、 本発明の画像処理装置において、 前記書込み情報記憶部は、 所定のタイ ミングにおいて、 記憶しているデータをリセットすることが好ましい。 これによ ると、 書込み情報記憶部は、 リセット後、 画像の他の領域のデータを対象にした 処理を行うことができる。
また、 この画像処理装置において、 前記書込み情報記憶部は、 記憶しているデ ータのリセットを、 前記データ記憶部から前記データ読出部によって 1ブロック 分のデータが読み出されたとき、 行うものであることが好ましい。 これによると、 1プロック毎に処理を行うことができ、 データ記憶部及び書込み情報記憶部は 1 ブロック分のデータ数に応じた記憶容量があればよいこととなる。
また、 本発明の画像処理装置において、 前記書込み情報記憶部は、 各アドレス に 1 ビッ トの記憶領域を有することが好ましい。 これによると、 書込み情報記憶 部の記憶容量を小さなものとすることができるため、 回路面積を小さくすること ができる。
また、 本発明の画像処理方法は、 可変長符号化された画像データを復号化する 画像処理方法であって、 前記画像データを可変長復号化し、 連続する零係数の個 数と非零係数との組を求める可変長復号化工程と、 前記非零係数に対して逆量子 化処理を行い、 逆量子化データを求める逆量子化処理工程と、 逆スキャン処理を 行い、 前記連続する零係数の個数に基づいて前記逆量子化データを記憶させるベ きァドレスを求め、 このァドレスをデータ記憶部に指定するァドレス設定工程と、 前記逆量子化データを、 前記データ記憶部の指定されたァドレスに記憶させるデ ータ記憶工程と、 前記ァドレス設定工程で指定したァドレスに対応した書込み情 報記憶部のアドレスに、 書き込みフラグをセットする書込み情報記憶工程と、 前 記データ記憶部からデータを読み出し、 前記書込み情報記憶部が記憶する情報に 基づいて、 前記ァドレス設定工程で指定したァドレス以外のァドレスのデータは 所定の値に置き換える一方、 前記ァドレス設定工程で指定したァドレスのデータ は置き換えを行わないデータ読出工程とを備えたものである。
これによると、 非零係数のみを対象にして、 逆量子化及ぴ逆スキャン処理を行 い、 その処理結果の記憶を行うため、 可変長符号の復号化を高速化することがで きる。 また、 逆量子化データを記憶したアドレスに対応して書込みフラグを記憶 するため、 必要な記憶容量が少ない。
本発明によると、 可変長復号化後において零係数に対して逆量子化、 逆スキヤ ン処理を行う必要がなく、 また、 逆量子化、 逆スキャン処理後に記憶しなければ ならないデータ数が少ないので、 複号化の処理を高速化することができる。 特に、 データの記憶のために要する時間が短いので、 パイプライン処理を行う場合に復 号化の処理全体を高速に行うことができる。 また、 このような処理を行うために 必要な記憶容量が小さくて済むので、 回路面積をあまり大きくすることなく高速 化を図ることができる。 図面の簡単な説明
図 1は、 本発明の実施形態に係る画像処理装置のブロック図である。
図 2は、 データ記憶部及び書込み情報記憶部が記憶するデータの例を示す説明 図である。
図 3は、 図 1の画像処理装置における処理についてのフ.ローチャートである。 図 4は、 従来の画像処理装置における処理についての説明図である。
図 5は、 従来の画像処理装置のブロック図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態について、 図面を参照しながら説明する。
図 1は本発明の実施形態に係る画像処理装置のブロック図である。 図 1の画像 処理装置は、 可変長復号化部 1 1と、 逆量子化処理部 1 2と、 データ記憶部 1 3 と、 アドレス設定部 1 4と、 書込み情報記憶部 1 5と、 データ読出部 1 6と、 逆 離散コサイン変換部 1 7と、 動き補償部 1 8とを備えている。
可変長復号化部 1 1には、 ビットストリームが入力される。 ここで、 ビットス トリームは、 M P E G方式によって画像データに対して D C T変換、 量子化、 ス キャン処理及び可変長符号化を行って得られたデータである。 画像データに対し て D C T変換を行うと D C T係数が得られ、 更に量子化及びスキャン処理を行う と、 1次元に並べられた量子化後の DC T係数の列が得られる。 この量子化後の DCT係数の列の中で、 連続する零係数の個数 （0個の場合を含む） とその後に 続く非零係数とを組にして、 可変長符号化が行われる。 連続する零係数の個数を ランデータ RUN、 非零係数をレベルデータ LEVELと称することとする。 可変長復号化部 1 1は、 ビットストリームに対して可変長複号化を行い、 ラン データ RUNとレベルデータ L EVE Lとの組に復号化する。 可変長複号化部 1 1は、 レベルデータ L EVE Lを逆量子化処理部 1 2に、 ランデータ RUNをァ ドレス設定部 14に出力する。
逆量子化処理部 1 2は、 レベルデータ LEVELに対して逆量子化を行い、 得 られた逆量子化データ、 すなわち非零の DCT係数を、 データ記憶部 1 3及び書 込み情報記憶部 1 5に出力する。
アドレス設定部 14は、 各ブロックの処理を開始する際にリセットされ、 デー タ順 nは初期値 "0" となる。 データ順 nは、 可変長複号化後の零を含んだデー タ列の中でのデータの順番を表す。 すなわち、 データ順 nは、 スキャン処理後の DCT係数ブロック内における 64個のデータの中での順番を表す。 ァドレス設 定部 14は、 インクリメンタを有し、 データ順 nにランデータ RUNを累積加算 する。 その後、 アドレス設定部 14は、 データ順 nに基づいて逆スキャン処理を 行う。 言い換えると、 アドレス設定部 14は、 逆スキャンテーブルを参照して、 データ順 nに対応したアドレス AD、 すなわち、 逆量子化処理部 12で求める非 零の DCT係数を記憶させるべきアドレスを算出し、 データ記憶部 1 3及び書込 み情報記憶部 1 5に出力する。
逆量子化処理部 1 2とアドレス設定部 14とは、 同期して動作し、 非零の DC T係数 1個に対してァドレス AD 1個が出力される。 データ記憶部 1 3及び書込 み情報記憶部 1 5では、 D C T係数とァドレス ADとの組を同時に利用できるよ うになっている。
データ記憶部 1 3は、 1 2ビッ トのデータを 64個記憶することができ、 アド レス 0〜 63のそれぞれにデータを 1個ずつ記憶する。 また、 書込み情報記憶部 1 5は、 1ビッ トのデータを 64個記憶することができ、 アドレス 0〜63のそ れぞれにデータを 1個ずつ記憶する。 書込み情報記憶部 1 5は、 各プロックの処 理を開始する前にリセットされており、 全アドレスに "0" を記憶している。 データ記憶部 1 3は、 アドレス ADで示されたアドレスに非零の D CT係数を 記憶する。 書込み情報記憶部 1 5は、 アドレス ADで示されたアドレスに書き込 みフラグとして "1" をセットする。 データ記憶部 1 3が DC T係数を 1個記憶 したのに対応して、 アドレス設定部 14は、 データ順 nに "1" を加算する。 以 下同様にして、 1プロック分のデータを順次処理する。
可変長複号化部 1 1は、 ブロック終了符号 EOB (end of block)が入力され ると 1プロック分のデータが終了したと判断し、 プロック終了符号 EOBをデー タ読出部 1 6に出力する。
データ記憶部 1 3に DC T係数を書き込むには、 1個の DC T係数毎に 1クロ ックサイクルの時間が必要である。 データ記憶部 1 3に書き込まれる DC T係数 は非零の係数のみであるので、 1プロック分の 64個の D CT係数全でを書き込 む場合に比べて、 書き込みに要する時間は短い。 このため、 図 4 (c) で説明し たュニット Aの処理に要する時間を短縮することができる。
データ読出部 1 6は、 ブロック終了符号 EOBを受け取ると、 データ記憶部 1 3及び書込み情報記憶部 1 5から読み出しを開始する。 データ記憶部 1 3及び書 込み情報記憶部 1 5は、 それぞれ読み出しポートを例えば 4ポート備えており、 4個のデータを 1ク口ックサイクルで読み出すことができる。
データ読出部 1 6は、 データ記憶部 1 3及び書込み情報記憶部 1 5から同アド レスのデータを同じクロックサイクルにおいて読み出す。 データ読出部 1 6は、 読み出した DC T係数と同アドレスの書き込みフラグの値が "1" であれば、 D CT係数をそのまま逆離散コサイン変換部 1 7に出力し、 DCT係数と同ァドレ スの書き込みフラグの値が "0" であれば、 DCT係数を "0" にマスクして逆 離散コサイン変換部 1 7に出力する。
データ読出部 1 6は、 データ記憶部 1 3及ぴ書込み情報記憶部 1 5から 1プロ ック分の 64個のデータを全て読み出すと、 読み出し終了情報を書込み情報記憶 部 1 5に出力し、 書込み情報記憶部 1 5は記憶するデータ全てを "0" にリセッ トする。
逆離散コサイン変換部 1 7は、 ブロック毎に DCT係数に対して逆離散コサイ ン変換を行い、 復元された画像データを動き補償部 1 8に出力する。 以上の処理 を Y0, Y 1 , Y 2及び Y 3の 4個の輝度ブロック、 並びに C b、 C rの 2個の 色差ブロックに対して行う。 動き補償部 1 8は、 復元された画像データに対して 動き補償処理を行って出力する。
図 2は、 データ記憶部 1 3及び書込み情報記憶部 1 5が記憶するデータの例を 示す説明図である。 図 2 (a) はデータ記憶部 1 3が記憶するデータを示し、 図 2 (b) は書込み情報記憶部 1 5が記憶するデータを示している。
ここでは例として、 あるブロックに関して逆量子化処理部 1 2が出力する非零 の DC T係数の数が 2個であり、 最初に出力する DC T係数が "5" 、 2番目に 出力する DC T係数が "4" であるものとする。
この最初の DCT係数が出力されるとき、 ァドレス設定部 1 4が出力するァド レス ADが 6であるとすると、 データ記憶部 1 3は、 この DCT係数の値 " 5" をそのアドレス 6に格納する。 このとき、 書込み情報記憶部 1 5も、 そのアドレ ス 6に書き込みフラグとして "1" を格納する。 同様に、 2番目の DCT係数が 出力されるとき、 ァドレス設定部 14が出力するァドレス ADが 10であるとす ると、 データ記憶部 1 3は、 この DCT係数の値 " 4" をそのアドレス 10に格 納する。 このとき、 書込み情報記憶部 1 5も、 そのアドレス 1 0に書き込みフラ グとして "1" を格納する。
データ記憶部 1 3は、 1つのブロックに関しての処理毎にリセットされること はないので、 そのアドレス 6及ぴ 1 0以外には不要なデータが格納されている。 書込み情報記憶部 1 5は、 1つのプロックに関しての処理を始める前にリセット されているので、 そのアドレス 6及ぴ 10以外には "0" を格納している。
このように、 データ記憶部 1 3と書込み情報記憶部 1 5とは、 同一のアドレス に互いに対応するデータを記憶している。 したがって、 データ記憶部 1 3が記憶 しているデータのうち、 書込み情報記憶部 1 5が " 1 " を記憶しているア ドレス にはこのブロックにおける非零の D C T係数が記憶されており、 その他のァドレ スには不要なデータが記憶されていることがわかる。 データ読出部 1 6は、 これ らの不要なデータを例えば " 0 " に置き換えて出力する。
書込み情報記憶部 1 5は、 各ァドレスに 1ビットの容量を有するのみなので、 これを実現する回路の面積は非常に小さなものとなる。
データ記憶部 1 3が実際にデータを記憶するア ドレスは、 ア ドレス A Dそのも のであってもよいし、 ァドレス A Dに 1対 1に対応させた他のァドレスであって もよい。 また、 書込み情報記憶部 1 5がデータを記憶するア ドレスは、 データ記 憶部 1 3で用いるァドレスと同じものでもよいし、 データ記憶部 1 3で用いるァ ドレスに 1対 1に対応させた他のァドレスであってもよい。
また、 書込み情報記憶部 1 5は、 1ビットのデータを記憶するものとしたが、 2ビット以上のデータを記憶するものであってもよい。 また、 リセット時のデー タと書き込みフラグのデータとが区別できるものであれば、 これらのデータはそ れぞれどのような値であってもよい。 例えば、 リセット時に全てのアドレスに " 1 " を書き込み、 書き込みフラグの値として " 0 " を書き込むこととしてもよい。 また、 データ読出部 1 6は、 データ記憶部 1 3及び書込み情報記憶部 1 5から 1ブロック分の 6 4個のデータを全て読み出すと、 読み出し終了情報を書込み情 報記憶部 1 5に出力することとした。 この読み出し終了情報を出力するタイミン グは、 データ読出部 1 6が 1プロック分のデータを全て読み出してから書込み情 報記憶部 1 5に次のブロックに関するデータが入力されるまでであればいつでも よい。
図 3は、 図 1の画像処理装置における処理についてのフローチヤ一トである。 図 3は、 図 1の画像処理装置のうち、 可変長復号化部 1 1と、 逆量子化処理部 1 2と、 データ記憶部 1 3と、 アドレス設定部 1 4と、 書込み情報記憶部 1 5と、 データ読出部 1 6とにおける 1ブロック分のデータの処理について表したもので ある。
図 3において、 ステップ S 1では、 書込み情報記憶部 1 5をリセットして記憶 内容を全て "0" にし、 アドレス設定部 14をリセットして、 ブロック内のデー タ順 nを "0" とする。
ステップ S 2では、 入力ビットストリームに対して可変長複号化を行い、 ラン データ RUN及ぴレベルデータ L EVE Lを求める。
ステップ S 3では、 現在処理対象としている復号化されたデータがプロック終 了符号 E O Bであるか否かを判定する。 このデータがブロック終了符号 E O Bで ある場合はステップ S 8に移り、 このデータがブロック終了符号 EOBではない 場合はステップ S 4に移る。
ステップ S 4では、 データ順 nにランデータ RUNの値を加算する。 また、 求 められたデータ順 nに基づき、 逆スキャンテーブルを参照して、 ステップ S 5で 求める非零の DC T係数 （逆量子化データ） を記憶させるべきアドレス ADを求 める。
ステップ S 5では、 レベルデータ L EVE Lに対して逆量子化処理を行い、 非 零の DC T係数を求める。
ステップ S 6では、 非零の DCT係数をデータ記憶部 1 3のアドレス ADに記 憶し、 アドレス ADに対応した書込み情報記憶部 1 5のアドレスに、 書き込みフ ラグをセットする。
ステップ S 7では、 非零の DCT係数を 1個記憶したことに対応してデータ順 nに 1を加算する。 その後、 ステップ S 3に戻る。
ステップ S 8では、 データ記憶部 1 3からデータを読み出し、 書込み情報記憶 部 1 5のデータに基づいて、 非零の DC T係数を記憶したアドレスのデータはそ のままとし、 非零の DCT係数を記憶しなかったアドレスのデータは例えば "0 " に置き換える。
ステップ S 4， S 5を実行する順序は逆であってもよいし、 同時であってもよ レ、。 なお、 本実施形態では、 ァドレス設定部 14は加算を行うインクリメンタを有 することとしたが、 これに限らず、 所定の値からの減算を行うデクリメンタを用 いてもよレヽ。
また、 逆離散コサイン変換部 1 7がデータ読出部 1 6の機能を備えるようにし てもよい。
また、 本発明は、 MPEG l, MPEG 2及ぴ MP EG 4のいずれの方式で符 号化されたデータにも適用可能である。 また、 MPEG方式には限らず、 J PE G等の可変長符号化を行う方式によって符号化されたデータにも適用可能である。

Claims

請 求 の 範 囲
1 . 可変長符号化された画像データを復号化する画像処理装置であって、 前記画像データを可変長復号化し、 連続する零係数の個数と非零係数との組を 出力する可変長復号化部と、
前記非零係数に対して逆量子化処理を行い、 逆量子化データを求めて出力する 逆量子化処理部と、
前記逆量子化データを、 指定されたァドレスに記憶するデータ記憶部と、 逆スキャン処理を行い、 前記連続する零係数の個数に基づいて前記逆量子化デ ータを記憶させるべきァドレスを求め、 このアドレスを前記データ記憶部に指定 するァドレス設定部と、
前記ァドレス設定部が指定したァドレスに対応した自己のァドレスに、 書き込 みフラグをセットする書込み情報記憶部と、
前記データ記憶部からデータを読み出し、 前記書込み情報記憶部が記憶する情 報に基づいて、 前記ァドレス設定部が指定したァドレスのデータはそのまま出力 する一方、 前記ァドレス設定部が指定したァドレス以外のァドレスのデータは所 定の値に置き換えて出力するデータ読出部と
を備えた画像処理装置。
2 . 請求項 1に記載の画像処理装置において、
前記書込み情報記憶部は、
所定のタイミングにおいて、 記憶しているデータをリセットする
ことを特徴とする画像処理装置。
3 . 請求項 2に記載の画像処理装置において、
前記書込み情報記憶部は、
記憶しているデータのリセットを、 前記データ記憶部から前記データ読出部に よって 1プロック分のデータが読み出されたとき、 行うものである ことを特徴とする画像処理装置。
4 . 請求項 1に記載の画像処理装置において、
前記書込み情報記憶部は、
各ァドレスに 1 ビッ トの記憶領域を有する
ことを特徴とする画像処理装置。
5 . 可変長符号化された画像データを復号化する画像処理方法であつて、 前記画像データを可変長復号化し、 連続する零係数の個数と非零係数との組を 求める可変長複号化工程と、
前記非零係数に対して逆量子化処理を行い、 逆量子化データを求める逆量子化 処理工程と、
逆スキャン処理を行い、 前記連続する零係数の個数に基づいて前記逆量子化デ ータを記憶させるべきァドレスを求め、 このァドレスをデータ記憶部に指定する ァドレス設定工程と、
前記逆量子化データを、 前記データ記憶部の指定され ァドレスに記憶させる データ記憶工程と、
前記ァドレス設定工程で指定したァドレスに対応した書込み情報記憶部のァド レスに、 書き込みフラグをセットする書込み情報記憶工程と、
前記データ記憶部からデータを読み出し、 前記書込み情報記憶部が記憶する情 報に基づいて、 前記ァドレス設定工程で指定したァドレス以外のァドレスのデー タは所定の値に置き換える一方、 前記ァドレス設定工程で指定したァドレスのデ ータは置き換えを行わないデータ読出工程と
を備えた画像処理方法。
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