WO2001089090A1 - Composant a semiconducteur de puissance - Google Patents

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WO2001089090A1
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semiconductor switching
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Akihiro Murahashi
Takeshi Tanaka
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Mitsubishi Denki Kabushiki Kaisha
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches

Definitions

  • the present invention relates to a power semiconductor device in which a plurality of power semiconductor switching elements and a driving circuit for driving the switching elements are integrated and modularized to be electrically connected in parallel to each other.
  • a driving circuit for a semiconductor switching element is disclosed.
  • a semiconductor module that does not include a protection circuit is an external terminal that externally inputs a control signal and a control voltage for driving a transistor or an IGBT (Insulated Gate Bipolar Transistor) that constitutes a semiconductor switching element. Inevitably, it has a gate terminal and an emitter auxiliary terminal.
  • an IPM Intelligent Power Module
  • a semiconductor switching element and a drive circuit and a protection circuit for this switching element is, for example, a technology trend of high withstand voltage and large capacity power device (Mitsubishi Electric Technical Report As shown in Vo 1.73-No. 7 ⁇ 1999, pages 7 to 11)
  • the drive signal (input signal) is input to the internal IGBT drive circuit (gate drive circuit). Input via control logic. Then, during the gate and emission period of the IGBT, a switching operation is performed by applying a drive voltage (gate voltage) by a gate drive circuit.
  • Figure 5 shows a block diagram of a conventional IPM control protection circuit (Mitsubishi Electric Technical Report. Vol. 73 ⁇ No. 7. 1999, page 9).
  • the conventional IPM uses a freewheeling diode as a collector.
  • Main circuit section with built-in temperature sensor that detects the ambient temperature of IGBT and IGBT that is connected in the reverse direction during the emitter, the current sensor for output current control is connected to the emitter, and the gate drive is connected to the pace (gate)
  • a gate drive that controls a gate signal output to the IGBT based on an output current control signal of the IGBT generated based on a detection signal of the current sensor, a current rise (di / dt) control signal, and a temperature sensor or
  • a protection port for controlling the gate signal for IGBT protection and a gate drive signal to be output to the gate drive based on an input signal input from the outside via the input / output interface. It consists of a dedicated IC with a built-in control port for controlling.
  • the IGBT of the IPM with the above configuration has the collector and emitter connected to the external terminals of the module for main circuit wiring connection, but has an auxiliary terminal for directly extracting the gate current and emitter current. Absent. Therefore, voltage cannot be applied directly to the gate of the IGBT.
  • the operating time difference of the IGBT drive circuit between each IPM the time required for turning on and off the IGBT (hereinafter referred to as the switching time), and the collector-emitter saturation voltage when the IGBT is conducting
  • the switching time the time required for turning on and off the IGBT
  • the collector-emitter saturation voltage when the IGBT is conducting
  • FIG. 6 is a diagram showing a conventional parallel arrangement of semiconductor modules described in, for example, JP-A-10-14215. If the two IGBTs shown in Figure 6 were separate IGBT modules, the gate connection between IGBT 2A gate resistance 3A and IGBT 2B gate resistance 3B would have some The length becomes longer and the inductance becomes larger.
  • an IGBT module that is connected in parallel with the characteristics of only the collector-emitter saturation voltage can be selected.
  • the collector-emitter saturation voltage and the turn-on time or evening off time must be controlled. There is a problem that it is necessary to make a plurality of switching characteristics uniform, which is a great limitation when using the IPM in parallel.
  • the present invention has been made in order to solve the above-mentioned problems, and it is possible to connect IPMs in parallel without selecting IPMs having the same switching characteristics, which was necessary when connecting IPMs in parallel.
  • the present invention provides a method for connecting a first semiconductor switching circuit composed of a semiconductor switching element and a second semiconductor switching circuit in parallel to a first main switching circuit on a main current input side of each of the semiconductor switching elements.
  • the electrodes and the second main electrode on the main current output side are connected to each other, and a resistor having the same resistance value is connected to each of the second main electrodes.
  • the second main electrode is connected to the second main electrode by a first wiring conductor through an auxiliary terminal through the resistor, and the control electrode of each semiconductor switching element is connected to the control electrode via an impedance element having a high impedance at a predetermined frequency. Connected by the second wiring conductor.
  • Each semiconductor switching circuit according to the present invention is an intelligent power module in which a semiconductor switching element, a drive section of the switching element, and a protection circuit are integrally modularized.
  • the first wiring conductor and the second wiring conductor are laid in close contact with each other.
  • the first wiring conductor and the second wiring conductor are constituted by parallel plate conductors.
  • the first wiring conductor and the second wiring conductor are formed of a twisted pair wire in which a plurality of lead wires are twisted.
  • the first wiring conductor and the second wiring conductor are constituted by shield wires in which a plurality of leads are included in a shield member.
  • FIG. 1 is a configuration diagram of a power semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram for explaining an operation when there is an operation time difference between the driving circuits of each IPM constituting the power semiconductor device shown in FIG.
  • FIG. 3 is an explanatory diagram of a resonance circuit formed by a gate auxiliary terminal connection line of IGBT constituting the IPM according to the first embodiment.
  • FIG. 4 is a configuration diagram of a power semiconductor device according to the second embodiment.
  • FIG. 5 is a block diagram showing a configuration of a conventional IPM.
  • FIG. 6 is a circuit diagram when conventional semiconductor modules are connected in parallel.
  • FIG. 1 is a diagram showing a circuit configuration of the power semiconductor device according to the first embodiment.
  • the power semiconductor device according to the first embodiment includes, for example, IGBT 2 which is a self-extinguishing switching element, a gate element 6 which emits a gate signal for driving the IGBT 2 ON-OFF, and the like.
  • IGBT 2 which is a self-extinguishing switching element
  • gate element 6 which emits a gate signal for driving the IGBT 2 ON-OFF
  • two IPMs 1A and 1B which integrate a drive circuit with an IGBT protection circuit and the like (not shown) into a module, are placed on a board, for example. Electrically connected in parallel with circuit conductors.
  • a primary winding of a common mode choke coil 13 for removing common mode noise transmitted to the ground line 12 of the drive circuit is provided on the substrate by the ground line 12 at the IPM 1A and the ground line 12 at the IPM1B. It is inserted between them.
  • One end of the secondary winding of the common mode choke coil 13 is connected to the input terminal of the gate element 6A forming the drive circuit, and the other end of the secondary winding is connected to the input terminal of the gate element 6B forming the drive circuit. It is connected to the.
  • a drive control signal source 20 for inputting a drive control signal 11 having a low level of 0 V or a high level of 15 V DC between each end of the primary winding and the secondary winding of the common mode choke coil 13. Is connected.
  • IPM1A.1B The configuration of IPM1A.1B is equivalent, and A or a, B, or b is added to each code to distinguish IPM1A.1B.
  • the collectors of IGBTs 2A and 2B in each IPM1A.1B are commonly connected to the positive collector side main circuit wiring CC, and the emitters are commonly connected to the negative emitter side main circuit wiring E C.
  • Each IGBT 2A, 2B inputs an on-off drive signal from the drive circuit through the gate resistor 3A, 3B, respectively.
  • the gate element 6 A that constitutes the driving circuit drives a +24 V driving signal when a +15 V DC voltage is input from the driving control signal source 20 to its input terminal, and a 0 V driving when a +0 V voltage is input.
  • the signal is output from each output terminal P 3 A.
  • the drain of switching element 4a composed of FET is connected to + terminal of first power supply 7A
  • the drain of the switching element 5 a which is turned on by a drive signal of 15 V and turned off by a drive signal of 0 V and also composed of a FET, is connected to the negative terminal of the second power supply 8.
  • the sources of the switching elements 4a and 5a are connected at the connection point PA4 through the gate resistors 4A and 5A, respectively.
  • the connection point PA4 is connected to the gate of the IGBT 2 A through the gate resistance 3 A of the IGBT 2 A.
  • each switching element 4a, 5a inputs an on / off drive signal from the output terminal P A3 of the gate element 6A.
  • connection point PA 1 The negative terminal of the first power supply 7 A and the + terminal of the second power supply 8 A are connected at the connection point PA 1, and the connection point PA 1 is connected to the connection point PA 7 at the IGB T 2 A emitter through the circuit pattern. Connected.
  • connection is also made in the same manner in I PM 1B.
  • the collectors of the IGBTs 2A and 2B are connected to the collector main circuit wiring CC by the external terminals 9 and 9, and the emitters of the IGBTs 2A and 2B are connected to the external terminals 10 and 9.
  • the IGBTs 2A and 2B are connected in parallel by being connected by the main circuit wiring EC.
  • the circuit pattern connecting the connection point PA 4 and the gate resistance 3 A at IPM 1 A and the circuit pattern connecting the connection point PB 4 and the gate resistance 3 B at IPM 1 B are IPM1A, Gate auxiliary terminals 14A and 14B, which are external terminals of 1B, are connected in circuit patterns from connection points PA5 and PB5 in the above circuit patterns.
  • a circuit pattern for connecting the connection point PA1 on the + terminal side of the second power supply 8A in the IPM 1A and the connection point PA7 on the emitter side of the IGB T2A in the IPM 1A is the emitter pattern that is the external terminal of IPM1A and 1B. Connected to evening auxiliary terminals 15A and 15B via resistor 16As 16B.
  • the gate auxiliary terminal 14 A is connected to the connection point PA 5 on the current input side of the gate resistor 3 A by a circuit pattern. Connect a circuit pattern to the current input side of the gate resistor 3B.
  • the connected gate auxiliary terminal 14 B is connected to a gate auxiliary terminal connection wiring 17 via a ferrite beads core 19.
  • the emitter auxiliary terminals 15 A and 15 B are connected by the emitter auxiliary terminal connection wiring 18 paired with the gate auxiliary terminal connection wiring 17.
  • gate auxiliary terminal connection wiring 17 and the emitter auxiliary terminal connection wiring 18 are laid closely together with a parallel flat plate conductor, twisted pair wire or shield wire.
  • the gate resistances 4A and 4B are used only when the IGBTs 2A and 2B are turned on, and the gate resistances 5A and 58 are used only when the 108 and 2B are turned off. This is the gate resistance.
  • DC power supplies 7 A and 7B are DC power supplies for applying a positive potential in the evening when the IGBTs 2A and 2B are turned on.
  • DC power supplies 8A and 8B are gate-emitters when the IGBTs 2A and 2B are turned on.
  • Each of the gate auxiliary terminals 14 A, 14 B and each emitter auxiliary terminal 15 A, 15 B are connected by a gate auxiliary terminal connection wiring 17 and an emitter auxiliary terminal connection wiring 18, respectively, so that each of the gates is connected in parallel. Keep the gate potential and emission potential between IGBTs 2A and 2B at the same potential.
  • each of the IGB T 2 A and 2 B is connected to the respective emitter auxiliary terminals 15 A and 15 B and the gate auxiliary terminals 14 A and 14 B, the gate emitter potential immediately before turn-off is It is kept at the same potential.
  • the gate elements 6 A, 6 A potential of +24 is generated at the B output terminals PA3 and PB3.
  • the switching elements 4a and 4b are turned off, and the switching elements 5a and 5b are turned on.
  • the drive circuits inside the IPMs 1A and 1B have operating time differences including the gate elements 6A and 6B and the switching elements 4a, 5a, 4b, and 5b. For example, if the operating speed of the drive circuit is slower,
  • the switching element 4a of PM 1A remains on.
  • the switching element 4b of IPM 1B which has the higher operation speed of the drive circuit, is turned off, and the switching element 5b is turned on.
  • IPM1A is turned on and the switching element 4a is turned on, the switching element 5a is turned off, and the IPM1B is turned off and the switching element 4b is turned off and the switching element 5b is turned on.
  • the series combined voltage of the first power supply 7A and the second power supply 8B is equally divided by the resistors 4A and 5B, and each divided voltage is connected to the connection point PA5, PB of each of the resistors 4A, 5B. From 5. Applied equally to each gate of IGBT 2A and 2B. Therefore, the gates of the IGBTs 2A and 2B connected in parallel are kept at the same potential even if the operating speed of the drive circuit built in each IP MIA and 1B is different, so that the IGBTs 2A and 12B operate at the same time. There is no imbalance between them.
  • auxiliary auxiliary terminals 15A, 15B are connected to the input / output common lines of the IGBTs 2A, 2B via the low-resistance resistors 16A, 16B of 1 to 2 ⁇ respectively.
  • the emitters of the IGBTs 2A and 2B in each IPM 1A and 1B are connected to each other by the emitter main circuit wiring E C, so that the emitters are always kept at almost the same potential.
  • the drive circuit on the IPM1A side which has a slower operating speed, operates, and when one potential is applied to the gate of the IGBT2A, each IGBT2A, 2 in each IPM1A, 1B connected in parallel. Both the gate potentials of B become one potential and the off-off operation starts simultaneously.
  • the operation is the reverse of this, and turns on at the same time regardless of the variation in the operating speed of the parallel-connected IPM drive circuits.
  • the variation in the operating speed of the drive circuit is canceled out, and in the transient state of the evening-on operation or the evening-off operation, the parallel connection is performed regardless of the variation in the operating speed of the drive circuit built in the IPM. Since the gate and emitter potentials of the IGBT at each of the set IPMs can be kept equal, the current can flow evenly through the parallel modules.
  • a loop is formed between the gate auxiliary terminal connection line 17 and the collector-side main circuit wiring CC through the gate-collector capacitance 20.
  • the collector-side main circuit wiring CC and the gate auxiliary terminal connection line 17 are connected.
  • a resonance loop is formed by adding the inductances 22 and 24.
  • a loop is formed between the gate auxiliary terminal connection line 17 and the main circuit wiring EC on the emitter side via a gate emitter capacitance 21, and this loop forms a gate auxiliary terminal connection line 17 and the main circuit side on the emitter side.
  • a resonance loop is formed by adding the inductances 23, 24 of the wiring EC. As a result, a problem that resonance occurs due to these resonance loops occurs.
  • the gate auxiliary terminal connection line 17 connecting the gate auxiliary terminals 14 A and 14 B between the IPMs 1 A and 1 B and the IPM 1 A and 1 B Connect the gate auxiliary terminal connection line 18 connecting the emitter auxiliary terminals 15A and 15B with a pair of conductors. There are the following three methods for such connection.
  • connection methods can reduce the inductance of the wiring, and the best connection method can be selected from the viewpoint of cost, assemblability, and the like according to the configuration of the device.
  • each gate auxiliary terminal 14 A, 14 B is connected via a ferrite beads core 19 having high impedance characteristics in the resonance frequency band (several MHz or more). Connect with gate auxiliary terminal connection wiring 17.
  • gate auxiliary terminal connection wiring 17 use the reduced inductance wiring for the gate auxiliary terminal connection wiring 17 and the emitter auxiliary terminal connection wiring 18 and insert the ferrite beads core 19 in the gate auxiliary terminal connection wiring 17. By doing so, it is possible to completely suppress the resonance caused by the formed resonance loop via the gate auxiliary terminal connection line 17.
  • this emitter loop When an emitter loop is formed between the emitter auxiliary terminal connection line 18 and the main circuit on the emitter side, this emitter loop has a flux linkage at the time of switching or a current flowing through the parallel IPMs 1A and 1B. An unbalanced current flows due to the imbalance of. A malfunction may occur in the drive circuit due to the unbalanced current.
  • the current of this emitter loop needs to be reduced as much as possible.
  • the current is suppressed by inserting an inductance (see FIG. 6) between each emitter and auxiliary terminals.
  • the emitter auxiliary terminal connection line is used to reduce the inductance between the gate auxiliary terminal connection lines, and it is not appropriate to insert an inductance.
  • the current is reduced by inserting resistors 16A and 16B into the emitter loop.
  • the resistances of the resistors 16A and 16B are large, there will be a large difference between the EMG potentials of the IGBTs 2A and 2B connected in parallel depending on the flowing current value. It should be about 2 ⁇ .
  • FIG. 4 is a configuration diagram of a power semiconductor device according to Embodiment 2 of the present invention.
  • the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
  • connection point PA6 formed on the input / output common line connecting the series connection point of the first power supply 7A (7B) and the second power supply 8A (8B) and the emitter of the IGBT 2A (2B).
  • a (15 B) is connected with a circuit pattern, and a resistor 25
  • the current in the emitter loop can be reduced as much as possible in the first embodiment.
  • the selection criteria of the switching elements based on the switching characteristics of the switching elements constituting the intelligent power module are relaxed, and each of the intelligently connected intelligent power modules is relaxed. Apply current evenly to the Gent Power Module.

Description

明 細 書 電力用半導体装置 技術分野
本発明は、 電力用半導体スィヅチング素子とこのスィツチング素子を駆動する 駆動回路とを一体化してモジュ一ル化した装置を複数電気的に並列接続して構成 した電力用半導体装置に関するものである。 背景技術
従来、 たとえば、 特開昭 59 - 100560号公報、 特開平 2— 32560号 公報、 特開平 10— 14215号公報および特開平 10— 173126号公報に 開示されているように、 半導体スイツチング素子の駆動回路および保護回路を内 蔵しない半導体モジュールは、 半導体スィヅチング素子を構成する例えばトラン ジス夕あるいは IGBT (Insulated Gate Bipolar Transistor) 等を駆動するた めの制御信号および制御電圧を外部から入力する外部端子であるゲート端子およ びェミツ夕補助端子等を必然的に有する。
この半導体モジュールに対し、 半導体スイッチング素子、 このスイッチング素 子の駆動回路および保護回路を内蔵した I PM (Intelligent Power Module) は 、 例えば、 高耐圧 ·大容量パワーデバイスの技術動向 （三菱電機技報 · Vo 1. 73 - No. 7 · 1999の 7頁〜 11頁） に示されているように、 駆動信号 （ 入力信号） が ΙΡΜ内部の IGBT駆動回路 （ゲートドライブ回路） に入力イン 夕一フェースおよび制御ロジックを介して入力される。 そして、 IGBTのゲ一 トおよびエミヅ夕間には、 ゲートドライブ回路により駆動電圧 （ゲート電圧） が 印加されることでスィツチング動作をする。
従来の I PMの制御保護回路のブロック図 （三菱電機技報 . Vo l. 73 ■ N o. 7. 1999の 9頁） を図 5に示す。
図 5に示すように、 従来の IP Mは、 フリーホイールダイオードをコレクタと エミッ夕間に逆方向接続し、 ェミッタに出力電流制御用の電流センサを接続し、 ペース （ゲート） にゲートドライブを接続した IGBTおよび IGBTの周囲温 度を検出する温度センサを内蔵した主回路部と、 電流センサの検出信号に基づい て生成された I GBTの出力電流制御信号、 電流立ち上がり （di/dt) 制御信号 に基づき I GBTに出力するゲート信号を制御するゲートドライブと、 温度セン サあるいは電源故障検出部からの検出信号により I GB Tの保護用にゲート信号 を制御する保護口ジヅクおよび外部から入カイン夕フェースを介して入力した入 力信号に基づきゲートドライブに出力するゲートドライブ信号を制御する制御口 ジックを内蔵した専用 I Cより構成されている。
上記構成の I PMにおける I GBTは、 主回路配線接続用にコレクタとェミツ 夕はモジュールの外部端子に接続されるが、 ゲート電流、 エミヅ夕電流を直接取 り出すための補助端子は設けられていない。 そのため IGBTのゲート 'ェミツ 夕に直接電圧を印加することができない。
これは、 I PMが I GBTの駆動回路を内蔵しているために I GBTの駆動制 御用にゲート端子およびェミッタ端子を外部に設ける必要が無いという I PMの 機能によるものである。
次に、 従来の I PMを並列接続して使用する際の問題点を以下に説明する。
I PMの並列接続時には、 グランドライン間に接続したコモンモードチョーク コイルによってコモンモードノイズを除去し、 並列接続された I PMに同時に駆 動信号が入力される。
しかし、 各 IPM間における IGBTの駆動回路の動作時間差、 IGBTの夕 —ンオンおよびターンオフに要する時間 （以下スイッチング時間と称する） 差、 および I GBTが導通状態にある時のコレクタ -エミッ夕間飽和電圧の差によつ ては各 I PMの動作特性に差が生じる。
I PMの並列接続時には、 各 I PM間の駆動回路の動作時間差と I GBTのス ィツチング時間差を足し合わせたものが I PMのスィツチングの時間差となる。 従って、 I PMの並列接続状態においては、 I GBTの夕一ンオフおよび夕一 ンオンのスイッチング動作時に、 この夕一ンオン時間差とオン電圧の差が、 並列 接続された各 I P Mに流れる電流のばらつきの原因となる。 図 6は、 たとえば特開平 10— 14215号公報に記載されている従来の半導 体モジュールの並列方式を示す図である。 図 6に示されている 2つの I GBTが 別々の I GBTモジュールであった場合、 I GBT 2 Aのゲート抵抗 3 Aと I G BT 2Bのゲート抵抗 3 B間のゲ一ト接続線がある程度の長さとなりィンダク夕 ンスが大きくなる。
このため、 ゲート接続線、 コレクタ主回路配線 CCおよび IGBT2 A、 2B それそれのゲート—コレクタ容量による共振ループ LP 1、 ゲート接続線、 エミ ヅ夕主回路配線 E Cおよび I G B T 2 A、 2 Bそれそれのゲニトーエミッ夕容量 による共振ループ LP 2において、 共振が生じてしまう。
I GBTモジュールであればコレクタ -エミッ夕間飽和電圧のみの特性をそろ えて並列接続する I GBTモジュールを選定すれば良い。 しかし、 上記のような 従来の I PM並列方式においては、 並列接続された I PMに均等に電流を流すた めには、 コレクタ -エミッ夕間飽和電圧およびターンオン時間あるいは夕一ンォ フ時間などの複数のスィツチング特性をそろえる必要があり、 I PMの並列使用 時には大きな制約となっているという問題点があった。
また、 並列接続された各 I P M間で I G B Tのゲート -エミヅ夕間に同じ電圧 を印加する際に、 ゲ一ト補助端子接続線の配線ループを通して共振が生じるとい う問題があった。
この発明は、 上記のような問題点を解消するためになされたもので、 IPMの 並列接続時に必要であったスイッチング特性のそろった I P Mの選別を行なうこ と無しに、 I PMを並列接続して電力用半導体装置を構成することを目的とする
発明の開示
1. この発明は、 半導体スイッチング素子より構成される第 1の半導体スイッチ ング回路と第 2に半導体スィツチング回路とを並列接続する際に、 前記各半導体 スィツチング素子の主電流入力側の第 1の主電極同士および主電流出力側の第 2 の主電極同士を接続すると共に、 前記各第 2の主電極に同抵抗値の抵抗を接続し 、 この抵抗より補助端子を通して第 1の配線導体により前記各第 2の主電極を接 続し、 且つ、 前記各半導体スイッチング素子の制御電極を、 所定周波数で高イン ピーダンスとなるインピーダンス素子を介して第 2の配線導体により接続する。
2 . この発明による各半導体スイッチング回路は、 半導体スイッチング素子、 こ のスィツチング素子の駆動部および保護回路を一体的にモジュール化したィンテ リジヱントパワーモジュールである。
3 . この発明は、 第 1の配線導体と第 2の配線導体は相互に密に接して敷設する ο
4 . この発明は、 第 1の配線導体と第 2の配線導体は平行平板導体で構成した。
5 . この発明は、 第 1の配線導体と第 2の配線導体は複数のリード線を撚り合わ せたヅイストペア線で構成した。
6 . この発明は、 第 1の配線導体と第 2の配線導体は複数のリード線をシールド 部材に内包したシールド線で構成した。 図面の簡単な説明
図 1はこの発明の実施の形態 1に係る電力用半導体装置の構成図である。 図 2は図 1に示す電力半導体装置を構成する各 I P Mの駆動回路間に動作時間 差がある場合の動作を説明する図である。
図 3は本実施の形態 1に係る I P Mを構成する I G B Tのゲ一ト補助端子接続 線により形成される共振回路の説明図である。
図 4は実施の形態 2に係る電力用半導体装置の構成図である。
図 5は従来の I P Mの構成を示すブロック図である。
図 6は従来の半導体モジュールを並列接続した場合の回路図である。
発明を実施するための最良の形態
実施の形態 1 .
以下、 この発明の実施の形態 1を添付図面について説明する。
図 1は本実施の形態 1に係る電力用半導体装置の回路構成を示す図である。 本 実施の形態 1に係る電力用半導体装置は、 図 1に示すように例えば自己消弧形ス ィヅチング素子である I GBT 2、 I GBT 2を ON— OFF駆動するゲート信 号を発するゲート素子 6等を有する駆動回路および図示しない I GBTの保護回 路等を一体化してモジュール化した I P M 1 A , 1 Bを例えば基板上で 2つ配置 し、 この基板上で 2つの I PM1 A, 1Bを後述する回路導体にて電気的に並列 接続する。
また、 基板上には駆動回路のグランドライン 12に伝わるコモンモードノイズ を除去するためのコモンモードチョークコイル 13の一次卷線が I PM 1 Aにお けるグランドライン 12と I PM1 Bにおけるグランドライン 12間に挿入され いる。
コモンモードチヨ一クコイル 13の二次卷線の一端が駆動回路を構成するゲ一 ト素子 6 Aの入力端子に、 二次卷線の他端が駆動回路を構成するゲート素子 6 B の入力端子に接続されている。
また、 コモンモードチョークコイル 13の一次巻線と二次卷線の各一端間に各 駆動回路にローレベルを 0Vまたはハイレベルを DC 15 Vとする駆動制御信号 11を入力する駆動制御信号源 20が接続されている。
次に、 IPM1A. 1 Bの構成について説明する。
尚、 IPM1A. 1Bの構成は同等であり、 IPM1A. 1Bを区別するため に各符号に Aまたは a， Bまたは bを付する。
各 IPM1A. 1 Bにおける I GBT 2 A， 2 Bのコレクタはプラスのコレク 夕側主回路配線 CCに共通接続され、 また、 ェミッタはマイナスのエミッ夕側主 回路配線 E Cに共通接続されている。
各 IGBT2A, 2 Bはそれそれゲート抵抗 3 A, 3Bを通してオン一オフ駆 動信号を駆動回路より入力する。
駆動回路を構成するゲート素子 6 Aは、 その入力端子に駆動制御信号源 20よ り +15 Vの DC電圧を入力すると +24 Vの駆動信号を、 そして + 0Vの電圧 を入力すると 0Vの駆動信号をそれそれの出力端子 P 3 Aより出力する。 そして
、 15 Vの駆動信号によりオフし、 0Vの駆動信号によりオンする例えば FET より構成されるスィツチング素子 4 aのドレインは第 1電源 7 Aの +端子に接続 され、 15 Vの駆動信号によりオンし、 0Vの駆動信号によりオフする同じく F ETより構成されるスィヅチング素子 5 aのドレインは第 2電源 8の—端子に接 続されている。
各スイッチング素子 4 a, 5 aのソースはそれそれゲート抵抗 4 A, 5 Aを通 して接続点 PA4で接続されている。 接続点 PA4は I GBT 2 Aのゲート抵抗 3 Aを通して I GBT 2 Aのゲートに接続されている。
各スィッチング素子 4a, 5 aのゲートはゲート素子 6 Aの出力端子 P A 3よ りオン/オフ駆動信号を入力する。
第 1電源 7 Aの—端子と第 2電源 8 Aの +端子は接続点： P A 1において接続さ れ、 接続点 P A 1は回路パターンを通して I GB T 2 Aのエミヅ夕における接続 点 P A 7に接続される。
尚、 I PM 1 Bのおいても同様に接続されている。
以上のように回路構成された IPM1 A, IPM1Bにおいて、 IGBT2A , 2Bの各コレクタは外部端子 9， 9によりコレクタ主回路配線 CCに接続され 、 また、 IGBT2A， 2 Bの各エミッ夕は外部端子 10， 10によりエミヅ夕 主回路配線 ECにより接続されことで各 I GBT 2 A， 2 Bは並列接続される。 また、 I PM 1 Aにおける接続点 P A 4とゲート抵抗 3 Aとを接続する回路パ ターンと、 I PM1 Bにおける接続点 PB 4とゲート抵抗 3 Bとを接続する回路 パターンは、 それそれ IPM1A, 1 Bの外部端子となるゲート補助端子 14 A 、 14Bに上記各回路パターン中の接続点 PA5、 PB 5より回路パターンにて 接続される。
更に、 IPM1A, IPM1Bにおいて、 I P M 1 Aにおける第 2電源 8 Aの +端子側の接続点 P A 1と I GB T 2 Aのエミヅ夕側の接続点 P A 7とを接続す る回路パターンと、 I P M 1 Bにおける第 2電源 8 Bの +端子側の接続点 P B 1 と I GB T 2 Bのェミッタ側の接続点 P B 7とを接続する回路パターンは、 それ それ IPM1A, 1Bの外部端子となるエミッ夕補助端子 15 A、 15Bに抵抗 16 As 16Bを介して接続される。
ゲート補助端子 14 Aは回路パターンによりゲ一ト抵抗 3 Aの電流入力側の接 続点 P A 5に接続されている。 ゲート抵抗 3 Bの電流入力側に回路パターンで接 続されたゲート補助端子 14 Bは、 フェライ トビ一ズコア 19を介してゲート補 助端子接続配線 17に接続されている。
各エミッ夕補助端子 15 A, 15 Bはゲート補助端子接続配線 17とペアにな るェミツ夕補助端子接続配線 18により接続される。
尚、 ゲート補助端子接続配線 17とェミツ夕補助端子接続配線 18とは平行平 板導線、 ツイストペア線またはシールド線により密接させて敷設させる。
ここで、 ゲート抵抗 4A, 4Bは IGBT2A, 2 Bの夕一ンオン時のみに使 用されるゲート抵抗、 ゲート抵抗 5 A， 58は108丁2 ， 2 Bの夕一ンオフ 時のみに使用されるゲート抵抗である。
直流電源 7 A, 7Bは IGBT2A, 2 Bの夕一ンオン時にゲートーェミツ夕 間に正電位を印加するための直流電源、 直流電源 8A， 8Bは IGBT2A， 2 Bの夕一ンオン時にゲート—エミッ夕間に負電位を印加するための直流電源であ る。
各ゲート補助端子 14 A， 14 B同士および各ェミツ夕補助端子 15 A, 15 B同士をそれそれゲート補助端子接続配線 17、 ェミツ夕補助端子接続配線 18 で接続することにより、 並列接続された各 IGBT2A， 2 B間のゲート電位お よびエミッ夕電位をそれそれ等電位に保つ。
次に、 各 I GB Tの夕一ンオフ動作を例に本実施の形態 1の動作について説明 する。 各 I GB T 2 A, 2 Bはそれそれのエミヅ夕補助端子 15 Aと 15 B、 ゲ —ト補助端子 14 Aと 14 Bを接続しているため、 ターンオフ直前のゲート ·ェ ミッ夕電位は等電位に保たれている。
ターンオフ指令により + 15 Vの駆動信号 11が駆動制御信号源 20より I P M 1 Aのゲート素子 6 Aと I PM 1 Bのゲ一ト素子 6 Bに同時に入力されると、 ゲート素子 6 A, 6 Bの出力端子 P A3, PB 3に +24の電位が発生する。 この結果、 通常はスイッチング素子 4 a, 4 bがオフとなり、 スイッチング素 子 5 a, 5 bがオンとなる。 しかし、 IPM1A, 1 B内部の駆動回路は各ゲ一 ト素子 6A. 6B、 スイッチング素子 4 a， 5 a， 4b， 5 bを含めて動作時間 差が存在するために、 図 2に示すように駆動回路の動作速度が遅い方の例えば I
PM 1 Aのスィツチング素子 4 aはオンままとなる。 駆動回路の動作速度が早い方の例えば I PM 1 Bのスィツチング素子 4 bをォ フとなり、 スイッチング素子 5 bをオンにする。
このように I PM1 Aがターンオン指令状態となりスィツチグ素子 4 aがオン 、 スイッチング素子 5 aがオフ、 また、 IPM1Bが夕一ンオフ指令状態となり スィッチグ素子 4 bがオフ、 スイッチング素子 5 bがオンとなると、 ターンオン 側の第 1電源 7 Aとターンオフ側の第 2電源 8 Bとの直列回路に、 ターンォン側 の抵抗 4 Aと同抵抗値の夕ーンオフ側の抵抗 5 Bが直列接続された回路構成とな なる。 この結果、 第 1電源 7 Aと第 2電源 8 Bとの直列合成電圧は抵抗 4 Aと 5 Bとにより等しく分圧され、 各分圧電圧は各抵抗 4A, 5Bとの接続点 PA5, PB 5より. I GB T 2 A, 2 Bの各ゲートに等しく印加される。 よって、 各 IP MIA, 1 Bに内蔵の駆動回路の動作速度が異なっても並列接続された各 I GB T 2 A, 2 Bのゲートは同電位に保たれるため、 IGBT2A， 12Bの動作時 間に不平衡が生じることはない。
また、 各 IGBT2A， 2 Bの入出力共通線にはそれそれ 1〜2 Ωの低抵抗値 の抵抗 16A, 16Bを介してエミヅ夕補助端子 15 A, 15Bが接続されてい る。 あるいは各 I PM 1 A， 1 Bにおける I GBT 2 A, 2Bのエミヅ夕同士は ェミツ夕主回路配線 E Cにより接続されているため、 エミッ夕は常にほぼ同電位 に保たれている。
その後、 動作速度が遅い IPM1 A側の駆動回路が動作し、 IGBT2Aのゲ ―トに一電位が印加された時点で並列接続された各 I PM 1 A, 1 Bにおける各 I GBT 2 A, 2 Bのゲート電位が共に一電位となり夕一ンオフ動作が同時に開 始される。
ターンオン時もこれと逆の動作となり並列接続された I P Mの駆動回路の動作 速度のばらつきに関係なく同時にターンオンする。 このようにして駆動回路の動 作速度のばらつきが打ち消され、 夕一ンオン動作あるいは夕一ンオフ動作の過渡 状態では、 I PM.に内蔵された駆動回路の動作速度のばらつきに関係なく並列接 続された各 I PMにおける I GBTのゲ一トおよびエミッ夕電位を等しく保つこ とができるため、 並列モジュ一ルに均等に電流を流すことができる。
ただし、 ゲート補助端子 14A, 14Bを接続することにより、 図 3に示すよ うにゲート補助端子接続線 1 7とコレクタ側主回路配線 C Cは、 ゲート—コレク 夕容量 2 0を介してループが形成され、 このループにコレクタ側主回路配線 C C 、 ゲート補助端子接続線 1 7の各インダクタンス 2 2、 2 4が加わって共振ル一 プが形成される。
あるいはゲート補助端子接続線 1 7とェミツ夕側の主回路配線 E Cは、 ゲート ーェミツ夕容量 2 1を介してループが形成され、 このループにゲート補助端子接 続線 1 7とェミツ夕側主回路配線 E Cの各ィンダク夕ンス 2 3、 2 4が加わつて 共振ループが形成される。 この結果、 これら共振ループにより共振が発生する問 題が生じる。
本実施の形態では、 この共振を抑えるためには、 ゲート補助端子接続配線 1 7 のィンダク夕ンス 2 4を低減することが有効な対処法となる。 インダク夕ンスを 低減するためには、 各 I P M 1 A, 1 B間のゲート補助端子 1 4 A、 1 4 Bを接 続するゲート補助端子接続線 1 7と各 I P M 1 A, 1 B間のエミッ夕補助端子 1 5 A、 1 5 Bを接続するゲート補助端子接続線 1 8とを一対の導線にて接続する このような接続方法として以下の 3つの方法がある。
( 1 ) 並行平板導体で接続する。
( 2 ) ッイストペアケーブルで接続する。
( 3 ) 同軸ケーブルで接続する。
これら 3種類の接続方法はいずれも配線のィンダクタンスの低減を図ることが 可能であり、 装置の構成に応じてコストゃ組み立て性等の面から最良の接続方法 を選択する事ができる。
更に、 共振の発生を抑制するためのさらなる対策として、 共振周波数帯域 （数 M H z以上） で高インピーダンス特性を持つフェライ トビ一ズコア 1 9を介して 各ゲート補助端子 1 4 A , 1 4 Bをゲート補助端子接続配線 1 7で接続する。 以上に説明したように、 ゲート補助端子接続配線 1 7とェミッタ補助端子接続 配線 1 8にインダク夕ンス低減配線を使用し、 ゲート補助端子接続配線 1 7にフ ェライ トビ一ズコア 1 9の挿入を行なうことにより、 ゲート補助端子接続線 1 7 を介した形成された共振ループによる共振を完全に抑制する事ができる。 また、 エミッ夕補助端子接続線 18とェミッタ側主回路間にエミツ夕ループが 形成されと、 このエミッ夕ループには、 スイッチング時の鎖交磁束あるいは並列 された I P M 1 A， 1 Bに流れる電流のアンバランスによって不平衡電流が流れ る。 この不平衡電流によつて駆動回路に誤動作が生じる可能性がある。
よって、 このエミッ夕ループの電流は極力減少させる必要がある。 特開平 10 -14215号公報では各エミヅ夕補助端子間にィンダク夕ンス （図 6を参照） を挿入して電流の抑制を図っている。 しかし、 本実施の形態 1ではゲ一ト補助端 子接続線間のインダクタンス減少のためにエミッ夕補助端子接続線を利用してお り、 インダク夕ンスを挿入することは適当でない。
そこで、 本実施の形態 1においては、 エミヅタループに抵抗 16 A， 16Bを 挿入し電流を減少させる。 ただし、 抵抗 16A, 16 Bの抵抗値が大きい場合、 流れる電流値によっては並列接続された I GBT 2 A， 2 Bのエミヅ夕電位に大 きく差が現れることになるので、 抵抗値は 1〜2 Ω程度とする。
以上の説明から明らかなように、 本実施の形態によれば、 IPM1A， IBの 並列接続において駆動回路および保護回路を内蔵しない半導体モジュールと同等 の並列接続の容易性が実現できる。 また、 IPM1A, 1Bの並列接続時の素子 選別作業が大幅に軽減されることにより、 IPMの保護機能などのメリヅトのみ を生かした I P Mを並列接続した装置を提供できる。
実施の形態 2.
図 4はこの発明の実施の形態 2に係る電力用半導体装置の構成図である。 尚、 図中、 図 1と同一符号は同一または相当部分を示す。
上記実施の形態 1は、 第 1電源 7A (7B) および第 2電源 8A (8B) の直 列接続点と IGBT2A (2B) のエミヅ夕とを接続する入出力共通線に形成し た接続点 PA6 (PB 6) とェミツ夕補助端子 15A (15B) との間に抵抗 1 6 A (16B) を接続し、 この抵抗 16A (16B) を通して IGBT2A (2 B) のェミツ夕とエミッ夕補助端子接続線 18とを接続した。
しかし、 本実施の形態 2では接続点 P A 6 (PB 6) とェミッタ補助端子 15
A ( 15 B) との間を回路パターンで接続し、 入出力共通線内に直列に抵抗 25
A (B) を挿入し、 この抵抗 25 A (B) を介して IGBT2A (2B) のエミ ッ夕と第 1電源 7A (7B) および第 2電源 8A (8B) の直列接続点とを接続 する。
この結果、 実施の形態 1と同様にエミッ夕ループの電流を極力減少させること ができる。
産業上の利用の可能性
本発明は、 インテリジヱントパワーモジュールの並列接続を行なう際に、 イン テリジヱントパワーモジュールを構成するスィツチング素子のスィツチング特性 によるスイッチング素子の選別基準を緩和し、 且つ、 並列接続された各インテリ ジェントパワーモジュールに均等に電流を流す。

Claims

請 求 の 範 囲
1 . 半導体スィツチング素子より構成される第 1の半導体スィツチング回路と第 2に半導体スイツチング回路とを並列接続する際に、 前記各半導体スイツチング 素子の主電流入力側の第 1の主電極同士および主電流出力側の第 2の主電極同士 を接続すると共に、 前記各第 2の主電極に同抵抗値の抵抗を接続し、 この抵抗よ り補助端子を通して第 1の配線導体により前記各第 2の主電極を接続し、 且つ、 前記各半導体スィツチング素子の制御電極を、 所定周波数で高インピーダンスと なるインピーダンス素子を介して第 2の配線導体により接続することを特徴とす る電力用半導体装置。
2 . 前記各半導体スイッチング回路は、 半導体スイッチング素子、 このスイッチ ング素子の駆動部および保護回路を一体的にモジュール化したインテリジヱント パワーモジュールであることを特徴とする請求項 1に記載の電力用半導体装置。
3 . 前記第 1の配線導体と第 2の配線導体は相互に密に接して敷設することを特 徴とする請求項 1に記載の電力用半導体装置。
4 . 前記第 1の配線導体と第 2の配線導体は平行平板導体で構成したことを特徴 とする請求項 3に記載の電力用半導体装置。
5 . 前記第 1の配線導体と第 2の配線導体は複数のリ一ド線を撚り合わせたツイ ストペア線で構成したことを特徴とする請求項 3に記載の電力用半導体装置。
6 . 前記第 1の配線導体と第 2の配線導体は複数のリ一ド線をシールド部材に内 包したシールド線で構成したことを特徴とする請求項 3に記載の電力用半導体装
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