WO2001086719A1 - Isolation de puces par couche mince pour connexion par polymere conducteur - Google Patents

Isolation de puces par couche mince pour connexion par polymere conducteur Download PDF

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Definitions

  • the invention relates to the field of chips.
  • a chip has rear and active faces on which are arranged connection pads making it possible to electrically connect the chip to a communication interface. Between these faces are flanks.
  • connection pads The protection of such chips consists of electrically insulating its sides and active face, with the exception of connection pads. This facilitates its connection with an interface such as printed circuit tracks, connection terminal block or antenna.
  • Document US5646439 describes an electronic chip component with a passivation film and an organic protective film.
  • the active face of the chip is covered except in its center by the passivation film.
  • the organic protective film obtained by covering with a polyamide solution and then heating it at 100 - 150 ° C for 1 to 3 hours, masks the entire active face including the electrode itself at its center. When laying connection wires, the protective film is destroyed to allow the electrical connection.
  • the document US5693565 describes a semiconductor chip suitable for testing components recognized as acceptable.
  • a passivation layer is deposited which provides an access window to an aluminum pad for wire connection, by adhesive tape or "flip-chip” inversion.
  • An intermediate metallic layer covers the studs through the window, and supports itself a terminal or "bump” in gold or welded.
  • Document JP60165779 describes the application of a layer on the wafer, to cause pressure cleavages. This layer is then dissolved and removed.
  • Document JP61016592 describes the application of a layer on the wafer, then its cutting into chips transferred onto an adhesive. This layer is then dissolved and removed and the chips are washed with water and dried.
  • Document JP61172361 describes the application of a metallic sheet of a substrate, then obtaining on this sheet of plated terminals or "bumps".
  • Document JP05029379 describes the formation of an aluminum oxide film on the parts which are not useful for the connection of a wire connected to a stud of a semiconductor substrate.
  • connection of a chip with a connection terminal block of a smart card can be carried out by wire wiring or by conductive polymer compounds in contact with the connection pads and the connection tracks of the terminal block.
  • Wired wiring does not impose any specificity on the component constituting the chip.
  • this technology is expensive.
  • the wires are generally made of copper, nickel or gold. The soldering of these wires which connect the connection pads to the tracks requires high precision equipment and is delicate. This results in a slowdown in the production rate, at the connection stage.
  • the document DE2348323 describes a chip with an insulation layer on its active face. This layer is produced with openings inside which studs are placed. A connection wire is connected to this pad.
  • Document JP52072572 describes a semiconductor device. It is desired to obtain a structure such as a chip where short circuits between the exposed silicon of the chip and connection wires are avoided on a flexible strip, even if the height of the pads is reduced, or even if these pads are deleted.
  • electrically conductive polymer compounds are used more and more often to establish contact between the connection pads and the communication interface.
  • the document FR2761498 from the applicant describes a module where the connections between output pads of the chip and tracks of contact consist of a bead of adhesive conductive substance matching the relief of the support.
  • connection tracks 12 of the interface are brought close to the location provided for the chip 100.
  • the latter is glued by its rear face 104 to the tracks 12 using an insulating adhesive 50.
  • This adhesive is for example a crosslinking adhesive under the effect of exposure to ultraviolet radiation.
  • connection pads 120 and the connecting tracks 12 are then made by depositing a conductive resin 40 which covers these pads 120 and the tracks 12.
  • This resin 40 is for example a polymerizable adhesive charged with conductive particles, often money.
  • FIG. 2 Another method of connection by conductive polymer compound is illustrated in FIG. 2. It consists in transferring the chip according to a circuit where the active face 101 is opposite the connecting tracks, called "flip chip”.
  • the chip 100 with its connection pads 120 downwards is connected by placing these pads 120 on the tracks 12 printed at the location provided for the chip.
  • a direction z perpendicular to the active face of the chip 100 is orthogonal to directions x and y. These x and y directions are extended in a plane parallel to the active face of the chip 100.
  • the chip 100 is connected to the tracks 12 by means of an adhesive 35 with anisotropic electrical conduction.
  • This adhesive 35 when pressed, is conductive in the z direction and insulating in the other x and y directions.
  • connections by conductive polymers are efficient and effective. They have advantages over wired cabling and tend to become widespread among integrated circuit assemblers. In fact, the use of a conductive polymer makes it possible to reduce the number of manufacturing operations and to reduce the cost of assembling integrated circuits. However, there are problems directly related to the connection by conductive polymer.
  • the electrical insulation between the active face 101 of a chip and its flanks 103 created during the cutting of the wafer is insufficient to allow electrical contact on the flanks.
  • a conductivity on the side 103 may cause electrical malfunctions.
  • FIG. 3 schematically illustrates a cut chip 100 on which appear scribe lines 140. After cutting, these engravings form “steps” also designated at 140.
  • the side 103 is of high or low resistivity (insulator or conductor). If this side is insulating, there is no problem of contact.
  • the conductivity of the substrate wafers is directly linked to their production process and their manufacturer. A user wishing to specify a particular conductivity of the substrate will then be linked to a given supplier and even to a given range of wafers. This leads to an additional cost and a limitation of usable products.
  • an object of the invention relates to a chip protection method which makes it possible to electrically isolate its flanks and its active face with the exception of at least one connection pad.
  • the insulation is produced in the form of a deposit of an electrically insulating thin layer covering the parts to be isolated from the chip.
  • Another object of the invention relates to a chip comprising an active face with connection pads.
  • This chip comprises an electrically insulating thin layer deposited at least on its active face and on its sides. The thin layer is interrupted at connection pads, that is to say at the level of these pads (which are thus released).
  • Yet another object of the invention is a smart card obtained by the protection method and / or with such a chip. These objects are specified in the claims.
  • An advantage of the invention is to allow direct connection between the pads and tracks with a conductive polymer whatever the chip used. The invention can therefore be used with any type of chip, whatever the substrate used, whatever its size and / or shape.
  • the invention makes it possible to deposit an insulating layer on the active face and the sides, while at the same time neutralizing the test pads and the scribe lines.
  • the invention is easy to implement. Although it requires an additional step preceding the connection of the chips, the method of the invention does not entail any significant additional cost, nor any extended manufacturing time. In addition, the step of turning the wafer is eliminated compared to processes depositing an insulating layer on the rear face and the flanks of the chips.
  • FIG. 1 is a schematic sectional view perpendicular to the active face, illustrating the connection of a chip with dispensing of conductive resin. This figure also shows a smart card.
  • FIG. 2 is a schematic sectional view perpendicular to the active face, illustrating the connection of a chip according to a technique of "flip chip” with conductive adhesive.
  • FIG. 3 is a schematic sectional view perpendicular to the active face, illustrating a chip showing the scribe lines and the test connection pads.
  • - Figure 4 is a schematic sectional view perpendicular to the active face, illustrating a step of transferring a wafer on a support.
  • FIG. 5 is a schematic sectional view perpendicular to the active face, illustrating a sawing step of the wafer.
  • FIG. 6 is a schematic sectional view perpendicular to the active face, illustrating a step of depositing an insulating material on the active face and the flanks of chips.
  • FIG. 7 is a schematic sectional view perpendicular to the active face, illustrating a variant of the deposition step where the insulating layer is interrupted at the connection pads.
  • a preliminary step provides for preparing the chips for the deposition of a protective layer 150.
  • the wafer 10 of silicon substrate on which the chips 100 are arranged is transferred to a support 110, active face 101 upwards.
  • the plate 10 is temporarily attached to the support 110 by the rear faces 104 of the chips 100.
  • the support 110 here comprises a plastic material, adhesive and degradable to ultraviolet.
  • the wafer 10 is then cut so as to separate the chips 100. The cutting is carried out for example by means of a diamond saw along cutting paths 102 of the wafer.
  • the separated chips 100 are held together by the support 110 and now have sides 103 between the active faces 101 and rear 104.
  • the sides 103 are formed by the cutouts 102.
  • an electrically insulating material 150 is then deposited, in the form of a thin layer, on the sides 103 and the active face of the chips 100 placed on the support 110.
  • the chips 100 are treated collectively , while they are still arranged on the support 110 which keeps them in position during cutting.
  • the nature of the insulating thin layer 150 is chosen on the one hand so as to ensure a breakdown voltage greater than or equal to 20 volts for a thickness equal to or less than 1 micrometer. On the other hand, it must allow easy extraction of the chips 100 from their support 110 after deposition of the layer 150.
  • the extraction is facilitated if the layer 150 has a suitable fragility at the connection between the sides 103 of the chips 100 and the support 110.
  • mineral materials are chosen rather than polymers.
  • the insulating layer 150 has sufficient stability to withstand the moist heat given off during the use of the chips 100. This stability depends on the temperature of the substrate (the chips) 100 during deposition, and on the possibility of annealing. after filing.
  • the electrically insulating thin layer 150 is in embodiments deposited at ambient temperature by chemical vapor deposition assisted or not by plasma.
  • Plasma called CVD "chemical vapor deposition" in English or PECVD (plasma enhanced chemical vapor deposition in English) are used to deposit a solid compound on a substrate 100 from gaseous precursors, such as a silicon oxide from silane and oxygen.
  • the PECVD deposit conducted at room temperature, makes it possible to obtain deposits of uniform thickness on a large substrate, 20 cm in diameter for example. Thus, all the chips 100 maintained on the support 110 are covered with a thin uniform layer 150.
  • the layer 150 deposited on the active face 101 has openings 210 at the level of the connection pads 120 in order to allow the electrical connection of the chips 100 with a communication interface 12.
  • FIG. 7 illustrates an embodiment of these openings 201 in the insulating layer 150, on the active face 101.
  • the openings 201 in the layer 150 are produced by cracking during the welding of bosses or "bumps" 200.
  • bosses 200 are deposited, by cold welding, on the connection pads 120. These bosses are made of conductive material such as gold, a tin / lead alloy, or a conductive polymer loaded with metallic particles for example.
  • the cold welding of these bosses 200 is carried out by means of machines, for example by high frequency vibration. This welding performed directly on the insulating layer 150, cracks it in contact with the welding tip under the effect of the high frequency.
  • the opening of the insulating thin layer 150 is produced by laser etching of this layer 150 in line with the connection pads 120.
  • bosses or laser engraving are more or less advantageous.
  • connection pads 120 generally made of Aluminum.
  • Laser engraving is faster and more precise than cold welding.
  • the chips 100 After depositing the insulating thin layer 150 and making the openings 201 at the pads 120, the chips 100 are detached from the support 110 so as to be connected in their place and place.
  • the ejection of the chips 100 is for example carried out by cutting the support 110 between the chips 100 and / or by mechanical ejection by lifting these chips 100 and by breaking the thin layer 150 deposited between the chips 100.
  • the characteristics chosen for the insulating material are such that the break or cut between the chips is clear and leaves the sides 103 of the chips 100 covered by the thin protective layer 150.
  • the support 110 used for holding and handling the chips 100 comprises a degradable adhesive.
  • the support 110 is exposed to ultraviolet radiation for example in order to degrade and reduce its adhesion.
  • the integrated circuit chips 100 are then detached from the support 110 and connected according to any type of assembly using conductive polymers.
  • This layer 150 has a thickness less than or equal to 1 ⁇ m and is moisture-proof.
  • the layer 150 is composed of a mineral oxide. For example, it includes a silicon oxide (SiO 2 ).
  • the chip 100 has bosses 200 made of electrically conductive material on at least one, or even each of its connection pads 120. These bosses 200 are made of Gold (Au), and the connection pads 120 made of Aluminum (Al).
  • a chip card 1 such as that illustrated in FIG. 1, is obtained by the protection method and / or with such a chip 100 covered with the layer 150.
  • the sides 103 even of low ohmic resistivity (conductors ) are electrically insulated by the layer 150 which covers them. The same applies to the steps for cutting the wafer 10 into chips 100. So that the problems usually encountered are resolved.

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Abstract

Procédé de protection de puces (100) disposées sur une plaquette, comportant une face active (101) sur laquelle sont disposés les plots de connexion (120) des puces, qui comprend les étapes prévoyant les : découpe de la plaquette pour désolidariser les puces (100) ; dépôt d'un matériau électriquement isolant (150), sous forme de couche mince, sur la face active et les flancs d'au moins une puce (100) ; dégagement d'au moins une ouverture (201) dans la couche (150) au niveau des plots (120), par soudure à froid de bossages (200) ou par gravure au laser.

Description

ISOLATION DE PUCES PAR COUCHE MINCE POUR CONNEXION PAR POLYMERE CONDUCTEUR
L'invention concerne le domaine des puces. Une puce présente des faces arrière et active sur laquelle sont disposés des plots de connexion permettant de relier électriquement la puce à une interface de communication. Entre ces faces, sont étendus des flancs.
La protection de telles puces consiste à isoler électriquement ses flancs et face active, à l'exception de plots de connexion. Ceci facilite sa connexion avec une interface telle que pistes de circuit imprimé, bornier de connexion ou antenne.
Le document US5646439 décrit un composant électronique à puce avec un film de passivation et un film de protection organique. La face active de la puce est recouverte sauf en son centre par le film de passivation. Et le film de protection organique, obtenu par recouvrement avec une solution polyamide puis son chauffage à 100 - 150° C pendant 1 à 3 heures, masque la face active entière y compris l'électrode même en son centre. Lors de la pose de fils de connexion, le film protecteur est détruit pour permettre le raccordement électrique. Le document US5693565 décrit une puce à semi conducteur appropriée pour les essais de composants reconnus comme acceptables. Sur la face active, est déposée une couche de passivation qui ménage une fenêtre d'accès à un plot en aluminium de liaison filaire, par bande adhésive ou retournement dit "flip-chip". Une couche métallique intermédiaire recouvre le plots à travers la fenêtre, et supporte elle même une borne ou "bump" en or ou soudée.
Le document JP60165779 décrit l'application d'une couche sur le wafer, pour provoquer par pression des clivages. Cette couche est ensuite dissoute et retirée. Le document JP61016592 décrit l'application d'une couche sur le wafer, puis sa découpe en puces reportées sur un adhésif. Cette couche est ensuite dissoute et retirée puis les puces sont lavées à l'eau et séchées. Le document JP61172361 décrit l'application d'une feuille métallique d'un substrat, puis l'obtention sur cette feuille de bornes ou "bumps" plaqués.
Le document JP05029379 décrit la formation d'un film d'oxyde d'aluminium sur les parties non utiles à la connexion d'un fil relié à un plot d'un substrat semi conducteur.
Par ailleurs, la connexion d'une puce avec un bornier de connexion d'une carte à puce, peut être réalisée par câblage filaire ou par des composés polymères conducteurs en contact avec les plots de connexion et les pistes de liaison du bornier.
Le câblage filaire n'impose aucune spécificité au composant constituant la puce. Cependant, cette technologie est coûteuse. En effet, les fils sont généralement en cuivre, en nickel ou en or. La soudure de ces fils qui relient les plots de connexion aux pistes nécessite un appareillage de haute précision et est délicate. Ceci entraîne un ralentissement de la cadence de fabrication, à l'étape de connexion.
Ainsi, le document DE2348323 décrit une puce avec une couche d'isolation sur sa face active. Cette couche est réalisée avec des ouvertures à l'intérieur desquelles sont placées des plots. Un fil de connexion est relié à ce plot.
Le document JP52072572 décrit un dispositif à semi conducteur. Il est souhaité d'obtenir une structure telle qu'une puce où sont évités les court circuits entre le Silicium exposé de la puce et des fils de connexion sur une bande flexible, même si la hauteur de plots est diminuée, voire si ces plots sont supprimés.
Dans les documents DE2348323 et JP52072572 ni les marches de découpe dites "scribe lines" ni l'ensemble des flancs sont recouverts d'une couche de passivation.
Pour pallier ces inconvénients, on utilise de plus en plus souvent des composés polymères électriquement conducteurs pour établir le contact entre les plots de connexion et l'interface de communication.
Ainsi, le document FR2761498 de la demanderesse, décrit un module où les connexions entre des plots de sortie de la puce et des pistes de contact sont constitués par un cordon de substance conductrice adhésive épousant le relief du support.
Une méthode de connexion par composé polymère est illustrée sur la figure 1. Des pistes de liaison 12 de l'interface sont amenées à proximité de l'emplacement prévu pour la puce 100. Cette dernière est collée par sa face arrière 104 sur les pistes 12 en utilisant une colle isolante 50. Cette colle est par exemple un adhésif réticulant sous l'effet d'une exposition à un rayonnement ultraviolet.
Les connexions électriques entre les plots de connexion 120 et les pistes de liaison 12 sont ensuite réalisées par dépôt d'une résine conductrice 40 qui recouvre ces plots 120 et les pistes 12. Cette résine 40 est par exemple une colle polymérisable chargée en particules conductrices, souvent d'argent.
Une autre méthode de connexion par composé polymère conducteur est illustrée sur la figure 2. Elle consiste à reporter la puce selon un montage où la face active 101 est en regard des pistes de liaison, dite "flip chip".
Dans ce montage, la puce 100 avec ses plots de connexion 120 vers le bas, est connectée en plaçant ces plots 120 sur les pistes 12 imprimées à l'emplacement prévu pour la puce.
Sur la figure 2, une direction z perpendiculaire à la face active de la puce 100, est orthogonale à des directions x et y. Ces directions x et y sont étendues dans un plan parallèle à la face active de la puce 100.
Ici, la puce 100 est connectée aux pistes 12 au moyen d'une colle 35 à conduction électrique anisotropique. Cette colle 35, lorsqu'elle est pressée, est conductrice suivant la direction z et isolante suivant les autres directions x et y.
Ces connexions par polymères conducteurs sont efficaces et performantes. Elles présentent des avantages par rapport au câblage filaire et tendent à se généraliser chez les assembleurs de circuits intégrés. En effet, l'utilisation d'un polymère conducteur permet de réduire le nombre d'opérations de fabrication et de diminuer le coût d'assemblage des circuits intégrés. Néanmoins, il existe des problèmes directement liés à la connexion par polymère conducteur.
Un premier problème se pose lorsque la plaquette de substrat utilisée pour réaliser la puce présente un flanc 103 de faible résistivité ohmique (c'est-à-dire conducteur).
Ainsi, l'isolation électrique entre la face active 101 d'une puce et ses flancs 103 créés lors de la découpe de la plaquette est insuffisante pour autoriser un contact électrique sur les flancs. Dans certains cas, une conductivité sur le flanc 103 peut entraîner des dysfonctionnements électriques.
Un autre problème lié à la connexion par polymère conducteur vient de ce que la découpe de la plaquette se fait en suivant des chemins de découpe gravés sous forme de petites entailles dans le substrat. Ces gravures sont connues appelées en anglais « scribe lines ». La figure 3 illustre schématiquement une puce 100 découpée sur laquelle apparaissent des scribe lines 140. Après la découpe, ces gravures forment des « marches » également désignées en 140.
Ces marches ne sont pas passivées et peuvent compromettre la connexion électrique entre les plots 120 et l'interface de communication. Par ailleurs, certaines puces présentent souvent des plots de test 130 utilisés pour contrôler le composant en cours de fabrication. Ces plots 130 sont généralement rapprochés des plots 120. Ainsi, le dépôt d'un polymère conducteur sur ces plots 120 peut déborder sur les plots de test 130 et créer un dysfonctionnement électrique. Sur la figure 1, le polymère conducteur, colle ou résine, couvre les flancs 103 de la puce 100 et les scribe lines et plots de test (non représentés).
Or, selon le type de substrat utilisé, le flanc 103 est de forte ou de faible résistivité (isolant ou conducteur). Si ce flanc est isolant, il n'y a aucun problème de contact.
Par contre, avec un flanc 103 conducteur c'est-à-dire de faible résistivité, cette connexion n'est pas utilisée jusqu'à présent. Cette solution n'est pas satisfaisante car elle limite les possibilités de l'assembleur en l'obligeant à utiliser pour certains produits certaines techniques de montage exclusivement.
Or, la conductivité des plaquettes de substrat est directement liée à leur procédé de production et leur fabricant. Un utilisateur désirant spécifier une conductivité particulière du substrat se verra alors lié à un fournisseur donné et même à une gamme de plaquettes donnée. Ceci entraîne un surcoût et une limitation des produits utilisables.
L' invention a pour but de résoudre ces problèmes. Elle vise à supprimer les inconvénients liés à la connexion par polymères conducteurs. A cet effet, un objet de l'invention concerne un procédé de protection de puces qui permette d'isoler électriquement ses flancs et sa face active à l'exception d'au moins un plot de connexion. L'isolation est réalisée sous la forme d'un dépôt de couche mince électriquement isolante recouvrant les parties à isoler de la puce. Un autre objet de l'invention concerne une puce comportant une face active avec des plots de connexion. Cette puce comprend une couche mince électriquement isolante déposée au moins sur sa face active et sur ses flancs. La couche mince est interrompue au niveau de plots de connexion, c'est-à-dire au droit de ces plots (qui sont ainsi dégagés). Encore un autre objet de l'invention vise une carte à puce obtenue par le procédé de protection et/ou avec une telle puce. Ces objets sont précisés dans les revendications. Un avantage de l'invention est permettre la connexion directe entre les plots et des pistes avec un polymère conducteur quelque soit la puce utilisée. U invention peut donc être utilisée avec tout type de puce, quelque soit le substrat utilisé, quelque soit sa taille et/ou sa forme.
De plus, l'invention permet de déposer une couche isolante sur la face active et les flancs, tout en neutralisant en même temps les plots de test et les scribe lines. En outre, l'invention est facile à mettre en œuvre. Bien qu'il nécessite une étape supplémentaire précédant la connexion des puces, le procédé de l'invention n'entraîne pas de surcoût significatif, ni de temps de fabrication rallongé. De plus, l'étape de retournement de la plaquette est supprimée par rapport aux procédés déposant une couche isolante sur la face arrière et les flancs des puces.
D'autres particularités et avantages de l'invention apparaîtront dans la description qui suit, donnée à titre d'exemple et qui se réfère aux figures dans lesquelles:
- La figure 1 est une vue schématique en section perpendiculaire à la face active, illustrant la connexion d'une puce avec dispense de résine conductrice. Cette figure montre aussi une carte à puce.
- La figure 2 est une vue schématique en section perpendiculaire à la face active, illustrant la connexion d'une puce selon une technique de "flip chip" avec colle conductrice.
- La figure 3, est une vue schématique en section perpendiculaire à la face active, illustrant une puce faisant apparaître les scribe lines et les plots de connexion de test. - La figure 4 est une vue schématique en section perpendiculaire à la face active, illustrant une étape de report d'une plaquette sur un support.
- La figure 5 est une vue schématique en section perpendiculaire à la face active, illustrant une étape de sciage de la plaquette. - La figure 6 est une vue schématique en section perpendiculaire à la face active, illustrant une étape de dépôt d'une matière isolante sur la face active et les flancs de puces.
- La figure 7 est une vue schématique en section perpendiculaire à la face active, illustrant une variante de l'étape de dépôt où la couche isolante est interrompue au niveau des plots de connexion. Une étape préalable prévoit de préparer les puces pour le dépôt d'une couche 150 de protection.
Sur la figure 4, la plaquette 10 de substrat en silicium sur laquelle les puces 100 sont disposées est reportée sur un support 110, face active 101 vers le haut. De fait, la plaquette 10 est solidarisée momentanément au support 110 par les faces arrière 104 des puces 100. Le support 110 comporte ici un matériau plastique, adhésif et dégradable aux ultraviolets. Sur la figure 5, la plaquette 10 est ensuite découpée de manière à désolidariser les puces 100. La découpe est réalisée par exemple au moyen d'une scie diamantée suivant des chemins de découpe 102 de la plaquette. Les puces 100 désolidarisées sont maintenues ensemble par le support 110 et présentent maintenant des flanc 103 entre les faces actives 101 et arrière 104. Les flancs 103 sont formés par les découpes 102.
Sur la figure 6, est ensuite déposé un matériau électriquement isolant 150, sous forme de couche mince, sur les flancs 103 et la face active des puces 100 placées sur le support 110. Pour maintenir des conditions économiques viables, les puces 100 sont traitées collectivement, alors qu'elles sont encore disposées sur le support 110 qui les maintient en position lors de la découpe.
La nature de la couche mince isolante 150 est choisie d'une part de façon à assurer une tension de claquage supérieure ou égale à 20 volts pour une épaisseur égale ou inférieure à 1 micromètre. D'autre part elle doit permettre une extraction aisée des puces 100 de leur support 110 après dépôt de la couche 150.
L'extraction est facilitée si la couche 150 présente une fragilité convenable au niveau du raccordement entre les flancs 103 des puces 100 et le support 110. On choisit à cette fin des matériaux minéraux plutôt que polymères.
De plus, la couche isolante 150 présente une stabilité suffisante afin de résister à la chaleur humide dégagée pendant l'utilisation des puces 100. Cette stabilité dépend de la température du substrat (les puces) 100 lors du dépôt, et de la possibilité de recuits ultérieurs au dépôt.
Différentes techniques satisfont à ces contraintes, et notamment le dépôt sous vide et la pulvérisation cathodique.
La couche mince électriquement -isolante 150 est dans des réalisations déposée à température ambiante par dépôt chimique en phase vapeur assistée ou non par plasma. Des plasma dits CVD "chemical vapor déposition" en anglais ou PECVD (plasma enhanced chemical vapor déposition en anglais) sont employés pour déposer un composé solide sur un substrat 100 à partir de précurseurs gazeux, comme un oxyde de silicium à partir de_silane et d'oxygène. Le dépôt PECVD, conduit à température ambiante, permet d'obtenir des dépôts d'épaisseur uniforme sur un substrat de grande dimension, 20 cm de diamètre par exemple. Ainsi, toutes les puces 100 maintenues sur le support 110 sont recouverts d'une couche mince 150 uniforme. Sur la figure 6, la couche 150 déposée sur la face active 101, comporte des ouvertures 210 au niveau des plots de connexion 120 afin de permettre la connexion électrique des puces 100 avec une interface de communication 12.
La figure 7 illustre une réalisation de ces ouvertures 201 dans la couche isolante 150, sur la face active 101.
Dans une réalisation, les ouvertures 201 dans la couche 150 sont réalisées par craquage lors du soudage de bossages ou "bumps" 200.
Ces bossages 200 sont déposés, par soudure à froid, sur les plots de connexion 120. Ces bossages sont réalisés en matériau conducteur tel que de l'or, un alliage étain/plomb, ou un polymère conducteur chargé en particules métalliques par exemple. La soudure de ces bossages 200 à froid est réalisée au moyen de machines par exemple part vibration hautes fréquences. Cette soudure réalisée directement sur la couche isolante 150, craque celle-ci au contact de la pointe de soudure sous l'effet de la haute fréquence.
Selon une autre réalisation, non illustrée, l'ouverture de la couche mince isolante 150 est réalisée par gravure au laser de cette couche 150 au droit des plots de connexion 120.
Selon les applications auxquelles les puces 100 sont destinées, les bossages ou la gravure laser sont plus ou moins avantageux. Les bossages
200, surtout s'ils sont en Or, facilitent le contact électrique avec les plots de connexion 120 généralement en Aluminium. La gravure laser, quant à elle, est plus rapide et précise que la soudure à froid.
Après le dépôt de la couche mince isolante 150 et la réalisation des ouvertures 201 au niveau des plots 120 les puces 100 sont détachées du support 110 afin d'être connectées en leur lieu et place.
L'éjection des puces 100 est par exemple réalisée par découpe du support 110 entre les puces 100 et/ou par éjection mécanique en soulevant ces puces 100 et en brisant la couche mince 150 déposée entre les puces 100.
Les caractéristiques choisies pour la matière isolante sont telles que la brisure ou la découpe entre les puces est nette et laisse les flancs 103 des puces 100 recouverts par la couche mince de protection 150.
Selon un mode de réalisation, le support 110 utilisé pour le maintien et la manipulation des puces 100 comporte un adhésif dégradable. Dans ce cas, après application de la matière isolante 150, le support 110 est exposé à un rayonnement ultraviolet par exemple afin de dégrader et de réduire son adhérence.
Les puces 100 de circuit intégré sont alors détachées du support 110 et connectées selon tout type de montage utilisant des polymères conducteurs.
Une réalisation prévoit que couche mince électriquement isolante 150 déposée au moins sur sa face active 101 et sur ses flancs 103, présente au moins une ouverture 201 d'interruption de la protection au droit d'au moins un plot de connexion 120. Cette couche 150 présente une épaisseur inférieure ou égale à 1 μm et est étanche à l'humidité. Ici, la couche 150 est composée d'un oxyde minéral. Par exemple, elle comporte un oxyde de silicium (SiO2). La puce 100 présente des bossages 200 en matériau électriquement conducteur sur au moins un, voire chacun de ses plots de connexion 120. Ces bossages 200 sont en Or (Au), et les plots de connexion 120 en Aluminium (Al).
Il est possible qu'une carte 1 à puce telle que celle illustrée sur la figure 1, soit obtenue par le procédé de protection et/ou avec une telle puce 100 recouverte de la couche 150. Les flancs 103 même de faible résistivité ohmique (conducteurs) sont isolés électriquement par la couche 150 qui les recouvre. Il en va de même pour les marches de découpe de la plaquette 10 en puces 100. De sorte que les problèmes habituellement rencontrés sont résolus.

Claims

REVENDICATIONS
1. Procédé de protection de puces (100) issues d'une plaquette de substrat (10) comportant une face active (101) sur laquelle est disposé au moins un plot de connexion (120), le procédé comprend une étape de découpe de la plaquette (10) rendant unitaire les puces (100), et ménageant des flancs (103) voire au moins une marche (140) entre flanc (103) et face active (101) ; caractérisé suite à la découpe, par les étapes prévoyant le : dépôt sur au moins une puce (100) découpée, d'un matériau électriquement isolant (150) sous forme de couche mince, sur la face active (101), les flancs (103) et le cas échéant sur au moins une marche (140) ; et soit simultanément soit ultérieurement au dépôt de la couche mince - dégagement d'au moins une ouverture (201) dans la couche mince isolante (150) au droit d'au moins un plot de connexion (120).
2. Procédé selon la revendication 1, caractérisé en ce qu'au moins une ouverture (201) de la couche mince isolante (150) est dégagée ou réalisée ultérieurement au dépôt de cette couche mince (150), par soudure à froid d'au moins un bossage (200) en matériau conducteur au moins un plot de connexion (120).
3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'au moins une ouverture (201) de la couche mince isolante (150) est dégagée ou réalisée ultérieurement au dépôt de cette couche mince (150), par gravure de cette couche (150) au laser sur au moins un plot de connexion (120), cette gravure provoquant le craquage localement de la couche (150).
4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que le dépôt de la couche mince isolante (150) est contrôlé de manière à obtenir une couche dont l'épaisseur est inférieure ou égale à 1 μm.
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que le dépôt de la couche mince isolante (150) est au moins en partie effectué par dépôt chimique en phase vapeur renforcé par plasma (PECVD).
6. Puce (100) comportant une face active (101) sur laquelle sont disposés des plots de connexion (120), cette couche étant passivée au moins autour du plot (120) ; la puce (100) possédant une couche électriquement isolante (150) sur sa face active (101), ainsi que des flancs (103) et voire au moins une marche (140) de découpe ; caractérisée en ce que la couche électriquement isolante (150) est mince et déposée sur la face active (101), sur ses flancs (103) et le cas échéant sur au moins une marche (140) de découpe, cette couche (150) présentant au moins une ouverture (201) d'interruption de la protection au droit d'au moins un plot de connexion (120).
7. Puce (100) selon la revendication 6, caractérisée en ce que la couche mince isolante (150) présente une épaisseur inférieure ou égale à 1 μm.
8. Puce (100) selon l'une des revendications 6 ou 7, caractérisée en ce que la couche mince isolante (150) est étanche à l'humidité.
9. Puce (100) selon l'une des revendications 6 à 8, caractérisée en ce que la couche mince isolante (150) comporte d'un oxyde minéral.
10. Puce (100) selon l'une des revendications 6 à 9, caractérisée en ce que la couche mince isolante (150) comporte un oxyde de silicium (SiO2).
11. Puce (100) selon l'une des revendications 6 à 10, caractérisée en ce qu'elle présente des bossages (200) en matériau électriquement conducteur sur au moins un, voire chacun de ses plots de connexion (120).
12. Puce selon la revendication 11, caractérisée en ce que les bossages (200) sont en Or (Au), les plots de connexion (120) étant en Aluminium (Al).
13. Carte (1) à puce (100) caractérisée en ce qu'elle (1) est obtenue par le procédé de l'une des revendications 1 à 5 et/ou qui comporte une puce (100) selon l'une des revendications 6 à 12, et en ce qu'au moins un plot de connexion (120) voire un bossage (200) sur la face active (101) de la puce (100) étant pourvu d'une connexion une piste de contact en cordon de substance conductrice adhesive qui épouse le relief de la face active (101) des flancs (103) et le cas échéant d'au moins une marche (140) de découpe.
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