WO2001056166A2

WO2001056166A2 - Verfahren und analog-digital-wandler zur umsetzung einer analogen spannung in einen arithmetischen wert

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Publication number: WO2001056166A2
Application number: PCT/DE2001/000036
Authority: WO
Inventors: Herbert Eichfeld; Jens Sauerbrey
Original assignee: Infineon Technologies Ag
Priority date: 2000-01-28
Filing date: 2001-01-08
Publication date: 2001-08-02
Also published as: WO2001056166A3

Abstract

Zur Umsetzung einer analogen Spannung (Vi) in einen arithmetischen, vorzugsweise einen digitalen Wert wird die analoge Spannung (Vi) an einen Abtast- und Haltekondensator (CS) gelegt, der in mehreren Schritten von mindestens einem Entladekondensator (C1, ... CN) bis auf eine vorgebbare Referenzspannung (VREF4) entladen wird. Aus der Anzahl der Entladeschritte, die in einem exponentionellen Zusammenhang zur analogen Spannung (Vi) steht, wird mittels einer Exponentialfunktion der arithmetische, vorzugsweise der digitale Wert der analogen Spannung (Vi) berechnet. Ein Analog-Digital-Wandler zur Durchführung dieses Verfahrens zeichnet sich durch einfachen Aufbau und geringe Verlustleistung aus.

Description

Beschreibung

Verfahren und Analog-Digital-Wandler zur Umsetzung einer analogen Spannung in einen arithmetischen Wert

Die Erfindung betrifft ein Verfahren sowie einen Analog- Digital-Wandler mit einem Abtast- und Halteglied aus einem steuerbaren Schalter und einem Abtast- und Haltekondensator zur Umsetzung einer analogen Spannung in einen arithmetischen Wert.

Verfahren und Analog-Digital-Wandler zur Umsetzung einer analogen Spannung in einen digitalen Wert sind beispielsweise in U. Tietze, Ch. Schenk Halbleiterschaltungstechnik, 10. Aufla- ge, Springer Verlag, Berlin, Heidelberg, New York, 1993, auf Seite 769 bis 790 beschrieben.

Die bekannten Verfahren zur Umsetzung einer analogen Spannung in einen digitalen Wert lassen sich in das Parallelverfahren, das Wägeverfahren und das Zählverfahren einteilen.

Das Parallelverfahren sieht vor, die analoge Eingangsspannung mit mehreren Referenzspannungen zu vergleichen, um festzustellen, zwischen welchen beiden benachbarten Referenzspan- nungen die Eingangsspannung liegt. Das Parallelverfahren erfordert wegen seiner zahlreichen Vergleicher, deren Anzahl der Anzahl der Referenzspannungen entspricht, einen hohen schaltungstechnischen Aufwand.

Beim Wägeverfahren wird die analoge Ausgangsspannung eines

Digital-Analog-Wandlers, der von einem Register nach der sukzessiven Approximation mit Zahlenwerten beaufschlagt wird, in einem Vergleicher mit der in einen digitalen Wert umzusetzenden analogen Eingangsspannung verglichen. Auf diese Weise wird der digitale Wert der analogen Eingangsspannung mit dem MSB beginnend Bit für Bit bis zum LSB ermittelt. Als Nachteil des Wägeverfahrens ist der hohe Schaltungsaufwand zu nennen, denn obwohl es sich um ein Verfahren zur Analog-Digital- Umsetzung bzw. um einen Analog-Digital-Wandler handelt, ist ein Digital-Analog-Wandler erforderlich.

Auch eine Variante des Zählverfahrens sieht einen Digital- Analog-Wandler vor, der von einem Vorwärts-Rückwärts-Zähler angesteuert wird. Der Vorwärts-Rückwärts-Zähler kann von 0 an aufwärts oder vom Höchststand an abwärts zählen. Die analoge Ausgangsspannung des Digital-Analog-Wandlers, die vom Zähler- stand des Vorwärts-Rückwärts-Zählers bestimmt wird, wird in einem Vergleicher mit der umzusetzenden analogen Eingangsspannung verglichen.

Es sind noch weitere Zählverfahren bekannt, die jedoch ohne einen Digital-Analog-Wandler arbeiten.

Das Zählverfahren zeichnet sich unter den bekannten Verfahren zur Umsetzung einer analogen Eingangsspannung in einen digitalen Wert durch den geringsten Schaltungsaufwand aus, ist aber mit dem Nachteil der längsten Umsetzdauer behaftet.

Ferner ist aus EP 0 316 616 A2 ein Verfahren zum Umsetzen einer analogen Spannung in einen arithmetischen Wert bekannt, bei dem die analoge Spannung an einen Abtast- und Haltekon- densator gelegt wird, der mit einem steuerbaren Schalter und einem Vergleicher verbunden ist.

Es ist Aufgabe der Erfindung, ein Verfahren und einen Analog- Digital-Wandler zur Umsetzung einer analogen Spannung in ei- nen arithmetischen, insbesondere einen digitalen Wert so zu gestalten, dass sich der erfindungsgemäße Analog-Digital- Wandler durch einfachen Aufbau und niedrige Verlustleistung auszeichnet .

Verfahrensmäßig wird diese Aufgabe mit den im Anspruch 1 angegebenen Merkmalen dadurch gelöst, dass die analoge Spannung an einen Abtast- und Haltekondensator gelegt wird, der in UJ ÜJ NJ NJ H-¹ cπ O cπ O Cπ O Cπ ω f rr 3 α 3 0- < Φ φ <! 03 03 03 tr P H 3 SO 03 Φ D < 03 3 φ M 3 o CD O CU Φ DJ φ φ Φ H- H- H- rt Ω rt Φ DJ Φ Φ 3 Φ rt H- 3 l-i p. O Ω 3 P- 3 3 Φ i-i 3 03 3 03 rt 3 H 03 3 3 Φ Φ 3^J Φ ? ι-i Hi 3 α Hi Φ Φ Φ 03 03 H 3^" 3 Φ rt rt P^* o. rt P- tr ιQ φ H P h-" 3 O Φ Φ Φ H- P ιP rt H- H Φ ιQ P^J H

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3 rt 3 φ 03 Ω N h hi ιQ h-¹ 0 Φ 3 1-1 ω ιP tP O O pα o P- 3 tr P 03 Ό P- tr 3 Φ O Φ 3 Φ 03 d 3 P- Φ 3 Ω _">» [Sl ω H H rt Φ

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nannte Lookup-Tabelle vorzusehen, in welcher der Zusammenhang zwischen der analogen Spannung am Abtast- und Haltekondensator und dem Zählerstand abgelegt ist. In dieser Lookup- Tabelle ist für jeden Zählerstand die zugehörige analoge Spannung gespeichert.

Die schaltungstechnische Realisierung des erfindungsgemäßen Verfahrens wird anhand der in den Figuren gezeigten erfindungsgemäßen Analog-Digital-Wandler näher beschrieben und er- läutert.

In der Zeichnung zeigen:

Figur 1 ein erstes Ausführungsbeispiel eines erfindungsgemä- ßen Analog-Digital-Wandlers mit besonders einfachem

Aufbau,

Figur 2 das Steuerimpulsdiagramm des ersten Ausführungsbeispieles,

Figur 3 ein zweites Ausführungsbeispiel eines erfindungsgemäßen Analog-Digital-Wandlers mit mehreren Entladekondensatoren und

Figur 4 eine Lookup-Tabelle.

Bei dem in der Figur 1 abgebildeten ersten Ausführungsbeispiels eines erfindungsgemäßen Analog-Digital-Wandlers ist der erste Anschluss des Abtast- und Haltekondensators CS mit dem Ausgang eines steuerbaren Schalters Sl, an dessen Eingang die analoge Spannung Vi liegt, mit dem Eingang eines steuerbaren Schalters S3 und mit dem ersten Eingang eines Vergleichers VL verbunden. Am zweiten Eingang des Vergleichers VL liegt eine Referenzspannung VREF4, die beispielsweise zu 0 V gewählt ist. Der zweite Anschluss des Abtast- und Haltekondensators CS ist mit dem Ausgang eines weiteren steuerbaren Schalters Sl verbunden, an dessen Eingang eine Referenzspan- c co N> ^ P»

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einfachen Aufbaus und den zweiten Vorteil einer niedrigen Verlustleistung aus. Er lässt sich überall dort vorteilhaft einsetzen, wo ein Analog-Digital-Wandler benötigt wird.

Claims

Patentansprüche

1. Verfahren zur Umsetzung einer analogen Spannung (Vi) in einen arithmetischen Wert, • bei dem die analoge Spannung (Vi) an einen Abtast- und Haltekondensator (CS) gelegt wird, der in mehreren Schritten von einem Entladekondensator oder mehreren Entladekondensatoren (Cl, ... CN) bis auf eine vorgebbare Referenzspannung (VREF4) entladen wird, und • bei dem aus der Anzahl der Entladeschritte die in einem exponentiellen Zusammenhang zur analogen Spannung (Vi) steht, mittels einer Exponentialfunktion der arithmetische Wert der analogen Spannung berechnet wird.

2. Verfahren nach Anspruch 1, bei dem der digitale Wert der analogen Spannung (Vi) berechnet wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem für jeden Entladeschritt ein Entladekondensator (Cl, ... CN) vorgesehen ist.

4. Verfahren nach Anspruch 3, bei dem der jeweils für einen Entladevorgang vorgesehene Ent- ladekondensator (Cl, ... CN) nach einem Algorithmus ausgewählt wird.

5. Verfahren nach Anspruch 1, 2, 3 oder 4, bei dem bei jedem Entladevorgang der Zählerstand eines Zäh- lers (Z) um 1 inkrementiert wird.

6. Verfahren nach Anspruch 1, 2, 3, 4 oder 5, bei dem nach jedem Entladevorgang die analoge Spannung (Vi) am Abtast- und Haltekondensator (CS) von einem Vergleicher (VL) mit der vorgebbaren Referenzspannung (VREF4) verglichen wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die vorgebbare Referenzspannung (VREF4) zu 0 V gewählt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem der arithmetische Wert der analogen Spannung (Vi) am Abtast- und Haltekondensator (CS) aus einer sogenannten Lookup-Tabelle entnommen wird, in welcher der Zusammenhang zwischen der analogen Spannung (Vi) und dem Zählerstand abgelegt ist.

9. Analog-Digital-Wandler mit einem Abtast- und Haltekondensator (CS) zur Umsetzung einer analogen Spannung (Vi) in einen arithmetischen Wert, • bei dem der erste Anschluss des Abtast- und Haltekondensators CS mit dem Ausgang eines ersten steuerbaren Schalters (Sl) , an dessen Eingang die analoge Spannung (Vi) liegt, mit dem Eingang eines zweiten steuerbaren Schalters (S3) und mit dem ersten Eingang eines Verglei- chers (VL) verbunden ist, an dessen zweitem Eingang eine ersten Referenzspannung (VREF4) liegt,

• bei dem der zweite Anschluss des Abtast- und Haltekondensators (CS) mit dem Ausgang eines dritten steuerbaren Schalters (Sl) verbunden ist, an dessen Eingang eine zweite Referenzspannung (VREF1) liegt,

• bei dem der Ausgang des zweiten steuerbaren Schalters

(S3) mit dem ersten Anschluss eines ersten Entladekondensators (Cl) verbunden ist, der von einem vierten steuerbaren Schalter (S4) überbrückt ist und an dessen zweitem Anschluss eine dritte Referenzspannung (VREF3) liegt,

• bei dem der zweite und der vierte steuerbare Schalter

(S3, S4) und der erste Entladekondensator (Cl) eine erste Entladestufe (El) bilden, • bei dem je ein Taktausgang (1, 3, 4) eines Taktgenerators (CL) mit dem Steuereingang je eines der steuerbaren Schalter (Sl, S3, S4) verbunden ist, • bei dem der Ausgang des Vergleichers (VL) mit dem Zähleingang eines Zählers (Z) verbunden ist, dessen Ausgang mit einer Recheneinheit (D) verbunden ist, an deren Ausgang bzw. an deren Ausgängen der arithmetische Wert (LSB, MSB) der analogen Spannung (Vi) abnehmbar ist, und

• bei dem ein Taktausgang (T) des Taktgenerators (CL) mit dem Takteingang des Vergleichers (VL) und des Zählers (Z) verbunden ist.

10. Analog-Digital-Wandler nach Anspruch 9, bei dem der zweite Anschluss des Abtast- und Haltekondensators (CS) mit dem zweiten Anschluss des ersten Entladekondensators (Cl) verbunden ist.

11. Analog-Digital-Wandler nach Anspruch 9 oder 10, bei dem der zweite Anschluss des Abtast- und Haltekondensators (CS) mit dem Ausgang eines fünften steuerbaren Schalters (S2) verbunden ist, an dessen Eingang eine vierte Referenzspannung (VREF2) liegt, und dessen Steuerausgang mit einem Taktausgang (2) des Taktgenerators (CL) verbunden ist.

12. Analog-Digital-Wandler nach einem der Ansprüche 9 bis 11, bei dem N Entladestufen (El, ... EN) mit N zweiten Schaltern

(S31, ... S3N) , mit N vierten steuerbaren Schaltern (S41, ... S4N) sowie N Entladekondensatoren (Cl, ... CN) parallel geschaltet sind.

13. Analog-Digital-Wandler nach Anspruch 12, bei dem der Ausgang eines Funktionsgenerators (F) mit dem Steuereingang des Taktgenerators (CL) verbunden ist.

14. Analog-Digital-Wandler nach einem der Ansprüche 9 bis 13, bei dem die zweite und die vierte Referenzspannung (VREFl, VREF2) gleich groß gewählt sind.

15. Analog-Digital-Wandler nach einem der Ansprüche 9 bis 14, bei dem die erste, die zweite un 'die vierte Referenzspannung (VREF4, VREFl, VREF2) zu 0 V und die dritte Referenzspannung (VREF3) zu -1 V gewählt sind.

16. Analog-Digital-Wandler nach einem der Ansprüche 9 bis 15, bei dem der Analog-Digital-Wandler als integrierter Schaltkreis realisiert ist.