WO2001039376A1 - Dispositif a logique programmable et procede de programmation - Google Patents

Dispositif a logique programmable et procede de programmation Download PDF

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WO2001039376A1
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logic
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Inventor
Toshimasa Mitsumori
Takuya Sayama
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Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off

Definitions

  • the present invention relates to a programmable logic device (PLD) and its programming method.
  • PLD programmable logic device
  • the program data is stored in the memory area inside the PLD or in the external memory, and when the PLD is powered on or reset, the program data is transferred to the internal logic circuit to set the function of the PLD. Is achieved.
  • U.S. Pat. No. 4,870,302 shows an example of a PLD in which the configuration of internal logic circuits (including wiring) can be freely set.
  • the first state of the conventional PLD is an initial state from power-on
  • the second state is a program data transfer state
  • the third state is a steady state.
  • the state of the external pins of the PLD and the state of the internal logic circuit are undefined.
  • the state of the external pin and the state of the internal logic circuit are determined.
  • the second state becomes longer as the circuit size of the PLD increases, and accordingly, the period of the undefined state of the external pins and the internal logic circuit becomes longer.
  • an undefined state has propagated to the logic circuits around the PLD, causing a decrease in the stability of the entire system.
  • after starting the system wait for the PLD status to be determined, and then initialize the entire system again. This makes it difficult to connect the PLD to a bus in a system with an existing defined boot sequence.
  • the present invention has been made in view of the above problems, and an object of the present invention is to reduce the period of an indefinite state of PLD at the time of system startup.
  • a program data is stored in a pin setting data block for defining an initial state of each of a plurality of external pins, and a logic setting for defining a function of an internal logic circuit.
  • the PLD is divided into data blocks, and the PLD receives a pin setting data block prior to the logic setting data block. As a result, the state of the external bin of PLD is determined early when the system is started.
  • a minimum logical setting data block for defining some internal logic circuit functions (functions required for stable operation of the system) required at system startup in the logical setting data block is provided.
  • the PLD will receive the data before the complete logic setting data block for defining the functions of all internal logic circuits. This allows the peripheral logic circuit to refer to the state of PLD early when the system starts up.
  • FIG. 1 is a block diagram showing a configuration example of a system using a PLD according to the present invention.
  • FIG. 2 is a block diagram showing an example of the internal configuration of PLD in FIG.
  • FIG. 3 is a block diagram showing an example of the internal configuration of the logic array in FIG.
  • FIG. 4 is a conceptual diagram showing an example of storage data stored in the memory circuit in FIG.
  • FIG. 5 is a flowchart showing a state transition when the system of FIG. 1 is started.
  • FIG. 1 shows a configuration example of a system using the PLD according to the present invention.
  • the system of FIG. 1 includes a PLD 10, a memory circuit 11, and a logic circuit 12 that receive supply of power supply voltages V dd and V ss and a reset (RST) signal, respectively.
  • the RST signal keeps the active level (H level) for a certain period of time when the system is turned on.
  • the memory circuit 11 stores the program data to be set in the PLD 10 — Built-in rewritable non-volatile memory (for example, 1 Mbit capacity) storing clock, clock generator, and a unit for state management, including clock (CLK) signal and control (CTL) signal and data signal (DT) to PLD 10.
  • CLK clock
  • CTL control
  • the PLD 10 receives the DT signal indicating the program data in synchronization with the CLK signal while the CTL signal holds the active level (L level).
  • Logic circuit 12 including, for example, a microprocessor, achieves certain system functions in cooperation with programmed PLD 10.
  • FIG. 2 shows an example of the internal configuration of the PLD 10 in FIG.
  • the PLD 10 actually contains a large number of logic arrays (programmable internal logic circuit units)
  • FIG. 2 shows only the first and second logic arrays 20, 30 for simplicity of explanation. It is shown.
  • the PLD 10 actually has many external bins (for example, 240 bins) for connection to the logic circuit 12, but FIG. 2 shows two external pins 24 for simplicity of explanation. , 34 only are shown.
  • the first logic array 20 is connected to an external pin 24 via an external pin control circuit 21 having a built-in selector 22 and an I / O pad 23, and the second logic array 30 has a built-in selector 32. It is connected to the external pin 34 via the external pin control circuit 31 and the I / O pad 33.
  • the select pin 22 When the external pin 24 is used as an output pin, the select pin 22 outputs a fixed level of H or L when the system starts up, and finally outputs the output of the first logic array 20 to the I / O pad 23. Selectively to the When the external pin 34 is used as an output pin, the selector 32 selects a fixed level of H or L at the time of system startup, and finally selects the output of the second logic array 30 to the I / O pad 33, respectively. It is a signal that is communicated. Information exchange between the two logic arrays 20 and 30 is performed via the main bus 40.
  • the PLD 10 of FIG. 2 further includes a PLD control circuit 41 that receives a CLK signal, a CTL signal, and a DT signal provided from the memory circuit 11.
  • the PLD control circuit 41 receives the DT signal in synchronization with the CLK signal while the CTL signal holds the active level (L level), and receives the DT signal from the first and second logic arrays 20, 30 and the external logic. Supply program data to pin control circuits 21 and 31. Also, PLD 10 Each internal circuit is initialized by the H level RST signal.
  • FIG. 3 shows an example of the internal configuration of the first logic array 20 in FIG.
  • This logic array 20 has a large number of logic units 50.
  • Each logic unit 50 is composed of a programmable logic element 51 and a selector 52.
  • the first input of the selector 52 transmits the output of the logic element 51 in the logic unit 50 to the main bus 40, and the second input of the selector 52 connects the output of the adjacent unit to the main bus 40.
  • the logic array 20 also includes a selector (not shown) for forming a bypass path for information received from the main bus 40.
  • the second logic array 30 in FIG. 2 also has a similar bypass path.
  • FIG. 4 shows an example of data stored in the memory circuit 11 in FIG.
  • the program data is stored in the bin setting data block 60 for defining the initial state of each of the external pins 24 and 34 in ascending order of the address.
  • the required minimum logic setting data block 61 for defining the functions of some of the necessary internal logic circuits (first logic array 20) and all internal logic circuits (first and second logic arrays 20) 2 ⁇ , 30) is divided into a complete logic setting data block 62 for defining the function.
  • the program data stored in the minimum logic setting data block 61 is used only for the first logic array 20 without using the second logic array 30 to provide the PLD 10 functions required at system startup. It is created so that it can be realized.
  • FIG. 5 shows the state transition at the time of startup of the system of FIG.
  • the first state S1 is the initial state
  • the second state S2 is the transfer state of the pin setting data block 60
  • the third state S3 is the transfer of the minimum logic setting data block 61.
  • the fourth state S4 is the first steady state in which the necessary functions have been set in the PLD 10 when the system is started
  • the fifth state S5 is the complete logic setting data block 6 2
  • the sixth state S 6 is a second steady state in which all functions of the PLD 10 have been set.
  • H level active level
  • the memory circuit 11 starts supplying the CLK signal in response to power-on, and holds the CTL signal at an inactive level (H level) in response to the H-level RST signal.
  • This state is the first state Sl, that is, the initial state.
  • all the selectors 52 in each of the first and second logic arrays 20 and 30 select the bypass line 53 in response to the H level RST signal. Therefore, all the logic elements 51 are disconnected from the main bus 40.
  • the external pin control circuits 21 and 31 set the attributes of all the external pins 24 and 34 to “input” and make all the selectors 22 and 32 select the fixed input of L level. However, it is also possible to make all selectors 22, 32 select the fixed input of H level.
  • the memory circuit 11 changes the CTL signal to the active level (L level) and synchronizes with the CLK signal while continuing to supply the CLK signal.
  • the DT signal relating to the pin setting data block 60 is sequentially applied to the PLD 10. This state is the second state S2.
  • the PLD control circuit 41 receives the DT signal in synchronization with the CLK signal while checking the CTL signal at the L level, and supplies pin setting data to the external pin control circuits 21 and 31.
  • This bin setting data is a set of bin attributes and bin values for each bin. As a result, the states of all the external bins 24 and 34 are determined.
  • the logical level of the external bin to which the “output” attribute is set is determined to a predetermined bin value (the fixed level of H or L selected by the selector 22 or 32), the first and second Even if all of the logic arrays 20 and 30 remain in an undefined (undefined) state, the undefined state does not propagate to the logic circuit 12.
  • the state shifts to the third state S3.
  • the memory circuit 11 sets the CTL signal to the active level.
  • the DT signal related to the minimum logic setting data block 61 is sequentially supplied to the PLD 10 in synchronization with the CLK signal.
  • PLD control circuit 41 DT signal synchronized with CLK signal while checking L level CTL signal And supplies the minimum logic setting data to the first logic array 20.
  • the circuit configuration of the first logic array 20 for realizing the functions necessary for starting the system (functions required for stable operation of the system) is determined.
  • the second logic array 30 remains undefined.
  • the memory circuit 11 When the transfer of the minimum logic setting data block 61 is completed, the memory circuit 11 returns the CTL signal to the inactive level (H level) once.
  • This state is the fourth state S4, that is, the first steady state.
  • the first logic array 20 whose function has already been determined can also access the external pin 34 via a bypass path in the second logic array 30.
  • the logic circuit 12 in FIG. 1 can receive information via the external bins 24 and 34 from the PLD 10 in the first steady state. Therefore, the logic circuit 12 can be initialized according to the state of the PLD 10.
  • the memory circuit 11 When the system reaches the stage where all the functions of the PLD 10 are used, the memory circuit 11 returns the CTL signal to the active level (L level) and synchronizes with the CLK signal to control the complete logic setting data block 62. Apply DT signal to PLD 10 sequentially. This state is the fifth state S5. Inside the PLD 10, the PLD control circuit 41 receives the DT signal in synchronization with the CLK signal while checking the L level CTL signal, and sends the complete logic setting data to the first and second logic arrays 20, 30. Supply overnight. Thereby, the final circuit configuration of the first and second logic arrays 20 and 30 is determined.
  • the memory circuit 11 When the transfer of the complete logic setting data block 62 is completed, the memory circuit 11 returns the CTL signal to the inactive level (H level). This state is the sixth state S6, that is, the second steady state. Thereafter, the logic circuit 12 and the programmed PLD 10 cooperate to achieve certain system functions.
  • the logic circuit 12 can refer to the state of the PLD 10 at an early stage when the system is started.
  • the number of data in the pin setting data block 60 depends on the number of external pins of the PLD 10, and the minimum number of data in the logic setting data block 61 depends on the scale of the PLD 10 internal logic circuit and system specifications. Increase or decrease.
  • the period during which the PLD is in an indefinite state when the system is started is reduced.
  • the peripheral logic circuit refers to the state of the PLD early when the system starts up. You can do it.
  • the device recognition system can refer to the status of the PLD at an early stage.

Description

明 細 書
プログラマブルロジックデバイスおよびプログラミング方法
技術分野
本発明は、 プログラマブルロジックデバイス （PLD) と、 そのプログラミング方 法に関するものである。
背景技術
近年、 回路コンフィギュレーションを自由にプログラムできる PL Dが幅広く用い られている。 PLD内部のメモリ領域又は外部メモリにプログラムデータが格納され ており、 PLDに電源が投入された時やリセッ卜がかけられた時にプログラムデータ を内部論理回路へ転送することによって、 当該 PLDの機能設定が達成される。
例えば、 米国特許第 4, 870, 302号には、 内部論理回路 （配線を含む） のコ ンフィギユレ一シヨンを自由に設定できる PL Dの一例が示されている。
従来の PL Dの第 1のステートは電源投入からの初期ステー卜、 第 2のステートは プログラムデータの転送ステート、 第 3のステートは定常ステートである。 第 2のス テート （転送ステート） までの期間中は P LDの外部ピンの状態及び内部論理回路の 状態が不定であり、 全プログラムデ一夕の転送完了後に定常ステ一トとなって初めて、 外部ピンの状態及び内部論理回路の状態が確定する。
上記第 2のステート （転送ステート） は PLDの回路規模が拡大するとともに長く なり、 それに伴い外部ピン及び内部論理回路の不定状態の期間が長くなることになる。 従来、 このような不定状態が PL Dの周辺のロジック回路に伝搬し、 システム全体の 安定性低下を招いている。 特に、 パーソナルコンピュータのような電子回路システム 内に存在するバスに PLDを接続する構成を採る場合には、 システムを起動した後、 PLDの状態が確定するのを待って、 改めてシステム全体を初期化しなければならず、 既存の確定した起動シーケンスを持つシステム中のバスに P LDを接続することは困 難となる。
上記不定状態の回避策として、 P L Dとロジック回路との間にトランシ一バを挿入 し、 トランシーバにて不定状態の伝播を抑制させることも可能であるが、 この場合は、 部品点数の増加とともに接続遅延の増大、 また P L Dの状態が確定するまでロジック 回路が P L Dの状態を参照することができないといった問題がある。
発明の開示
本発明は、 上記課題に鑑みてなされたものであって、 その目的はシステム起動時の P L Dの不定状態の期間を短縮することにある。
上記課題を解決するために、 本発明では、 プログラムデ一夕を、 複数の外部ピンの 各々の初期状態を定義するためのピン設定データブロックと、 内部論理回路の機能を 定義するための論理設定データプロックとに分割し、 論理設定データプロックに先行 してピン設定デ一夕ブロックを P L Dが受け取ることとした。 これにより、 システム 起動時に P L Dの外部ビンの状態が早期に確定する。
また、 本発明では、 論理設定データブロックのうちシステム起動時に必要な一部の 内部論理回路の機能 （システムの安定動作に必要な機能） を定義するための最小限論 理設定デ一夕プロックを、 全内部論理回路の機能を定義するための完全論理設定デー 夕ブロックに先行して P L Dが受け取ることとした。 これにより、 システム起動時に 周辺ロジック回路が P L Dの状態を早期に参照できることとなる。
図面の簡単な説明
図 1は、 本発明に係る P L Dを用いたシステムの構成例を示すブロック図である。 図 2は、 図 1中の P L Dの内部構成例を示すブロック図である。
図 3は、 図 2中のロジックアレイの内部構成例を示すブロック図である。
図 4は、 図 1中のメモリ回路の格納デ一夕の例を示す概念図である。
図 5は、 図 1のシステムの起動時のステート遷移を示す流れ図である。
発明を実施するための最良の形態
図 1は、 本発明に係る P L Dを用いたシステムの構成例を示している。 図 1のシス テムは、 各々電源電圧 V d d及び V s s並びにリセッ ト （R S T ) 信号の供給を受け る、 P L D 1 0と、 メモリ回路 1 1と、 ロジック回路 1 2とを備えている。 R S T信 号は、 システムの電源投入時などに一定時間だけアクティブレベル （Hレベル） を保 持するようになっている。 メモリ回路 1 1は、 P L D 1 0に設定すべきプログラムデ —夕を格納した書き換え可能な不揮発性メモリ （例えば 1Mビットの容量） と、 クロ ヅクジヱネレ一夕と、 ステート管理のためのユニットとを内蔵したものであって、 ク ロヅク （CLK) 信号と、 コントロール （CTL) 信号と、 デ一夕 （DT) 信号とを PLD 10へ与える。 PLD 10は、 C T L信号がアクティブレベル （Lレベル） を 保持している間に、 プログラムデ一夕を表す D T信号を C L K信号に同期して受け取 る。 例えばマイクロプロセッサを含むロジック回路 12は、 プログラミングが完了し た PLD 10と協働して一定のシステム機能を達成する。
図 2は、 図 1中の PLD 10の内部構成例を示している。 PLD 10は実際には多 数のロジックアレイ （プログラマブルな内部論理回路ユニット） を内蔵したものであ るが、 図 2では説明の簡略化のために第 1及び第 2のロジックアレイ 20, 30のみ が示されている。 また、 PLD 10は実際にはロジック回路 12との接続のための多 数の外部ビン （例えば 240ビン） を有するものであるが、 図 2では説明の簡略化の ために 2本の外部ピン 24, 34のみが示されている。 第 1のロジックアレイ 20は、 セレクタ 22を内蔵した外部ピン制御回路 2 1と、 I/Oパッド 23とを介して外部 ピン 24に接続され、 第 2のロジックアレイ 30は、 セレクタ 32を内蔵した外部ピ ン制御回路 3 1と、 I/Oパッド 33とを介して外部ピン 34に接続されている。 セ レク夕 22は、 外部ピン 24が出力ピンとして使用される場合に、 システム起動時に は H又は Lの固定レベルを、 最終的には第 1のロジックアレイ 20の出力をそれぞれ I/Oパッド 23へ選択的に伝達するものである。 セレクタ 32は、 外部ピン 34が 出力ピンとして使用される場合に、 システム起動時には H又は Lの固定レベルを、 最 終的には第 2のロジックアレイ 30の出力をそれぞれ I/Oパッド 33へ選択的に伝 達するものである。 両ロジックアレイ 20， 30の間の情報交換は、 幹線バス 40を 介して行われる。 図 2の PLD 10は、 メモリ回路 1 1から与えられた CLK信号、 CTL信号及び DT信号を受け取る PLD制御回路 4 1を更に備えている。 PLD制 御回路 4 1は、 CTL信号がアクティブレベル （Lレベル） を保持している間に CL K信号に同期して DT信号を受け取り、 第 1及び第 2のロジックアレイ 20 , 30並 びに外部ピン制御回路 2 1， 3 1へプログラムデータを供給する。 また、 PLD 10 の各内部回路は、 Hレベルの R S T信号により初期化されるようになっている。
図 3は、 図 2中の第 1のロジックアレイ 2 0の内部構成例を示している。 このロジ ックアレイ 2 0は、 多数のロジックュニット 5 0を備えている。 各ロジックュニッ卜 5 0は、 プログラマブルなロジックエレメント 5 1と、 セレクタ 5 2とで構成されて いる。 セレクタ 5 2の第 1入力は当該ロジックュニヅト 5 0中のロジックエレメント 5 1の出力を幹線バス 4 0へ伝達するものであり、 セレクタ 5 2の第 2入力は隣接口 ジツクユニッ卜の出力を幹線バス 4 0へ直接に伝達するためのバイパス線 5 3に接続 されている。 ロジックアレイ 2 0は、 幹線バス 4 0から受け取った情報のバイパス経 路を形成するためのセレクタ （不図示） をも備えている。 図 2中の第 2のロジックァ レイ 3 0もまた、 同様のバイパス経路を備えている。
図 4は、 図 1中のメモリ回路 1 1の格納データの例を示している。 図 4に示すとお り、 プログラムデ—夕は、 アドレスの若い方から順に、 外部ピン 2 4， 3 4の各々の 初期状態を定義するためのビン設定デ一夕プロック 6 0と、 システム起動時に必要な 一部の内部論理回路 （第 1のロジックアレイ 2 0 ) の機能を定義するための最小限論 理設定デ一夕ブロック 6 1と、 全内部論理回路 （第 1及び第 2のロジックアレイ 2◦, 3 0 ) の機能を定義するための完全論理設定データブロック 6 2とに分割されている。 最小限論理設定デ一夕ブロック 6 1に格納されたプログラムデータは、 第 2のロジッ クアレイ 3 0を使用せずに第 1のロジックアレイ 2 0のみでシステム起動時に必要な P L D 1 0の機能を実現できるように作成されている。
図 5は、 図 1のシステムの起動時のステート遷移を示している。 第 1のステート S 1は初期ステートであり、 第 2のステート S 2はピン設定データブロック 6 0の転送 ステートであり、 第 3のステート S 3は最小限論理設定デ一夕ブロック 6 1の転送ス テートであり、 第 4のステート S 4はシステム起動時に必要な機能を P L D 1 0に設 定し終えた第 1次定常ステートであり、 第 5のステート S 5は完全論理設定データブ ロック 6 2の転送ステートであり、 第 6のステート S 6は P L D 1 0の全ての機能を 設定し終えた第 2次定常ステートである。 以下、 各ステートについて順次説明する。 図 1のシステムの電源が投入された時、 すなわちシステム起動時には、 R S T信号 がー定時間だけアクティブレベル （Hレベル） を保持する。 メモリ回路 11は、 電源 の投入に応答して C L K信号の供給を開始し、 かつ Hレベルの R S T信号に応答して CTL信号を非アクティブレベル （Hレベル） に保持する。 この状態が第 1のステ一 ト S l、 すなわち初期ステートである。 PLD 10の内部では、 Hレベルの RST信 号に応答して、 第 1及び第 2のロジックアレイ 20 , 30の各々の中の全てのセレク 夕 52がバイパス線 53を選択する。 したがって、 全てのロジックエレメント 51が 幹線バス 40から切り離されている。 外部ピン制御回路 21, 31は、 全ての外部ピ ン 24、 34の属性を 「入力」 に設定し、 かつ全てのセレクタ 22， 32に Lレベル の固定入力を選択させる。 ただし、 全てのセレクタ 22, 32に Hレベルの固定入力 を選択させるようにしてもよい。
RS T信号が非アクティブレベル （Lレベル） になると、 メモリ回路 11は、 CT L信号をアクティブレベル （Lレベル） に変更したうえ、 CLK信号の供給を継続し ながら、 この CLK信号に同期して、 ピン設定データブロック 60に係る DT信号を PLD 10へ順次与える。 この状態が第 2のステート S 2である。 PLD 10の内部 では、 PLD制御回路 41が、 Lレベルの CTL信号を確認しながら CLK信号に同 期して DT信号を受け取り、 外部ピン制御回路 21， 31へピン設定データを供給す る。 このビン設定データは、 各ビンについてビン属性及びビン値が 1組になったデー 夕である。 これにより、 全ての外部ビン 24， 34の状態が確定する。 特に、 「出 力」 の属性が設定された外部ビンの論理レベルが所定のビン値 （セレクタ 22又は 3 2により選択された H又は Lの固定レベル） に確定するので、 第 1及び第 2のロジヅ クアレイ 20, 30がいずれも不定 （未定義） 状態のままであっても、 この不定状態 がロジック回路 12へ伝搬することはない。
全ての外部ピン 24， 34の状態設定が完了すると、 第 3のステート S3へ移行す る。 第 3のステート S 3では、 メモリ回路 11が、 CTL信号をアクティブレベル
(Lレベル） に保持しながら、 CLK信号に同期して、 最小限論理設定データブロッ ク 61に係る DT信号を PLD 10へ順次与える。 PLD 10の内部では、 PLD制 御回路 41力 Lレベルの CTL信号を確認しながら CLK信号に同期して DT信号 を受け取り、 第 1のロジックアレイ 20へ最小限論理設定データを供給する。 これに より、 システム起動時に必要な機能 （システムの安定動作に必要な機能） を実現する ための第 1のロジックアレイ 20の回路コンフィギュレーションが確定する。 ただし、 第 2のロジックアレイ 30は不定状態のままである。
最小限論理設定デ一夕ブロック 6 1の転送が完了すると、 メモリ回路 1 1は、 CT L信号を一旦非アクティブレベル （Hレベル） に戻す。 この状態が第 4のステート S 4、 すなわち第 1次定常ステートである。 既に機能が確定した第 1のロジックアレイ 20は、 第 2のロジックアレイ 30の中のバイパス経路を介して外部ピン 34にァク セスすることも可能である。 図 1中のロジック回路 12は、 第 1次定常ステートにあ る PLD 10から、 外部ビン 24, 34を介して情報を受け取ることができる。 した がって、 PLD 10の状態に応じたロジック回路 12の初期化が可能である。
システムが PLD 10の全機能を使用する段階になると、 メモリ回路 1 1は、 CT L信号をアクティブレベル （Lレベル） に戻したうえ、 CLK信号に同期して、 完全 論理設定データブロック 62に係る DT信号を PLD 10へ順次与える。 この状態が 第 5のステート S 5である。 PLD 10の内部では、 PLD制御回路 41が、 Lレべ ルの CTL信号を確認しながら CLK信号に同期して DT信号を受け取り、 第 1及び 第 2のロジックアレイ 20, 30へ完全論理設定デ一夕を供給する。 これにより、 第 1及び第 2のロジックアレイ 20， 30の最終的な回路コンフィギュレーションが確 定する。
完全論理設定データブロック 62の転送が完了すると、 メモリ回路 1 1は、 CTL 信号を非アクティブレベル （Hレベル） に戻す。 この状態が第 6のステート S 6、 す なわち第 2次定常ステートである。 これ以後は、 ロジック回路 12と、 プログラミン グが完了した PLD 10とが協働して一定のシステム機能を達成する。
以上のとおり、 本発明に係る PLD 10を備えたシステムでは、 ピン設定データブ ロック 60の転送が第 2のステ一卜 S 2において早期に完了するので、 システム起動 時の PLD 10の不定状態の期間が短縮される。 しかも、 完全論理設定デ一夕ブロッ ク 62に先行した最小限論理設定データプロック 6 1の転送が第 3のステート S 3に おいて完了するので、 システム起動時にロジック回路 12が PLD 10の状態を早期 に参照できることとなる。 ピン設定データプロック 60のデータ数は PL D 10の外 部ピンの数に応じて、 また最小限論理設定データブロック 61のデ一夕数は PLD 1 0の内部論理回路の規模やシステム仕様に応じてそれそれ増減する。
産業上の利用の可能性
本発明によれば、 論理設定データブロックに先行してピン設定データブロックを P LDが受け取ることとしたので、 システム起動時の P LDの不定状態の期間が短縮さ れる。
また、 本発明によれば、 完全論理設定データブロックに先行して最小限論理設定デ —夕ブロックを P L Dが受け取ることとしたので、 システム起動時に周辺ロジック回 路が P LDの状態を早期に参照できることとなる。 特に、 パーソナルコンビュ一夕の ような電子回路システム内に存在するバスに PL Dを接続する構成を採る場合でも、 デバイス認識システムが早い段階で P LDの状態を参照できるようになる。

Claims

請 求 の 範 囲
1. プログラマブルロジックデバイス （PLD) の設定方法であって、 前記 P L Dの複数の外部ビンの各々の初期状態を定義するためのピン設定デ一タブ 口ヅクを前記 PLDへ転送するステップと、
前記ピン設定データブロックの転送完了後に、 前記 PL Dの内部論理回路の機能を 定義するための論理設定データブロックを前記 P L Dへ転送するステップとを備えた ことを特徴とする方法。
2. プログラマブルロジックデバイス （PLD) の設定方法であって、
前記 P L Dの全内部論理回路のうち、 前記 P L Dを含むシステムの起動時に必要な 一部の内部論理回路の機能を定義するための最小限論理設定デ一夕プロックを前記 P LDへ転送するステップと、
前記最小限論理設定データプロックの転送完了後に、 前記 P L Dの全内部論理回路 の機能を定義するための完全論理設定データプロックを前記 P L Dへ転送するステツ プとを備えたことを特徴とする方法。
3. プログラマブルロジックデバイス （PLD) の設定方法であって、
前記 P L Dの複数の外部ビンの各々の初期状態を定義するためのビン設定デ一夕ブ 口ックを前記 PL Dへ転送するステップと、
前記ピン設定デ一夕ブロックの転送完了後に、 前記 PL Dの全内部論理回路のうち、 前記 P L Dを含むシステムの起動時に必要な一部の内部論理回路の機能を定義するた めの最小限論理設定データブロックを前記 P L Dへ転送するステップと、
前記最小限論理設定データブロックの転送完了後に、 前記 PLDの全内部論理回路 の機能を定義するための完全論理設定デ一夕ブロックを前記 P L Dへ転送するステツ プとを備えたことを特徴とする方法。
4. 内部論理回路の機能を定義するための論理設定デ一タブ口ックに先行して、 複数の外部ピンの各々の初期状態を定義するためのピン設定デ一タブ口ックを受け取 るように構成されたことを特徴とするプログラマブルロジックデバイス。
5. 全内部論理回路の機能を定義するための完全論理設定データプロックに先行 して、 システム起動時に必要な一部の内部論理回路の機能を定義するための最小限論 理設定データプロックを受け取るように構成されたことを特徴とするプログラマブル ロジックデバイス。
6 . 複数の外部ピンの各々の初期状態を定義するためのビン設定データブロック を受け取った後、 全内部論理回路の機能を定義するための完全論理設定デ一タブロッ クに先行して、 システム起動時に必要な一部の内部論理回路の機能を定義するための 最小限論理設定データプロックを受け取るように構成されたことを特徴とするプログ ラマブルロジックデバイス。
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