WO2001024374A1

WO2001024374A1 - Phasenregelkreis

Info

Publication number: WO2001024374A1
Application number: PCT/DE2000/001987
Authority: WO
Inventors: Edmund Götz; Bernd Memmler; Günter SCHÖNLEBER
Original assignee: Infineon Technologies Ag
Priority date: 1999-09-27
Filing date: 2000-06-16
Publication date: 2001-04-05
Also published as: JP3587818B2; DE19946200A1; DE50004589D1; EP1222740A1; KR20020039355A; US20020153959A1; KR100418236B1; US6621356B2; EP1222740B1; JP2003510942A

Abstract

Zur Verkürzung der Einschwingdauer weist der erfindungsgemäße Phasenregelkreis einen spannungsgesteuerten Oszillator (VCO) auf, dem ein erster Frequenzteiler (FT1) nachgeschaltet ist. Dieser teilt die Frequenz des Oszillatorsignals, erzeugt daraus ein erstes Teilerausgangssignal und führt während der Einschwingdauer des Phasenregelkreises dieses auf einen Phasenvergleicher (PFD). Weiterhin ist eine Einheit vorgesehen, die nach der Einschwingdauer des Phasenregelkreises die Frequenz des ersten Teilerausgangssignals teilt und auf den Phasenvergleicher (PFD) führt. Während der Einschwingdauer vergleicht der Phasenvergleicher (PFD) das erste Teilerausgangssignal mit einem ersten Referenzsignal. Nach der Einschwingdauer vergleicht der Phasenvergleicher (PFD) das geteilte Teilerausgangssignal mit einem zweiten Referenzsignal. Der Phasenvergleicher (PFD) ist ausgangsseitig über eine steuerbare Ladungspumpe (CP) mit dem spannungsgesteuerten Oszillator (VCO) verbunden.

Description

Beschreibung

Phasenregelkreis

Die Erfindung betrifft einen Phasenregelkreis, der beispielsweise im Mobilfunk einsetzbar ist.

Der Phasenregelkreis, im folgenden auch als PLL bezeichnet, ist insbesondere bei TDMA-Mobilfunksystemen (Time Division Multiple Access) wie beispielsweise GSM (Groupe Speciale Mobile, Global System for Mobile Communication) im Multislotbe- trieb anwendbar. Beim Time Division Multiple Access handelt es sich um ein Verfahren zum organisierten Zugriff auf ein Kommunikationsmedium. Die Grundidee liegt dabei in einer gleichmäßigen Aufteilung der zur Verfügung stehenden Bandbreite auf die einzelnen Teilnehmer. Es gibt einen Zeitrahmen, der bei mehreren Teilnehmern in gleich große Zeitscheiben (Time Slots) unterteilt wird, wobei jedem Teilnehmer eine Zeitscheibe zugeordnet wird. Dabei sind Einschwingzeiten ge- fordert, die kleiner als 250μs sind. Mit einem gewöhnlichen Integer-N-Phasenregelkreis ist eine derartig kurze Einschwingzeit jedoch kaum zu erreichen.

Aus dem Stand der Technik US 5,694,089 ist ein PLL-Frequenz- Synthesizer bekannt. Der Synthesizer weist einen Referenzteiler zum Teilen des Referenzsignals auf. Weiterhin weist er einen RF-Signalteiler auf, der das Ausgangssignal eines spannungsgesteuerten Oszillators teilt. Wenn die Frequenz geändert wird, ändert sich zuerst der Teilerwert des RF-Signal- teilers periodisch um einen im Mittel gebrochenen Teilerwert. Wenn sich die Frequenz annähernd umgestellt hat, wird der RF- Signalteiler in den Betriebsmodus eines konventionellen Inte- ger-N-Teilers gebracht. Hierfür kann die Frequenz in Fractio- nal-Betriebs odus schnell umgestellt werden. Der RF-Signal- teuer wird somit - je nach Betriebsmodus - mit verschiedenen Teilerwerten geladen. Dies hat jedoch den Nachteil, daß der Einschwingvorgang, dadurch, daß in den RF-Signalteiler neue Teilerwerte geladen werden müssen, verlangsamt wird.

Eine Aufgabe der Erfindung ist es, einen Phasenregelkreis an- zugeben, bei dem die Einschwingdauer sehr kurz und der Stor- signalanteil gering ist.

Die Aufgabe wird durch einen Phasenregelkreis mit den m Pa^¬ tentanspruch 1 angegebenen Merkmalen gelost.

Weitere vorteilhafte Ausgestaltungen des erfmdungsgemaßen Phasenregelkreises sind in den abhangigen Patentanspr chen angegeben.

Der erfindungsgemaße Phasenregelkreis weist einen spannungs- gesteuerten Oszillator auf, der ein Oszillatorsignal erzeugt. Weiterhin ist ein erster Frequenzteiler vorgesehen, der die Frequenz des Oszillatorsignals teilt, daraus ein erstes Tei- lerausgangssignal erzeugt und wahrend der Einschwingdauer des Phasenregelkreises auf einen Phasenvergleicher fuhrt. Zusätzlich ist eine Einheit vorgesehen, die nach der Einschwingdauer des Phasenregelkreises die Frequenz des ersten Teileraus- gangssignals teilt und dieses zweite Tellerausgangssignal auf den Phasenvergleicher fuhrt. Der Phasenvergleicher vergleicht wahrend der Einschwingdauer des Phasenregelkreises das erste Teilerausgangssignal mit einem ersten Referenzsignal und nach der Einschwingdauer des Phasenregelkreises das zweite Teilerausgangssignal mit einem zweiten Referenzsignal. Der Phasenvergleicher ist ausgangsseitig mit einer steuerbaren Ladungs- pumpe verbunden. Diese wiederum ist ausgangsseitig mit dem spannungsgesteuerten Oszillator verbunden.

In einer vorteilhaften Ausfuhrungsform der Erfindung weist die Einheit des Phasenregelkreises einen zweiten Teiler und einen ersten Multiplexer mit zwei Eingängen und einem Ausgang auf. Der Ausgang des ersten Teilers ist mit dem ersten Ein- gang des ersten Multiplexers und der Ausgang des zweiten Tei^¬ lers mit dem zweiten Eingang des Multiplexers verbunden.

In einer weiteren vorteilhaften Ausfuhrungsform sind ein dritter und ein vierter Frequenzteiler vorgesehen, die aus einem von einem Referenzoszillator stammenden Referenzoszillatorsignal das erste und das zweite Referenzsignal erzeugen.

Vorteilhafterweise kann ein zweiter Multiplexer vorgesehen sein, der das erste oder das zweite Referenzsignal auf den Phasenvergleicher fuhrt.

Bei einer weiteren vorteilhaften Ausgestaltungsform der Erfindung ist der dritte Frequenzteiler mit dem ersten Eingang des zweiten Multiplexers verbunden und der vierte Frequenzteiler ist mit dem zweiten Eingang des zweiten Multiplexers verbunden.

Vorteilhafterweise ist zwischen die Ladungspumpe und den spannungsgesteuerten Oszillator ein Filter geschaltet. Dadurch können störende Signalanteile unterdr ckt werden.

Das Filter kann ein Tiefpaßfilter sein.

Vorteilhafterweise ist eine Steuereinheit vorgesehen, die die Multiplexer steuert.

Zusätzlich kann die Steuereinheit Parameter f r die Ladungspumpe und das Filter vorgeben.

In einer weiteren Ausgestaltungsform der Erfindung weist die Einheit des Phasenregelkreises eine erste Austastschaltung zur Austastung des vom ersten Frequenzteiler stammenden Signals und eine Ausblendlogik auf, wobei die Ausblendlogik die erste Austastschaltung steuert. Die Austastschaltung kann ein UND-Gatter sein, dessen erster Eingang mit dem Ausgang des ersten Frequenzteilers und dessen zweiter Eingang mit dem Ausgang der Ausblendlogik verbunden ist. Der Ausgang der Austastschaltung ist mit dem Phasenvergleicher verbunden.

Eine zweite Austastschaltung kann zur Austastung des Referenzsignals vorgesehen sein. Die Ausblendlogik steuert dabei die zweite Austastschaltung.

Die Steuereinheit und das Referenzsignal können zusammen die Ausblendlogik steuern.

Schließlich ist es auch von Vorteil, daß der erste Frequenz- teiler mit einem Akkumulator verbunden ist und abhangig vom im Akkumulator stehenden Wert die Frequenz durch einen ersten oder einen zweiten Wert teilt.

Die Erfindung wird im folgenden anhand zweier Figuren weiter erläutert.

Figur 1 zeigt eine erste Ausfuhrungsform des erfmdungsge- maßen Phasenregelkreises.

Figur 2 zeigt eine zweite erfmdungsgemaße Ausfuhrungsform des Phasenregelkreises.

Der Phasenregelkreis weist einen spannungsgesteuerten Oszillator VCO auf, der ein Oszillatorsignal mit der Frequenz fVCO erzeugt. Dieses Oszillatorsignal wird einem ersten Frequenzteiler FTI zugef hrt, der die Frequenz fVCO durch den Teilerwert TW teilt. Der Teilerwert TW wird, wie im m Figur 1 gezeigten Ausfuhrungsbeispiel, über eine 14Bιt breite Leitung m den ersten Frequenzteiler FTI geladen. Der Teilerwert TW wird m der Regel bei der Initialisierung des Phasenregelkreises m den ersten Frequenzteiler FTI geladen und bleibt dann unabhängig vom Betriebszustand des Phasenregelkreises, _o co l\J I—¹

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Bei dem m Figur 1 gezeigten Ausführungsbeispiel betragt der Teilerwert TW2 = 5. Der Ausgang des ersten Multiplexers MUX1 fuhrt auf einen Phasendetektor PFD, der im folgenden auch als Phasenvergleicher bezeichnet wird.

Ein von einem Referenzoszillator stammendes Referenzoszilla- torsignal mit der Referenzfrequenz fRef wird mittels eines dritten Frequenzteilers FT3 durch den Teilerwert TWR geteilt. Der Teilerwert TWR wird dem dritten Frequenzteiler FT3 über eine 7Bit breite Leitung zugeführt. Im vorliegenden Ausfuh- rungsbeispiel ist der dritte Frequenzteiler FT3 durch einen bis zum Teilerwert TWR zählenden Zahler realisiert. Am Ausgang des dritten Frequenzteilers FT3 liegt dann das durch den Teilerwert TWR geteilte Referenzoszillatorsignal mit der Frequenz

flMUX2 = -^^ TWR

an, welches auf den ersten Eingang eines zweiten Multiplexers MUX gefuhrt wird. Dieses frequenzgeteilte Signal wird zusätzlich mittels eines vierten Frequenzteilers FT4 geteilt und auf den zweiten Eingang des zweiten Multiplexers MUX2 gefuhrt. Der vierte Frequenzteiler FT4 ist im vorliegenden Aus- fuhrungsbeispiel durch einen Teiler mit dem Teilerwert =5 realisiert. Der Ausgang des zweiten Multiplexers MUX2 ist mit dem zweiten Eingang des Phasendetektor PFD verbunden.

Eine Kontrolllogik CL steuert die beiden Multiplexer MUX1 und MUX2, so daß wahrend der Einschwingphase des Phasenregelkreises das durch den Teilerwert TWR geteilte Referenzoszillator- signal mit der Frequenz

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verglichen wird. Liegt keine Phasendifferenz mehr zwischen den beiden Signalen vor oder liegt die Phasendifferenz unterhalb eines vorgegebenen Wertes, wird durch ein entsprechendes Ausgangssignal am Phasendetektor PFD der Kontrolllogik CL über eine Umschaltsteuerung US mit geteilt, daß der eingeschwungene Zustand erreicht ist und der Phasenregelkreis nun mit den niedrigeren Frequenzen

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Die Kontrolllogik CL ist ausgangsseitig mit der Ladungspumpe CP und dem Schleifenfilter LF verbunden. Über dieses Steuer- leitungen können von der Steuereinheit CL zusatzlich Parameter für die Ladungspumpe CP und das Schleifenfilter LF vorgegeben werden.

Dadurch, daß im Einschwingzustand des Phasenregelkreises hohe Frequenzen miteinander verglichen werden, kann der Regelkreis schneller einschwingen. Um jedoch Seitenlinien im Spektrum des Oszillatorsignals (Spurious) zu vermeiden, wird nach dem Einschwingen auf den Vergleich von Frequenzen, welche zusätzlich durch den zweiten Frequenzteiler FT2 beziehungsweise den vierten Frequenzteiler FT4 geteilt sind, zur ckgegriffen. Da^¬ durch sind Störungen im eingeschwungenen Zustand vermeidbar. Der Umschaltvorgang wird über die Kontrolllogik CL gesteuert, welche die entsprechenden Steuersignale an die beiden Multi- plexer MUX1 und MUX2 sendet.

Wahrend des Einschwingvorgangs arbeitet der erfindungsgemäße Phasenregelkreis im Fractional-N-Modus und im eingeschwunge^¬ nen Zustand im Integer-N-Modus .

Zur Optimierung der Filterparameter des Schleifenfilters LF und der Ladungspumpenparameter der Ladungspumpe CP können von der Kontrolllogik CL entsprechende Steuersignale an die La- dungspumpe CP und das Schleifenfilter LF gesendet werden. So kann beispielsweise wahrend des Einschwingvorgangs für das Schleifenfilter LF eine andere Grenzfrequenz erforderlich sein als im eingeschwungenen Zustand.

Der dritte Frequenzteiler FT3 kann beispielsweise ein Ab- wartszahler sein. Das gleiche gilt für den ersten Frequenzteiler FTI.

Die Tellerwerte der vier Frequenzteiler FTI, FT2, FT3 und FT4 sind so einzustellen, daß an den Eingängen des Phasendetek- tors PFD jeweils annähernd gleiche Frequenzen miteinander verglichen werden können.

Der Tellerzyklus des ersten Frequenzteilers FTI, der angibt, wie oft durch N und wie oft durch N+l geteilt wird, wieder- holt sich abhangig vom Akkumulatorwert A. Da der erste Frequenzteiler FTI grundsatzlich nur durch einen ganzzahligen Teilerwert TW teilen kann, wird durch den Akkumulator accu periodisch zwischen den Teilerwerten und N und N+l umgeschaltet, so daß über eine bestimmte Zeitdauer im Mittel durch ei- nen zwischen N und N+l liegenden Teilerwert geteilt wird, was einem gebrochenen Teilerverhaltnis entspricht. Durch den Teilerwert TW wird der Wert N festgelegt. Die PLL arbeitet auf einer durch die Frequenzteiler FTI, FT2, FT3 und FT4 vorgegebenen Frequenz.

Wird eine neue Frequenz eingestellt, in dem die Teilerwerte TW und TWR geändert und in den ersten Frequenzteiler FTI beziehungsweise den dritten Frequenzteiler FT3 geladen werden, folgt ein Einschwingvorgang, innerhalb welchem größere Pha^¬ senfehler entstehen. Diese Phasenfehler werden in der Um- schaltsteuerung US erkannt und an die Kontrolllogik CL wei- tergeleitet. Die Kontrolllogik CL schaltet nun die beiden Multiplexer MUX1 und MUX2 derart, daß die beiden hoherfre- quenten geteilten Signale, welche also nicht zusätzlich durch den zweiten Frequenzteiler FT2 beziehungsweise den vierten Frequenzteiler FT4 geteilt wurden, auf den Phasendetektor PFT gefuhrt werden. Somit erhöht sich die Vergleichstrequenz am Phasendetektor PFD um den in den beiden Frequenzteilern FT2 beziehungsweise FT4 geladenen Teilerwert, im vorliegenden Ausfuhrungsbeispiel um den Faktor 5. Es werden also pro Zeit- einheit fünfmal mehr Phasenvergleiche durchgeführt. Durch diese Maßnahme kann das Einschwingen beschleunigt werden. Zusatzlich kann m diesem Betriebsmodus der Strom für die Ladungspumpe CP und das Schleifenfilter LF entsprechend über die Kontrolllogik CL eingestellt werden. Durch diese Maßnah- men kann ein schnelles Einschwingen auf die neue Sollfrequenz bei einer stabilen Phasenregelung gewährleistet werden.

Um die m diesem Betriebsmodus auftretenden Phasensprunge, bedingt durch die Umschaltung zwischen den Werten N und N+l, zu vermeiden, was mit Störungen verbunden ist, wird nach dem Einschwingen die Vergleichsfrequenz um den Faktor 5 reduziert. Der Faktor, um den die Vergleichstrequenz reduziert wird, hangt von äußeren Randbedingungen ab und ist auf die jeweiligen Bedurfnisse abzustimmen.

Ist der Phasenregelkreis auf den neuen Sollwert der Frequenz eingeschwungen, wird dies über den Phasendetektor PFD der Um- co o rv> r I—¹ I—¹

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Claims

Patentansprüche

1. Phasenregelkreis, bei der ein spannungsgesteuerter Oszillator (VCO) vorgesehen ist, der ein Oszillatorsignal erzeugt, bei der ein erster Frequenzteiler (FTI) vorgesehen ist, der die Frequenz (fVCO) des Oszillatorsignals teilt, daraus ein erstes Teüerausgangssignal erzeugt und während der Einschwingdauer des Phasenregelkreises auf einen Phasenverglei- eher (PFD) führt, bei der eine Einheit (FT2, MUX1, FT4, MUX2; AS1, AS2, AL) vorgesehen ist, die nach der Einschwingdauer des Phasenregelkreises die Frequenz des ersten Teüerausgangssignal teilt und auf den Phasenvergleicher (PFD) führt, bei der der Phasenvergleicher (PFD) während der Einschwingdauer des Phasenregelkreises das erste Teüerausgangssignal mit einem ersten Referenzsignal vergleicht und nach der Einschwingdauer des Phasenregelkreises das geteilte Teüerausgangssignal mit einem zweiten Referenzsignal vergleicht, bei der der Phasenvergleicher (PFD) ausgangsseitig mit einer steuerbaren Ladungspumpe (CP) verbunden ist, bei der die Ladungspumpe (CP) ausgangsseitig mit dem spannungsgesteuerten Oszillator (VCO) verbunden ist.

2. Phasenregelkreis nach Anspruch 1, bei der die Einheit einen zweiten Teiler (FT2) und einen ersten Multiplexer (MUX1) mit zwei Eingängen und einem Ausgang aufweist, bei der der Ausgang des ersten Teilers (FTI) mit dem ersten Eingang des ersten Multiplexers (MUX1) und der Ausgang des zweiten Teilers (FT2) mit dem zweiten Eingang des ersten Multiplexers (MUX1) verbunden ist.

3. Phasenregelkreis nach Anspruch 1 oder 2, bei der ein dritter und ein vierter Frequenzteiler (FT3, FT4) vorgesehen sind, die aus einem von einem Referenzoszillator stammenden Referenzoszillatorsignal das erste und das zweite Referenzsignal erzeugen.

4. Phasenregelkreis nach einem der Ansprüche 1 bis 3, bei der ein zweiter Multiplexer (MUX2) vorgesehen ist, der das erste oder das zweite Referenzsignal auf den Phasenvergleicher (PFD) fuhrt.

5. Phasenregelkreis nach einem der Ansprüche 1 bis 4, bei der der dritte Frequenzteiler (FT3) mit dem ersten Eingang des zweiten Multiplexers (MUX2) und über den vierten Frequenzteiler (FT4) mit dem zweiten Eingang des Multiplexers (MUX2) verbunden ist.

6. Phasenregelkreis nach einem der Ansprüche 1 bis 5, bei der zwischen die Ladungspumpe (CP) und den spannungsgesteuerten Oszillator ein Filter (LF) geschaltet ist.

7. Phasenregelkreis nach Anspruch 6, bei der das Filter (LF) ein Tiefpaßfilter ist.

8. Phasenregelkreis nach einem der Ansprüche 1 bis 7, bei der eine Steuereinheit vorgesehen ist, die den Multiplexer (MUX1, MUX2) steuert.

9. Phasenregelkreis nach Anspruch 8, bei der die Steuereinheit zusatzlich Parameter der Ladungspumpe (CP) und des Filters (LF) vorgibt.

10. Phasenregelkreis nach Anspruch 1, bei der die Einheit eine erste Austastschaltung (AS1) zur Austastung des vom ersten Frequenzteiler (FTI) stammenden Signals und eine Ausblendlogik (AL) aufweist, bei der die Ausblendlogik (AL) die erste Austastschaltung (AS1) steuert.

11. Phasenregelkreis nach Anspruch 10, bei der die Austastschaltung (ASl) ein UND-Gatter ist, dessen erster Eingang mit dem Ausgang des ersten Frequenzteilers (FTI), dessen zweiter Eingang mit dem Ausgang der Ausblendlogik (ASl) und dessen Ausgang mit dem Phasenvergleicher (PFD) verbunden ist.

12. Phasenregelkreis nach Anspruch 10 oder 11, bei dem eine zweite Austastschaltung (AS2) zur Austastung des Referenzsignals vorgesehen ist, bei der die Ausblendlogik (AL) die zweite Austastschaltung (AS2) steuert.

13. Phasenregelkreis nach Anspruch 12, bei dem die Steuereinheit (CL) und das Referenzsignal zusam- men die Ausblendlogik (AL) steuern.

14. Phasenregelkreis nach einem der Ansprüche 1 bis 13, bei dem der erste Frequenzteiler (FTI) mit einem Akkumulator (accu) verbunden ist und abhängig vom im Akkumulator (accu) stehenden Wert (A) die Frequenz durch einen ersten oder einen zweiten Wert (N, N+l) teilt.