WO2001016712A1 - Appareil de traitement du signal numerique et procede pour la commande de cet appareil - Google Patents

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Yasushi Imamura
Takao Inoue
Takahiro Watanabe
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a digital signal processing device capable of high-speed arithmetic processing in system control and a control method thereof.
  • Some of these DSs are specialized in a certain application and their arithmetic processing is hardware-based, but most of them are configured to be controlled by a program. Performing the processing in accordance with the program is similar to a microprocessor, but is characterized by faster and more sophisticated arithmetic processing.
  • Figure 5 shows the internal structure of a conventional DS II.
  • the program counter 2 can set an arbitrary value from the external bus 1 and generates a read address of the program memory 3 when the DS # process is started.
  • program counter 2 When the jump instruction is detected, the jump destination address is set to program counter 2; otherwise, the address is incremented by +1 in synchronization with the system clock.
  • the program memory 3 receives the program from the external bus 1 and outputs the address program word output by the program counter 2.
  • the instruction decoder 4 interprets the program word from the program memory 3 in accordance with the DSP processing activation, and controls signals 9 for controlling the internal components, a data memory storage address for the delay unit 8, and an arithmetic unit. Generates a data memory read address for reading data X and Y input to 6 from data memory 5.
  • control signal 9 is a signal for controlling the arithmetic unit 6, the memory 5, and the delay unit 8 inside the DSP.
  • the delay unit 8 temporarily stores the data memory storage address generated by the instruction decoder 4 and transfers it to the memory 5 after waiting for a predetermined time (this predetermined time is defined by the instruction specified by the instruction). This corresponds to a delay time until the arithmetic unit 6 outputs the operation result data in the arithmetic processing.
  • the data memory 5 is configured to be capable of storing data from the external bus 1-a function of outputting data to the arithmetic unit 6 in accordance with the data read address of the data bus, and a delay unit. It has a function to store the data output by the arithmetic unit 6 in accordance with the data storage address from the memory 6.
  • the computing unit 6 has a computing function corresponding to a computing instruction of a program stored in the program memory 3.
  • Fig. 6 shows an example of processing that requires processing time other than calculation in the servo control processing.
  • the error amount 11 is the difference between the actual output of the controlled object and the expected output
  • the manipulated variable 13 is information for operating the controlled object.
  • the arithmetic processing is performed in processing A based on the error amount 11, and one of the arithmetic results and the value of the variable 1 (Z 1) is selected by the selection unit 12 to be processed B. Passed.
  • the manipulated variable 13 calculated by the above method is used to drive the control target by, for example, reading out via the external bus 1 and inputting it to an output circuit such as a D / A converter.
  • the external state signal 10 in FIG. 5 is a 1-bit signal.
  • the output of processing A is selected in the selected part 12 of FIG. 6, and when the external state signal is 1, Z is selected in the selected part 12 of FIG. 1 shall be selected.
  • FIG. 7 shows a part of a program flow when the processing mode example shown in FIG. 6 is processed by the DSP of FIG.
  • the “Process A ⁇ 2 1 ⁇ 2 2 ⁇ 2 3 ⁇ 2 4 ⁇ 2 5 ⁇ 2 6 Process B” of the program flow in FIG. 7 is an opening of the “Process A selector 1 2 ⁇ Process B” in FIG.
  • Each instruction is transferred from the program memory 3 to the instruction decoder 4.
  • execution of the external input instruction 21 causes the external state signal 10 to be stored at address K of data memory 5.
  • the value of the address K in the memory 5 and the comparison value in the operand of the comparison instruction 22 are transferred from the data memory 5 to the arithmetic unit 6. If the comparison processing is performed and the values match, the address value in which the data transfer instruction 26 is present is set in the program counter 2 by executing the conditional jump instruction 23, and then the data transfer is performed. Execution of transfer instruction 26 stores the processing A output value at address T in memory 5 overnight.
  • the program count 2 is incremented by +1 and the value of the variable 1 (Z 1) is stored in the data memory by executing the data transfer instruction 24.
  • the address value in which the processing B exists is set in the program counter 2 by executing the JUMP instruction 25, and control is transferred to the processing B.
  • the arithmetic processing is performed based on the value stored at the address T in the data memory 5.
  • the value of the external status signal 10 Therefore, the input to the process JlB is selected from the process A output ⁇ and the variable ⁇ 1.
  • the maximum processing route of the selection unit 12 is “2 1 ⁇ 2 2 ⁇ 2 ⁇ 2 4 ⁇ 2 5”, and at the minimum 5 system clock [? ; j
  • the selection process from two types of values is performed. If this is the selection process from ⁇ types of values, the instruction group 27 in FIG. ), which not only leads to an increase in the capacity of the program memory 3, but also increases the minimum processing time of the selection unit 12 by 5 X (-2) system clock time from the present. However, due to the effect of this processing load, there may be a case where the time allocated to the control processing that should be performed is insufficient.
  • the present invention solves the above-mentioned conventional problems, and can reduce the circuit size, suppress the increase in power consumption and cost, and further increase the signal processing speed. Evening signal processing And iii.
  • Di digital signal processor and control method thereof of the present investigation to solve the above-mentioned t 3 ⁇ 4 ⁇ is rather also means for processing the external state signal conditions-size Teide Isseki selection means ⁇ a relatively small i
  • the school circuit and the condition judgment data selection instruction decoding function are added.
  • the digital signal processing device includes a program memory for storing a program, a program counter for reading an instruction from the program memory, and a program memory.
  • An instruction decoder for outputting a control signal and an address in accordance with the instruction read from the RAM memory, a delay for delaying an address output by the instruction decoder, and an address output by the instruction decoder
  • a data memory that outputs data based on the address, stores the data based on the address output from the delay unit, and performs an operation based on the output data from the memory.
  • An external signal processing means for processing an external signal; and an arithmetic unit for processing the external signal, and an arithmetic unit for transferring an arithmetic result to the memory. Therefore, a configuration is provided having means for selecting one of the output generated and the output of the arithmetic unit and storing it in the data memory.
  • a control method of a digital signal processing device is a control method of a digital signal processing device according to claim 1, wherein the program is executed in accordance with an address generated by the program counter. Reading the external input instruction from the memory, decoding the external input instruction and issuing an operation control signal, and converting the data processed by the external signal processing means into data according to the operation control signal. In memory Storing the multiplying instruction from the program memory in accordance with the address generated by the program counter, decoding the multiplying instruction, and executing an arithmetic control signal In accordance with the control signal, multiplying the data memory variable 1 to be selected by the processing data, and storing the multiplication result in the data memory.
  • Executing the multiplication command multiplying the data memory variable 2 to be selected by the machining data, and storing the multiplication result in the data memory; and Executing an addition instruction, and storing the result of the addition in the data memory as a result selected using the external signal as a determination condition.
  • the digital signal processing device wherein the control is performed according to a program memory for storing a program, a program counter for reading an instruction from the program memory, and an instruction read from the program memory.
  • An instruction decoder section for outputting a signal and an address, a delay section for delaying an address output from the instruction decoder section, and a decoder based on the address output from the instruction decoder section.
  • Output memory for storing data based on the address output from the delay unit, and performing an operation based on the output data from the memory, and storing the operation result in the data memory.
  • a digital signal processing device equipped with an arithmetic unit for transferring the data to an external device;
  • a structure having a unit having a condition judging de Isseki selection command function to perform the chromatography data selection means.
  • the amount of execution time of the control processing original processing instruction is increased by reducing the data selection processing time required for one cycle of the control processing.
  • the circuit scale can be reduced, the power consumption can be increased and the cost can be suppressed, and the signal processing speed can be further increased.
  • FIG. 1 is a block diagram showing a configuration of the digital signal processing device according to the first embodiment of the present invention.
  • FIG. 2 is a program flow relating to data selection processing according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a digital signal processing device according to Embodiment 2 of the present invention.
  • FIG. 4 is a program diagram relating to the data selection process in the second embodiment.
  • FIG. 5 is a block diagram showing the configuration of a conventional digital signal processing device.
  • Fig. 6 shows an example of a processing mode that requires processing time in addition to computation in system control processing in the servo system.
  • FIG. 7 shows a program flow relating to data selection processing in the conventional example.
  • I ⁇ 11 is a block diagram showing the formation of the digital signal 'J processing unit ⁇ ' of water contamination mode 1.
  • the functions of the external bus 1, the program counter 2, the program memory 3, the data memory 5, the MUX 7, the delay unit 8, and the control unit 9 are the same as those of the conventional DSP shown in FIG. The same is true.
  • the instruction decoder 4 eliminates the function of interpreting the comparison instruction, the conditional jump instruction, and the jump instruction from the conventional decoding function. Therefore, the computing unit 6 also has the comparison computing function removed from the conventional computing function.
  • the encoder 51 receives the external state signal 10, performs a predetermined signal addition, and transfers the signal to the MUX 7.
  • the processing A output is selected in the selection unit 12 in FIG. 6. It is assumed that Z 1 is selected in the selection unit 12 of the.
  • the encoder 51 outputs a 1-word 0 X 0 1 0 0 value.
  • the encoder 5 1 outputs a 1-word 0 X 0 0 0 1 value. It has a function to output.
  • 0 X is expressed in C language as a hexadecimal number
  • 0 x 0 1 0 0 and 0 x 0 0 0 1 are 0 1 0 0 and 0 0 0, respectively, of the hexadecimal number. Represents 1.
  • Fig. 2 shows the processing example shown in Fig. 6 processed by the DSP in Fig. 1. Shows a part of the program flow in the case of The “Process A ⁇ 3 1 ⁇ 3 2 ⁇ 3 3 ⁇ 3 4 Process B” of the program flow in FIG. 2 specifically illustrates the flow of “Process A selector 1 2 ⁇ Process B” in FIG.
  • Each instruction is sent from the program memory 3 to the instruction decoder 4 fe. At present, it is assumed that process A output and variable 1 are stored in data memory 5, respectively.
  • a signal (0 X 0 100 or O x 0 0 1) obtained by processing the external state signal 10 by the encoder 51 is used as data.
  • the value of the address K in the memory 5 and the processing A output value are transferred from the memory 5 to the computing unit 6 (processing A output value).
  • the multiplication by X (the higher byte of the value at the address K) is performed, and the result is stored in the data memory 5 at the address G1.
  • the value of the address K and the value of the variable 1 (Z1) are transferred from the memory 5 to the computing unit 6, and Z1X (the address of the K
  • the multiplication of the lower byte of the value is performed, and the result is stored in data memory 5 at address G2.
  • the upper byte is, for example, when the value of address K is “0x0100”, “01” is an upper byte and “00” is a lower byte.
  • the data at the address G1 + the result of the data at the address G2 is stored at the address ⁇ of the memory 5 at night.
  • the result of the data at the address G1 + the data at the address G2 is (process A output value) X (0x0000).
  • a output value) is stored.
  • (variable Z 1) is stored in the opposite way. become. In other words, according to the value of the external state signal 10, the input to the process B is selected from the output value of the process A and the variable Z1.
  • process B arithmetic processing is performed based on the value stored at address T.
  • the processing path of the selection unit 12 is always “3 1 ⁇ 3 2 to 3 3 ⁇ 3 4”, which is 4 system clock times.
  • selection processing from two types of values was performed, but even if this processing resulted in selection processing from N types of values, one external input instruction, N multiplication instructions, and It suffices to execute (N-1) addition instructions.
  • N-1) 2 N system clock time.
  • FIG. 3 is a block diagram showing the structure of the tree: processing equipment for the Digi-beta ⁇ of the second embodiment.
  • the instruction decoder 4 removes the function of interpreting the comparison instruction, the conditional jump instruction, and the jump instruction from the conventional decoding function, and has the function of interpreting the data selection instruction 41 in FIG. It is added. Therefore, the computing unit 6 also has the comparison computing function removed from the conventional computing function. Since the conditional jump instruction and the jump instruction have been deleted, the conventional system for writing addresses from the instruction decoder 4 to the program counter 2 has been eliminated.
  • the MUX 61 selects the X output of the data storage when the external status signal 10 is 0, and the external status signal 10 is output. If 1, select Y output of data memory.
  • MUX 62 selects the output of MUX 61 when the instruction to be executed is a data selection instruction, and selects the output of operator 6 when the instruction to be executed is not a data selection instruction.
  • Fig. 4 shows an example of the program flow for i-th case where the processing example shown in Cabinet 6 was processed by the DSP in Fig. 3.
  • the “Processing A ⁇ 41 ⁇ Processing B” of the program flow in FIG. 4 embodies the flow of “Processing A ⁇ Selector 12 ⁇ Processing B” in FIG. 6. Transferred from program memory 3 to instruction decoder 4. At this time, it is assumed that the processing A output and the variable 1 are stored in the memory 5 each time.
  • the processing A output value is output from the X port of the data memory 5, and the variable 1 (Z1) value is output from the Y port. Either value is selected according to the value of the external status signal 10, and the selected value is selected by the MUX 62 and stored in the address T of the data memory 5.
  • process B an arithmetic process is performed based on the value stored at address T.

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Description

ii/J 細 'ί
ディ ジ夕ル信号処理装置およびその制御方法 技術分野
本究明は、 システム制御において高速な演算処理が可能なディ ジ 夕ル信号処理装置およびその制御方法に関するものである。 背景技術
一般的に、 サーボ制御などのシステム制御分野においては、 制御 対象の実際の出力と、 期待される目的値との間の誤差を常に最小に するように努力がなされている。 この際に、 近年では、 該誤差量を ディ ジ夕ル値と して取り込み、 このディ ジ夕ル値に対して演算を行 い、 制御対象への最適な操作量を生成する装置であるディ ジタルシ グナルプロセ ヅサ （略称を D S Ρ とする） が、 非常によ く利用され ている。
このような D S Ρは、 ある用途に特化してその演算処理がハー ド ウェア化されたものもあるが、 多く はプログラムによって制御され る構成のものであ り、 この D S Ρは、 与えられたプログラムに従つ て、 その処理を行う ことではマイ クロプロセ ッサと同様であるが、 よ り高速で高機能な演算処理を特徴と している。
図 5 に従来の D S Ρの内部構成を示す。 図 5において、 プログラ ムカウン夕 2は、 外部バス 1 から任意の値を設定可能であ り、 D S Ρの処理起動に伴い、 プログラムメモ リ 3の読みだしア ド レスを生 成する。 また、 プログラムカウン夕 2は、 命令デコーダ 4 において ジャ ンプ命令を検 Liすると、 ジャンプ先ア ド レスがプログラムカウ ン夕 2 にセ ッ トされるが、 それ以外の場合は、 システムク ロ ックに 同期して + 1 カウン 卜 アップされる。
プログラムメモ リ 3は、 外部バス 1 からプログラムが き込まれ、 プログラムカウン夕 2 が出力するア ド レスのプログラムワー ドを出 力する。
命令デコーダ 4は、 D S Pの処理起動に伴い、 プログラムメモ リ 3からのプログラムワー ドを解釈し、 内部各部を制御する制御信号 9、 遅延部 8へのデータメモ リ格納ア ド レス、 及び演算器 6 に入力 されるデータ X、 Yをデータメモ リ 5から読み出すためのデ一タメ モ リ読みだしァ ドレスを生成する。
ここに、 制御信号 9 は、 D S P内部の演算器 6、 デ一夕メモ リ 5、 遅延部 8 を制御するための信号である。
遅延部 8 は、 命令デコーダ 4が生成したデータメモ リ格納ア ド レ スを一時的に記憶し、 所定時間待ち後にデ一夕メモ リ 5に転送する ( この所定時間とは、 命令が指定した演算処理に対し、 演算器 6が演 算結果データ出力するまでの遅延時間分に相当する。
デ一夕メモリ 5は、 外部バス 1 からデータを格納可能な構成と し- また、 前記のデ一夕メモ リ読みだしァ ドレスに従って演算器 6へデ —夕を出力する機能、 及び、 遅延部 6からのデ一夕メモリ格納ア ド レスに従って演算器 6 が出力 したデータを記憶する機能を有する。 演算器 6は、 プログラムメモ リ 3 に格納されるプログラムの演算 命令に対応した演算機能を有する。
M U X 7は、 命令デコーダ 4が演算命令を検出した後に、 その演 n ¾ がデータメモ リ 5 に き込まれる 点では、 演 器 6の浈 結 βを選択してデータメモ リ 5 に 送するものであ り、 命令デコー ダ 4が外部入力命令を検出した後に、 外部状態信号 1 0 がデ一夕メ モ リ 5 に :き込まれる時点では、 外部状態信号 1 0 を選択しデ一夕 メモ リ 5 に転送するものである。
図 6 にサーボ制御処理において ί算以外で処理時間のかかる処理 形態の一例を示す。 図 6 において、 誤差量 1 1 は、 制御対象の実際 の出力と期待される出力との間の差であ り、 操作量 1 3は制御対象 を操作させるための情報である。
誤差量 1 1 はある一定の周期で処理 Αに入力されるため、 誤差量 1 1 を元に操作量 1 3 を生成するまでの時間には制限があ り、 その 制限時間内に、 以下の処理を行なう必要がある。
まず、 誤差量 1 1 を元に処理 Aで演算処理が行なわれ、 該演算結 果と変数 1 ( Z 1 ) の値からその 1つが、 選択部 1 2 によ り選択さ れて処理 Bに渡される。
処理 Bは、 選択部 1 2 によ り選択された値を元に演算を行ない、 該演算結果を元に、 処理 1 の中間結果が変数 1 ( Z 1 ) に格納され- 処理 1 の最終結果が操作量 1 3 として出力される。 ここに、 選択部 1 2 に入力される Z 1 は、 1周期前に処理 1 に演算処理されて変数 1 に格納された値である。
上記方法で計算された操作量 1 3は、 例えば、 外部バス 1 を介し て読み出され D / A変換器のような出力回路へ入力されるという方 法によって、 制御対象を駆動するために使われる。
前記一例と して、 図 5の外部状態信号 1 0 を 1 ビッ トの信号と し 外部状態 ί, ί 1 0が 0の場合、 図 6の遺択部 1 2 において処现 Aの 出力が選択され、 外部状態信号が 1 の ¾合、 図 6の選択部 1 2 にお いて Z 1 が選択されるものとする。
図 7 に、 図 6で示した処理形態例を図 5の D S Pで処现させた場 合のプロ グラムフ ローの一部を示す。 図 7のプロ グラムフ ローの 『処理 A→2 1→ 2 2→2 3→2 4→ 2 5→2 6 処理 B』 は、 図 6の 『処理 A 選択部 1 2→処理 B』 のフ 口一を具体化したもので あ り、 各命令はプログラムメモ リ 3から命令デコーダ 4に転送され る。
まず、 外部入力命令 2 1 の実行によ り、 外部状態信号 1 0がデー 夕メモ リ 5の K番地に格納される。 次に、 比較命令 2 2の実行によ り、 デ一夕メモ リ 5の K番地の値と比較命令 2 2のオペラン ド内に ある比較値がデータメモ リ 5から演算器 6 に転送されて比較処理さ れ、 一致した場合、 条件 J U M P命令 2 3の実行によ り、 デ一夕転 送命令 2 6の存在するア ドレス値がプログラムカウン夕 2にセ ッ ト され、 続いてデ一夕転送命令 2 6の実行によ り、 処理 A出力値がデ 一夕メモ リ 5内の T番地に格納される。
比較命令 2 2 による比較処理で不一致の場合、 プログラムカウン 夕 2は + 1 カウン トアップされ、 続いてデ一夕転送命令 2 4の実行 によ り、 変数 1 ( Z 1 ) の値がデータメモ リ 5 内の T番地に格納さ れ、 J U M P命令 2 5の実行によ り、 処理 Bの存在するア ドレス値 がプログラムカウン夕 2 にセ ッ 卜され、 制御が処理 Bに移る。
処理 Bでは、 データメモ リ 5 内の T番地に格納されている値を元 に演算処理を行なう ことになる。 つま り、 外部状態信号 1 0の値に よって、 処 Jl Bへの入力が、 処 A出力 ίι 、 変数 Ζ 1 から選択され たこ とになる。 ここでは、 選択部 1 2の最大処现経路は、 『 2 1→ 2 2→2 →2 4→2 5』 であ り、 最小 5 システムク ロ ッ ク時 [？; jか かるこ とになる。
また、 この例では、 2種類の値からの選択処理であった力 これ が Ν種類の値からの選択処理になった場合、 図 7の命令群 2 7が現 行よ り更に （ Ν— 2 ) 個増えるこ とにな り、 プログラムメモ リ 3の 容量増加につながるのみならず、 選択部 1 2の最小処理時間も、 現 行よ り更に 5 X ( - 2 ) システムクロ ック時間増加し、 この処理 負荷の影響で、 本来行なうべき制御処理に割 り 当てる時間が不足す る場合が発生する。
しかしながら上記のような従来の D S Ρでは、 プログラム処理に おいて、 外部からの情報を判断基準にして変数選択を行なう際、 そ の処理に時間を要し、 また、 プログラムの増加につながるためプロ グラムメモリ 3の容量増加をまねく ことになる。
これは、 該 D S Ρを内蔵するシステム L S I を開発する際、 処理 の高速化の妨げになるだけでな く、 L S I チップサイ ズの増大をも たら し、 ひいては消費電力およびチップコス 卜の増加につながる と いう問題点を有していた。 発明の開示
本発明は、 上記従来の問題点を解決するもので、 回路規模を低減 して消費電力の増大およびコス トアップを抑えることができ、 かつ 信号処理速度をよ り高速化するこ とができるディ ジ夕ル信号処 ίφ.装 およびその iiiリ御方法を捉供する。
上記の t¾题を解決するために本究明のディ ジタル信号処理装置お よびその制御方法は、 外部状態信号を加工する手段も し く は条件判 定デ一夕選択手段^の比較的小 i校の回路と、 条件判定データ選択 命令デコー ド機能とを追加する。
即ち、 本発明の詰求項 1 に記載のディ ジタル信号処理装置は、 プ ログラムを格納するためのプログラムメモ リ と、 前記プログラムメ モ リから命令を読み出すためのプログラムカウン夕 と、 前記プロ グ ラムメモ リから読み出された命令に従って制御信号及びア ドレスを 出力する命令デコーダ部と、 その命令デコーダ部が出力するァ ド レ スを遅延させるための遅延部と、 前記命令デコーダ部が出力するァ ド レスを元にデータを出力し、 前記遅延部から出力されるア ド レ ス を元にデ一夕格納するデータメモ リ と、 そのデ一夕メモ リからの出 力データを元に演算を行ない、 演算結果を前記デ一夕メモ リへ転送 する演算器とを具備したディ ジタル信号処理装置において、 外部信 号を加工する外部信号加工手段と、 その手段によって生成される出 力と前記演算器の出力とから一方を選択して前記データメモ リへ格 納する手段とを有する構成とする。
請求項 2に記載のディ ジ夕ル信号処理装置の制御方法は、 請求項 1 に記載のディ ジ夕ル信号処理装置の制御方法であって、 プログラ ムカウン夕が生成したァ ド レスに従い、 プログラムメモ リ から外部 入力命令を読み出させるステップと、 前記外部入力命令をデコー ド し、 演算制御信号を発行させるステップと、 前記演算制御信号に従 い、 外部信号加工手段によって加工されたデータをデータメモ リ に 格納させるステ ップと、 ¾記プログラムカウン夕が生成したァ ド レ スに従い、 前記プロ グラムメモ リ から乗算命令を^み出させるステ ッ プと、 前記乗^命令をデコー ド し、 演算制御信号を ¾行させるス テツプと、 前記演 制御信号に従い、 選択対象となるデ一夕メモ リ 変数 1 と前記加工データの乗算を行ない、 その乗算結 ¾を前記デー 夕メモ リ に格納させるステ ップと、 前記乗算命令を実行し、 選択対 象となるデータメモ リ変数 2 と前記加工データの乗算を行ない、 そ の乗算結果を前記データメモ リ に格納させるステップと、 前記変数 1 および変数 2 について加算命令を実行し、 その加算結果を、 外部 信号を判定条件と して選択された結果と して、 前記データメモ リ に 格納させるステップとからなる方法とする。
請求項 3 に記載のディ ジタル信号処理装置は、 プログラムを格納 するためのプログラムメモ リ と、 前記プログラムメモリから命令を 読み出すためのプログラムカウン夕 と、 前記プログラムメモ リから 読み出された命令に従って制御信号及びア ド レスを出力する命令デ コーダ部と、 その命令デコーダ部が出力するァ ド レスを遅延させる ための遅延部と、 前記命令デコーダ部が出力するア ド レスを元にデ 一夕を出力し、 前記遅延部から出力されるア ド レスを元にデータ格 納するデ一夕メモ リ と、 そのデ一夕メモ リからの出力データを元に 演算を行ない、 演算結果を前記データメモ リへ転送する演算器とを 具儲したディ ジタル信号処理装置において、 外部信号を判定情報と して条件判定を行なうデ一夕選択手段と、 前記データ選択手段を実 行させる条件判定デ一夕選択命令機能をもつ手段とを有する構成と する。 ,ΐι'ί求项 4に記載のディ ジ夕ル信 処 の iiiij御方法は、 ,!ι'ί·求项
3 に記載のディ ジタル信号処现装 の制御方法であって、 プログラ ムカウン夕が生成したァ ド レスに従い、 プログラムメモ リ から条件 判定デ一夕選択命令を読み出させるステップと、 ¾記条件判定デー 夕選択命令をデコー ド し、 浈算制御信号を発行させるステ ッ プと、 前記演算制御信号に従い、 データ選択手段の選択対象となるデータ をデータメモ リから読み出させるステップと、 前記データ選択手段 によって、 外部信号に従って選択されたデ一夕を前記データメモ リ へ転送させるステップと、 遅延部からのア ドレスに従い、 前記デ一 夕メモ リ に前記選択デ一夕を格納させるステップとからなる方法と する。
これらの構成および方法によると、 外部状態信号を加工する手段 も しく は条件判定データ選択手段等の比較的小規模の回路と、 条件 判定デ一夕選択命令デコー ド機能とを追加することによ り、 比較命 令、 条件ジャンプ命令、 ジャ ンプ命令を実行するのに従来必要であ つた回路構成、 及び、 プロ グラムメモ リの容量を削減することがで きる。
また、 制御処理の 1 周期期間にかかるデ一夕選択処理時間を短縮 して、 制御本来の演算処理命令の実行量を増大する。
以上によ り、 回路規模を低減して消費電力の増大およびコス トァ ップを抑えることができ、 かつ、 信号処理速度をよ り高速化するこ とができる。
特に、 プログラムを実行する場合、 外部状態に基づいて制御処理 を変更する際に、 その変更の判定条件となる外部状態数が増加する ほど、 上記効 が顕¾に J¾われる。 図而の簡単な説明
図 1 は本究明の実施の形態 1 のデイ ジダル信号処现装 ίΞの祸成を 示すブロ ック図である。
図 2は同実施の形態 1 におけるデータ選択処理に関するプログラ ムフローである。
図 3は本発明の実施の形態 2のディ ジタル信号処理装置の構成を 示すブロ ック図である。
図 4は同実施の形態 2 におけるデ一夕選択処理に関するプログラ ムフ口一である。
図 5は従来のディ ジタル信号処理装置の構成を示すブロ ック図で ある。
図 6はサーボ系でのシステム制御処理で演算以外に処理時間のか かる処理形態例である。
図 7は同従来例におけるデータ選択処理に関するプログラムフ ロ 一である。 発明の実施の形態
以下、 本発明の実施の形態を示すディ ジタル信号処理装置および その制御方法について、 図面を参照しながら具体的に説明する。 (実施の形態 1 )
本発明の実施の形態 1 のディ ジ夕ル信号処理装置およびその制御 方法を説明する。 I义 1 1 は水夾施の形態 1 のディ ジタル信 'J処理装 μ'Γの 成を示すブ ロ ック図である。 図 1 において、 外部バス 1、 プログラムカウン夕 2、 プログラムメモ リ 3、 デ一夕メモ リ 5、 M U X 7、 遅延部 8、 制御^ ^ 9の各機能は、 図 5に示す前記従来の D S Pと同様である。 命令デコーダ 4は、 従来のデコー ド機能から、 比較命令、 条件ジャ ンプ命令、 ジャンプ命令を解釈する機能をな く したものである。 よ つて、 演算器 6も、 従来の演算機能のう ち、 比較演算機能を削除し たものである。
条件ジャンプ命令およびジャ ンプ命令を削除したことによ り、 従 来、 命令デコーダ 4からプログラムカウン夕 2へのア ドレス書き込 みのための系はな く なっている。
エンコーダ 5 1は、 外部状態信号 1 0を入力と し、 所定の信号加 ェを行ない、 MU X 7へ転送するものである。
エンコーダ 5 1の動作の一例を示す。 外部状態信号 1 0を 1 ビッ トの信号とし、 外部状態信号 1 0が 0の場合、 図 6の選択部 1 2 に おいて処理 A出力が選択され、 外部状態信号が 1の場合、 図 6の選 択部 1 2において Z 1 が選択されるものとする。 エンコーダ 5 1 は、 外部状態信号 1 0が 0の時には 1 ワー ドの 0 X 0 1 0 0値を、 また、 外部状態信号 1 0が 1の時には 1 ワー ドの 0 X 0 0 0 1値を出力す る機能を有する。
ちなみに、 前記 0 Xは C言語で 1 6進数であることを表記するの で、 0 x 0 1 0 0及び、 0 x 0 0 0 1 は、 1 6進数のそれぞれ 0 1 0 0及び 0 0 0 1 を表す。
図 2に、 図 6で示した処理形態例を図 1の D S Pで処理させた場 合のプロ グラ ム フ ロ ーの 一部を示す。 図 2 のプロ グラ ム フ ローの 『処现 A→ 3 1→ 3 2→3 3→3 4 処理 B』 は、 図 6 の 『処现 A 選択部 1 2→処理 B』 のフ ローを具体化したものであ り、 各命令 はプログラムメモ リ 3から命令デコーダ 4に fe送される。 現時点で、 処理 A出力、 変数 1 は各々データメモ リ 5 に格納されているものと する。
まず、 図 2の外部入力命令 3 1 の実行によ り、 外部状態信号 1 0 をエンコーダ 5 1 によ り加工した信号 （前記 0 X 0 1 0 0か、 O x 0 0 0 1 ) がデータメモ リ 5の K番地に格納される。
次に、 乗算命令 3 2の実行によ り、 デ一夕メモ リ 5の K番地の値 と処理 A出力値がデ一夕メモ リ 5から演算器 6 に転送されて （処理 A出力値） X (前記 K番地の値の上位バイ ト） の乗算が行なわれ、 結果はデータメモリ 5の G 1番地に格納される。 次に、 乗算命令 3 3の実行によ り、 前記 K番地の値と変数 1 ( Z 1 ) 値がデ一夕メモ リ 5から演算器 6に転送されて、 Z 1 X (前記 K番地の値の下位バ ィ ト） の乗算が行なわれ、 結果はデータメモ リ 5の G 2番地に格納 される。 なお、 前記上位バイ ト とは、 例えば K番地の値が 「 0 x 0 1 0 0」 の場合、 「 0 1 」 が上位バイ ト、 「 0 0」 が下位バイ 卜で ある。
上記内容をさ らに詳細に説明する と、 外部状態信号 1 0が 0の場 合は、 前記のようにエンコーダ 5 1 によ り 0 X 0 1 0 0がデ一タメ モ リ 5の K番地に格納される。 その場合、 前記 「 （処理 A出力値） X (前記 K番地の値の上位バイ ト ） 」 の乗算は、 「 （処理 A出力 値） X ( 0 x 0 1 ) 」 とな り、 その結架、 デ一夕メモ リ 5の G 1 番 地には、 「処理 A ;l;力 ίιϋ」 が格納される。 また、 ijij ,¾ 「 Ζ 1 X (前 記 Κ ^地の値の下位バイ ト） 」 の乗 -は、 「 Ζ I X ( 0 0 0 ) 」 とな り、 G 2 ¾地には 「 0 x 0 0 0 0」 が格納される。
次に、 加算命令 3 4の実行によ り、 番地 G 1 のデータ + 地 G 2 のデ一夕の結果が、 デ一夕メモ リ 5の Τ番地に格納される。 前記の 例では、 番地 G 1 のデータ + ¾地 G 2のデータの結果は、 （処理 A 出力値） X ( 0 x 0 0 0 0 ) となるので、 データメモ リ 5の T番地 に （処理 A出力値） が格納される。 前記とは逆に、 エンコーダ 5 1 によ りデ一夕メモ リ 5の K番地に 0 X 0 0 0 1 が格納された場合は、 前記とは逆に （変数 Z 1 ) が格納されることになる。 つま り、 外部 状態信号 1 0の値によって、 処理 Bへの入力が、 処理 A出力値、 変 数 Z 1 から選択されたことになる。
処理 Bでは T番地に格納されている値を元に演算処理を行なう こ とになる。 ここでは、 選択部 1 2の処理経路は、 常に一定して 『 3 1→3 2 ~ 3 3→3 4』 であ り、 4 システムクロ ック時間となる。 また、 この例では、 2種類の値からの選択処理であつたが、 これ が N種類の値からの選択処理になつた場合でも、 図 2の外部入力命 令 1個、 乗算命令 N個、 加算命令 （ N— 1 ) 個を行なえばよ く、 従 来例に較べてプログラムメモ リ 3の容量を削減できるだけでな く 、 図 6の選択部 1 2の最小処理時間も、 1 + N + ( N— 1 ) = 2 Nシ ステムク ロ ック時間で済む。
(実施の形態 2 )
本発明の実施の形態 2のディ ジタル信号処理装置およびその制御 方法を説明する。 図 3 は木： ^施の形態 2のディ ジ夕ル β号処理装 ί¾の榀成を示すブ ロ ッ ク図である。 図 3 において、 外部バス 1 、 プログラムカウン夕 2、 プログラムメモ リ 3、 データメモ リ 5、 遅延部 8、 iliij御信号 9 の各機能は、 図 5に示す ijir記従来の D S P と同様である。 命令デコ ーダ 4は、 前記従来のデコー ド機能から、 比較命令、 条件ジャンプ 命令、 ジャンプ命令を解釈する機能をな く し、 かつ、 図 4のデ一夕 選択命令 4 1 を解釈する機能を付加したものである。 よって、 演算 器 6 も、 従来の演算機能のう ち、 比較演算機能を削除したものであ る。 条件ジャンプ命令、 ジャ ンプ命令を削除したことによ り、 従来. 命令デコーダ 4からプログラムカウン夕 2へのァ ドレス書き込みの ための系はな く なつている。
ここに、 図 4のデ一夕選択命令 4 1 を実行すると、 M U X 6 1 は、 外部状態信号 1 0が 0の場合、 デ一夕メモリの X出力を選択し、 外 部状態信号 1 0が 1の場合、 データメモリの Y出力を選択する。 M U X 6 2は、 実行される命令がデータ選択命令の場合に M U X 6 1 の出力を選択し、 実行される命令がデータ選択命令以外の場合に演 算器 6の出力を選択する。 つま り、 M U X 6 2の出力は、 実行され る命令がデータ選択命令の場合には、 外部状態信号 1 0 によってデ 一夕メモリの X出力または Y出力が選択され、 実行される命令がデ 一夕選択命令以外の場合には、 データメモリの X出力と Y出力を演 算器 6で演算した結果が選択される。
なお、 遅延部 8は、 前記従来例と同様に、 命令デコーダ 4が生成 したデ一夕メモ リ格納ア ド レスを一時的に記憶し、 所定時問待ち後 にデータメモ リ 5に転送する。 図 4 に、 閣 6で示した処现形態例を図 3の D S Pで処现させた iお 合のプロ グラ ム フ ローの一邰を示す。 図 4 のプロ グラムフ ローの 『処理 A→ 4 1→処现 B』 は、 図 6 の 『処理 A→選択部 1 2→処理 B』 のフ ローを 体化したものであ り、 各命令はプログラムメモ リ 3から命令デコーダ 4 に転送される。 現時点で、 処现 A出力、 変数 1 は各々デ一夕メモ リ 5 に格納されているものとする。
まず、 データ選択命令 4 1 の実行によ り、 データメモ リ 5の Xポ 一 卜から処理 A出力値が、 Yポー トから変数 1 ( Z 1 ) 値が出力さ れ、 M U X 6 1 にて、 外部状態信号 1 0の値によ り どちらかの値が 選択され、 M U X 6 2 にて該選択値が選ばれてデータメモ リ 5の T 番地に格納される。 処理 Bでは T番地に格納されている値を元に演 算処理を行なう ことになる。
つま り、 外部状態信号 1 0の値によって、 処理 Bへの入力が、 処 理 A出力値、 変数 Z 1 から選択されたことになる。 こ こでは、 選択 部 1 2の処理経路は常に一定して 『 4 1』 のみであ り、 1 システム クロ ッ ク時間となる。
この例では、 2種類の値からの選択処理であつたが、 これが N種 類の値からの選択処理になった場合でも、 （ N _ 1 ) 個のデ一夕選 択命令を行なえばよ く、 従来例に較べてプログラムメモ リ 3の容量 を削減できるだけでな く 、 選択部 1 2 の最小処理時間も、 （ N— 1 ) システムク ロ ック時間で済む。

Claims

iii'f求の範 pj-l
1 . プログラムを格納するためのプロ グラムメモ リ と、 ι 記プ口 グラムメモ リから命令を読み ίί1,すためのプログラムカウン夕 と、 前 記プロ グラムメモ リ から ^み出された命令に従って iliij御信； ϋ"及びァ ド レスを出力する命令デコーダ部と、 その命令デコーダ部が出力す るァ ド レスを遅延させるための遅延部と、 前記命令デコーダ部が出 力するア ド レスを元にデータを出力し、 前記遅延部から出力される ア ドレスを元にデータ格納するデータメモ リ と、 そのデータメモ リ からの出力データを元に演算を行ない、 演算結果を前記データメモ リへ転送する演算器どを具備したディ ジタル信号処理装置において. 外部信号を加工する外部信号加工手段と、 その手段によって生成 される出力と前記演算器の出力とから一方を選択して前記デ一タメ モ リへ格納する手段とを有することを特徴とするディ ジ夕ル信号処 理装置。
2 . 請求項 1 に記載のディ ジタル信号処理装置の制御方法であつ て、
プログラムカウン夕が生成したァ ドレスに従い、 プログラムメモ リから外部入力命令を読み出させるステップと、
前記外部入力命令をデコー ド し、 演算制御信号を発行させるステ ヅ プと、
前記演算制御信号に従い、 外部信号加工手段によって加工された デ一夕をデータメモ リ に格納させるステ ヅプと、
前記プログラムカウン夕が生成したァ ド レスに従い、 前記プロ グ ラムメモ リから乗算命令を読み出させるステップと、 I'jij記 JR :命令をデコー ド し、 制御信 を允行させるステッ プ と、
前記演^制御信号に従い、 選択対象となるデ一夕メモ リ変数 1 と 加 にデータの乗^を行ない、 その乗算結 ¾を前記データメモ リ に格納させるステップと、
前記乗算命令を実行し、 選択対象となるデータメモ リ変数 2 と前 記加工デ一夕の乗算を行ない、 その乗算結果を前記データメモ リ に 格納させるステップと、
前記変数 1 および変数 2 について加算命令を実行し、 その加算結 果を、 外部信号を判定条件と して選択された結果と して、 前記デー 夕メモ リ に格納させるステップと、
からなるディ ジ夕ル信号処理装置の制御方法。
3 . プログラムを格納するためのプログラムメモリ と、 前記プロ グラムメモ リ から命令を読み出すためのプログラムカウン夕 と、 前 記プログラムメモリから読み出された命令に従って制御信号及びァ ド レスを出力する命令デコーダ部と、 その命令デコーダ部が出力す るア ド レスを遅延させるための遅延部と、 前記命令デコーダ部が出 力するア ド レスを元にデータを出力し、 前記遅延部から出力される ァ ド レスを元にデータ格納するデータメモ リ と、 そのデ一夕メモ リ からの出カデ一夕を元に演算を行ない、 演算結果を前記データメモ リへ転送する演算器とを具備したディ ジ夕ル信号処理装置において 外部信号を判定情報と して条件判定を行なうデータ選択手段と、 前記デ一夕選択手段を実行させる条件判 デ一夕選択命令機能をも つ手段とを有するこ とを特徴とするディ ジ夕ル信号処理装置。
4 . 求 JK 3 に記載のディ ジ夕ル信 処理装 の制御力法であつ て、
プログラムカウン夕が生成したァ ドレスに従い、 プログラムメモ リ から条件判定データ選択命令を^み ;1]させるステップと、
前記条件判定データ選択命令をデコー ド し、 ¾ :制御信号を発行 させるステップと、
前記演算制御信号に従い、 データ選択手段の選択対象となるデー 夕をデータメモ リから読み出させるステッ プと、
前記データ選択手段によって、 外部信号に従って選択されたデー 夕を前記データメモ リへ転送させるステップと、
遅延部からのァ ド レスに従い、 前記データメモ リに前記選択デー 夕を格納させるステップと、
からなるディ ジ夕ル信号処理装置の制御方法。
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