JPH08137661A - デジタル処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 その入出力処理に関する性能及び分解能を低
下させることなく、複数の周辺装置としての機能を時分
割的にかつ効率的にエミュレートしうるマイクロプロセ
ッサＭＰＵ等のデジタル処理装置を実現する。 【構成】 算術論理演算ユニット出力バスＡＯＢＵＳ及
び算術論理演算ユニット入力バスＡＩＢＵＳを介して算
術論理演算ユニットＡＬＵに結合される汎用レジスタＧ
Ｒ０〜ＧＲｍのうち例えば２個の汎用レジスタＧＲ０及
びＧＲ１に、その保持データに所定のデータ加工処理を
施すデータ加工部ＤＰをそれぞれ設ける。また、このよ
うなデータ加工部ＤＰを含む機能付き汎用レジスタＧＲ
０及びＧＲ１を、インタフェースバスＩＢＵＳを介して
入出力ポートに直結するとともに、各機能付き汎用レジ
スタに対応して、その動作を制御するためのプログラム
メモリＰＭ０及びＰＭ１ならびに制御回路ＰＣ０及びＰ
Ｃ１を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデジタル処理装置に関
し、例えば、周辺装置をソフトウェアでエミュレートす
るためのインテリジェントサブプロセッサとして機能す
るマイクロプロセッサならびにこのようなマイクロプロ
セッサを搭載するシングルチップマイクロコンピュータ
に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】中央処理装置やリードオンリーメモリ及
びランダムアクセスメモリ等の記憶装置ならびにダイレ
クトメモリアクセスコントローラ，シリアルコミュニケ
ーションインタフェース及びタイマー回路等の周辺装置
を１個のチップ（半導体基板）上に搭載したシングルチ
ップマイクロコンピュータがある。これらのシングルチ
ップマイクロコンピュータにおいて、各周辺装置は、そ
れぞれ専用化されたハードウェアにより実現され、その
メーカは、複数の周辺装置を種々の組み合わせで搭載す
ることにより、シングルチップマイクロコンピュータの
品種展開を図ってきた。このため、シングルチップマイ
クロコンピュータのユーザは、限られた品種の中から最
もその用途に近いものを選択せざるを得ず、選択した品
種が必ずしもユーザのニーズに対応した最適品とはなら
ないケースも多い。また、メーカがユーザの多様化され
た要求に応えようとしても、ハードウェアの変更を伴う
ために比較的長い開発期間を要し、製品の価格上昇を招
く結果となる。

【０００３】これに対処するため、中央処理装置の他に
サブプロセッサとなるマイクロプロセッサをシングルチ
ップマイクロコンピュータに設け、各種の周辺装置の機
能をソフトウェア的にエミュレートする方法が特開平４
−１９５４８１号によって提案されている。このシング
ルチップマイクロコンピュータは、入出力ポート（外部
ポート）に直結された多機能メモリを備え、マイクロプ
ロセッサは、中央処理装置を介することなくしかもビッ
トごとに多機能メモリをアクセスできるため、ソフトウ
ェアの実行速度と入出力装置の処理速度との間のタイム
ラグを解消しつつ、複数の周辺装置の機能を並行してエ
ミュレートできるものである。

【０００４】

【発明が解決しようとする課題】ところが、ユーザニー
ズがさらに多様化し高性能化するにしたがって、上記に
記載されるシングルチップマイクロコンピュータにも次
のような問題点が生じることが本願発明者等によって明
らかとなった。すなわち、上記シングルチップマイクロ
コンピュータでは、マイクロプロセッサと多機能メモリ
との間のデータ授受が１ビット又は２ビット単位で行わ
れ、多機能メモリ自体も、マイクロプロセッサ又は入出
力装置から与えられたデータをそのまま伝達するだけで
いわゆるデータ加工機能を有さない。このため、マイク
ロプロセッサ及び入出力ポート間のデータ授受が充分に
高速化されず、また並行処理に伴うマイクロプロセッサ
の処理負担が増大する結果となり、これによってシング
ルチップマイクロコンピュータの入出力処理に関する性
能及び分解能が低下するものである。

【０００５】この発明の目的は、その入出力処理に関す
る性能及び分解能を低下させることなく、複数の周辺装
置としての機能を時分割的にかつ効率的にエミュレート
しうるマイクロプロセッサ等のデジタル処理装置を実現
することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シングルチップマイクロコン
ピュータ等に搭載され複数の周辺装置としての機能をソ
フトウェア的にかつ時分割的にエミュレートするマイク
ロプロセッサ等において、算術論理演算ユニットに結合
される汎用レジスタの一部又は全部に、その保持データ
に所定の加工処理を施すためのデータ加工機能を持たせ
る。また、このようなデータ加工機能を持つ機能付き汎
用レジスタを入出力ポートに直結するとともに、各機能
付き汎用レジスタに対応して、その動作を制御するため
のプログラムメモリ及び制御回路を設ける。

【０００８】

【作用】上記した手段によれば、算術論理演算ユニット
と入出力ポートとの間を機能付き汎用レジスタを介して
論理的に直結し、マイクロプロセッサ及び入出力ポート
間のデータ授受を高速化できるとともに、入出力データ
に対するマスク処理やシフト処理を機能付き汎用レジス
タにより算術論理演算ユニットを介することなく並行し
て行うことができる。この結果、その入出力処理に関す
る性能及び分解能を低下させることなく、複数の周辺装
置としての機能を時分割的にかつ効率的にエミュレート
しうるマイクロプロセッサ等を実現することができる。

【０００９】

【実施例】図１には、この発明が適用されたマイクロプ
ロセッサＭＰＵを含むシングルチップマイクロコンピュ
ータＭＣの一実施例のシステム構成図が示されている。
同図により、まずこの実施例のマイクロプロセッサＭＰ
Ｕを含むシングルチップマイクロコンピュータＭＣの構
成及び動作の概要について説明する。なお、図１の各ブ
ロックを構成する回路素子は、公知の半導体集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上に形成される。

【００１０】図１において、シングルチップマイクロコ
ンピュータＭＣは、いわゆるストアドプログラム方式の
中央処理装置ＣＰＵと、システムバスＳＢＵＳを介して
中央処理装置ＣＰＵに結合されるリードオンリーメモリ
ＲＯＭ及びランダムアクセスメモリＲＡＭとを備える。
このうち、中央処理装置ＣＰＵは、いわゆるメインプロ
セッサとして機能し、リードオンリーメモリＲＯＭに格
納された制御プログラムに従ってステップ動作して、所
定の演算処理を実行するとともに、シングルチップマイ
クロコンピュータＭＣの各部の動作を制御・統轄する。

【００１１】シングルチップマイクロコンピュータＭＣ
のシステムバスＳＢＵＳには、さらにマイクロプログラ
ム方式のマイクロプロセッサＭＰＵが結合されるととも
に、ダイレクトメモリアクセスコントローラＤＭＡＣ，
シリアルコミュニケーションインタフェースＳＣＩ及び
入出力ポートＩＯＰが結合される。このうち、マイクロ
プロセッサＭＰＵは、ｍ＋１個の汎用レジスタＧＲ０〜
ＧＲｍと図示されない算術論理演算ユニットＡＬＵとを
含み、複数の周辺装置としての機能をソフトウェア的に
エミュレートするいわゆるサブプロセッサとして機能す
る。また、ダイレクトメモリアクセスコントローラＤＭ
ＡＣは、中央処理装置ＣＰＵ又はマイクロプロセッサＭ
ＰＵを介することなくリードオンリーメモリＲＯＭ又は
ランダムアクセスメモリＲＡＭとシリアルコミュニケー
ションインタフェースＳＣＩ又は入出力ポートＩＯＰと
の間のデータ授受を仲介し、シリアルコミュニケーショ
ンインタフェースＳＣＩは、データの直並列又は並直列
変換機能を有し、外部のシリアル入出力装置との間で一
連のデータのシリアル転送を行う。なお、マイクロプロ
セッサＭＰＵは、前述のように、複数の周辺装置を時分
割的にエミュレートするサブプロセッサとして機能する
が、論理構成が複雑で相当な高速性を要求されることの
多いダイレクトメモリアクセスコントローラＤＭＡＣ及
びシリアルコミュニケーションインタフェースＳＣＩに
ついては専用ハードウェアも搭載し、ユーザの高度なニ
ーズに応えることができる構成とした。

【００１２】この実施例において、マイクロプロセッサ
ＭＰＵに含まれるｍ＋１個の汎用レジスタＧＲ０〜ＧＲ
ｍのうち２個の汎用レジスタＧＲ０及びＧＲ１は、イン
タフェースバスＩＢＵＳを介して入出力ポートＩＯＰの
ポートＰ０及びＰ１にそれぞれ直結される。また、これ
らの汎用レジスタＧＲ０及びＧＲ１は、後述するよう
に、データ加工部ＤＰをそれぞれ含み、その保持データ
に対して所定のデータ加工処理を独立に施しうるいわゆ
る機能付き汎用レジスタとされる。一方、入出力ポート
ＩＯＰを起点とするインタフェースバスＩＢＵＳには、
さらに中央処理装置ＣＰＵが結合されるとともに、ダイ
レクトメモリアクセスコントローラＤＭＡＣ及びシリア
ルコミュニケーションインタフェースＳＣＩが結合され
る。また、シリアルコミュニケーションインタフェース
ＳＣＩは、入出力ポートＩＯＰのポートＰ２に結合さ
れ、入出力ポートＩＯＰのポートＰ１ないしＰ２には、
対応する入出力装置ＩＯ０〜ＩＯ２がそれぞれ結合され
る。なお、インタフェースバスＩＢＵＳは、システムバ
スＳＢＵＳのような確固たる共通バス形態を採るもので
はなく、特定のブロック間に設けられた多くの専用信号
線を含む。

【００１３】図２には、図１のシングルチップマイクロ
コンピュータＭＣに含まれるマイクロプロセッサＭＰＵ
の一実施例のブロック図が示されている。また、図３に
は、図２のマイクロプロセッサＭＰＵに含まれる機能付
き汎用レジスタＧＲ０の一実施例のブロック図が示さ
れ、図４には、図３の機能付き汎用レジスタＧＲ０のビ
ットＢ０の一実施例のブロック図が示されている。これ
らの図をもとに、マイクロプロセッサＭＰＵの具体的構
成及び動作ならびにその特徴について説明する。なお、
機能付き汎用レジスタＧＲ１については、図３の機能付
き汎用レジスタＧＲ０に関する説明から類推され、機能
付き汎用レジスタＧＲ０のビットＢ１〜ＢＦについて
は、図４のビットＢ０に関する説明から類推されたい。

【００１４】図２において、マイクロプロセッサＭＰＵ
は、前述のように、マイクロプログラム方式の処理装置
とされ、プログラムメモリ部ＰＭ，制御回路部ＰＣなら
びに演算回路部ＡＥを含む。このうち、プログラムメモ
リ部ＰＭは、それぞれ所定ビットからなるｊ＋１個のプ
ログラムメモリＰＭ０〜ＰＭｊを含み、これらのプログ
ラムメモリから出力される命令は一つのワードを構成す
る。プログラムメモリＰＭ０〜ＰＭｊすなわちプログラ
ムメモリ部ＰＭは、特に制限されないが、５１２のアド
レスを有し、そのアドレスは、図示されないプログラム
カウンタによって所定の順序で択一的に指定される。マ
イクロプロセッサＭＰＵは、所定のクロック信号に従っ
て同期動作し、マイクロプロセッサＭＰＵから読み出さ
れる各ワードの命令に沿った処理をクロック信号の１サ
イクル内に実行する。

【００１５】一方、制御回路部ＰＣは、プログラムメモ
リ部ＰＭのプログラムメモリＰＭ０〜ＰＭｊに対応して
設けられるｊ＋１個の制御回路ＰＣ０〜ＰＣｊを含む。
このうち、制御回路ＰＣ０及びＰＣ１は、演算回路部Ａ
Ｅの機能付き汎用レジスタＧＲ０及びＧＲ１の動作をそ
れぞれ制御し、制御回路ＰＣ２は、算術論理演算ユニッ
ト入力バスＡＩＢＵＳに対する入力を制御する。また、
制御回路ＰＣｉは、後述するＰリード機能を制御し、制
御回路ＰＣｊは、算術論理演算ユニットＡＬＵの動作を
制御する。なお、図示されない制御回路ＰＣ３は、算術
論理演算ユニット出力バスＡＯＢＵＳに対する出力を制
御し、制御回路ＰＣｉ−１は、後述するＯＵＴ命令に供
される。制御回路ＰＣ０〜ＰＣｊは、対応するプログラ
ムメモリＰＭ０〜ＰＭｊから読み出される命令をそれぞ
れデコードして、対応するブロックの動作制御に必要な
制御信号を選択的に形成する。これにより、この実施例
のマイクロプロセッサＭＰＵは、プログラムメモリＰＭ
０〜ＰＭｊに格納された命令を制御回路ＰＣ０〜ＰＣｊ
つまりは複数の機能単位を使って同時にかつ並行して実
行し、複数の機能を同時にかつ並行して実現する。

【００１６】次に、演算回路部ＡＥは、算術論理演算ユ
ニットＡＬＵと、算術論理演算ユニット入力バスＡＩＢ
ＵＳ及び算術論理演算ユニット出力バスＡＯＢＵＳを介
して算術論理演算ユニットＡＬＵに結合されるｍ＋１個
の汎用レジスタＧＲ０〜ＧＲｍとを含む。このうち、算
術論理演算ユニットＡＬＵは、各種演算機能を有し、算
術論理演算ユニット入力バスＡＩＢＵＳを介して入力さ
れるデータに所定の演算処理を施し、算術論理演算ユニ
ット出力バスＡＯＢＵＳに出力する。また、汎用レジス
タＧＲ０〜ＧＲｍは、算術論理演算ユニットＡＬＵから
算術論理演算ユニット出力バスＡＯＢＵＳを介して出力
されるデータを取り込み、保持するとともに、必要に応
じて算術論理演算ユニット出力バスＡＯＢＵＳつまり算
術論理演算ユニットＡＬＵに出力する。前述のように、
汎用レジスタＧＲ０〜ＧＲ１と算術論理演算ユニット入
力バスＡＩＢＵＳ及び算術論理演算ユニット出力バスＡ
ＯＢＵＳとの間の接続は、制御回路ＰＣ２等つまりプロ
グラムメモリＰＭ２等に格納された命令に従って制御さ
れる。また、汎用レジスタＧＲ０〜ＧＲｍから算術論理
演算ユニットＡＬＵに出力されたデータは、クロック信
号の同一サイクル内において算術論理演算ユニットＡＬ
Ｕで処理され、再び汎用レジスタＧＲ０〜ＧＲｍに取り
込まれる。この結果、汎用レジスタＧＲ０〜ＧＲｍは、
算術論理演算ユニットＡＬＵに直結された形となり、算
術論理演算ユニットＡＬＵつまりはマイクロプロセッサ
ＭＰＵの演算処理に直接関与しうるものとなる。

【００１７】この実施例において、汎用レジスタＧＲ０
及びＧＲ１は、データ加工部ＤＰをそれぞれ含み、機能
付き汎用レジスタとされる。また、汎用レジスタＧＲ０
及びＧＲ１は、インタフェースバスＩＢＵＳを介して入
出力ポートＩＯＰの対応するポートＰ０及びＰ１に直結
されるとともに、システムバスＳＢＵＳを介して中央処
理装置ＣＰＵ及びランダムアクセスメモリＲＡＭ等に結
合される。上記のように、機能付き汎用レジスタＧＲ０
及びＧＲ１は、算術論理演算ユニットＡＬＵつまりはマ
イクロプロセッサＭＰＵの演算処理に直接関与しうるも
のとされる。このため、算術論理演算ユニットＡＬＵつ
まりマイクロプロセッサＭＰＵは、機能付き汎用レジス
タＧＲ０又はＧＲ１を介して入出力ポートＩＯＰのポー
トＰ０及びＰ１に関する入力処理又は出力処理に直接関
与できるものとなる。

【００１８】ところで、演算回路部ＡＥの汎用レジスタ
ＧＲ０及びＧＲ１は、図３の汎用レジスタＧＲ０に代表
されるように、１６個のビットＢ０〜ＢＦ（ここで、１
６個設けられる汎用レジスタのビット等の追番を１６進
数により表す。以下同様）を含み、これらのビットＢ０
〜ＢＦは、第１相のクロック信号ＣＬＫ１に従って動作
するスタティックラッチＳＬと、第２相のクロック信号
ＣＬＫ２に従って動作するダイナミックラッチＤＬとを
それぞれ含む。また、ビットＢ０〜ＢＦのダイナミック
ラッチＤＬ及びスタティックラッチＳＬ間に設けられる
４個のライトセレクタＷＳａ〜ＷＳｄを含み、スタティ
ックラッチＳＬの出力信号を受けるリードセレクタＲＳ
を含む。このうち、ライトセレクタＷＳａのデータ入力
端子（入力ノード）には、回路の接地電位に結合され、
ライトセレクタＷＳｂ〜ＷＳｄのデータ入力端子は、そ
れぞれインタフェースバスＩＢＵＳ，算術論理演算ユニ
ット出力バスＡＯＢＵＳ及びシステムバスＳＢＵＳに結
合される。また、その制御端子には、制御回路部ＰＣの
制御回路ＰＣ０からセレクタ制御信号ＳＣａ〜ＳＣｄが
それぞれ供給される。なお、これらのセレクタ制御信号
ＳＣａ〜ＳＣｄは、リードセレクタＲＳにも供給され
る。リードセレクタＲＳの第１の出力端子（出力ノー
ド）は、システムバスＳＢＵＳに結合され、その第２〜
第３の出力端子は、算術論理演算ユニット入力バスＡＩ
ＢＵＳ及びインタフェースバスＩＢＵＳにそれぞれ結合
される。また、その第４の出力端子は、Ｐリード用の出
力端子とされ、システムバスＳＢＵＳの対応するビット
に結合される。

【００１９】ここで、機能付き汎用レジスタＧＲ０のビ
ットＢ０〜ＢＦを構成するライトセレクタＷＳａ〜ＷＳ
ｄは、図４に例示されるように、それぞれ２個のライト
セレクタＷＳＰａ及びＷＳＮａないしＷＳＰｄ及びＷＳ
Ｎｄからなり、リードセレクタＲＳも、４個のリードセ
レクタＲＳａ〜ＲＳｄからなる。このうち、ライトセレ
クタＷＳＰａのデータ入力端子は、回路の接地電位に結
合され、その制御端子には、セレクタ制御信号ＳＣａが
供給される。また、ライトセレクタＷＳＮａのデータ入
力端子は、ダイナミックラッチＤＬの出力端子に結合さ
れ、その制御端子には、セレクタ制御信号ＳＣａの反転
信号が供給される。これらのライトセレクタＷＳＰａ及
びＷＳＮａの出力端子は、共通結合された後、ライトセ
レクタＷＳＮｂのデータ入力端子に結合される。一方、
ライトセレクタＷＳＰｂのデータ入力端子は、インタフ
ェースバスＩＢＵＳの対応するビットＢ０に結合され
る。また、その制御端子には、セレクタ制御信号ＳＣｂ
が供給され、ライトセレクタＷＳＮｂの制御端子には、
セレクタ制御信号ＳＣｂの反転信号が供給される。これ
らのライトセレクタＷＳＰｂ及びＷＳＮｂの出力端子
は、共通結合された後、ライトセレクタＷＳＮｃのデー
タ入力端子に結合される。

【００２０】同様に、ライトセレクタＷＳＰｃのデータ
入力端子は、算術論理演算ユニット出力バスＡＯＢＵＳ
の対応するビットＢ０に結合される。また、その制御端
子には、セレクタ制御信号ＳＣｃが供給され、ライトセ
レクタＷＳＮｃの制御端子には、セレクタ制御信号ＳＣ
ｃの反転信号が供給される。これらのライトセレクタＷ
ＳＰｃ及びＷＳＮｃの出力端子は、共通結合された後、
ライトセレクタＷＳＮｄのデータ入力端子に結合され
る。一方、ライトセレクタＷＳＰｄのデータ入力端子
は、システムバスＳＢＵＳの対応するビットＢ０に結合
される。また、その制御端子には、セレクタ制御信号Ｓ
Ｃｄが供給され、ライトセレクタＷＳＮｄの制御端子に
は、セレクタ制御信号ＳＣｄの反転信号が供給される。
これらのライトセレクタＷＳＰｄ及びＷＳＮｄの出力端
子は、共通結合された後、スタティックラッチＳＬの入
力端子に結合される。

【００２１】ライトセレクタＷＳＰａ〜ＷＳＰｄは、対
応するセレクタ制御信号ＳＣａ〜ＳＣｄのハイレベルを
受けてそれぞれ選択的に伝達状態とされ、そのデータ入
力端子に供給される回路の接地電位あるいはインタフェ
ースバスＩＢＵＳ，算術論理演算ユニット出力バスＡＯ
ＢＵＳ又はシステムバスＳＢＵＳのビットＢ０を介して
入力されるデータを次段のライトセレクタＷＳＮｂ，Ｗ
ＳＮｃ又はＷＳＮｄのデータ入力端子あるいはスタティ
ックラッチＳＬの入力端子にそれぞれ選択的に伝達す
る。また、ライトセレクタＷＳＮａ〜ＷＳＮｄは、対応
するセレクタ制御信号ＳＣａ〜ＳＣｄのロウレベルつま
りはその反転信号のハイレベルを受けてそれぞれ選択的
に伝達状態とされ、そのデータ入力端子に供給されるダ
イナミックラッチＤＬの出力信号あるいは前段の一対の
ライトセレクタＷＳＰａ及びＷＳＮａ，ＷＳＰｂ及びＷ
ＳＮｂならびにＷＳＰｃ及びＷＳＮｃの出力信号を次段
のライトセレクタＷＳＮｂ，ＷＳＮｃ又はＷＳＮｄのデ
ータ入力端子あるいはスタティックラッチＳＬの入力端
子にそれぞれ選択的に伝達する。

【００２２】これらのことから、スタティックラッチＳ
Ｌの入力端子には、セレクタ制御信号ＳＣａがハイレベ
ルとされかつセレクタ制御信号ＳＣｂ〜ＳＣｄがすべて
ロウレベルであることを条件に、回路の接地電位つまり
論理“０”が選択的に伝達される。また、セレクタ制御
信号ＳＣｂがハイレベルとされかつセレクタ制御信号Ｓ
Ｃｃ及びＳＣｄがともにロウレベルであることを条件
に、インタフェースバスＩＢＵＳのビットＢ０を介して
入力されるデータが選択的に伝達され、セレクタ制御信
号ＳＣｃがハイレベルとされかつセレクタ制御信号ＳＣ
ｄがロウレベルであることを条件に、算術論理演算ユニ
ット出力バスＡＯＢＵＳのビットＢ０を介して入力され
るデータが選択的に伝達される。さらに、セレクタ制御
信号ＳＣｄがハイレベルであることを条件に、システム
バスＳＢＵＳのビットＢ０を介して入力されるデータが
選択的に伝達され、セレクタ制御信号ＳＣａ〜ＳＣｄが
すべてロウレベルである場合には、ダイナミックラッチ
ＤＬの出力信号が選択的に伝達される。つまり、ライト
セレクタＷＳＰａ〜ＷＳＰｄならびにＷＳＮａ〜ＷＳＮ
ｄは、一つの優先順序回路を構成する訳であって、スタ
ティックラッチＳＬの入力端子には、システムバスＳＢ
ＵＳのビットＢ０を介して入力されるデータが最優先で
伝達され、ついで算術論理演算ユニット出力バスＡＯＢ
ＵＳ，インタフェースバスＩＢＵＳのビットＢ０を介し
て入力されるデータ又は回路の接地電位あるいはダイナ
ミックラッチＤＬの出力信号の順序で伝達される。

【００２３】なお、この実施例におけるライトセレクタ
ＷＳａ〜ＷＳｄの優先順位は、マイクロプロセッサＭＰ
ＵつまりはシングルチップマイクロコンピュータＭＣの
使い勝手が良くなるよう工夫される。すなわち、例え
ば、外部の入出力装置ＩＯ０〜ＩＯ２から入出力ポート
ＩＯＰを介して入力される信号より、プログラマが人為
的に書き込むデータの方が優先されるとともに、信号の
伝達遅延時間の大きな出力回路をスタティックラッチＳ
Ｌの近くに配置し、マイクロプロセッサＭＰＵ全体とし
ての高速化を図っている。また、中央処理装置ＣＰＵ等
からシステムバスＳＢＵＳを介して行われる書き込みや
ＯＵＴ命令による書き込みは、プログラムに直接関係の
ないリードクリア機能ならびに入出力ポートＩＯＰを介
する外部からの書き込みよりも優先され、プログラムに
従って同期動作する中央処理装置ＣＰＵによる書き込み
は、専用ハードウェア化されたダイレクトメモリアクセ
スコントローラＤＭＡＣやシリアルコミュニケーション
インタフェースＳＣＩ等の周辺装置からの書き込みより
も優先される。さらに、回路が複雑なために比較的伝達
遅延時間の大きなＯＵＴ命令による書き込みは、算術論
理演算ユニットＡＬＵからの書き込みよりも優先され、
リードクリア機能による書き込みと入出力ポートＩＯＰ
を介する外部からの書き込みとが競合した場合には、入
出力処理の高速化に寄与する度合の大きな外部からの書
き込みが優先される。

【００２４】スタティックラッチＳＬの入力端子に伝達
されたデータは、クロック信号ＣＬＫ１の立ち上がりエ
ッジに同期してスタティックラッチＳＬに取り込まれ、
保持される。また、このスタティックラッチＳＬの出力
信号は、クロック信号ＣＬＫ２の立ち上がりエッジに同
期してダイナミックラッチＤＬに取り込まれ、保持され
る。これにより、汎用レジスタＧＲ０は、セレクタ制御
信号ＳＣａ〜ＳＣｄつまりは対応するプログラムメモリ
ＰＭ０から読み出された命令に従って、システムバスＳ
ＢＵＳ，算術論理演算ユニット出力バスＡＯＢＵＳ，イ
ンタフェースバスＩＢＵＳのビットＢ０を介して入力さ
れるデータ又は回路の接地電位あるいはダイナミックラ
ッチＤＬの出力信号を選択的に取り込み、保持する言わ
ば入力選択機能を有し、対応するデータ加工機能を有す
るものとなる。

【００２５】言うまでもなく、システムバスＳＢＵＳを
介して入力されるデータは、中央処理装置ＣＰＵ又はラ
ンダムアクセスメモリＲＡＭ等から出力されるものであ
り、算術論理演算ユニット出力バスＡＯＢＵＳを介して
入力されるデータは、算術論理演算ユニットＡＬＵの演
算結果である。また、インタフェースバスＩＢＵＳを介
して入力されるデータは、対応する入出力装置ＩＯ０か
ら入出力ポートＩＯＰのポートＰ０を介して入力される
外部入力データであり、回路の接地電位は、後述するＰ
リードのリードクリア時におけるクリア信号となる。一
方、クロック信号ＣＬＫ１及びＣＬＫ２の周波数が高く
されマイクロプロセッサＭＰＵが高速動作を行うとき、
各ライトセレクタに入力されるデータやセレクタ制御信
号にはハザード発生の可能性があり、最終的にスタティ
ックラッチＳＬが不定状態となるケースが生じるおそれ
もある。セレクタ制御信号ＳＣａ〜ＳＣｄがすべてロウ
レベルとされるときダイナミックラッチＤＬの出力信号
がスタティックラッチＳＬにそのまま伝達されること
は、このようなケースにダイナミックラッチＤＬの保持
データをそのままスタティックラッチＳＬに伝達し、少
なくとも前回値を回復して、ハザードによる障害を防止
することをその目的としている。

【００２６】次に、リードセレクタＲＳを構成するリー
ドセレクタＲＳａ〜ＲＳｄのデータ入力端子には、スタ
ティックラッチＳＬの出力信号が共通に供給され、その
制御端子には、対応するセレクタ制御信号ＳＣａ〜ＳＣ
ｄがそれぞれ供給される。また、リードセレクタＲＳａ
〜ＲＳｃの出力端子は、システムバスＳＢＵＳ，算術論
理演算ユニット入力バスＡＩＢＵＳ及びインタフェース
バスＩＢＵＳの対応するビットＢ０にそれぞれ結合さ
れ、リードセレクタＲＳｄの出力端子は、システムバス
ＳＢＵＳの所定ビットＢｘに結合される。リードセレク
タＲＳｄによるデータ出力は、いわゆるＰリードと呼ば
れるものであって、このビットＢｘは、例えば図示され
ない信号経路を介して算術論理演算ユニットＡＬＵのシ
フタ命令の入力端子等に結合され、マイクロプロセッサ
ＭＰＵの判定動作に供される。

【００２７】リードセレクタＲＳａ〜ＲＳｄは、対応す
るセレクタ制御信号ＳＣａ〜ＳＣｄのハイレベルを受け
てそれぞれ選択的に伝達状態とされ、スタティックラッ
チＳＬの出力信号つまりは汎用レジスタＧＲ０のビット
Ｂ０により保持されるデータをシステムバスＳＢＵＳ，
算術論理演算ユニット入力バスＡＩＢＵＳ又はインタフ
ェースバスＩＢＵＳの対応するビットＢ０あるいはシス
テムバスＳＢＵＳの所定ビットＢｘに選択的に伝達す
る。これにより、汎用レジスタＧＲ０は、その保持デー
タをシステムバスＳＢＵＳ，算術論理演算ユニット入力
バスＡＩＢＵＳ又はインタフェースバスＩＢＵＳに選択
的に伝達する言わば出力選択機能を有するものとなり、
言わばデータ出力に関するデータ加工機能を有するもの
となる。なお、Ｐリード時、システムバスＳＢＵＳのビ
ットＢｘに出力されるデータが論理“１”である場合に
は、前記セレクタ制御信号ＳＣａが選択的にハイレベル
とされ、これによって選択的にリードクリアが実現され
る。また、リードセレクタＲＳａ〜ＲＳｄは、それぞれ
独立してデータの出力機能を実現できるため、この実施
例ではデータ出力に関する競合が発生することはない。

【００２８】ところで、この実施例のマイクロプロセッ
サＭＰＵは、前述のように、ＯＵＴ命令機能を有し、例
えば機能付き汎用レジスタＧＲ１は、算術論理演算ユニ
ットＡＬＵの演算結果として得られるゼロフラグ又はキ
ャリーフラグを条件とし又は無条件で、その指定された
ビットに１ビット単位でデータを取り込み、入出力ポー
トＩＯＰの対応するポートＰ１に伝達する機能を有す
る。言うまでもなく、ゼロフラグとは、算術論理演算ユ
ニットＡＬＵの演算結果が“０”のとき選択的に論理
“１”とされるフラグであり、キャリーフラグとは、算
術論理演算ユニットＡＬＵによる演算が行われた結果、
桁あふれや桁落ちが生じたとき選択的に論理“１”とさ
れるフラグである。この実施例のマイクロプロセッサＭ
ＰＵは、ＯＵＴ命令による出力と、例えば機能付き汎用
レジスタＧＲ０を介する１６ビット単位の出力とを同時
に実行できるため、データを１６＋１ビットつまり１７
ビット単位で外部の入出力装置に出力できるものとな
る。

【００２９】ここで、機能付き汎用レジスタＧＲ０を使
用して入出力ポートＩＯＰのポートＰ０から所定の出力
信号を出力する場合のプログラムを例示しよう。まず、
最初に、マイクロプロセッサＭＰＵは、算術論理演算ユ
ニットＡＬＵから算術論理演算ユニット出力バスＡＯＢ
ＵＳを介して１６ビットの２進データ“０００００００
０１００００１１１”をイミディエイト値として機能付
き汎用レジスタＧＲ０に書き込む命令を実行させる。次
に、ｓ秒後に、２進データ“００００００００１１００
００１１”を書き込む命令を実行させ、さらにｓ秒が経
過するごとに、２進データ“００００００００１１１０
０００１”，“００００００００１１１１００００”，
“０００００００００１１１１０００”，“０００００
０００００１１１１００”，“０００００００００００
１１１１０”及び“００００００００００００１１１
１”を書き込む命令を順次実行させ、これらの８個の命
令をもってプログラムループを形成させる。

【００３０】これらのことから、ポートＰ０の上位８個
の外部端子には、常に論理“０”の固定波形が出力され
るが、下位８個の外部端子には、周期８ｓ秒、デューテ
ィ５０％とされ、かつ互いに４５度の位相差を有する８
相の出力信号波形を得ることができる。このとき、機能
付き汎用レジスタＧＲ０は、入出力ポートＩＯＰのポー
トＰ０とともに信号発生回路となるタイマー回路等をエ
ミュレートしている訳であって、データの入出力経路や
組み合わせならびに命令を変えることで、各種の周辺装
置をソフトウェア的にエミュレートできるものとなる。
また、このようなエミュレーションは、機能付き汎用レ
ジスタのそれぞれにおいて独立しかつ並行して実現でき
るものであって、１個のマイクロプロセッサＭＰＵの時
分割処理によって複数の周辺装置を同時にエミュレート
できるものとなる。

【００３１】図５には、図２のマイクロプロセッサＭＰ
Ｕの演算回路部ＡＥに含まれる機能付き汎用レジスタＧ
Ｒ０の第２の実施例のブロック図が示されている。な
お、この実施例の機能付き汎用レジスタＧＲ０は、前記
図３の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。

【００３２】図５において、機能付き汎用レジスタＧＲ
０のビットＢ０を構成するライトセレクタＷＳａの第１
の入力端子には、所定のシフト入力端子を介してシフト
入力信号Ｓｉｎが供給され、第２の入力端子には、対応
するダイナミックラッチＤＬの出力信号が供給される。
また、その第１の制御端子には、セレクタ制御信号ＳＣ
ａが供給され、第２の制御端子には、前回値選択信号Ｐ
ＳＬが供給される。一方、機能付き汎用レジスタＧＲ０
のビットＢ１〜ＢＦを構成するライトセレクタＷＳａの
第１の入力端子には、前段のビットＢ０〜ＢＥを構成す
るスタティックラッチＳＬの出力信号Ｓ０〜ＳＥがそれ
ぞれ供給され、第２の入力端子には、対応するダイナミ
ックラッチＤＬの出力信号がそれぞれ供給される。ま
た、その制御端子には、上記セレクタ制御信号ＳＣａが
共通に供給される。

【００３３】機能付き汎用レジスタＧＲ０のビットＢ０
〜ＢＦを構成するライトセレクタＷＳａは、セレクタ制
御信号ＳＣａがロウレベルとされるとき、対応するダイ
ナミックラッチＤＬの出力信号を選択し、ライトセレク
タＷＳｂに伝達する。また、セレクタ制御信号ＳＣａが
ハイレベルとされるとき、シリアル入力信号Ｓｉｎ又は
前段のビットＢ０〜ＢＥを構成するスタティックラッチ
ＳＬの出力信号Ｓ０〜ＳＥを選択し、ライトセレクタＷ
Ｓｂに伝達する。ライトセレクタＷＳｂに伝達された信
号は、セレクタ制御信号ＳＣｂ〜ＳＣｄがロウレベルで
あることを条件に選択的にスタティックラッチＳＬに伝
達され、さらに対応するダイナミックラッチＤＬに伝達
される。これにより、機能付き汎用レジスタＧＲ０のビ
ットＢ０〜ＢＦは、セレクタ制御信号ＳＣａがハイレベ
ルとされることを条件に選択的にシフタ構成とされて直
並列又は並直列変換回路として機能し、ソフトウェア的
にシリアルコミュニケーションインタフェースＳＣＩあ
るいはパルスワイズモジレーションタイマ等をエミュレ
ートしうるものとなる。なお、機能付き汎用レジスタＧ
Ｒ０がシフタ構成とされるとき、最下位ビットのビット
Ｂ０を構成するライトセレクタＷＳａは、前回値選択信
号ＰＳＬがハイレベルであることを条件に、ダイナミッ
クラッチＤＬの出力つまりはその前回値を繰り返し選択
し、シフト入力信号Ｓｉｎは無効となる。

【００３４】前記図３の実施例で示したように、機能付
き汎用レジスタＧＲ０は、セレクタ制御信号ＳＣｃがハ
イレベルとされることで、算術論理演算ユニット出力バ
スＡＯＢＵＳを介して供給される算術論理演算ユニット
ＡＬＵの出力をパラレルに取り込み、またそのビットＢ
０〜ＢＦを構成するスタティックラッチＳＬの出力を算
術論理演算ユニット出力バスＡＯＢＵＳを介して算術論
理演算ユニットＡＬＵにパラレルに出力する機能を持
つ。したがって、まずセレクタ制御信号ＳＣａをハイレ
ベルとして機能付き汎用レジスタＧＲ０をシフタ構成と
し、１６ビットのシフト入力信号Ｓｉｎが入力された時
点でセレクタ制御信号ＳＣｃをハイレベルとして機能付
き汎用レジスタＧＲ０の各スタティックラッチＳＬの出
力を算術論理演算ユニット入力バスＡＩＢＵＳつまり算
術論理演算ユニットＡＬＵにパラレル出力することで、
１６ビットの直並列変換回路をエミュレートできる。ま
た、まずセレクタ制御信号ＳＣｃをハイレベルとして機
能付き汎用レジスタＧＲ０に算術論理演算ユニットＡＬ
Ｕの出力をパラレル入力した後、セレクタ制御信号ＳＣ
ａをハイレベルとして機能付き汎用レジスタＧＲ０をシ
フタ構成することで、やはり１６ビットの並直列変換回
路をエミュレートできる。このとき、ビットＢＦのスタ
ティックラッチＳＬの出力信号ＳＦは、シリアル出力信
号Ｓｏｕｔとして所定のシリアル出力端子からシリアル
に出力することができる。

【００３５】ところで、この実施例のマイクロプロセッ
サＭＰＵは、前述のように、専用ハードウェアとして構
成されるシリアルコミュニケーションインタフェースＳ
ＣＩを備え、このシリアルコミュニケーションインタフ
ェースＳＣＩは、周知のように、上記機能付き汎用レジ
スタＧＲ０がシフタ構成とされる場合と同様な直並列又
は並直列変換機能を持つ。しかし、シフタ構成とされる
機能付き汎用レジスタＧＲ０の動作がプログラムメモリ
ＰＭ０に格納された命令に従って制御されるのに比べ
て、専用ハードウェアたるシリアルコミュニケーション
インタフェースＳＣＩの動作は、変換終了時における１
６ビットごとの割り込み処理を必要とし、これによって
中央処理装置ＣＰＵの処理負担が増大する。言い換える
ならば、マイクロプロセッサＭＰＵによってエミュレー
トされるシリアルコミュニケーションインタフェースＳ
ＣＩは、中央処理装置ＣＰＵの介入を必要とすることな
くしかも中央処理装置ＣＰＵによる他の処理と並行して
実現できる訳であって、結果的に中央処理装置ＣＰＵの
処理負担が著しく軽減されるものとなる。

【００３６】ここで、二つのプログラム例をあげ、シフ
タ構成とされる機能付き汎用レジスタの応用方法を説明
する。まず、第１のプログラム例では、機能付き汎用レ
ジスタＧＲ０のシリアル出力端子Ｓｏｕｔが結合される
入出力ポートＩＯＰのポートＰ０の外部端子Ｘと、機能
付き汎用レジスタＧＲ１のシリアル出力端子Ｓｏｕｔが
結合されるポートＰ１の外部端子Ｙに、位相差１８０
度、デューティ２０％、周波数が基本クロック信号の１
／１０とされる２相の出力信号を得る。

【００３７】マイクロプロセッサＭＰＵは、最初に外部
端子Ｘに対応する機能付き汎用レジスタＧＲ０に２進デ
ータ“１１００００００００００００００”を、また外
部端子Ｙに対応する機能付き汎用レジスタＧＲ１に２進
データ“０００００１１０００００００００”を、算術
論理演算ユニットＡＬＵから書き込むための命令を実行
する。次に、機能付き汎用レジスタＧＲ０及びＧＲ１の
ビットＢ０のシフト入力信号Ｓｉｎとして論理“０”又
は“１”のデータを代入した後、セレクタ制御信号ＳＣ
ａをハイレベルとし、機能付き汎用レジスタＧＲ０及び
ＧＲ１をシフタ構成とする。そして、基本クロック信号
の１０サイクルが経過した時点で機能付き汎用レジスタ
ＧＲ０の上位８ビットに２進データ“１１０００００
０”を書き込み、さらに５サイクル後には機能付き汎用
レジスタＧＲ１の上位８ビットに同じ２進データ“１１
００００００”を書き込む。以下、５サイクルが経過す
るごとに機能付き汎用レジスタＧＲ０及びＧＲ１の上位
８ビットに２進データ“１１００００００”を交互に書
き込み、これらの命令をループさせる。

【００３８】これらの結果、入出力ポートＩＯＰのポー
トＰ０及びＰ１の外部端子Ｘ及びＹには、位相差１８０
度、デューティ２０％、周波数がクロック信号の１／１
０とされる２相の出力波形が得られ、この出力信号によ
って例えばモータ等を駆動することが可能となる。この
プログラム例の場合、マイクロプロセッサＭＰＵの算術
論理演算ユニットＡＬＵは、基本クロック信号の５サイ
クルおきに２進データ“１１００００００”を書き込む
命令を実行すればよい訳であり、残りの４サイクルでは
他の処理を実行し、その処理能力を高めることができ
る。

【００３９】次に、第２のプログラム例として、機能付
き汎用レジスタＧＲ０のシフト出力端子Ｓｏｕｔが結合
される入出力ポートＩＯＰのポートＰ０の外部端子Ｚ
に、デューティ７５％、周波数が基本クロック信号の１
／４０とされる出力波形を得る場合を掲げる。マイクロ
プロセッサＭＰＵは、まず算術論理演算ユニットＡＬＵ
から機能付き汎用レジスタＧＲ０に２進データ“１１１
１１１１１１１１１１１１１”を書き込む命令を実行す
る。また、前回値選択信号ＰＳＬをハイレベルとした
後、セレクタ制御信号ＳＣａをハイレベルとし、機能付
き汎用レジスタＧＲ０をシフタ構成とする。そして、基
本クロック信号の２０サイクルが経過した時点で、算術
論理演算ユニットＡＬＵから機能付き汎用レジスタＧＲ
０に２進データ“１１１１１１１１１１００００００”
を書き込む命令を実行した後、さらに基本クロック信号
の２０サイクルが経過するごとに、２進データ“１１１
１１１１１１１１１１１１１”及び“１１１１１１１１
１１００００００”を交互に書き込むための命令を実行
し、これらの命令をループさせる。

【００４０】これらの結果、入出力ポートＩＯＰのポー
トＰ０の外部端子Ｚには、２進データ“１１１１１１１
１１１１１１１１１１１１１１１１１１１１１１１００
００００００００”に対応するデューティ７５％、周波
数が基本クロック信号の１／４０の出力波形が得られ
る。なお、シフタ構成とされる機能付き汎用レジスタＧ
Ｒ０が１６ビット構成とされその並直列変換処理が１６
ビットを単位として行われるにもかかわらず、上記一連
の２進データを書き込むための命令は２０サイクルごと
に実行されるが、この実施例の場合、前回値選択信号Ｐ
ＳＬがハイレベルとされ機能付き汎用レジスタＧＲ０の
ビットＢ０がその前回値を繰り返し入力するため、上記
のような信号波形を得ることができるものとなる。この
ことは、比較的サイクルの長い各種の信号波形の生成に
有効となり、これによってマイクロプロセッサＭＰＵの
利便性がさらに高められるものとなる。

【００４１】図６には、図２のマイクロプロセッサＭＰ
Ｕに含まれる演算回路部ＡＥの第３の実施例のブロック
図が示されている。なお、この実施例の演算回路部ＡＥ
は前記図２及び図３の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。また、図６では、リードセレクタＲＳ，スタティッ
クラッチＳＬ，ライトセレクタＷＳ及び算術論理演算ユ
ニットＡＬＵが、上位又は下位の８ビットを単位とする
ブロックにまとめて示される。

【００４２】図６において、機能付き汎用レジスタＧＲ
０は、上位又は下位の８ビットを単位として分割された
二つのリードセレクタＲＳＵ及びＲＳＬを含む。このう
ち、上位リードセレクタＲＳＵの入力端子は、８ビット
からなるスタティックラッチＳＬの出力端子に結合さ
れ、その出力端子は、上位算術論理演算ユニット入力バ
スＡＩＢＵＳＵならびにインタフェースバスＩＢＵＳの
上位８ビットに結合される。一方、下位リードセレクタ
ＲＳＬの入力端子は、８ビットからなるグランド部ＧＮ
Ｄに結合され、その出力端子は、下位算術論理演算ユニ
ット入力バスＡＩＢＵＳＬに結合される。なお、グラン
ド部ＧＮＤの各ビットの出力端子には、常に回路の接地
電位つまり論理“０”が出力される。リードセレクタＲ
ＳＬの制御端子には、算術論理演算ユニットＡＬＵから
みて入力選択信号となるセレクタ制御信号ＳＣａｉが供
給される。また、リードセレクタＲＳＵの第１の制御端
子には、上記セレクタ制御信号ＳＣａｉが供給され、そ
の第２の入力端子には、外部データの入力選択信号とな
るセレクタ制御信号ＳＣｅｄが供給される。

【００４３】リードセレクタＲＳＵは、セレクタ制御信
号ＳＣａｉがハイレベルとされるとき、スタティックラ
ッチＳＬによって保持される８ビットのデータを上位算
術論理演算ユニット入力バスＡＩＢＵＳＵを介して算術
論理演算ユニットＡＬＵの上位８ビットつまり上位算術
論理演算ユニットＡＣＵに入力する。このとき、下位リ
ードセレクタＲＳＬは、グランド部ＧＮＤから供給され
る８ビットの論理“０”データを下位算術論理演算ユニ
ット入力バスＡＩＢＵＳＬを介して算術論理演算ユニッ
トＡＬＵの下位８ビットつまり下位算術論理演算ユニッ
トＡＣＬに入力する。一方、リードセレクタＲＳＵは、
セレクタ制御信号ＳＣｅｄがハイレベルとされるとき、
スタティックラッチＳＬによって保持される８ビットの
データをインタフェースバスＩＢＵＳの下位８ビットな
らびに入出力ポートＩＯＰのポートＰ０を介して外部の
入出力装置ＩＯ０に出力する。

【００４４】機能付き汎用レジスタＧＲ０は、さらに８
ビットからなるライトセレクタＷＳを含む。このライト
セレクタＷＳの第１及び第２の入力端子は、下位算術論
理演算ユニット出力バスＡＯＢＵＳＬ及び上位算術論理
演算ユニット出力バスＡＯＢＵＳＵにそれぞれ結合さ
れ、その第３の入力端子は、インタフェースバスＩＢＵ
Ｓに結合される。また、ライトセレクタＷＳの第１の制
御端子には、算術論理演算ユニットＡＬＵからみて出力
選択信号となるセレクタ制御信号ＳＣａｏが供給され、
その第２の制御端子には、上記セレクタ制御信号ＳＣｅ
ｄが供給される。ライトセレクタＷＳの出力端子は、ス
タティックラッチＳＬの入力端子に結合され、このスタ
ティックラッチＳＬの出力端子は、図示されないダイナ
ミックラッチＤＬを介してライトセレクタＷＳの第４の
入力端子に結合される。

【００４５】この実施例において、ライトセレクタＷＳ
は、セレクタ制御信号ＳＣｅｄがハイレベルとされると
き、外部の入出力装置ＩＯ０から入出力ポートＩＯＰ及
びインタフェースバスＩＢＵＳを介して入力される外部
データを取り込み、スタティックラッチＳＬに伝達す
る。また、セレクタ制御信号ＳＣａｏがハイレベルとさ
れるとき、上位算術論理演算ユニットＡＣＵから上位算
術論理演算ユニット出力バスＡＯＢＵＳＵを介して入力
される８ビットのデータを、下位算術論理演算ユニット
ＡＣＬから下位算術論理演算ユニット出力バスＡＯＢＵ
ＳＬを介して入力される８ビットのデータをマスクとし
て選択的に取り込み、スタティックラッチＳＬに伝達す
る。すなわち、ライトセレクタＷＳは、上位算術論理演
算ユニットＡＣＵから上位算術論理演算ユニット出力バ
スＡＯＢＵＳＵを介して入力される８ビットのデータ
を、対応するマスクデータが論理“０”であることを条
件に選択的に取り込み、スタティックラッチＳＬの対応
するビットに伝達する。対応するマスクデータが論理
“１”とされるとき、上位算術論理演算ユニット出力バ
スＡＯＢＵＳＵを介して入力されるデータは無視され、
スタティックラッチＳＬの対応するビットは変化しな
い。また、セレクタ制御信号ＳＣｅｄ及びＳＣａｏがと
もにロウレベルとされるとき、ライトセレクタＷＳは、
スタティックラッチＳＬによって保持される前回値をそ
のまま再度取り込み、保持する。

【００４６】ここで、三つのプログラム例をあげて、こ
の実施例の演算回路部ＡＥの応用方法について説明す
る。まず、第１のプログラム例は、機能付き汎用レジス
タＧＲ０に対応する入出力ポートＩＯＰのポートＰ０の
８個の外部端子から、命令Ａに含まれる３ビットのイミ
ディエイトデータ“ａｂｃ”と命令Ｂに含まれる５ビッ
トのイミディエイトデータ“ｌｍｎｏｐ”とを組み合わ
せて出力するケースである。この実施例の場合、マイク
ロプロセッサＭＰＵは、最初に“ＭＯＶ ａｂｃｄｅｆ
ｇｈ０００１１１１１→ＧＲ０”なる命令Ａを実行した
後、引き続いて“ＭＯＶ ｉｊｋｌｍｎｏｐ１１１００
０００→ＧＲ０”なる命令Ｂを実行する。なお、これら
の命令Ａ及びＢに代表される“ＭＯＶ Ｘ→Ｙ”なるい
わゆるムーブ命令は、“データＸをＹに出力せよ”を意
味するものであり、Ｘは上記のようなイミディエイト値
でも良いし指定されたレジスタの中身であってもよい。
言うまでもなく、Ｙは機能付き汎用レジスタＧＲ０を示
し、あわせて入出力ポートＩＯＰのポートＰ０の８個の
外部端子をも示すものである。

【００４７】演算回路部ＡＥの機能付き汎用レジスタＧ
Ｒ０では、まず命令Ａを受けてセレクタ制御信号ＳＣａ
ｏがハイレベルとされ、算術論理演算ユニットＡＬＵの
上位８ビットつまり２進データ“ａｂｃｄｅｆｇｈ”が
下位８ビットつまりマスクデータ“０００１１１１１”
に従って選択的にスタティックラッチＳＬに取り込まれ
る。前述のように、２進データの各ビットは、対応する
マスクデータが論理“０”であることを条件に選択的に
スタティックラッチＳＬの対応するビットに伝達される
ため、スタティックラッチＳＬには、２進データの上位
３ビットつまり２進データ“ａｂｃ”のみが選択的に取
り込まれる。このとき、スタティックラッチＳＬの下位
５ビットは、破壊されずにそのまま保持される。次に、
この状態で命令Ｂが実行されると、機能付き汎用レジス
タＧＲ０では、セレクタ制御信号ＳＣａｏが再度ハイレ
ベルとされ、算術論理演算ユニットＡＬＵの上位８ビッ
トつまり２進データ“ｉｊｋｌｍｎｏｐ”が下位８ビッ
トつまりマスクデータ“１１１０００００”に従って選
択的にスタティックラッチＳＬに取り込まれる。この結
果、スタティックラッチＳＬには、２進データの下位５
ビットつまり２進データ“ｌｍｎｏｐ”のみが選択的に
取り込まれ、上位３ビットの２進データ“ａｂｃ”は、
そのまま破壊されずに保持される。

【００４８】前述のように、機能付き汎用レジスタＧＲ
０は、入出力ポートＩＯＰのポートＰ０に直結され、ス
タティックラッチＳＬにおいて組み合わされた８ビット
の２進データ“ａｂｃｌｍｎｏｐ“は、ポートＰ０の８
個の外部端子を介して対応する入出力装置ＩＯ０に出力
される。

【００４９】一方、第２のプログラム例は、例えば入出
力ポートＩＯＰのポートＰ０の８個の外部端子から８ビ
ットの外部データを機能付き汎用レジスタＧＲ０に入力
した後、その上位４ビットを破壊することなく算術論理
演算ユニットＡＬＵによって“１”を加算し、再度もと
の８個の外部端子から出力するものである。マイクロプ
ロセッサＭＰＵでは、“ＡＤＤ ０００００００１１１
１１００００→ＧＲ０”なる命令Ｃが実行される。この
命令Ｃに代表される加算命令“ＡＤＤ Ｘ→Ｙ”は、
“ＸのデータをＹのデータに加算し、Ｙに出力せよ”を
意味し、Ｘはイミディエイト値でもよく指定されたレジ
スタの中身であってもよい。

【００５０】マイクロプロセッサＭＰＵの機能付き汎用
レジスタＧＲ０では、命令Ｃの実行によってまずセレク
タ制御信号ＳＣｅｄがハイレベルとされ、入出力ポート
ＩＯＰのポートＰ０からインタフェースバスＩＢＵＳの
上位８ビットを介して伝達される８ビットの外部データ
がスタティックラッチＳＬに取り込まれる。これらの外
部データは、セレクタ制御信号ＳＣａｉがハイレベルと
されることで算術論理演算ユニットＡＬＵの上位８ビッ
トつまり上位算術論理演算ユニットＡＣＵの一方の入力
端子に伝達され、その下位８ビットつまり下位算術論理
演算ユニットＡＣＬの一方の入力端子には、グランド部
ＧＮＤを介して２進データ“００００００００”が入力
される。このとき、上位算術論理演算ユニットＡＣＵの
他方の入力端子には、命令Ｃのイミディエイト値の上位
８ビットつまり２進データ“０００００００１”が入力
され、下位算術論理演算ユニットＡＣＬの他方の入力端
子には、その下位８ビットつまり２進データ“１１１１
００００”が入力される。したがって、外部データの初
期値を例えば“００００１１１１”とした場合、算術論
理演算ユニットＡＬＵは、“０００００００１１１１１
００００”＋“００００１１１１００００００００”な
る加算処理を実行し、その結果として桁上げ信号を含む
２進データ“０００１００００１１１１００００”を得
る。

【００５１】算術論理演算ユニットＡＬＵの演算結果
は、前述のように、その上位８ビットを意味のある２進
データとしその下位８ビットをマスクデータとして機能
付き汎用レジスタＧＲ０に再書き込みされ、入出力ポー
トＩＯＰのポートＰ０に伝達される。この結果、ポート
Ｐ０の８個の外部端子には、２進データ“００００００
００”が出力され、加算結果の第１２ビットに含まれる
桁上げ信号は無視され、外部データの上位４ビットも破
壊されることなく残される。つまり、この実施例の場
合、算術論理演算ユニットＡＬＵの下位８ビットの一方
の入力端子には、グランド部ＧＮＤから常に２進データ
“００００００００”が入力されるため、加算結果の下
位８ビットつまりマスクデータには桁上げが発生せず、
第７ビットから第４ビットは常に論理“１”となる。こ
のため、加算結果の第１１ビットから第８ビットのみが
対応する下位４個の外部端子から出力されるとともに、
加算結果の桁上げ信号は無視され、外部データの上位４
ビットは保護される。

【００５２】最後に、第３のプログラム例として、上記
加算命令においてキャリーフラグ及びゼロフラグを有効
化する方法をあげる。このマイクロプロセッサＭＰＵで
は、前述のように、機能付き汎用レジスタＧＲ０の上位
８ビットに意味のある２進データを割り当て、下位８ビ
ットにマスクデータを割り当てているため、マスクデー
タの全ビットを論理“０”とする加算命令Ｄつまり“Ａ
ＤＤ １１１１１１１１００００００００→ＧＲ０”を
実行すればよい。このとき、外部データの初期値を“０
００００００１”とすると、算術論理演算ユニットＡＬ
Ｕは、“１１１１１１１１００００００００”＋“００
０００００１００００００００”なる加算処理を実行
し、その結果として桁上げを伴う２進データ“００００
００００００００００００”を得る。このうち、上位８
ビットは、マスクされることなく機能付き汎用レジスタ
ＧＲ０に再書き込みされ、ポートＰ０の８個の外部端子
を介して入出力装置ＩＯ０に出力される。また、算術論
理演算ユニットＡＬＵのゼロフラグ及びキャリーフラグ
には、演算結果に応じて有効なフラグがそれぞれ選択的
に設定されるため、マイクロプロセッサＭＰＵは、分岐
命令によってこれらのフラグを活用し、あるいはＯＵＴ
命令によって外部に出力できる。

【００５３】以上のように、この実施例のマイクロプロ
セッサＭＰＵは、算術論理演算ユニット入力バスＡＩＢ
ＵＳ及び算術論理演算ユニット出力バスＡＯＢＵＳを介
して算術論理演算ユニットＡＬＵに結合されるｍ＋１個
の汎用レジスタＧＲ０〜ＧＲｍを備え、このうち２個の
汎用レジスタＧＲ０及びＧＲ１は、機能付き汎用レジス
タとされ、その保持データに対して所定の加工処理を施
すためのデータ加工部ＤＰをそれぞれ含む。また、機能
付き汎用レジスタＧＲ０及びＧＲ１は、入出力ポートＩ
ＯＰのポートＰ０及びＰ１にそれぞれ直結されるため、
その保持データを外部の入出力装置ＩＯ０及びＩＯ１に
直接出力し、またこれらの入出力装置から出力されるデ
ータを直接入力することができる。さらに、この実施例
のマイクロプロセッサＭＰＵは、機能付き汎用レジスタ
ＧＲ０及びＧＲ１に対応して設けられるプログラムメモ
リＰＭ０及びＰＭ１ならびに制御回路ＰＣ０及びＰＣ１
を備えるため、機能付き汎用レジスタＧＲ０及びＧＲ１
は、算術論理演算ユニットＡＬＵとは独立にかつ並行し
て複数の処理を実行する。これらの結果、この実施例の
マイクロプロセッサＭＰＵは、同時に複数の周辺装置と
しての機能をエミュレートし、しかも効率的な入出力処
理を実現しうるものとなる。

【００５４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シングルチップマイクロコンピュータに搭載され
複数の周辺装置としての機能をソフトウェア的にかつ時
分割的にエミュレートするマイクロプロセッサ等におい
て、算術論理演算ユニットに結合される汎用レジスタの
一部又は全部に、その保持データに所定の加工処理を施
すデータ加工機能を持たせるとともに、このようなデー
タ加工機能を持つ機能付き汎用レジスタを入出力ポート
に直結し、各機能付き汎用レジスタに対応してその動作
を制御するためのプログラムメモリ及び制御回路を設け
ることで、算術論理演算ユニットと入出力ポートとの間
を機能付き汎用レジスタを介して論理的に直結し、マイ
クロプロセッサ及び入出力ポート間のデータ授受を高速
化できるという効果が得られる。 （２）上記（１）項により、入出力データに対するマス
ク処理やシフト処理を機能付き汎用レジスタにより算術
論理演算ユニットを介することなく並行しかつ効率良く
実現することができるという効果が得られる。 （３）上記（１）項及び（２）項により、その入出力処
理に関する性能及び分解能を低下させることなく、複数
の周辺装置としての機能を時分割的にかつ効率的にエミ
ュレートしうるマイクロプロセッサ等のデジタル処理装
置を実現することができるという効果が得られる。

【００５５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タＭＣは、ダイレクトメモリアクセスコントローラＤＭ
ＡＣ及びシリアルコミュニケーションインタフェースＳ
ＣＩ以外の専用ハードウェアを備えることができるし、
このような専用ハードウェアを備えることを必須条件と
もしない。また、入出力ポートＩＯＰは、任意数のポー
トを備えることができるし、これらのポートとマイクロ
プロセッサＭＰＵの機能付き汎用レジスタ又は入出力装
置との間の組み合わせも、任意に設定できる。シングル
チップマイクロコンピュータは、任意のブロック構成を
採りうる。

【００５６】図２において、プログラムメモリ部ＰＭを
構成するプログラムメモリＰＭ０〜ＰＭｊならびに制御
回路部ＰＣを構成する制御回路ＰＣ０〜ＰＣｊと汎用レ
ジスタを含む機能単位との関係は、この実施例による制
約を受けない。また、データ加工部ＤＰは、任意数の汎
用レジスタに設けることができるし、汎用レジスタＧＲ
０〜ＧＲｍのすべてに設けてもよい。プログラムメモリ
部ＰＭのアドレス構成は、任意に設定できるし、マイク
ロプロセッサＭＰＵのブロック構成及びバス構成は、こ
の実施例による制約を受けない。

【００５７】図３及び図４において、機能付き汎用レジ
スタＧＲ０のビットＢ０〜ＢＦに設けられるライトセレ
クタＷＳの数は、その用途及び機能に応じて任意に設定
できるし、その優先順位も任意である。また、機能付き
汎用レジスタＧＲ０の最下位ビットに設けられるリード
クリア機能は、その論理レベルを任意に設定できるいわ
ゆるリードプリセット機能としてもよい。汎用レジスタ
ＧＲ０〜ＧＲｍのビット数は任意に設定できるし、各ビ
ットのブロック構成も任意である。図６において、ライ
トセレクタＷＳは、下位算術論理演算ユニット出力バス
ＡＯＢＵＳＬを介して入力される８ビットの２進データ
を、上位算術論理演算ユニット出力バスＡＯＢＵＳＵを
介して入力される８ビットのマスクデータに従って選択
的にスタティックラッチＳＬに伝達するものであっても
よい。

【００５８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータならびにそのマイクロ
プロセッサに適用した場合について説明したが、それに
限定されるものではなく、例えば、周辺プロセッサとし
て単体で形成されるマイクロプロセッサや、マイクロプ
ロセッサを搭載するゲートアレイ集積回路等にも適用で
きる。汎用レジスタにデータ加工部を設けることで算術
論理演算ユニットつまりプロセッサとしての処理能力を
高める方法は、マイクロプロセッサに限らず各種のプロ
セッサに応用できる。この発明は、少なくとも汎用レジ
スタ及び算術論理演算ユニットを含みあるいは周辺装置
としての機能をエミュレートするデジタル処理装置なら
びにこのようなデジタル処理装置を含むシステムに広く
適用できる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シングルチップマイクロコ
ンピュータ等に搭載され複数の周辺装置としての機能を
ソフトウェア的にかつ時分割的にエミュレートするマイ
クロプロセッサ等において、算術論理演算ユニットに結
合される汎用レジスタの一部又は全部に、その保持デー
タに所定の加工処理を施すデータ加工機能を持たせると
ともに、このようなデータ加工機能を持つ機能付き汎用
レジスタを入出力ポートに直結し、各機能付き汎用レジ
スタに対応して、その動作を制御するためのプログラム
メモリ及び制御回路を設けることで、算術論理演算ユニ
ットと入出力ポートとの間を機能付き汎用レジスタを介
して論理的に直結し、マイクロプロセッサ及び入出力ポ
ート間のデータ授受を高速化できるとともに、入出力デ
ータに対するマスク処理やシフト処理を機能付き汎用レ
ジスタによりしかも算術論理演算ユニットを介すること
なく並行して行うことができる。この結果、その入出力
処理に関する性能及び分解能を低下させることなく、複
数の周辺装置としての機能を時分割的にかつ効率的にエ
ミュレートしうるマイクロプロセッサ等のデジタル処理
装置を実現することができる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロプロセッサを含
むシングルチップマイクロコンピュータの一実施例を示
すシステム構成図である。

【図２】図１のシングルチップマイクロコンピュータに
含まれるマイクロプロセッサの一実施例を示すブロック
構成図である。

【図３】図２のマイクロプロセッサの演算回路部に含ま
れる機能付き汎用レジスタの第１の実施例を示すブロッ
ク構成図である。

【図４】図３の機能付き汎用レジスタの第０ビットの一
実施例を示すブロック構成図である。

【図５】図２のマイクロプロセッサの演算回路部に含ま
れる機能付き汎用レジスタの第２の実施例を示すブロッ
ク構成図である。

【図６】図２のマイクロプロセッサに含まれる演算回路
部の第３の実施例を示す部分的なブロック構成図であ
る。

【符号の説明】

ＭＣ・・・シングルチップマイクロコンピュータ、ＣＰ
Ｕ・・・中央処理装置（メインプロセッサ）、ＭＰＵ・
・・マイクロプロセッサ（サブプロセッサ）、ＧＲ０〜
ＧＲｍ・・・汎用レジスタ、ＳＢＵＳ・・・システムバ
ス、ＩＢＵＳ・・インタフェースバス、ＲＯＭ・・・リ
ードオンリーメモリ、ＲＡＭ・・・ランダムアクセスメ
モリ、ＤＭＡＣ・・・ダイレクトメモリアクセスコント
ローラ、ＳＣＩ・・・シリアルコミュニケーションイン
タフェース、ＩＯＰ・・・入出力ポート、Ｐ０〜Ｐ２・
・・ポート、ＩＯ０〜ＩＯ２・・・入出力装置。ＰＭ・
・・プログラムメモリ部、ＰＭ０〜ＰＭｊ・・・プログ
ラムメモリ、ＰＣ・・・制御回路部、ＰＣ０〜ＰＣｊ・
・・制御回路、ＡＥ・・・演算回路部、ＧＲ０〜ＧＲ１
・・・機能付き汎用レジスタ、ＤＰ・・・データ加工
部、ＡＬＵ・・・算術論理演算ユニット、ＡＩＢＵＳ・
・・・算術論理演算ユニット入力バス、ＡＯＢＵＳ・・
・算術論理演算ユニット出力バス。Ｂ０〜ＢＦ・・・汎
用レジスタ各ビット、ＳＬ・・・スタティックラッチ、
ＤＬ・・・ダイナミックラッチ、ＷＳａ〜ＷＳｄ・・・
ライトセレクタ、ＲＳ・・・リードセレクタ、ＳＣａ〜
ＳＣｄ・・・セレクタ制御信号、ＣＬＫ１〜ＣＬＫ２・
・・クロック信号。ＲＳａ〜ＲＳｄ・・・リードセレク
タ、ＷＳＰａ〜ＷＳＰｄ，ＷＳＮａ〜ＷＳＮｄ・・・ラ
イトセレクタ。ＰＳＬ・・・前回値選択信号、Ｓｉｎ・
・・シリアル入力端子、Ｓｏｕｔ・・・シリアル出力端
子、Ｓ０〜ＳＦ・・・スタティックラッチ出力信号。Ａ
ＣＵ・・・上位算術論理演算ユニット、ＡＣＬ・・・下
位算術論理演算ユニット、ＲＳＵ・・・上位リードセレ
クタ、ＲＳＬ・・・下位リードセレクタ、ＧＮＤ・・グ
ランド部、ＡＩＢＵＳＵ・・・上位算術論理演算ユニッ
ト入力バス、ＡＩＢＵＳＬ・・・下位算術論理演算ユニ
ット入力バス、ＡＯＢＵＳＵ・・・上位算術論理演算ユ
ニット出力バス、ＡＯＢＵＳＬ・・・下位算術論理演算
ユニット出力バス、ＳＣａｉ，ＳＣａｏ，ＳＣｅｄ・・
・セレクタ制御信号、ＳＡＣ・・・算術論理演算ユニッ
ト制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 繁徳 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 三輪 善幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮岡 秀治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 林 誠 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定の演算機能を有する算術論理演算ユ
   ニットと、所定のバスを介して上記算術論理演算ユニッ
   トに結合される汎用レジスタとを具備し、上記汎用レジ
   スタの一部又は全部がその保持データに対して所定の加
   工処理を施すデータ加工部を含むことを特徴とするデジ
   タル処理装置。
2. 【請求項２】 上記デジタル処理装置は、上記算術論理
   演算ユニットと上記データ加工部を含む汎用レジスタと
   に対応して設けられるプログラムメモリ及び制御回路
   と、外部装置に結合される入出力ポートとを具備するも
   のであって、上記データ加工部を含む汎用レジスタは、
   上記入出力ポートの対応するポートに結合されるもので
   あることを特徴とする請求項１のデジタル処理装置。
3. 【請求項３】 上記データ加工部を含む汎用レジスタ
   は、上記算術論理演算ユニットとは独立にかつ並行して
   動作し、実質的に対応する上記外部装置との間の入力処
   理又は出力処理を制御する周辺装置として機能しうるも
   のであることを特徴とする請求項１又は請求項２のデジ
   タル処理装置。
4. 【請求項４】 上記データ加工部は、複数の入力ノード
   及び出力ノードと、上記複数の入力ノードを介して入力
   される入力データを所定の優先順位で選択的に取り込む
   ライトセレクタと、対応する上記汎用レジスタの保持デ
   ータを対応する上記出力ノードに選択的に出力するリー
   ドセレクタとを含むものであることを特徴とする請求項
   １，請求項２又は請求項３のデジタル処理装置。
5. 【請求項５】 上記データ加工部は、対応する上記汎用
   レジスタの所定ビットを出力した後、選択的にクリアし
   又はプリセットしうるものであることを特徴とする請求
   項１，請求項２，請求項３又は請求項４のデジタル処理
   装置。
6. 【請求項６】 上記データ加工部は、対応する上記汎用
   レジスタの各ビットを選択的にシリアル結合し、シフタ
   構成としうるものであることを特徴とする請求項１，請
   求項２，請求項３又は請求項４のデジタル処理装置。
7. 【請求項７】 上記データ加工部は、対応する上記汎用
   レジスタがシフタ構成とされるとき、最下位ビットの出
   力信号を選択的に繰り返しその入力端子に入力しうるも
   のであることを特徴とする請求項６のデジタル処理装
   置。
8. 【請求項８】 上記データ加工部は、算術論理演算ユニ
   ット又は入出力ポートからパラレルに入力されるデータ
   の上位又は下位ビットを、その下位又は上位ビットをマ
   スクとして選択的に取り込みうるものであることを特徴
   とする請求項１，請求項２，請求項３又は請求項４のデ
   ジタル処理装置。