CN111859829B - 控制算力板的方法、装置和设备以及介质、程序产品 - Google Patents

Abstract

本申请提出了控制算力板的方法和装置、数字凭证处理设备、存储介质和计算机程序产品，其中，算力板包括多个电压域，每个电压域包括多个芯片，多个电压域采用串联供电，每个电压域内的多个芯片采用并联供电，该方法包括：获取有效频率组合，其中，有效频率组合包括每个电压域的每个芯片有效运行时的频率；控制每个电压域的芯片以有效频率组合中对应的频率运行。本申请的控制算力板的方法、装置和数字凭证处理设备，对于电压域串联设计的算力板，可以减少因电压域电压分配不足造成芯片失效的几率，使得每个电压域芯片都有效运行，提高算力板的算力和能效比。

Description

控制算力板的方法、装置和设备以及介质、程序产品

技术领域

本申请涉及区块链设备制造技术领域，尤其涉及一种控制算力板的方法和装置，以及数字凭证处理设备和存储介质、计算机程序产品。

背景技术

对于数字凭证处理设备，最大限度地发掘其算力，在整个算力板的算力范围内，得到一个最大整板算力，是提升其性能的核心思想。即允许部分不良芯片运行在不稳定的状态，但同时大幅度发掘优质芯片的算力，再寻求一个整体上的最优。

但是，对于电压域串联设计的算力板，容易存在个别电压域分压不足，因而导致该电压域的芯片失效例如处于不稳定或工作异常，造成无端的功耗损失。甚至单颗芯片的失效会导致该芯片所在电压域的所有芯片都失效，此时功耗基本不变，而能效比迅速恶化。

发明内容

本申请实施例旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本申请的第一个目的在于提出一种控制算力板的方法，该控制算力板的方法，对于电压域串联供电的算力板，可以减少芯片失效几率，提高算力和能效比。

本申请的第二个目的在于提出一种控制算力板的装置。

本申请的第三个目的在于提出一种数字凭证处理设备。

本申请的第四个目的在于提出另一种数字凭证处理设备。

本申请的第五个目的在于提出一种非临时性计算机可读存储介质。

本申请的第六个目的在于提出一种计算机程序产品。

为达上述第一个目的，本申请第一方面实施例的控制算力板的方法，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电，其特征在于，所述方法包括：获取有效频率组合，其中，所述有效频率组合包括每个电压域的每个芯片有效运行时的频率；控制每个所述电压域的芯片以所述有效频率组合中对应的频率运行。

根据本申请实施例的控制算力板的方法，针对电压域串联供电设计的算力板，通过获取有效频率组合，控制每个电压域的每个芯片以其有效运行时的频率运行，使得每个芯片都可以运行在正常状态，即使电压域内性能不好的芯片也可以获得足够的工作电压并有效运行，从而，可以避免出现某个芯片失效而导致整个电压域内芯片的算力浪费，保证电压域整体的算力，提高算力板的算力和能效比。

在一些实施例中，所述获取有效频率组合包括：

发送测试输入信号至每个所述电压域的任意一个芯片并接收对应的测试输出信号的发送接收步骤；

根据所述测试输出信号判断对应的所述任意一个芯片是否有效运行的判断步骤；

所述任意一个芯片失效则降低所述任意一个芯片对应电压域的芯片的运行频率的频率调节步骤；

重复所述发送接收步骤、所述判断步骤和所述频率调节步骤，直至所述算力板的每个所述电压域的每个芯片有效运行；

获取每个所述电压域的每个芯片的有效运行频率，以获得所述有效频率组合。

在一些实施例中，每个所述芯片包括多个内核，所述多个内核均匀分布构成多个小域，多个所述小域的内核在小域间串联供电，多个所述小域的内核在小域内并联供电，多个所述小域的内核在小域内通信逻辑串联；

所述发送接收步骤进一步包括发送预设数量的所述测试输入信号至每个所述电压域的任意一个芯片的每个内核并接收对应的所述测试输出信号；

所述判断步骤进一步包括根据所述测试输出信号获得每个所述电压域的所述任意一个芯片的失效内核的数量，所述失效内核的数量大于失效阈值则判断所述任意一个芯片对应所述电压域的芯片失效，其中，所述失效阈值小于或等于所述预设数量；

所述频率调节步骤进一步包括根据所述失效内核的数量降低所述任意一个芯片对应所述电压域的芯片的运行频率。

在一些实施例中，在所述频率调节步骤中，所述失效内核的数量越多，降低所述任意一个芯片对应所述电压域的芯片的运行频率的幅度越大，可以加快迭代算法的速度。

为了达到上述第二个目的，本申请第二方面实施例的控制算力板的装置，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电，其特征在于，所述装置包括：获取模块，配置为获取有效频率组合，其中，所述有效频率组合包括每个电压域的每个芯片有效运行时的频率；控制模块，配置为根据所述有效频率组合控制每个所述电压域的芯片的频率。

本申请实施例的控制算力板的装置，针对电压域串联供电设计的算力板，通过获取有效频率组合，控制每个电压域的每个芯片以其有效运行时的频率运行，使得每个芯片都可以运行在正常状态，即使电压域内性能不好的芯片也可以获得足够的工作电压并有效运行，从而，可以避免出现某个芯片失效而导致整个电压域内芯片的算力浪费， 保证电压域整体的算力，提高算力板的算力和能效比。

在一些实施例中，所述获取模块在获取有效频率组合时具体配置为执行以下步骤：

发送测试输入信号至每个所述电压域的任意一个芯片并接收对应的测试输出信号的发送接收步骤；

根据所述测试输出信号判断对应的所述任意一个芯片是否有效运行的判断步骤；

所述任意一个芯片失效则降低所述任意一个芯片对应电压域的芯片的运行频率的频率调节步骤；

重复所述发送接收步骤、所述判断步骤和所述频率调节步骤，直至所述算力板的每个所述电压域的每个芯片有效运行；

获取每个所述电压域的每个芯片的有效运行频率，以获得所述有效频率组合。

在一些实施例中，每个所述芯片包括多个内核，所述多个内核均匀分布构成多个小域，所述多个小域的内核在小域间串联供电，所述多个小域的内核在小域内并联供电，所述多个小域的内核在小域内通信逻辑串联，所述获取模块在执行所述发送接收步骤、所述判断步骤和所述频率调节步骤时进一步配置为，发送预设数量的所述测试输入信号至每个所述电压域的任意一个芯片的每个内核并接收对应的所述测试输出信号，根据所述测试输出信号获得每个所述电压域的所述任意一个芯片的失效内核的数量，所述失效内核的数量大于失效阈值则判断所述任意一个芯片对应所述电压域的芯片失效，其中，所述失效阈值小于或等于所述预设数量，根据所述失效内核的数量降低所述任意一个芯片对应所述电压域的芯片的运行频率。

在一些实施例中，所述获取模块在执行所述频率调节步骤时进一步配置为，所述失效内核的数量越多，降低所述任意一个芯片对应所述电压域的芯片的运行频率的幅度越大，可以加快上面迭代算法的速度。

为了达到上述第三个目的，本申请第三方面实施例的数字凭证处理设备，包括：算力板，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电；上面实施例所述的控制算力板的装置。

本申请实施例的数字凭证处理设备，通过采用上面实施例的控制算力板的装置，针对电压域串联供电设计的算力板，可以使得算力板上的芯片运行在正常状态，提高算力板的算力和能效比。

为了达到上述第四个目的，本申请第四方面实施例的数字凭证处理设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行时，使所述至少一个处理器执行上面实施例所述的控制芯片上电的方法。

为了达到上述第五个目的，本申请第五方面实施例的计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行如上面实施例所述的控制算力板的方法。

为了达到上述第六个目的，本申请第六方面实施例的计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行如上面实施例所述的控制算力板的方法。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请一个实施例的电压域串联设计的算力板的示意图；

图2为本申请一个实施例的控制算力板的方法的流程图；

图3为本申请一个实施例的控制算力板的方法的流程图；

图4为本申请一个实施例的控制算力板的装置的框图；

图5为本申请一个实施例的数字凭证处理设备的框图；以及

图6为本申请一个实施例的数字凭证处理设备的框图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。

下面参考附图描述本申请第一方面实施例的控制算力板的方法。

如图1所示为根据本申请的一个实施例的算力板的示意图，其中，算力板200包括多个电压域201，每个电压域201包括多个芯片202，多个电压域201采用串联供电，每个电压域201内的多个芯片202采用并联供电，每个电压域201内的多个芯片202运算逻辑为串联。每个芯片202又包括多个内核，多个内核均匀分布构成多个小域，多个小域的内核在小域间串联供电，多个小域的内核在小域内并联供电，多个小域的内核在小域内通信逻辑串联。具体举例如下：每个芯片包括多个例如208个内核（core）,208个core又被分成多个小域，例如每52个core分布构成一个小域，以一个电压域内的A芯片、B芯片、C芯片来举例，A芯片有a1、a2、a3、a4这4个小域，B芯片有b1、b2、b3、b4这四个小域，C芯片有c1、c2、c3、c4这四个小域。其中，每个小域内的core域内并联供电即a1、b1、c1之间并联供电；a2、b2、c2之间并联供电；a3、b3、c3之间并联供电；a4、b4、c4之间并联供电。多个小域之间串联供电即a1、a2、a3、a4之间是串联供电；b1、b2、b3、b4之间串联供电；c1、c2、c3、c4之间串联供电。而A芯片、B芯片和C芯片的运算逻辑在小域中具体连接为：a1、b1、c1之间运算逻辑串联；a2、b2、c2之间运算逻辑串联；a3、b3、c3之间运算逻辑串联；a4、b4、c4之间运算逻辑串联。

图2为根据本申请的一种实施例的控制算力板的方法的流程图。

如图2所示，本申请实施例的控制算力板的方法包括步骤S1和步骤S2。

步骤S1,获取有效频率组合。

其中，有效频率组合包括每个电压域的每个芯片有效运行时的频率。

在实施例中，对于电压域串联供电设计的算力板，芯片有效运行即每个电压域的电压分布满足每个芯片正常运行的需求，不存在某个电压域电压不足造成芯片失效例如处于不稳定状态或运行异常的情况。但是，由于芯片个体之间存在差异，即使同一电压下运行，有的芯片可以有效运行，而有的芯片也会由于电压不足造成失效，失效芯片进而影响同电压域的其他芯片运行，最终造成整个电压域内芯片的失效。因此，对于电压域串联供电设计的算力板，为了避免电压域的电压分布不均造成芯片供电不足而失效，本申请的控制算力板的方法，获取保证每个电压域的每个芯片有效运行时的有效频率组合，以使得每个芯片有效运行，即使性能低的芯片也可以有效运行，不会因电压不足而失效。

在一些实施例中，可以通过对算力板的每个电压域的芯片进行频率扫描的方式，来获取有效频率组合，或者，进一步将通过频率扫描方式获得的有效频率组合保存，在控制算力板运行时，读取预存的有效频率组合来直接使用，更加简单快速。

步骤S2,控制每个电压域的芯片以有效频率组合中对应的频率运行。

本申请实施例的控制算力板的方法，针对电压域串联供电设计的算力板，通过获取有效频率组合，控制每个电压域的每个芯片以其有效运行时的频率运行，使得每个芯片都可以运行在正常状态，即使电压域内性能不好的芯片也可以获得足够的工作电压并有效运行，从而，可以避免出现某个芯片失效而导致整个电压域内芯片的算力浪费，保证电压域整体的算力，提高算力板的算力和能效比。

对于电压域串联供电设计的算力板，由于电压域电压分布的不平衡容易导致部分芯片失效，但是，已知芯片频率越低其内阻越高，因而通过降低失效芯片的频率，可以增加该电压域芯片的内阻，进而可以使该电压域在电压域串联供电的设计下分得更多的电压，相当于提高了分压不足电压域的芯片的电压。因而，通过频率调节可以微调电压在各个电压域的分配，使得每个电压域的芯片都工作在正常状态，不会因芯片失效而造成整个电压域的算力浪费，可以保证整个算力板的算力或能效比。

在本申请一些实施例中，可以通过频率扫描的方式逐步调节各个电压域芯片的运行频率，并获得有效频率组合，以使得各个电压域的电压分配足够，减少电压不足造成芯片失效的几率，采用该有效频率组合，可以使得每个电压域的芯片都工作在正常状态，最大限度地发掘算力板的算力和能效比。

具体地，频率扫描过程可以包括接收步骤、判断步骤和频率调节步骤，具体地，发送测试输入信号至每个电压域的任意一个芯片并接收对应的测试输出信号；根据接收到的测试输出信号判断对应的任意一个芯片是否有效运行。具体地，预设对应测试输入信号的输出信号，将接收到的测试输出信号与预设的输出信号进行比较，两者一致则芯片有效，如果两者不一致则认为该芯片失效。其中，由于每个电压域内的芯片运算逻辑串联，因而任意一个芯片的工作状态都可以反应该电压域的所有芯片的状态，任意一个芯片失效则降低该任意一个芯片对应电压域的芯片的运行频率，相当于提高该电压域分配的电压，即提高该失效芯片的工作电压，以使其有效运行；以及，重复上面的发送接收步骤、判断步骤和频率调节步骤，也就是采用迭代算法来进行频率调节，即调节电压域的分配电压，直至算力板的每个电压域的每个芯片有效运行，由于电压域内芯片并联供电，此时电压域的芯片在满足低性能芯片有效运行的工作电压下运行，能效低；获取每个电压域的每个芯片的有效运行频率，以获得有效频率组合。

进一步地，在一些实施例中，每个芯片包括多个内核，多个内核均匀分布构成多个小域，所述多个小域的内核在小域间串联供电，多个小域的内核在小域内并联供电，多个小域的内核在小域内通信逻辑串联，发送接收步骤进一步可以包括发送预设数量的测试输入信号至每个电压域的任意一个芯片的每个内核并接收对应的测试输出信号；判断步骤进一步包括根据接收到的测试输出信号获得每个电压域的任意一个芯片的失效内核的数量，失效内核的数量大于失效阈值则判断该任意一个芯片对应电压域的芯片失效，其中，失效阈值小于或等于预设数量；频率调节步骤进一步包括根据失效内核的数量降低该任意一个芯片对应电压域的芯片的运行频率，即提高该电压域分配的电压，以便于提高存在失效内核的芯片的工作电压，使其有效运行。其中，失效内核的数量越多，则认为该电压域分布的电压偏离芯片正常工作的电压越大，则降低该芯片对应电压域的芯片的运行频率的幅度越大。芯片频率越低内阻越高，则分配的电压越大，根据失效内核的数量来确定调节芯片运行频率的幅度，可以更加有效地调节对应电压域分配电压，也可以加快迭代算法的速度。

重复上面的发送接收步骤、判断步骤和频率调节步骤，直至每个电压域内每个芯片不存在失效内核，获得有效频率组合，相当于以性能较低的芯片的有效运行为准来调节频率，使得性能低的芯片也可以获得足够的电压，由于电压域内的芯片并联供电、通信逻辑串联，则电压域内的芯片在满足该性能较低的芯片的电压下运行，不会出现因一个芯片失效而造成整个电压域内芯片的算力浪费，从而可以使得电压域整体的算力提高，达到整体上提高算力板算力和能效比的目的。

如图3所示，获得有效频率组合的频率扫描过程如下：

S11,设定基础频率例如275MHz和基础电压例如18.30V,基础频率和基础电压可以通过经验或者芯片设计或者产品性能确定。

S12,对每个电压域的任意一个芯片发送预设数量的测试输入信号，由于每个电压域内的芯片运算逻辑串联，任何一个芯片的工作状态都可以反应该电压域的所有芯片的状态，例如，向第一个芯片的每个core发送8个work指令，并接收对应的nonce，并对比nonce正确性，此时其他芯片的core也处于运算状态，为没有输入的无序运算。

S13,统计上面过程被发送work指令的芯片的每个core的nonce回复情况，如果某个core回复正确nonce的数量少于8个或7个，此处的8个或7个即为失效阈值，失效阈值可以根据芯片实际情况灵活设置，若core回复正确nonce的数量小于失效阈值则认为该core运行不稳定或异常为无效core。

S14,统计出现无效core的电压域并根据无效core的数量对电压域芯片的频率进行调节。例如，如果无效core的数量小于52，则不做任何处理；或者，如果无效core数量介于52-107个之间，则对该电压域所有芯片的频率降低5MHz；或者，如果无效core数量介于108-155个之间，则对该电压域所有芯片的频率降低10MHz；如果无效core数量介于155-208个之间，则对该电压域所有芯片的频率降低15MHz。

S15,采用上面调节后的频率更新基础频率，并重复步骤S12-S14，直至使得每个电压域的每个芯片中不存在无效core，获得每个电压域的每个芯片的频率以作为有效频率组合。

在一些实施例中，在算力板出厂阶段，可以通过软件进行上面实施例的算法扫频，得到理想的有效频率组合并保存在产品的存储器中，在算力板工作时，读取预存的有效频率组合，控制每个电压域的芯片以有效频率组合中对应的频率运行，从而可以使得每个芯片都有效运行，可以提高运行启动速度，减少数据处理量。

简言之，通过上面频率扫描过程微调每个串联电压域分配的电压，提高性能低的芯片的工作电压，使得每个芯片都运行在稳定状态，确定有效频率组合，进而算力板工作时，采用该有效频率组合，可以避免电压域电压分布不足造成芯片失效，每个电压域的芯片都可以有效运行，并使得电压域内芯片以满足性能低的芯片的工作电压运行，提高电压域整体算力，能耗低，尽可能地提高算力板的算力和能效比。

下面参照附图描述根据本申请第二方面实施例的控制算力板的装置。

其中，算力板包括多个电压域，每个电压域包括多个芯片，多个电压域采用串联供电，每个电压域内的多个芯片采用并联供电。

如图4所示，本申请实施例的控制算力板的装置100包括获取模块10和控制模块20。

获取模块10配置为获取有效频率组合，其中，有效频率组合包括每个电压域的每个芯片有效运行时的频率；控制模块20配置为根据有效频率组合控制每个电压域的芯片的频率。

本申请实施例的控制算力板的装置100，针对电压域串联供电设计的算力板，通过获取有效频率组合，控制每个电压域的每个芯片以其有效运行时的频率运行，使得每个芯片都可以运行在正常状态，即使电压域内性能不好的芯片也可以获得足够的工作电压并有效运行，从而，可以避免出现某个芯片失效而导致整个电压域内芯片的算力浪费， 保证电压域整体的算力，提高算力板的算力和能效比。

在一些实施例中，获取模块10在获取有效频率组合时具体配置为执行以下步骤：发送测试输入信号至每个电压域的任意一个芯片并接收对应的测试输出信号的发送接收步骤；根据测试输出信号判断对应的任意一个芯片是否有效运行的判断步骤；任意一个芯片失效则降低任意一个芯片对应电压域的芯片的运行频率的频率调节步骤，相当于提高该电压域分配的电压，即提高该失效芯片的工作电压，以使其有效运行；重复发送接收步骤、判断步骤和频率调节步骤，也就是采用迭代算法来进行频率调节，即调节电压域的分配电压，直至算力板的每个电压域的每个芯片有效运行，此时电压域的芯片在低性能芯片有效运行的工作电压下运行；获取每个电压域的每个芯片的有效运行频率，以获得有效频率组合。

对于电压域串联供电设计的算力板，由于电压域电压分布的不平衡导致部分芯片失效，已知芯片频率越低其内阻越高，通过降低失效芯片的频率，可以增加该电压域芯片的内阻，进而可以使该电压域在电压域串联的设计下分得更多的电压，相当于提高了分压不足电压域的芯片的电压。因而，通过频率调节可以微调电压在各个电压域的分配，采用上面频率扫描过程逐步逼近而获得的有效频率组合，可以使得每个电压域的芯片都工作在正常状态，不会因某个芯片失效而造成整个电压域的算力浪费，最大限度地发掘算力板的算力和能效比。

进一步地，在一些实施例中，每个芯片包括多个内核，多个内核均匀分布构成多个小域，多个小域的内核在小域间串联供电，多个小域的内核在小域内并联供电，多个小域的内核在小域内通信逻辑串联；获取模块10在执行发送接收步骤、判断步骤和频率调节步骤时进一步配置为，发送预设数量的测试输入信号至每个电压域的任意一个芯片的每个内核并接收对应的测试输出信号，根据测试输出信号获得每个电压域的任意一个芯片的失效内核的数量，失效内核的数量大于失效阈值则判断任意一个芯片对应电压域的芯片失效，其中，失效阈值小于或等于预设数量，根据失效内核的数量降低任意一个芯片对应电压域的芯片的运行频率，即提高该电压域分配的电压，以便于提高存在失效内核的芯片的工作电压，使其有效运行。其中，失效内核的数量越多，则认为该电压域分布的电压偏离芯片正常工作的电压越大，则降低该芯片对应的电压域的芯片的运行频率的幅度越大。芯片频率越低内阻越高，则分配的电压越大，根据失效内核的数量来确定调节芯片运行频率的幅度，可以更加有效地调节对应电压域分配电压，也可以加快迭代算法的速度。

在一些实施例中，在算力板出厂阶段，可以通过软件进行上面实施例的算法扫频，得到理想的有效频率组合并保存在产品的存储器中，在算力板工作时，获取模块10读取预存的有效频率组合，控制模块20控制每个电压域的芯片以有效频率组合中对应的频率运行，从而可以使得每个芯片都有效运行，并使得电压域内芯片以满足性能低的芯片的工作电压运行，提高电压域整体算力，能耗低，尽可能地提高算力板的算力和能效比。

下面参照附图描述根据本申请第三方面实施例的数字凭证处理设备。

如图5所示，本申请实施例的数字凭证处理设备1000包括算力板200和上面实施例的控制算力板的装置100。

其中，算力板200包括多个电压域201，每个电压域201包括多个芯片202，多个电压域201采用串联供电，每个电压域内的多个芯片202采用并联供电，即算力板200采用电压域串联供电设计，为了避免由于电压域201电压分布不足造成芯片202失效，在本申请实施例，可以通过上面实施例的控制算力板的装置100控制算力板200的每个电压域201的芯片202的运行频率，以使得每个电压域201的芯片202都工作在正常状态，最大限度地发掘算力板200的算力和能效比，控制算力板的装置100的结构和工作过程参照上面实施例的描述。

本申请实施例的数字凭证处理设备1000，通过采用上面实施例的控制算力板的装置100，针对电压域串联供电设计的算力板200，可以使得算力板200上的芯片运行在正常状态，提高算力板200的算力和能效比。

下面参照附图描述根据本申请第四方面实施例的数字凭证处理设备。

图6是根据本申请的一个实施例的数字凭证处理设备的框图，如图6所示，本申请实施例的数字凭证处理设备1000包括至少一个处理器300、与至少一个处理器300通信连接的存储器400；其中，存储器400存储有可被至少一个处理器300执行的指令，指令被至少一个处理器300执行时，使至少一个处理器300执行上面实施例的控制算力板200的方法。

在一些实施例中，数字凭证处理设备1000进行与数字凭证相关的数据处理，通过数据处理可以得到数字凭证。

本申请实施例的第六方面实施例的计算机可读存储介质，存储有计算机可执行指令，该计算机可执行指令设置为执行上面实施例的控制算力板的方法。

本申请实施例的计算机程序产品，产品包括存储在计算机可读存储介质上的计算机程序，该计算机程序包括程序指令，当程序指令被计算机执行时，使计算机执行上面实施例的控制算力板的方法。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或它们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种控制算力板的方法，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电，其特征在于，所述方法包括：

获取有效频率组合，其中，所述有效频率组合包括每个电压域的每个芯片有效运行时的频率；

控制每个所述电压域的芯片以所述有效频率组合中对应的频率运行；

其中，所述获取有效频率组合包括：

发送测试输入信号至每个所述电压域的任意一个芯片并接收对应的测试输出信号的发送接收步骤；

根据所述测试输出信号判断对应的所述任意一个芯片是否有效运行的判断步骤；

所述任意一个芯片失效则降低所述任意一个芯片对应电压域的芯片的运行频率的频率调节步骤；

重复所述发送接收步骤、所述判断步骤和所述频率调节步骤，直至所述算力板的每个所述电压域的每个芯片有效运行；

获取每个所述电压域的每个芯片的有效运行频率，以获得所述有效频率组合。

2.根据权利要求1所述的控制算力板的方法，其特征在于，每个所述芯片包括多个内核，多个所述内核均匀分布构成多个小域，多个所述小域的内核在所述小域间串联供电，多个所述小域的内核在所述小域内并联供电，多个所述小域的内核在所述小域内通信逻辑串联；

所述发送接收步骤进一步包括发送预设数量的所述测试输入信号至每个所述电压域的任意一个芯片的每个内核并接收对应的所述测试输出信号；

所述判断步骤进一步包括根据所述测试输出信号获得每个所述电压域的所述任意一个芯片的失效内核的数量，所述失效内核的数量大于失效阈值则判断所述任意一个芯片对应所述电压域的芯片失效，其中，所述失效阈值小于或等于所述预设数量；

所述频率调节步骤进一步包括根据所述失效内核的数量降低所述任意一个芯片对应所述电压域的芯片的运行频率。

3.根据权利要求2所述的控制算力板的方法，其特征在于，在所述频率调节步骤中，所述失效内核的数量越多，降低所述任意一个芯片对应所述电压域的芯片的运行频率的幅度越大。

4.一种控制算力板的装置，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电，其特征在于，所述装置包括：

获取模块，配置为获取有效频率组合，其中，所述有效频率组合包括每个电压域的每个芯片有效运行时的频率；

控制模块，配置为根据所述有效频率组合控制每个所述电压域的芯片的频率；

其中，所述获取模块在获取有效频率组合时具体配置为执行以下步骤：

发送测试输入信号至每个所述电压域的任意一个芯片并接收对应的测试输出信号的发送接收步骤；

根据所述测试输出信号判断对应的所述任意一个芯片是否有效运行的判断步骤；

所述任意一个芯片失效则降低所述任意一个芯片对应电压域的芯片的运行频率的频率调节步骤；

重复所述发送接收步骤、所述判断步骤和所述频率调节步骤，直至所述算力板的每个所述电压域的每个芯片有效运行；

获取每个所述电压域的每个芯片的有效运行频率，以获得所述有效频率组合。

5.根据权利要求4所述的控制算力板的装置，其特征在于，每个所述芯片包括多个内核，所述多个内核均匀分布构成多个小域，多个所述小域的内核在所述小域间串联供电，多个所述小域的内核在所述小域内并联供电，多个所述小域的内核在所述小域内通信逻辑串联，所述获取模块在执行所述发送接收步骤、所述判断步骤和所述频率调节步骤时配置为，发送预设数量的所述测试输入信号至每个所述电压域的任意一个芯片的每个内核并接收对应的所述测试输出信号，根据所述测试输出信号获得每个所述电压域的所述任意一个芯片的失效内核的数量，所述失效内核的数量大于失效阈值则判断所述任意一个芯片对应所述电压域的芯片失效，其中，所述失效阈值小于或等于所述预设数量，根据所述失效内核的数量降低所述任意一个芯片对应所述电压域的芯片的运行频率。

6.根据权利要求5所述的控制算力板的装置，其特征在于，所述获取模块在执行所述频率调节步骤时配置为，所述失效内核的数量越多，降低所述任意一个芯片对应所述电压域的芯片的运行频率的幅度越大。

7.一种数字凭证处理设备，其特征在于，所述数字凭证处理设备包括：

算力板，所述算力板包括多个电压域，每个电压域包括多个芯片，多个所述电压域采用串联供电，每个电压域内的多个所述芯片采用并联供电；

如权利要求4-6任一项所述的控制算力板的装置。

8.一种数字凭证处理设备，其特征在于，所述数字凭证处理设备包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行时，使所述至少一个处理器执行权利要求1-3任一项所述的控制算力板的方法。

9.一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行如权利要求1-3任一项所述的控制算力板的方法。

10.一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行如权利要求1-3任一项所述的控制算力板的方法。