JPH0749854A - マイクロコンピュータ素子及びそれを用いた マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【目的】 改良されたマイクロコンピュータ素子、特に
実時間信号処理等に適したものを提供すること、及び、
強化された能力の高速マイクロコンピュータを提供する
ことである。 【構成】 マイクロコンピュータは、データ入出力端子
とアドレス出力端子を有する、単一集積回路に形成した
マイクロコンピュータ素子と、アドレス入力とデータ入
出力を有するマイクロコンピュータ素子の外部メモリ
と、マイクロコンピュータ素子のアドレス出力端子と前
記外部メモリのアドレス入力に結合された外部アドレス
・バスと、マイクロコンピュータ素子の前記データ入出
力端子と前記外部メモリのデータ入出力に結合された外
部データ・バスと、を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明の目的は改良された特徴の
マイクロコンピュータ素子、特に実時間信号処理等に適
したものを提供することである。他の目的は強化された
能力の高速マイクロコンピュータを提供することであ
る。

【０００２】

【発明の要約】本発明の１実施例によると、本発明の特
徴は、プログラムとデータに別々のアドレス及びデータ
路を持つ別々のオンチップ・プログラムＲＯＭとデータ
ＲＡＭを有するシングルチップ・マイクロコンピュータ
素子を用いた実時間ディジタル信号処理用の装置に含ま
れる。外部プログラム・アドレス・バスは拡張モードで
のオフチップ・プログラム・フェッチを可能とし、オペ
コードは外部データ・バスにより返される。バス交換モ
ジュールは特別な状況下で別々の内部プログラムとデー
タバス間の転送を可能とする。内部バスは１６ビットで
あるが、ＡＬＵやアキュムレータは３２ビットである。
乗算回路はＡＬＵから分離した単一状態１６×１６乗算
機能を発生し、３２ビット出力がＡＬＵへ与えられる。
ＡＬＵへの一方の入力は符号拡張付０−１５ビット・シ
フタを通過する。

【０００３】他の実施例では、プロセッサ・チップは上
記のように構成されるが、オンチップ・プログラムＲＯ
Ｍはない。代りに、他のオンチップＲＡＭが含まれ、こ
の追加ＲＡＭはプログラム又はデータ・メモリとして用
いられる。従って、プロセッサは全てオフチップ・プロ
グラム・メモリで大きなオンチップ・データメモリを有
するもので動作するか、又はオンチップＲＡＭからのプ
ログラム実行（オフチップ・プログラム・メモリからダ
ウンロードされる）で動作するかのどちらかである。

【０００４】本発明の特徴と考えられる新規の特徴は添
附の特許請求の範囲に記載されている。しかしながら、
発明自体とその他の特徴と利点は添付図面と関連して以
下の詳細な説明を参照することにより最も良く理解でき
る。

【０００５】

【実施例】

【０００６】マイクロプロセッサ装置

【０００７】本明細書で記述するマイクロコンピュータ
素子は主に信号処理に用いられるが、その概念は各種形
態のプロセッサ素子に使用でき、その素子は多くの異な
る装置で使用できる、一実施例ではマイクロコンピュー
タは図１で一般的な形式で示す装置に用いられる。この
装置は例えば、音声通信装置、音声解析装置、小「パー
ソナル」又は「ホーム」コンピュータ、単ボード汎用マ
イクロコンピュータ、ワードプロセッサ、ディスプレイ
とタイプライタ・キーボードを有する局所処理能力を持
ったコンピュータ端末、又は各種の様々な応用例の内の
一つである。この装置は以後詳細に説明する単一チップ
ＭＯＳ／ＬＳＩ中央処理装置、すなわちマイクロコンピ
ュータ１０と共にプログラム又はデータ・メモリ１１と
入出力又はＩ／Ｏ素子１２を含む。通常標準的な装置の
Ｉ／Ｏ素子１２はアナログ・ディジタル及び／又はディ
ジタル・アナログ・コンバータ、モデム、キーボード、
ＣＲＴディスプレイ、ディスク・ドライブ等を含む。Ｉ
／Ｏ１２はしばしば汎用プロセッサへの結合部を含む、
すなわち、マイクロコンピュータ１０はＩ／Ｏ１２を介
したインターフェースによるより大きな装置の付加プロ
セッサである。マイクロコンピュータ１０、プログラム
又はデータ・メモリ１１及びＩ／Ｏ１２は２本の多重ビ
ット並列アドレス及びデータ・バスＤとＲＡ、及び制御
バス１３により互いに通信する。

【０００８】一般的に言って、図１の装置は以下の様に
機能する、マイクロコンピュータ１０はＲＯＭ１４をア
クセスすることにより内部的に又はメモリ１１へのＲＯ
Ｍアドレス・バスＲＡ上にアドレス（及び制御バス１３
上にＲＣＬＫ−）を送出することにより外部的に命令語
をフェッチする。外部的に実行する場合、メモリ１１の
アドレスされた位置からデータ・バスＤを介して命令語
を受取る。この命令は、新たな命令をフェッチしている
次のマシン・サイクル（２０ＭＨｚクロック又は水晶Ｘ
１，Ｘ２により定められる２００ｎｓ長）に実行され、
命令の実行はオペランドに対するオンチップＲＡＭ１５
のアクセス、又はデータＲＡＭ１５への結果の書込、Ａ
ＬＵでの算術又は論理演算を含む。

【０００９】以下に説明する例では、ＲＯＭ１４に内部
的に又はＲＡバスに直接外部的に印加される１２ビット
命令アドレスは２¹²、すなわち４Ｋ語のＲＯＭ１４及び
メモリ１１中のプログラム命令又は定数をアドレスす
る。メモリ１１から読出す時、ＤＥＮ−（データ・バス
・イネーブル・バー）指令が制御バス１３上に出され
る。メモリ１１への書込も可能であり、この目的のため
ＷＥ−（書込イネーブル・バー）指令が素子１０により
制御バス線路１３の内の一本に出される、メモリ１１は
アドレス空間の一部又は全てに読取／書込メモリ素子を
含み、従ってＷＥ−指令は書込機能を可能とする。

【００１０】Ｉ／Ｏ素子１２はポートとしてアドレスさ
れる、外部素子１２へのこのインターフェースはアドレ
ス及びデータ・バスＲＡとＤ及び制御バス１３を用いて
行なわれるが、Ｉ／Ｏ素子１２はメモリ１１のように論
理アドレス空間を占有しない。これは従来のメモリ・マ
ップＩ／Ｏと対比される。

【００１１】Ｉ／Ｏ又は周辺部１２を介したデータ入出
力はバスＲＡからの３ビット・フィールドＲＡｐを用い
て周辺回路１２の８個の１６ビット・ポートＰ０−Ｐ７
の内の１つを選択する。各ポートはＤＥＮ−又はＷＥ−
により入力又は出力のどちらかに定義可能であるため、
実際には８個が入力で８個が出力の１６個の１６ビット
・ポートがある。選択した１６ビット・ポートはＲＡｐ
とＤＥＮ−又はＷＥ−によりアドレスされ、次いでバス
Ｄを介して読取又は書込アクセスされる。この演算は２
つの命令ＩＮ又はＯＵＴの一方を使用し、制御バス１３
上でＷＥは書込又はＯＵＴに対して能動となり、ＤＥＮ
−は読込又はＩＮに対して能動となる。ＲＯＭクロック
ＲＣＬＫはＤＥＮ−又はＷＥ−の一方が能動である時を
除いて各マシン・サイクル毎に制御バス１３上で能動と
なる、すなわちメモリ１１は各マシン・サイクルでオフ
チップからの命令語アクセスを可能とするためＲＣＬＫ
−により作動されるが、ＤＥＮ−又はＷＥを用いて周辺
部１２をアクセスする場合、ＲＣＬＫ−は発生しない。

【００１２】マイクロコンピュータ・チップ

【００１３】マイクロコンピュータ１０の内部アーキテ
クチャは図２と図３の詳細ブロック図に図示されてい
る。なお、図２と図３とで１つのブロック図を構成す
る。この素子は標準の４０ピン・デュアルインライン・
パッケージ又はチップ・キャリヤに取付けた単チップ半
導体集積回路である。パッケージの内の１６ピン又は端
子が１６ビットデータ・バスＤに必要で、１２本がアド
レス・バスＲＡに用いられ、残りの端子は電源Ｖ_ddとＶ
_ss、水晶Ｘ１，Ｘ２、制御バス１３に用いられる。

【００１４】プログラム及びデータ・メモリ１４，１５
に加えて、マイクロコンピュータ１０は図１の装置の中
央処理装置、すなわちＣＰＵを含み、このＣＰＵは３２
ビット算術／論理装置、すなわちＡＬＵ、オペランドと
結果を保持する３２ビット・アキュムレータＡ_cc，ＡＬ
Ｕから別の乗算器Ｍ，ＡＬＵへの一方の入力であるシフ
タＳ、状態又はフラグ・デコードＳＤ、現在の命令語を
受取り、素子１０のＣＰＵとデータ・メモリ部分の制御
ビットを発生する命令デコーダＩＤ１を含む。

【００１５】プログラム・メモリ１４はＲＯＭ１４をア
クセスするため又はメモリ１１へのバスＲＡへ送出する
ための命令アドレスを保持するプログラム・カウンタＰ
Ｃ、プログラム・メモリアドレスを保存するスタックＳ
Ｔ、現在の命令語を受取りマイクロプロセッサのプログ
ラム・メモリ部分の制御ビットを発生する命令デコーダ
ＩＤ２と関係する。命令デコーダＩＤ１とＩＤ２はもち
論１個の大きな制御ＲＯＭに組合されるか、又は小さな
ＰＬＡ又はランダム論理に分解される。

【００１６】データ・メモリ１５にはデータ・メモリ１
５用の２個の補助アドレス・レジスタＡＲ０とＡＲ１、
データ・メモリ・アドレスとして使用するためレジスタ
ＡＲ０とＡＲ１間を選択するページ・レジスタＡＲＰ、
データ・メモリ・アドレスの特定ビットを保持するデー
タ・ページ・バッファＤＰに関係する。

【００１７】ＣＰＵは２本の内部バス、１６ビット・プ
ログラム・バス（Ｐバス）と１６ビット・データ・バス
（Ｄバス）に向けられる。従ってプログラムアクセスと
データ・アクセスは同時に発生可能であり、アドレス空
間は分離している。従ってこのマイクロコンピュータは
ハーバード・アーキテクチャであるが、バス交換モジュ
ールＢＩＭが例えばＡ_ccからプログラム・カウンタＰＣ
のロードや又はＰバス、ＢＩＭ、Ｄバスを介して定数用
のＲＯＭ１４をアクセスすることを可能とする。

【００１８】単一処理マイクロコンピュータの２つの主
要な要求は高速演算と柔軟性である。別々の原理的には
オンチップのプログラム及びデータ・メモリ１４，１
５、大きな単一アキュムレータＡ_cc及び並列乗算器Ｍを
用いることにより性能が得られる。特殊目的の演算、デ
ータ移動はデータ・メモリ１５内で定義され、これは合
成積演算での性能をさらに強化する。メモリ拡張と単一
レベルの割込を含む表Ａを参照して説明されるような命
令セットを定義することにより柔軟性が得られる。

【００１９】この素子は例えば２Ｋすなわち２¹¹語以下
のオンチップ・プログラム・メモリ１４で構成される
が、このアーキテクチャはメモリ１１の外部プログラム
・メモリの追加により４Ｋすなわち２¹²語までのメモリ
拡張を可能とする。加えて、別のモードが素子１０を装
置エミュレーション素子として構成することを可能とす
る、この「装置エミュレーション」モードでは、４Ｋメ
モリ空間全体が外部でＲＯＭ１４は使用されない。

【００２０】二重ＲＡＭを有する信号プロセッサ

【００２１】図４と図５を参照して、図１及び図２、図
３のプロセッサの他の実施例を以下に説明する。なお、
図４と図５とで１つのブロック図を構成する。図４、図
５の素子は多くの点で図２、図３のチップ１０と同様で
あり、米国特許第４，４９１，９１０号の表Ａの命令セ
ットを（以下で説明する例外を除いて）実際に実行し、
重要な追加命令も実行する。図４、図５のプロセッサは
前と同じくデータ・バスＤバスとプログラム・バスＰバ
スと共に算術／論理装置ＡＬＵ、乗算器Ｍ、アキュムレ
ータＡ_cc、符号拡張付バレル・シフタＳ、プログラム・
カウンタＰＣ、スタックＳＴ、補助レジスタＡＲ０とＡ
Ｒ１、データＲＡＭ１５を含み、別々のプログラム及び
データ路がいわゆるハーバード・アーキテクチャで前と
同じく設けられる。

【００２２】しかしながら、図２、図３の実施例と異な
る点は、図４、図５のプロセッサはオンチップＲＯＭ１
４を持っておらず、代りにデータ又はプログラムに使用
できる第２のＲＡＭ１５Ｐを有している。又、さらに３
個の補助レジスタＡＲ２，ＡＲ３，ＡＲ４が使用され
る。

【００２３】重要な特徴は、以下で説明する構成命令を
用いて２個のＲＡＭ１５，１５Ｐが動的に再構成可能な
点であり、すなわちメモリ１５Ｐは丁度ＲＡＭ１５のよ
うなデータ・メモリとしての使用又はプログラム・メモ
リ（図２、図３のＲＯＭ１４のように）としての使用の
間でスイッチできる点である。プログラム・カウンタＰ
Ｃの出力を外部アドレス・バスＲＡに印加し、外部デー
タ・バスＤを介してオフチップメモリからのアドレスし
た命令を受取ることによりプロセッサはオンチップ・プ
ログラム・メモリなしで動作可能である。又は、ＭＯＶ
Ｅ命令を用いてオフチップ・ソースからＲＡＭ１５Ｐへ
命令語のブロックをロードし、繰返しプログラムの高速
実行用プログラム・メモリとしてＲＡＭ１５Ｐを使用す
る。１実施例では、ＲＡＭ１５は２８８語（１語当り１
６ビット）を含み、これはデータ・メモリ空間に永久的
にマップされ、一方ＲＡＭ１５Ｐはプログラム制御下で
データ・メモリ空間又はプログラムメモリ空間にマップ
可能な２５６語を含む。従ってオンチップＲＡＭ１５，
１５Ｐの全５４４語がデータ・メモリとして使用可能
で、命令はオフチップ素子（図１のメモリ１１）から全
速力で供給されるか、又は他の構成では、２８８語のＲ
ＡＭ１５がデータ・メモリとして使用され、２５６語の
ＲＡＭ１５Ｐはプログラム・キャッシュ・メモリとして
使用され、命令語は遅いオフチップ・メモリ素子からオ
ンチップＲＡＭへダウンロードされて全速力で実行され
る。いくつかのブロック転送命令がこれらのメモリ空間
の効率的な運用のために追加され、これらの命令はアド
レス空間、すなわちオンチップ又はオフチップ上をマシ
ン・サイクル当り１語で命令語、データ、又はＩ／Ｏ情
報を移動可能である。

【００２４】二重ＲＡＭアーキテクチャは又積和命令の
実行を単サイクルで可能とする（ＭＡＣ命令は後述）。
この場合、データバスＤバスとプログラム・バスＰバス
の両方を用いてオペランドを乗算器Ｍへ移送し、その間
ＭＡＣ命令が繰返される。遅延操作を行なうためオンチ
ップＲＡＭ１５に移植されたデータ移動機能はディジタ
ル・フィルタ・アルゴリズムに用いられる、「データ移
動付積和」命令ＭＡＣＤは単マシン・サイクルで横断フ
ィルタのタップの移植に必要な全ての機能を与える。乗
算の結果しばしば生じるオーバーフローは、ＡＬＵ出力
の３２ビット積に右シフトを用いるか、又は図２、図３
と同様にＡＬＵ出力の飽和モードを用いるかにより対処
する。

【００２５】図４、図５のプロセッサは３つの主メモリ
・アドレス・モード、すなわち直接、間接、イミーデュ
エイトを有する。直接モードでは、アドレスは命令中に
定義れる。間接モードでは、アドレスは５個の１６ビッ
ト補助レジスタＡＲ０〜ＡＲ４の内の１個により発生さ
れる。この補助レジスタ・ファイルＡＲ０−ＡＲ４は１
６ビット補助レジスタ算術装置ＡＲＡにより支持され、
このＡＲＡはデータ演算と同時にアドレスを上又は下へ
インデックスするようにプログラム可能である。プロセ
ッサは又算術装置ＡＲＡを用いて選択した補助レジスタ
ＡＲ０−ＡＲ４の内容の比較で分岐するようプログラム
可能である。プロセッサはフィルタ・アルゴリズムにし
ばしば用いられる、データがプログラム中の定数として
定義される一連のイミーデュエイト命令を有する。表読
取命令を用いてマシン・サイクル当り１語の速度でプロ
グラム実行中にデータ・メモリ空間（すなわちＲＡＭ１
５Ｐへ読取るため、定数の表が外部プログラム・メモリ
（図１のメモリ１１）でソートされる。データも又デー
タ・メモリ空間からプログラム・メモリ空間へ同じ速度
で移動される。繰返し命令ＲＰＴがコード簡素化と分岐
オーバーヘッドを減少するために設けられ、ＲＰＴＫｎ
命令は次の命令をｎ＋１回実行することを可能とする。
例えば、５０タップ横断フィルタ・コードは２命令、Ｒ
ＰＴＫ４９とＭＡＣＤにより定義可能である。

【００２６】図４、図５のプロセッサは単一外部データ
・バスＤとアドレス・バスＲＡ及び制御バス１３を介し
てオフチップ・プログラム、データ、Ｉ／Ｏ素子又は他
のプロセッサと通信する。装置の要請に応じて、ウェイ
ト状態がメモリ・サイクルに挿入されるため外部素子
（図１のメモリ１１又はＩ／Ｏ１２）は異なるアクセス
時間を有する。このプロセッサは多重処理インターフェ
ースを支持するためのいくつかの別の設備を有してお
り、これは外部データ・メモリの一部はいくつかのプロ
セッサにより共有可能な点、すなわち２個以上のプロセ
ッサが単一装置に接続されている場合である。制御バス
１３中の保持ピンと３本の割込ピンがホスト／スレーブ
装置構成と多重タスクを与える。さらに、これらのプロ
セッサの内のいくつかは同期ピンを介してクロック・レ
ベルで互いに同期される。

【００２７】メモリ・マップ

【００２８】図１及び図２、図３の実施例のメモリ・マ
ップを図６ａに示し、図４、図５の実施例のメモリ・マ
ップを図６ｂに示す。図２、図３のプロセッサ１０は１
２ビット・アドレス・バスＲＡを有するため、プログラ
ム・メモリ空間は４Ｋ、すなわち４０９６語であり、Ｒ
ＯＭ１４はこの空間の２Ｋ以下に配置される。同様に、
データ・メモリのアドレス域４Ｋも可能であり、この中
に２８８語のＲＡＭ１５が配置される。Ｉ／Ｏアドレス
空間は図２、図３の線路ＲＡＩ上の３ビット・アドレス
により定められる８語である。同様な方法で、図４、図
５の素子は図６ｂに示すようにプログラム・メモリ、デ
ータ・メモリ、Ｉ／Ｏ用に３つの別々なアドレス空間を
有する。これらの空間は制御バス１３上のプログラム・
ストローブ、データ・ストローブ及びＩ／Ｏストローブ
信号により外部的に識別される。オンチップ・メモリ・
ブロックはＲＡＭ１５とＲＡＭ１５Ｐから構成された全
体で５４４語を含む。プログラム／データＲＡＭブロッ
ク（２５６語）はデータＲＡＭとして構成した時にはデ
ータ・メモリ・マップのページ４，５にあり、プログラ
ムＲＡＭとして構成した時にはページ５１０と５１１に
ある。ＲＡＭ１５（常にデータＲＡＭ）を含むブロック
はページ６，７及びページ０の上部３２語にある。デー
タ・メモリ・マップの残りはメモリ・マップト・レジス
タと予約域から構成されることに注意されたい。予約域
は記憶用には使用されず、その内容は読取時に不定であ
る。

【００２９】構成ＣＮＦＤ，ＣＮＦＰ命令を用いてＲＡ
Ｍ１５Ｐをデータ又はプログラム・メモリのどちらかに
構成する。ＢＬＫＰ命令（プログラム・メモリからデー
タ・メモリへのブロック移動）を用いて、データＲＡＭ
として構成されている時のＲＡＭ１５Ｐへプログラム情
報をダウンロードし、ＣＮＦＰ（プログラム・メモリと
してブロックを構成）命令を用いてこれをプログラムＲ
ＡＭへ変換する。ＣＮＦＤ又はＣＮＦＰ命令の後の第１
命令フェッチは前のメモリ構成から取られることに注意
されたい。又リセットはＲＡＭ１５ＰをデータＲＡＭと
して構成することにも注意されたい。

【００３０】図４，図５のプロセッサはアドレス位置０
から５のデータ・メモリ空間にマップされる６個のレジ
スタを有する。これらはＤＲＲ，ＤＸＲ，ＴＩＭ，ＰＲ
Ｄ，ＩＭＲ，ＧＲＥＧと名付けたレジスタである。ＤＲ
Ｒレジスタは１６ビット直列ポート・データ送信レジス
タである。ＴＩＭレジスタは１６ビット・タイマ・レジ
スタで、又ＰＲＤはタイミング機能に用いられる１６ビ
ット周期レジスタである。割込マスク・レジスタＩＭＲ
は６ビット割込マスクを含む。ＧＲＥＧ位置は８ビット
・グローバル・メモリ割付レジスタである。これらのレ
ジスタは、ＢＬＫＤを用いたブロック移動がこれらのメ
モリ・マップ位置には使用できないことを除いては他の
データ・メモリ位置と同様にアクセスされる。

【００３１】プロセッサは構成可能なオンチップＲＡＭ
１５Ｐを効果的に用いるデータ及びプログラム・ブロッ
ク移動とデータ移動機能用の命令を与える。ＢＬＫＤ命
令はデータ・メモリ空間内でブロックを移動し、ＢＬＫ
Ｐ命令はプログラム・メモリ空間からデータ・メモリ空
間へブロックを移動する。これらの命令はオン又はオフ
チップ・メモリからのブロック移動を実行する。

【００３２】データ移動命令ＤＭＯＶは、データが時間
窓を通過していく合成積やディジタル・フィルタのよう
な、いわゆるＺ遅延演算を用いるアルゴリズムを移植す
るのに適している。データ移動命令はオンチップ・デー
タ・メモリ・ブロックの境界を越えて連続であるが、オ
フチップ・データ・メモリｉｄが参照される場合には使
用不能である。オンチップＲＡＭ１５又は１５Ｐに移植
されると、ＤＭＯＶ機能は図２，図３の素子のそれと同
等になる。ＤＭＯＶはオンチップＲＡＭの現在アドレス
されたデータ・メモリ位置から次の高位置へ語をコピー
しつつ、アドレスされた位置のデータを同一サイクルで
（例えばＡＬＵにより）演算することを可能とする。補
助算術装置ＡＲＵでの演算も間接アドレス・モードを用
いて同一サイクルで実行される。ＭＡＣＤ（データ移動
付積和）やＬＴＤ（ロードＴレジスタ、前回積の和、デ
ータ移動）命令も又データ移動機能を使用可能である。

【００３３】プログラム・カウンタ及びスタック 図４，図５のプロセッサは１６ビット・プログラム・カ
ウンタＰＣとＰＣの内容を記憶しておくための４位置ハ
ードウェア・スタックを含む。プログラム・カウンタＰ
Ｃは（Ｐバスを介して）命令フェッチ時に内部及び外部
プログラム・メモリをアドレスする。スタックＳＴは割
込、コール、リターン及びプログラムとデータ・メモリ
空間の間でデータを転送するためのＢＬＫＰ／ＢＬＫＤ
（プログラム／データ・メモリからデータ・メモリへの
ブロック移動）やＴＢＬＲ／ＴＢＬＷ（表読取／書込）
のような特殊目的の命令時に使用される。プログラム・
カウンタＰＣは、命令がプログラム・メモリからフェッ
チされて命令レジスタへ入れられるプログラム・アドレ
ス・バスＰバスを介してオンチップ又はオフチップ上の
プログラム・メモリをアドレスする。ＩＲにロードされ
ると、プログラム・カウンタＰＣは次の命令フェッチ・
サイクルを開始する用意ができる。ＰＣはオンチップＲ
ＡＭ１５Ｐがプログラム・メモリとして構成されている
時にはオンチップＲＡＭ１５Ｐをアドレスし、又は１６
ビット・アドレス・バスＲＡと外部データ・バスＤを介
してオフチップ・プログラム・メモリをアドレスする。
プログラム・カウンタは又データ・ブロックをデータ・
メモリの一方から他方へ移動するＢＬＫＤ命令時にもデ
ータ・メモリをアドレスする。アキュムレータＡｃｃの
内容は、前と同じくＢＩＭを用いて「計算型ＧＯ Ｔ
Ｏ」命令を移植するためにプログラム・カウンタＰＣに
ロードされる。

【００３４】ＰＣはＰＣ＋１か又は分岐アドレス（分
岐、コール又は割込のような命令）をロードされて新た
なフェッチ・サイクルを開始する。分岐が生じない条件
付分岐の場合、分岐アドレスの位置を越えてＰＣは再び
増加される、すなわちＰＣ＋２である。プロセッサは又
次の単命令のＮ＋１回実行（ここでＮは８ビット・カウ
ンタの繰返しカウンタＲＰＴＣにロードすることにより
定められる）を可能とする繰返し命令機能を有する。こ
の繰返し機能を用いた場合、命令が実行され、ＲＰＴＣ
が零となるまでＲＰＴＣは減算される。この特徴はＮＯ
ＲＭ（アキュムレータ内容の正規化）、ＭＡＣＤ（デー
タ移動付積和）、ＳＵＢＣ（条件減算）のような多くの
命令に有用である。

【００３５】スタックＳＴはＰＵＳＨ及びＰＯＰ命令の
使用によりアクセス可能である、ＰＣの内容がスタック
の上にプッシュされる時、各レベルの以前の内容は下へ
プッシュされ、スタックの第４位置は失われる。それ
故、ポップの前に４回以上連続したプッシュが発生する
と、データは失われる。ポップ操作では逆が生じる。３
回の繰返し連続したポップの後のポップは第４スタック
・レベルの値を生じる。この時スタック４レベルの全て
は同じ値を含む。２つの別な命令ＰＳＨＤとＰＯＰＤは
ＲＡＭ１５からのようなデータ・メモリ値をスタックＳ
Ｔにプッシュし、又はスタックからデータ・メモリへ値
をポップする。これらの命令は４レベル以上のサブルー
チン／割込のネステング用にソフトウェアを用いてデー
タ・メモリＲＡＭ１５にスタックを構成することを可能
とする。

【００３６】局所メモリへのインターフェースは外部１
６ビット並列データ・バスＤ、１６ビット・プログラム
・アドレス・バスＰＡ、メモリ空間選択用の制御バス１
３中の３本のピンＰＳ，ＤＳ，ＩＳ及びその他各種装置
制御信号から構成される。Ｒ／Ｗ信号は転送の方向を制
御し、ＳＴＲＢは転送を制御するタイミング信号を与え
る。ＲＥＡＤＹ信号の使用はより遅いオフチップ・メモ
リとの通信用に待機状態を発生することを可能とする。

【００３７】ＣＰＵ

【００３８】ＣＰＵは１６ビット・スケーリング・シフ
タＳ、３２ビット算術論理装置（ＡＬＵ）路、３２ビッ
ト・アキュムレータＡ_cc、アキュムレータと乗算器の両
方の出力で利用可能な別のシフタを含む。

【００３９】標準的なＡＬＵ命令の実装時に以下の段階
が生じる、（１）データがデータ・バスＤバス上にＲＡ
Ｍ１５からフェッチされる、（２）データは算術が実行
されるスケーリング・シフタＳとＡＬＵを通過する、
（３）結果はアキュムレータＡ _ccに移される。ＡＬＵへ
の一方の入力は常にアキュムレータＡ_ccから転送され、
他方の入力は乗算器Ｍの積レジスタＰから、又はＤバス
を介したデータ・メモリからロードされるスケーリング
・シフタＳから送られる。

【００４０】スケーリング・シフタＳはデータ・バスＤ
バスに接続した１６ビット入力とＡＬＵに接続した３２
ビット出力を有し、命令のあるビットにプログラムされ
ているように入力データに０から１５ビットの左シフト
を発生する。出力のＬＳＢは零で満たされ、ＭＳＢは状
態レジスタＳＴ０の符号拡張モード・ビットＳＸＭにプ
ログラムされた状態に応じて零で満たされるか又は符号
拡張される。

【００４１】３２ビット幅算術論理装置ＡＬＵとアキュ
ムレータＡ_ccは広範囲の算術論理命令を実行し、その大
部分は単クロック・サイクルで実行する。オーバーフロ
ー飽和モードはＳＯＶＭ及びＲＯＶＭ（セット又はリセ
ット・オーバーフロー・モード）命令を介してプログラ
ムされる。アキュムレータがオーバーフロー飽和モード
でオーバーフローが発生すると、アキュムレータＡ_ccに
はオーバーフローの方向に応じて最大正又は負数がロー
ドされる。ＡＬＵに入力されるデータはスケーリング・
シフタＳによりスケールされる。

【００４２】プロセッサはＡＬＵの状態に応じて分岐命
令を実行する。ＢＡＣＣ（アキュムレータ中のアドレス
へ分岐）命令はアキュムレータにより指示されたアドレ
スに分岐する能力を与える。ＢＩＴ及びＢＩＴＴ（Ｔレ
ジスタにより指示されるビットのテスト）命令はデータ
・メモリ、例えばＲＡＭ１５中の語の特定ビットの試験
を可能とする。

【００４３】プロセッサは大きな動的範囲を必要とする
応用例用に浮動小数点演算を支持する。正規化（ＮＯＲ
Ｍ）命令を用いて、左シフトを実行することによりアキ
ュムレータに含まれる固定小数点数を正規化する。ＬＡ
ＣＴ（Ｔレジスタにより指示されるシフト付アキュムレ
ータ・ロード）命令は入力スケーリング・シフタを介し
て仮数を算術的に左シフトすることにより浮動小数点数
を非正規化する。この場合、シフト・カウントはＴレジ
スタの下位４ビットにより指示される指数の値である。
ＡＤＤＴ及びＳＵＢＴ（Ｔレジスタ指示のシフト付アキ
ュムレータからの加算又は減算）命令も又別の算術演算
を可能とするために設けられている。１６ビット仮数と
４ビット指数の浮動小数点数はこのように処理可能であ
る。

【００４４】３２ビット・アキュムレータＡ_ccはデータ
・メモリ中の記憶用の２個の１６ビット・セグメント、
ＡＣＣＨ（アキュムレータ・ハイ）とＡＣＣＬ（アキュ
ムレータ・ロウ）に分割される。アキュムレータの出力
の別なシフタが左へ０，１又は４位置のシフトを与え
る。このシフトはデータを記憶用にデータ・バスＤバス
へ転送する間に実行され、アキュムレータＡ_ccの内容は
不変である。ＡＣＣＨデータが左シフトされる時、ＬＳ
ＢはＡＣＣＬから転送され、ＭＳＢは失われる。ＡＣＣ
Ｌが左シフトされる時、ＬＳＢは零を埋められ、ＭＳＢ
は失われる。

【００４５】アキュムレータＡ_ccは又アキュムレータの
内容をシフトするためのインプレース１ビット左又は右
シフト（ＳＦＬ又はＳＦＲ命令）を有する。ＳＸＭビッ
トも又ＳＦＲ（シフト・アキュムレータ右）命令の定義
に影響する。ＳＸＭ＝１の時、ＳＦＲはアキュムレータ
・データの符号を保持して算術右シフトを実行する。Ｓ
ＸＭ＝０の時、ＳＦＲは論理シフトを実行し、ＬＳＢは
シフト・アウトされ、ＭＳＢには零がシフト入力され
る。ＳＦＬ（シフト・アキュムレータ左）命令はＳＸＭ
ビットによって影響されずに両方の場合で同様に振ま
い、ＭＳＢをシフト出力し零をシフト入力する。多重シ
フト・カウントにはＲＰＴ又はＲＰＴＣがこれらの命令
と共に用いられる。

【００４６】２の補数１６×１６ビット・ハードウェア
乗算器Ｍは単マシン・サイクルで３２ビット積を計算可
能である。２個のレジスタが乗算器と関係する、すなわ
ち乗算器用の一方のオペランドを保持する１６ビット一
時レジスタＴＲと、乗算演算により生じる積を保持する
３２ビット積レジスタＰである。通常ＬＴ（ロードＴレ
ジスタ）命令がＴにロードして一方のオペランド（デー
タ・バスから）を与え、ＭＰＹ（乗算）命令が第２オペ
ランド（これもデータ・バスから）を与える。この場
合、積は２サイクル毎に得られる（１サイクルはロード
Ｔ、１サイクルは乗算）。

【００４７】２つの積和命令（ＭＡＣ及びＭＡＣＤ）は
乗算器Ｍの帯域を完全に利用し、両方のオペランドを同
時に処理することを可能とする。ＭＡＣ及びＭＡＣＤに
対しては、プログラム及びデータ・バスＰバスとＤバス
を介して２つのオペランドが各サイクル毎に乗算器Ｍへ
転送される。これはＲＰＴ及びＲＰＴＫ命令と共に使用
した時単サイクル積和を行なう。ＳＱＲＡ（２乗／加
算）とＳＱＲＳ（２乗／減算）命令はデータ・メモリ値
を２乗する時乗算器の両入力は同一値を渡す。

【００４８】２個の１６ビット２の補数の乗算後、３２
ビット積が３２ビット積レジスタＰにロードされる。積
はＡＬＵに直接転送されるか、又はＡＬＵ入力へ転送さ
れる前に任意にシフトされる。積レジスタＰ出力に対し
て４つのシフト・モードが利用できる状態レジスタＳＴ
１のＰＭフィールドがこのシフト・モードＰを指定し、
００ならシフトなし、０１なら１ビットの左シフト、１
０なら４ビットの左シフト、１１なら６ビットの右シフ
トである。Ｐｍ値により指示される左シフトは分数演算
を実装する際に有用である。右シフトＰＭ値を用いるこ
とは、アキュムレータ・オーバーフローなしで１２７回
（又はそれ以上）の積和の実行を可能とする。Ｔレジス
タの下位４ビットも又ＬＡＣＴ／ＡＤＤＴ／ＢＵＢＴ
（Ｔレジスタ指示のシフト付アキュムレータ・ロード／
加算／減算）に対するスケーリング・シフタＳを介した
可変シフトを定める。これらの命令は、数を非正規化す
る必要がある、すなわち浮動小数点から固定小数点への
変換が必要な場合の浮動小数点演算に有用である。ビッ
ト・テスト命令（ＢＩＴＴ）はＴレジスタの下位４ビッ
トに含まれる値を基にデータ・メモリ中の語の単一ビッ
トのテストを可能とする。

【００４９】ＣＰＵは各種の状態とモードを含む２個の
状態レジスタＳＴ０とＳＴ１を有する。ＳＳＴ及びＳＳ
Ｔ１命令がデータ・メモリに状態レジスタを記憶させ
る。ＬＳＴ及びＬＳＴ１命令はデータ・メモリから状態
レジスタをロードする。このようにして、素子の現在の
状態は割込とコール時にセーブされる。状態レジスタの
構成と状態ビットの機能に関する情報については以下を
参照されたい。

【００５０】装置制御及びインターフェース

【００５１】装置制御操作は、オンチップ・タイマ、繰
返しカウンタ、外部及び内部割込、外部リセット信号に
よりプロセッサ・チップ上に設けられる。外部制御操作
に用いられるメモリ・マップの１６ビット・タイマは内
部クロックにより連続的にクロックされるダウン・カウ
ンタである。このクロックはＣＬＫＯＵＴ１周波数を４
分割することにより得られる。リセットはタイマをその
最大値（ＦＦＦＦ）にセットするが、周期レジスタＰＲ
Ｄを初期化しない。リセットの解後、タイマは減少し始
める。これに続けて、タイマ又は周期レジスタＰＲＤは
プログラム制御下で命令により再ロードされる。

【００５２】タイマが零まで減少する度にタイマ割込Ｔ
ＩＮＴが発生される。タイマが零に到達するのと同じサ
イクル内でタイマには周期レジスタＰＲＤに含まれる値
がロードされ、従って割込は４Ｘ（ＰＲＤ）ＣＬＫＯＵ
Ｔ１サイクルの規則的間隔で発生するようにプログラム
される。この特徴は周辺機器へ同期的にサンプルする又
は書込むために有用である。タイマ・レジスタＴＩＭと
周期レジスタＰＲＤは命令により任意時間にアクセスさ
れる。零の周期レジスタ値は許されない。

【００５３】繰返し機能は単一命令を２５６回まで実行
することを可能とする。繰返しカウンタＲＰＴＣはデー
タ・メモリ値（ＲＰＴ命令を介して）又はイミーデュエ
イト値（ＲＰＴＫ命令）のどちらかがロードされる。こ
のオペランドの値は次の命令を実行する回数より１小さ
い。繰返し機能は積和、ブロック移動、Ｉ／Ｏ転送、表
の読取／書込のような命令と共に使用可能である。通常
多重サイクルであるこれらの命令は繰返し機能を用いる
とパイプライン化され、実質的に単サイクル命令とな
る。例えば、表の読取命令は通常３サイクルを必要とす
るが、繰返しの時には、オーバーラップにより表位置は
各サイクル毎に読取可能である。

【００５４】プロセッサ・チップは、プロセッサに割込
む外部素子用に利用可能な３本のマスク可能なユーザ割
込ＩＮＴ２−ＩＮＴ０を有する。内部割込は直列ポート
（ＲＩＮＴ及びＸＩＮＴ）、タイマ（ＴＩＮＴ）、ソフ
トウェア割込（ＴＲＡＰ）命令により発生される。割込
はリセットが最高の優先度を有し、直列ポート転送割込
が最低の優先度を有するように優先度を与えられる。メ
モリ・マップ中の全ての割込位置は２語境界上にあるた
め、必要に応じてこれらの位置に分岐命令を収容可能で
ある。制御回路は割込から多重サイクル命令を保護す
る、すなわち多重サイクル命令の途中で割込が発生した
場合、命令が完了するまで割込は処理されない。この機
構は繰返し命令やＲＥＡＤＹ信号により多重サイクルと
なった命令の両方に適用される。

【００５５】制御バス上のＲＳ信号を非同期的に用いる
ことによりプロセッサの実行を終了させ、プログラム・
カウンタＰＣを零に強制できる。電源投入時の装置動作
に対しては、リセット（ＲＳ）信号が少なくとも５クロ
ック・サイクルの間出されて、素子のリセットを保証し
なければならない。プロセッサの実行は図６ｂの位置０
より開始され、通常ここは装置初期化ルーチンへプログ
ラム実行を向ける分岐命令を含んでいる。

【００５６】図６ｂのデータ、プログラム、Ｉ／Ｏアド
レス空間はメモリ及びＩ／Ｏへのインターフェースを与
える。局所メモリ・インターフェースは、１６ビット並
列データ・バスＤ、１６ビット・アドレス・バスＲＡ、
データ、プログラム及びＩ／Ｏ空間選択（ＤＡ，ＰＳ，
ＩＳ）信号、及び他の装置制御信号から構成される。Ｒ
／Ｗ信号は転送方向を制御し、ＳＴＲＢは転送を制御す
るタイミング信号を与える。Ｉ／Ｏ設計は、Ｉ／Ｏをメ
モリと同様に扱うことにより簡単化される。Ｉ／Ｏ素子
はメモリ・マップト素子と同様ではあるが、選択信号を
用い、プロセッサの外部アドレスとデータ・バスを用い
てＩ／Ｏアドレス空間にマップされる。変化する速度の
メモリやＩ／Ｏ素子とのインターフェースはＲＥＡＤＹ
線を用いて実行される。遅い素子と取引する場合、他の
素子がその機能を完了してプロセッサにＲＥＡＤＹ線を
介して信号するまでプロセッサは待機する。次いで、プ
ロセッサ・チップは実行を続行する。

【００５７】直列ポートは最小の外部ハードウェアでコ
ーデック、直列Ａ／Ｄ変換器、他の直列装置のような直
列素子との通信を行なう。直列ポートは多重処理応用例
のプロセッサ間の相互通信にも使用される。直列ポート
は以下の２つのメモリ・マップト・レジスタ、すなわち
データ送信レジスタＤＸＲ、データ受信レジスタＤＲＲ
を有する。これらのレジスタはメモリ・マップされてい
るため、他のデータ・メモリ位置と同様にアクセスでき
る。ＤＲＲ及びＤＸＲレジスタの両方とも受信される又
は送信されるビット（ＭＳＢから開始）を定める各々に
関連したシフトレジスタを有する。外部クロックＣＬＫ
ＸがＤＸＲに与えられ、モード・ビットＴＸＭはフレー
ミング・パルスがオンチップで発生されるか又はオフチ
ップから来るかを決定する。ＤＲＲは直列ポート・クロ
ックＣＬＫＲとＦＳＲパルスを与えられる。直列ポート
はバイト・モード又は１６ビット語モードのどちらかで
動作する。

【００５８】このアーキテクチャの柔軟性は、プロセッ
サ・チップがスタンドアローン・プロセッサ、素子が並
列な多重プロセッサ、全体メモリ空間を有するスレーブ
／ホスト・プロセッサ、他の素子へのプロセッサ制御の
信号を介してインターフェースされる周辺プロセッサで
ある装置を含む広範囲の装置要求を満足する構成を可能
とする。各種の多重処理構成を以下に記述する。

【００５９】多重処理応用には、プロセッサ・チップは
全域データ・メモリ空間を割当て、ＢＲ（バス要求）と
ＲＥＡＤＹ制御信号を介してこの空間と通信する能力を
有する。全域メモリは１個以上のプロセッサにより共有
されるデータ・メモリである。全域データ・メモリ・ア
クセスは仲裁されなければならない。８ビットのメモリ
・マップト・メモリ割当レジスタＧＲＥＧはデータ・メ
モリ空間の一部を全域外部メモリとして指定する。レジ
スタＧＲＥＧの内容は全域メモリ空間の寸法を決定す
る。現在の命令がこの空間内のオペランドをアドレスし
ている場合、バスの制御を要求するためバス要求ＢＲが
出される。メモリ・サイクルの長さはＲＥＡＤＹ線によ
り制御される。

【００６０】プロセッサはＨＯＬＤ及びＨＯＬＤＡ信号
を用いて外部プログラム／データ・メモリへのＤＭＡ
（直接メモリ・アクセス）を支持する。ＨＯＬＤを低状
態にして、プロセッサのアドレス、データ、制御線をト
ライステート化することにより、他のプロセッサは外部
メモリの完全制御が可能である。

【００６１】割込

【００６２】図４，図５のプロセッサは７つの優先ベク
トル化割込（最高から最低へ優先度の順に挙げると）、
リセット、ユーザ割込＃０，＃１，＃２，内部タイマ割
込、直列ポート受信割込、直列ポート送信割込を有す
る。リセットを除いて全ての割込はマスク可能である。

【００６３】リセットはチップを既知状態にする任意時
に使用可能なマスク不能な外部割込であり、リセットは
通常マシンがランダム状態にある始動後に印加される。
制御バス１３のＲＡ（リセット）入力ピンに低レベルを
印加することにより、リセットが作動されると、現在の
命令を非同期的に終了してプログラム・カウンタＰＣを
零に強制する。プログラム・メモリ位置０は、プログラ
ムの実行を装置初期化ルーチンへ向けるため通常分岐命
令を含む。リセットは各種レジスタや状態ビットを初期
化する。

【００６４】ＲＳ信号を受信すると、以下のことが生じ
る、論理０が状態レジスタＳＴ１のＣＮＦビットにロー
ドされて全ＲＡＭをデータ・メモリとして構成させ、プ
ログラム・カウンタＰＣを０にセットしてアドレス・バ
スＲＡをＲＳが低状態の間全て０に駆動し、データ・バ
スＤはＩ／Ｏバッファによりトライステート化され、Ｒ
Ｓが低状態の間全てのメモリ及びＩ／Ｏ空間制御信号
（ＰＳ，ＤＳ，ＩＳ，Ｒ／Ｗ，ＳＴＲＢ，ＢＲ）はこれ
らを高レベルにセットすることにより出力されず、ＩＮ
ＴＭビットを高レベルにセットすることにより全ての割
込は消勢され（ＲＳはマスク不能であり、ＩＦＲは全て
０にリセットされることに注意）、状態ビットは０にリ
セットされ、ＲＰＴＣはクリヤされ、ＤＸピンはトライ
ステート化されて直列ポート上の送受信動作は終了さ
れ、ＴＸＭビットは低レベルにリセットされてＲＳＸピ
ンを入力に構成し、タイマ・レジスタＴＩＭはＦＦＦＦ
にセットされてＲＳが出されなくなるまで減算を開始し
ないが、周期レジスタは影響されず、マスク可能割込と
同様にＩＡＣＫ信号が発生され、直列ポート・フォーマ
ット・ビットＦ０は論理０にリセットされる。

【００６５】ＲＳ信号が高状態となると、外部プログラ
ム・メモリの位置０から実行が開始する。待機モードの
時にＲＳが出された場合、正規のリセット動作が内部的
に発生するが、全てのバスや制御線はトライステート化
されたままであることに注意されたい。ＨＯＬＤとＲＳ
の解放後、位置０から実行は開始する。

【００６６】全ての内部及び外部割込のベクトル位置と
優先度は以下に示してある。この表に示すように、リセ
ットは最高の優先度を有し、直列ポート送信割込は最低
の優先度を有する。ソフトウェア割込に用いられるＴＲ
ＡＰ命令は優先度を与えられていないが、自分のベクト
ル位置を有しているためここに含めてある。各割込アド
レスは２語離れているため、分岐命令を中間の番号付し
ていない位置に収容可能である。

【００６７】割込 メモリ

【表１】

【００６８】割込が発生すると、これは６ビット割込フ
ラグ・レジスタＩＦＲに記憶される。このレジスタは外
部ユーザ割込ＩＮＴ（２−０）と内部割込ＲＩＮＴ，Ｘ
ＩＮＴ，ＴＩＮＴによりセットされる。各割込は認識さ
れるまで記憶され、制御バス１３上の割込確認ＩＡＣＫ
信号又はＲＳ信号によりクリヤされる。ＲＳ信号はＩＦ
Ｒには記憶されない。ＩＦＲへ読取書込する命令は与え
られない。

【００６９】プロセッサは外部及び内部割込をマスクす
るメモリ・マップの割込マスク・レジスタＩＭＲを有す
る。１６ビット空間の内の６ＬＳＢのみがＩＭＲで使用
される。ＩＭＲのビット位置５から０の「１」がＩＮＴ
Ｍ＝０なら対応する割込を付勢する。ＩＭＲはＤバスか
ら読取及び書込の両操作でアクセスできるが、ＢＬＫＤ
を用いては読取できない。ＲＳはＩＭＲには含まれず、
従ってＩＭＲはリセットには何の効果も有しない。

【００７０】状態レジスタＳＴ０のビット９である割込
モードＩＮＴＭは全てのマスク可能な割込を付勢又は消
勢する。ＩＮＴＭの「０」は全てのマスクしていない割
込を付勢し、「１」はこれらの割込を消勢する。ＩＮＴ
Ｍは割込確認信号ＩＡＣＫ，ＤＩＮＴ命令、又はリセッ
トにより「１」にセットされる。このビットはＥＩＮＴ
命令により「０」にリセットされる。ＩＮＴＭは実際に
ＩＭＲ又は割込フラッグ・レジスタＩＦＲを変更しな
い。

【００７１】制御回路ＩＤは多重サイクル命令を保護す
る、すなわち多重サイクル命令中に割込が発生した場
合、命令が完了するまで処理されない。制御回路は又Ｒ
ＰＴ又はＲＰＴＫ命令により命令が繰返されている時に
は割込を処理することを不能とする。繰返しカウンタＲ
ＰＴＣが０に減るまで割込はＩＦＲに記憶され、次いで
割込が処理される。ＲＰＴ又はＲＰＴＫ命令を処理する
間に割込が引込められたとしても、割込はＩＦＲにより
ラッチされＲＰＴＣが０に減るまで未決となる。プログ
ラム列中のＥＩＮＴと次の命令の間では割込は処理不能
である。例えば、ＥＩＮＴ命令実行の間に割込が発生し
た場合、この素子は未決の割込を処理する前にＥＩＮＴ
と共に次の命令も完了する。このことは、ＲＥＴ命令が
ＥＩＮＴに続くとした場合に、次の割込を処理する前に
ＲＥＴが実行可能であることを保証する。割込受取時の
マシンの状態はセーブされ復帰される。

【００７２】状態レジスタ

【００７３】プロセッサは各種の状態とモードの状態を
含む２個の状態レジスタＳＴ０とＳＴ１を有する。図
４，図５のプロセッサ・ブロック図ではＤＰ，ＡＲＰ，
ＡＲＢレジスタは別個のレジスタとして示されているこ
とに注意されたい。これらのレジスタはＲＡＭに記憶す
るための別個の命令を有しないため、これらは状態レジ
スタに含まれる。状態レジスタをデータ・メモリに記憶
し、これをデータ・メモリからロードする能力は割込や
サブルーチンに対してマシンの状態をセーブし復帰する
ことを可能とする。全ての状態ビットはＬＳＴ，ＬＳＴ
１，ＳＳＴ，ＳＳＴ１命令を用いて読取及び書込できる
（ＬＳＴ命令を介してはロード不能であるＩＮＴＭを除
いて）。しかしながら、いくつかの別の命令又は機能は
表に指示するようにこれらのビットに影響する。

【００７４】文脈切換

【００７５】サブルーチン・コール又は割込の処理時に
文脈切換が一般的に必要とされる。図４，図５のプロセ
ッサの文脈切換では、プロセッサの現在の状態をセーブ
するためにいくつかの機構が用いられる。例えば、プロ
グラム・カウンタＰＣはハードウェア・スタックＳＴ上
に自動的に記憶される。状態又は補助レジスタのような
他のレジスタに重要な情報がある場合、これらはソフト
ウェア指令によりセーブされなければならない。補助レ
ジスタＡＲ０−ＡＲ４により識別されるデータ・メモリ
１５中のスタックは割込処理時にマシン状態を記憶する
のに有用である。選択したＡＲはスタック・ポインタと
して機能する。マシン・レジスタはＲＡＭ１５にセーブ
され、同じ順序で復帰される、すなわちセーブされるレ
ジスタはＡＣＣＨ，ＡＣＣＬ，ＡＲ０からＡＲ３，Ｐ
Ｒ，ＳＴ０，ＳＴ１，ＴＲ，及び４レベルのハードウェ
ア・スタックＳＴである。

【００７６】メモリ管理

【００７７】図６ｂのメモリ・マップの構造はプログラ
ム可能であり、プロセッサの各タスク毎に変更可能であ
る。外部データ・メモリ又はプログラム・メモリのブロ
ックをデータ・メモリへ移動し、オンチップ・データＲ
ＡＭのブロックをプログラム・メモリとして構成し、外
部データ・メモリの一部を全域として定義する命令が設
けられている。メモリの移動、構成、取扱いの例を以下
に簡単に説明する。

【００７８】プロセッサは６４Ｋメモリの２区域を直接
アドレスするため、データ又はプログラムのブロックは
遅いメモリのオフチップに記憶され、迅速に実行するた
めオンチップにロードされる。ＢＬＫＤ及びＢＬＫＰ命
令はプロセッサＴＭＳ３２０２０上のメモリ対メモリ・
ブロック移動を容易にする。ＢＬＫＤ命令は、２５６語
を移動するため２５５のような数を含むＲＰＴＫ命令が
通常先行していて、データ・メモリ内のブロックを移動
する。

【００７９】オンチップＲＡＭの構成可能性と大量の外
部メモリはチップ１０へのデータ又はプログラム・メモ
リのダウンプリーディング（ｄｏｗｎｐｌｅａｄｉｎ
ｇ）を可能とする。又、ＲＡＭ１５のデータはオンチッ
プＲＡＭを再定義する時保存されるため、ＲＡＭ１５Ｐ
はデータ及びプログラム・メモリの両方に動的に構成可
能である。図６ｂは構成を切換える時のオンチップＲＡ
Ｍの変化を図示する、特にＣＯＮＦＤとＣＯＮＦＰ命令
はＲＡＭ１５Ｐの実効アドレスを変更し、そのアドレス
及びデータ・バスを変更する。オンチップ・メモリはリ
セット、又はＣＮＦＤ及びＣＮＦＰ命令により構成され
る。ＲＡＭ１５ＰはＣＮＦＤ又はリセットを実行するこ
とによりデータ・メモリとして構成され、又ＣＮＦＰ命
令はこのブロックをプログラム・メモリとして構成す
る。例えば、プログラム・コードはＢＬＫＤを用いてＲ
ＡＭ１５Ｐにロードされ、次いでＣＮＦＰ命令が実行さ
れて再構成され、次いでＲＡＭ１５Ｐからコードが実行
される。ＣＮＦＰ又はＣＮＦＤ命令後の第１命令フェッ
チは前のメモリ構成から取られる、すなわちもう１つの
外部メモリ・フェッチ後に位置６５２８０のＲＡＭ１５
Ｐの第１語から実行を開始する場合、ＣＮＦＰ命令は外
部プログラム・メモリ位置６５，２７８に置かなければ
ならない。位置６５，２７９に配置した命令が２語命令
の場合、ＲＡＭ１５Ｐの第１位置から第２語がフェッチ
される。又は、オンチップＲＡＭの全てをデータ・メモ
リとして用いる場合ユーザは外部プログラム・メモリ１
２から実行できる。ＲＡＭ１５はデータ・メモリ空間に
常にマップされる。命令の殆んど全てに対して、データ
が内部ＲＡＭにあると仮定した場合、オンチップＲＡＭ
のプログラムの実行時間は待機状態なしで動作する外部
メモリのプログラムと同じである。この例外はＩＮ及び
ＯＵＴ命令である。オンチップＲＡＭから実行すると、
これらの命令は１サイクルで実行する。

【００８０】全域メモリは１個以上のプロセッサにより
共有されるメモリで、従ってこれへのアクセスは仲裁さ
れなければならない。全域メモリを用いる時、プロセッ
サのアドレス空間は局所及び全域部分に分割される。局
所部分はその個々の機能を実行するプロセッサにより使
用され、全域部分は他のプロセッサと通信するために用
いられる。メモリ・マップのレジスタＧＲＥＧがプロセ
ッサ中に設けられ、これはデータ・メモリの一部を全域
外部メモリとして指定することを可能とする。データ・
メモリ・アドレス位置５でメモリ・マップされるＧＲＥ
Ｇは内部ＤバスのＬＳＢ８ビットに接続した８ビット・
レジスタである。ＧＲＥＧの内容は全域メモリ空間の寸
法を決定する。ＧＲＥＧの正当な値と対応する全域メモ
リ空間は以下に示す通りである。

【表２】

【００８１】命令が全域メモリ中のデータをアドレスし
た場合、制御バス１３のＢＲバス要求信号ＢＲが出され
て全域メモリの使用を要求する。メモリ・アクセスを実
行する前に、制御回路はＲＥＡＤＹが出されているかど
うかを見てチェックする。ＲＥＡＤＹが出されている場
合、全域メモリ・アクセスが実行される。全域メモリ・
アクセス・サイクルの完了後、バス裁定論理がＲＥＡＤ
Ｙを出し続けた場合、プロセッサはＲＥＡＤＹが除かれ
るまで各マシン・サイクル毎に全域メモリ・アクセスを
実行する。

【００８２】タイマ動作

【００８３】プロセッサは規則的な時間間隔で各種機能
を実行するためオンチップ・タイマとその関連割込を使
用する。周期レジスタＰＲＤに１から６５，５３５（Ｆ
ＦＦＦ）の値をロードすることにより、タイマ割込ＴＩ
ＮＴが４から２６２，１４４サイクル毎に発生可能であ
る。タイマを操作するため２つのメモリ・マップのレジ
スタが使用される。データ・メモリ位置２のタイマ・レ
ジスタＴＩＭはタイマの現在のカウントを保持する。各
４つ目のＣＬＫＯＵＴ１サイクル毎に、ＴＩＭは１ずつ
減らされる。データ・メモリ位置３の周期レジスタはタ
イマの開始カウントを保持する。ＴＩＭが０まで減少す
ると、タイマ割込ＴＩＮＴが発生する。同じサイクル
で、ＰＲＤレジスタの内容がＴＩＭレジスタにロードさ
れる。このようにして、ＴＩＮＴはＣＬＫＯＵＴ１の各
４×（ＰＲＤ）サイクル毎に発生される。タイマ及び周
期レジスタはＤバスを介して任意のサイクルで読取又は
書込可能である。ＴＩＭレジスタを読取ることによりカ
ウントはモニタ可能である。現在のタイマ・カウントを
乱すことなく周期カウンタに新たなカウンタ周期を書込
可能である。タイマは現在のカウントが完了した後新た
な周期を開始する。ＰＲＤ及びＴＩＭレジスタの両方に
新たな周期をロードした場合、タイマは割込を発生する
ことなく新たな周期を減算し始める。従って、プログラ
マはタイマの現在及び次の周期の完全な制御を有する。
ＴＩＭレジスタはリセット時にその最大値（ＦＦＦＦ）
にセットされ、ＲＳが引込まれた後にのみ減算し始め
る。リセット時に周期レジスタはセットされない。タイ
マを使用しない場合、ＴＩＮＴはマスクすべきである。
この時ＰＲＤは汎用データ・メモリ位置として使用可能
である。ＴＩＮＴを用いる場合、ＴＩＮＴのマスクを外
す前にＰＲＤとＴＩＭレジスタをプログラムすべきであ
る。

【００８４】単一命令ループ

【００８５】時間が問題となる高計算タスクをプログラ
ムする時、同じ演算を何回も繰返すことがしばしば必要
となる。プロセッサは高度の並列性を有しているため、
命令の多くは完全な演算を実行する（ＭＡＣＤ命令のよ
うに）。これらの場合、次の単一命令の実行をＮ＋１回
可能とする繰返しの命令が設けられる。Ｎは８ビット繰
返しカウンタＰＲＴＣにより定められ、これはＤバスを
介してＲＰＴ又はＲＰＴＫ命令によりロードされる。以
下に続く命令が実行され、ＲＰＴＣレジスタは零に到達
するまで減算される。繰返し機能を用いると、繰返され
る命令は１回のみフェッチされる。この結果、多くの多
重サイクル命令は繰返しの時には１又は２サイクルとな
る。これはＴＢＬＲ，ＴＢＬＷ，ＩＮ，ＯＵＴのような
Ｉ／Ｏ命令に対して特に有用である。フィルタ実装のよ
うなプログラムは可能な限り小時間で制御可能なループ
を必要とする。

【００８６】外部分岐制御

【００８７】プロセッサは、外部状態を監視するためシ
ステム設計者に割込に代る方法を与える外部制御の分岐
命令を有する。ＢＩＯ（Ｉ／Ｏで分岐）という名前の外
部ピンはＢＩＯＺ命令によりテストされ、これはピンが
低レベルにある場合に分岐する。Ｉ／Ｏで分岐する機能
は割込レジスタとは別に単一の割込をポーリングするの
に有用である。加えて、ＢＩＯピンはラッチされない。
このことは、特定の条件が真又は真となった時にのみサ
ービスする必要がある装置を監視するのにＢＩＯ命令を
有用とする。

【００８８】外部読取／書込操作

【００８９】プロセッサは外部メモリとＩ／Ｏにインタ
ーフェースするためのプログラム、データ、及びＩ／Ｏ
アドレス空間を有する。これらのアドレス空間のアクセ
スは制御バス１３上のＰＳ，ＤＳ，ＩＳ（プログラム、
データ及びＩ／Ｏ選択）プロセッサ信号により制御され
る。プロセッサは各アドレス空間を同様に処理するため
装置は直截的である。

【００９０】外部読取サイクルの順序は以下の通りであ
る。

【００９１】１）クロック１／４フェーズ３で、プロセ
ッサはアドレス・バスとメモリ空間選択信号の内の１つ
を駆動し始める。Ｒ／Ｗは高状態に駆動されて外部メモ
リ読取を指示する。

【００９２】２）１／４フェーズ４の開始時に、ＳＴＲ
Ｂが出されてアドレス・バスが正しいことを指示する。
ＳＴＲＢはＲ／Ｗと関連して読取付勢信号をゲートする
ために用いられる。

【００９３】３）アドレスしたメモリ域をデコードした
後、１／４フェーズ４の間にユーザのメモリ・インター
フェースは適当なＲＥＡＤＹ信号を設定しなければなら
ない。１／４フェーズ１の開始時にプロセッサによって
ＲＥＡＤＹはサンプルされる。

【００９４】４）適正な時にＲＥＡＤＹが高状態である
と、１／４フェーズ１の終了時にデータは調時入力され
る。

【００９５】５）１／４フェーズ２の開始時にＳＴＲＢ
は引込まれる。アドレス・バスとＰＳ，ＤＳ，又はＩＳ
を減勢することによりプロセッサはメモリ・アクセスを
終了する。

【００９６】制御信号ＰＳ，ＤＳ，ＩＳ，ＳＴＲＢ，及
びＲ／Ｗは外部アドレス位置をアクセスしている時のみ
に出される。

【００９７】外部書込サイクルの順序は以下の通りであ
る。

【００９８】１）クロック１／４フェーズ３で、プロセ
ッサはアドレス・バスとメモリ空間選択信号の内の１本
を駆動し始める。Ｒ／Ｗは低状態に駆動されて外部メモ
リ書込を指示する。

【００９９】２）１／４フェーズ４の開始時に、ＳＴＲ
Ｂが出されてアドレス・バスが正しいことを指示する。
Ｒ／Ｗと関連したＳＴＲＢは書込付勢信号をゲートする
ために用いられる。

【０１００】３）アドレスしたメモリ域をデコードした
後、ユーザのメモリ１２インターフェースは１／４位相
４の間にＲＥＡＤＹ信号入力へ適当な論理レベルを与え
なければならない。１／４フェーズ１の開始時にプロセ
ッサによりＲＥＡＤＹがサンプルされる。

【０１０１】４）１／４フェーズ４の開始時にデータ・
バスは駆動され始める。

【０１０２】５）１／４フェーズ２の開始時にＳＴＲＢ
が引込まれる。アドレス・バスとＰＳ，ＤＳ，又はＩＳ
を減勢することによりプロセッサはメモリ・アクセスを
終了する。

【０１０３】メモリ又はＩ／Ｏアクセスのサイクル数は
ＲＥＡＤＹ入力の状態により決定される。１／４フェー
ズ１の開始時に、プロセッサはＲＥＡＤＹ入力をサンプ
ルする。ＲＥＡＤＹが高状態の場合、メモリ・アクセス
はＣＬＫＯＵＴ１の次の下降縁で終了する。ＲＥＡＤＹ
が低状態の場合、メモリ・サイクルは１マシン・サイク
ル延長され、全ての他の信号は正しいままである。次の
１／４フェーズ１の開始時に、この順番が繰返される。

【０１０４】図示実施例を参照して本発明を説明してき
たが、この説明は限定する意味に解釈される意図はな
い。この説明を参照することにより当業者には図示実施
例の各種修正と共に本発明の他の実施例も明らかであ
る。従って、添附の特許請求の範囲は本発明の真の範囲
内に該当する前記修正や実施例をカバーするものと考え
られる。

【０１０５】以上の説明に関連してさらに以下の項を開
示する。

【０１０６】（１） マイクロコンピュータ装置におい
て、 イ） データ入出力端子とアドレス出力端子を有する単
一集積回路に形成したマイクロコンピュータ素子と、 ロ） アドレス入力装置とデータ出力装置を有するマイ
クロコンピュータ素子外部のメモリ装置と、 ハ） 外部装置へ又は外部装置からの情報転送用の入出
力周辺装置であって、アドレス入力装置とデータ入出力
装置を有する前記入出力周辺装置と、 ニ） マイクロコンピュータ素子のアドレス出力端子に
結合され、前記周辺装置のアドレス入力装置と前記メモ
リ装置のアドレス入力装置とに結合された外部アドレス
・バス装置と、 ホ） マイクロコンピュータ素子の前記データ入出力端
子に結合され、前記周辺装置のデータ入出力装置とメモ
リ装置のデータ出力装置に結合された外部データ・バス
装置と、 ヘ） 前記マイクロコンピュータ素子であって前記集積
回路内に、データ入力とデータ出力を有する算術／論理
装置と、アドレス入力とデータ入出力装置を有する第１
の読取／書込メモリと、算術／論理装置のデータ入力及
びデータ出力と第１の読取／書込メモリのデータ入出力
装置に結合された内部データ・バス装置と、アドレス入
力とデータ入出力装置を有し、データ又は命令語を記憶
する第２の読取／書込メモリと、第２の読取／書込メモ
リのアドレス入力に接続したプログラム・アドレス装置
と、前記第２の読取／書込メモリの前記データ入出力装
置と、前記データ入出力端子とに結合され、前記プログ
ラム・アドレス装置に結合した内部プログラム・バス装
置と、前記プログラム・バス装置に結合した入力を有
し、命令語に応答してマイクロ制御信号を発生する制御
装置であって、前記信号は算術／論理装置の演算や内部
バス装置間の転送を定める前記制御装置と、前記制御装
置であって、外部メモリ装置から第１の読取／書込メモ
リへ一連の連続メモリ・アドレス内容をコピーする第１
のブロック移動命令と、一連のメモリ・アドレス内容を
第２の読取／書込メモリへコピーする第２のブロック移
動命令とを実行する装置を含む前記制御装置と、を含む
前記マイクロコンピュータ素子と、を含むマイクロコン
ピュータ装置。

【０１０７】（２） 第１項記載の装置において、第１
メモリから算術論理装置の前記データ入力へ繰返してデ
ータが転送される繰返し操作サイクルを設定するタイミ
ング装置を含み、プログラム・アドレス装置は第２のメ
モリのアドレス入力にアドレスを印加し、制御装置はプ
ログラム・メモリから命令語を受取り、前記操作サイク
ルの連続するサイクルが重なり合っているマイクロコン
ピュータ装置。

【０１０８】（３） 第１項記載の装置において、内部
データ・バス装置はＮビット幅のバスを含み、データ入
力と算術／論理装置の出力は２Ｎビット幅であるマイク
ロコンピュータ装置。

【０１０９】（４） 第１項記載の装置において、前記
第２の読取／書込メモリの前記データ入出力装置は、前
記命令語の内の１つからの制御信号に応答して前記内部
データ・バス装置か又は前記内部プログラム・バス装置
のどちらかに交互に結合されるマイクロコンピュータ装
置。

【０１１０】（５） 第１項記載の装置において、前記
第１及び第２のブロック移動命令の各々で前記一連のア
ドレスは前記プログラム・アドレス装置で発生され、前
記第１又は第２の読取／書込メモリの到着アドレスは前
記第１及び第２の読取／書込メモリの前記アドレス入力
に接続されたデータ・メモリ・アドレス装置で発生され
るマイクロコンピュータ装置。

【図面の簡単な説明】

【図１】本発明の特徴を用いたマイクロコンピュータ装
置のブロック形式の電気配線図である。

【図２】図１の装置に用いられ、本発明の特徴を利用し
たＭＯＳ／ＬＳＩマイクロコンピュータ素子（ＣＰＵす
なわち中央プロセッサ装置を含む）の一部を示すブロッ
ク形式の電気配線図である。

【図３】図２で示したＭＯＳ／ＬＳＩマイクロコンピュ
ータ素子の残りの部分を示すブロック形式の電気配線図
である。

【図４】図２及び図３と同様であるが本発明の他の実施
例の特徴を含むマイクロコンピュータ素子の一部分を示
すブロック形式の電気配線図である。

【図５】図４で示したマイクロコンピュータ素子の残り
の部分を示すブロック形式の電気配線図である。

【図６】ａは図２及び図３と、図４及び図５の素子の論
理アドレス空間のメモリ・マップの１例である。ｂは図
２及び図３と、図４及び図５の素子の論理アドレス空間
のメモリ・マップの他の例である。

【符号の説明】

１０ マイクロコンピュータ １１ メモリ １２ Ｉ／Ｏ装置 １３ 制御バス １４ ＲＯＭ １５ オンチップＲＡＭ ＡＬＵ 算術論理装置 Ａ_cc アキュムレータ Ｍ 乗算器 ＩＤ１，ＩＤ２ 命令デコーダ ＰＣ プログラム・カウンタ ＡＲ０，ＡＲ１ 補助アドレス・レジスタ Ｄバス データ・バス Ｐバス プログラム・バス １５Ｐ 第２ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ７０１８２７ (32)優先日 1985年２月12日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ７０１８２８ (32)優先日 1985年２月12日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ７０１８２９ (32)優先日 1985年２月12日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ダニエル エル．エジツグ アメリカ合衆国テキサス州ヒユーストン, ナンバー 709，フオーラム ウエスト 10222 (72)発明者 エドワード アール．カウデル アメリカ合衆国テキサス州スタフオード, ナンバー 1306，シユガー グロウブ 4950 (72)発明者 スチーブン ピー．マーシヤル アメリカ合衆国テキサス州ミズリー シイ テイ，ハイクレスト ドライブ 2007 (72)発明者 ケビン シー．マツクドナウ アメリカ合衆国テキサス州ヒユーストン, アツシユグロウブ 2102 (72)発明者 スチーブン ダブリユ スチメル アメリカ合衆国テネシー州ジヨンソン シ テイ，エルビン ハイウエイ，23サウス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 モノリシック集積回路に形成されたマイ
   クロコンピュータ素子であって、 データ入力とデータ出力を有する算術／論理装置と、 アドレス入力とデータ入出力を持つ第１の読取／書込メ
   モリと、 前記第１の読取／書込メモリのアドレス入力に結合され
   て、命令語により指定された宛先アドレスを格納するデ
   ータ・アドレス・レジスタと、 前記算術／論理装置のデータ入力及びデータ出力と、前
   記データ・アドレス・レジスタと、前記第１の読取／書
   込メモリのデータ入出力と、に結合された内部データ・
   バスと、 前記第１の読取／書込メモリのアドレス入力に結合され
   たプログラム・アドレス・レジスタと、 前記第１の読取／書込メモリのデータ入出力と、前記デ
   ータ入出力端子と、前記プログラム・アドレス・レジス
   タと、に結合された内部プログラム・バスと、 前記データ・アドレス・レジスタ及びプログラム・アド
   レス・レジスタに接続されたアドレス入力と、前記内部
   プログラム・バス及び内部データ・バスに接続されたマ
   ルチプレクサに結合されたデータ入出力と、を持つ第２
   の読取／書込メモリと、 前記プログラム・バスに結合されて命令語を受け取る入
   力と、出力とを持つ制御回路と、 を有し、前記制御回路の出力は前記算術／論理装置と、
   前記内部データ・バス及びプログラム・バスと、前記プ
   ログラム・アドレス・レジスタと、前記マルチプレクサ
   と、前記データ・アドレス・レジスタと、に結合されて
   おり、前記制御回路はその前記出力上に、前記命令語に
   応答しマイクロ制御信号を出力し、該マイクロ制御信号
   は前記算術／論理装置の動作を定め、更に、前記内部デ
   ータ・バスと前記内部プログラム・バスとへの／からの
   伝達を制御し、前記命令語は一組の命令から選択された
   ものであり、 前記命令の組は前記第２の読取／書込メモリの一部又は
   全部を前記データ・バスからのデータを格納するよう構
   成する命令を含み、前記第２の読取／書込メモリの、前
   記データ・バスからのデータを格納するよう構成されて
   いない部分は前記プログラム・バスからのデータを格納
   するよう構成されている、 ことを特徴とするマイクロコンピュータ素子。
2. 【請求項２】 マイクロコンピュータ装置であって、 イ）データ入出力端子とアドレス出力端子を有する、単
   一集積回路に形成したマイクロコンピュータ素子と、 ロ）アドレス入力とデータ入出力を有するマイクロコン
   ピュータ素子の外部メモリと、 ハ）マイクロコンピュータ素子のアドレス出力端子と前
   記外部メモリのアドレス入力に結合された外部アドレス
   ・バスと、 ニ）マイクロコンピュータ素子の前記データ入出力端子
   と前記外部メモリのデータ入出力に結合された外部デー
   タ・バスと、 を有し、 ホ）前記マイクロコンピュータ素子は前記集積回路内
   に、 データ入力とデータ出力を有する算術／論理装置と、 アドレス入力とデータ入出力を持つ第１の読取／書込メ
   モリと、 前記第１の読取／書込メモリのアドレス入力に結合され
   て、命令語により指定された宛先アドレスを格納するデ
   ータ・アドレス・レジスタと、 前記算術／論理装置のデータ入力及びデータ出力と、前
   記データ・アドレス・レジスタと、前記第１の読取／書
   込メモリのデータ入出力と、に結合された内部データ・
   バスと、 前記第１の読取／書込メモリのアドレス入力に接続され
   たプログラム・アドレス・レジスタと、 前記第１の読取／書込メモリのデータ入出力と、前記デ
   ータ入出力端子と、前記プログラム・アドレス・レジス
   タと、に結合された内部プログラム・バスと、 前記データ・アドレス・レジスタ及びプログラム・アド
   レス・レジスタに結合されたアドレス入力と、前記内部
   プログラム・バス及び内部データ・バスに接続されたマ
   ルチプレクサに結合されたデータ入出力と、を持つ第２
   の読取／書込メモリと、 前記プログラム・バスに結合されて命令語を受け取る入
   力と、出力とを持つ制御回路と、 を含み、前記制御回路の出力は前記算術／論理装置と、
   前記内部データ・バス及びプログラム・バスと、前記プ
   ログラム・アドレス・レジスタと、前記マルチプレクサ
   と、前記データ・アドレス・レジスタと、に結合されて
   おり、前記制御回路はその前記出力上に前記命令語に応
   答しマイクロ制御信号を出力し、該マイクロ制御信号は
   前記算術／論理装置の動作を定め、更に、前記内部デー
   タ・バスと前記内部プログラム・バスとへの／からの伝
   達を制御し、前記命令語は一組の命令から選択されたも
   のであり、 前記命令の組は前記第２の読取／書込メモリの一部又は
   全部を前記データ・バスからのデータを格納するよう構
   成する命令を含み、前記第２の読取／書込メモリの、前
   記データ・バスからのデータを格納するよう構成されて
   いない部分は前記プログラム・バスからのデータを格納
   するよう構成されている、 ことを特徴とするマイクロコンピュータ装置。