WO2000051134A1 - Dispositif semi-conducteur - Google Patents

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WO2000051134A1
WO2000051134A1 PCT/JP2000/000698 JP0000698W WO0051134A1 WO 2000051134 A1 WO2000051134 A1 WO 2000051134A1 JP 0000698 W JP0000698 W JP 0000698W WO 0051134 A1 WO0051134 A1 WO 0051134A1
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potential
sense amplifiers
semiconductor device
power supply
line
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PCT/JP2000/000698
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Riichiro Takemura
Kiyoo Itoh
Tomonori Sekiguchi
Takeshi Sakata
Katsutaka Kimura
Original Assignee
Hitachi, Ltd.
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    • G11C7/065—Differential amplifiers of latching type

Definitions

  • the present invention relates to a semiconductor device, and particularly to a part related to a differential amplification operation of the device.
  • [Reference 1] states that in a DRAM, in order to stabilize the operation of the sense amplifier when the power supply voltage is reduced, the final amplified voltage (eg, A technique to apply a voltage higher than GND) (eg, a negative voltage lower than GND) is described. This method is called “overdrive” because it has a period of driving the sense amplifier with a voltage higher than the final amplified voltage on the bit line.
  • the final amplified voltage eg, A technique to apply a voltage higher than GND
  • This method is called “overdrive” because it has a period of driving the sense amplifier with a voltage higher than the final amplified voltage on the bit line.
  • [Document 2] mainly describes a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • a circuit for amplifying a small signal from a memory cell is referred to as a “sense circuit”.
  • a method of driving a plurality of sense amplifiers at high speed is described as “(2) Driving a current dispersive sense amplifier”. That is, the power supply voltage for driving the sense amplifier (final amplification voltage of the data line) Voltage equal to the voltage) is supplied via mesh wiring, and drives multiple sense amplifiers via distributed drive MOS FETs (for example, one drive MOSFET for every four sense amplifiers) It is to do.
  • [Reference 3] and [Reference 4] are references cited in [Reference 2] as originals of the above technology.
  • FIG. 25 shows a main part of a DRAM circuit having an overdrive drive circuit studied prior to the present application.
  • This circuit overdrives the P-side common source line C SP using a voltage VDH larger than the high-level “H” voltage (VDL) of the data line.
  • This overdrive drive circuit supplies an overdrive voltage VDH from one end of CSP via one PM ⁇ transistor QDP1 provided at one end of the P-side common source line.
  • FIG. 26 shows an operation waveform of the common source line and an operation waveform of the data line when the sense amplifier of FIG. 25 operates.
  • the data line and the common source line are precharged to VDL / 2.
  • S An is closest to the VDH supply node and SA1 is farthest. It is the end.
  • the period during which QDP 1 is conducted is set so that the data line “H” level side is high-speed up to VDL and does not exceed VDL.
  • FIG. 26 (a) shows the case where Tod is optimized at the near end of the sense driver, ie, S An
  • FIG. 26 (b) shows the case where Tod is optimized at the far end, ie, SA1.
  • one of the objects of the present invention is to eliminate uneven driving among a plurality of sense amplifiers during overdrive. It is a further object of the present invention to reduce the increase in the layout area including the sense amplifier while eliminating the non-uniformity of the overdrive circuit.
  • Representative means of the present invention are as follows.
  • the drive switches for overdrive are distributed and arranged along the sense amplifier row, and the restorer drive switches are provided at one end of the sense amplifier row. It is preferable to supply the overdrive potential by using a mesh power supply wiring.
  • the high side drive switch of the sense amplifier is composed of the same conductivity type MISFET and the gate signal is shared, the layout area of the part including the distributed drive switch and the sense amplifier is reduced. can do.
  • the potential of the common source node of the sense amplifier may be controlled to reduce the leak current in active standby.
  • a preferable example of the means for controlling the potential of the common source node of the activated sense amplifier is a sense amplifier drive switch with variable impedance.
  • FIG. 1 is a diagram showing a sense amplifier portion according to a first embodiment of the present invention
  • FIG. 2 is a diagram showing an operation waveform diagram of the first embodiment
  • FIG. 3 is a diagram showing a main part of a sense amplifier according to a second embodiment of the present invention.
  • FIG. 4 is a diagram showing an operation waveform diagram of the second embodiment
  • FIG. 5 is a diagram showing a main part of a sense amplifier according to a third embodiment of the present invention.
  • FIG. 6 is a diagram showing an operation waveform diagram of the third embodiment
  • FIG. 7 is a diagram showing a sense amplifier part according to a fourth embodiment of the present invention.
  • FIG. 8 is a diagram showing an operation waveform diagram of the fourth embodiment
  • FIG. 9 is a diagram showing a main part of a sense amplifier according to a fifth embodiment of the present invention.
  • FIG. 10 is a diagram showing an operation waveform diagram of the fifth embodiment
  • FIG. 11 is a diagram showing an embodiment in which the present invention is applied to a normal sense system.
  • FIGS. 12 (a) and 12 (b) are layouts of a sense amplifier portion of the fourth and fifth embodiments.
  • FIG. 12 (a) and 12 (b) are layouts of a sense amplifier portion of the fourth and fifth embodiments.
  • FIG. 13 is a diagram showing an example of a cross-sectional structure of a portion along a line A—A of the sense unplayout of FIGS. 12 (a) and (b).
  • FIG. 14 (a) and 14 (b) show examples of the cross-sectional structure of the sense unplayout shown in Figs. 12 (a) and 12 (b) along the B-B 'line and the C-C' line, respectively.
  • FIG. 15 is a diagram showing a sense amplifier portion according to the sixth embodiment of the present invention.
  • FIGS. 16 (a) to 16 (d) show the configuration of Zn in FIG. 15, and FIGS. 17 (a) to 17 (d) show the configuration of Z p in FIG. 15.
  • FIG. 18 is a diagram showing the configuration, and FIG. 18 is a diagram showing operation waveforms when FIG. 16 (c) and FIG. 17 (c) are applied to Zn and Zp of the configuration of FIG. 15;
  • FIG. 19 is a diagram showing a configuration example applied to a low Vt sense amplifier.
  • FIG. 20 is a diagram showing a leakage current path in active standby
  • FIG. 21 is a diagram showing operation waveforms in FIG. 20,
  • FIG. 22 is an overall configuration diagram of a synchronous dynamic random access memory to which the present invention is applied.
  • FIG. 23 is a diagram showing division of a sub memory array in one memory array
  • FIG. 24 is a diagram showing mesh power supply wiring in a sub memory array
  • FIG. 25 is a circuit diagram showing a main part of a DRAM circuit having an overdrive drive circuit studied prior to the present application,
  • 26 (a) and 26 (b) are diagrams showing examples of the operation waveform of the common source line and the operation waveform of the data line during the operation of the sense amplifier of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • each block of the embodiment are not particularly limited, but may be formed on a single semiconductor substrate such as a single crystal silicon by a known integrated circuit technology such as CMOS (Complementary MOS Transistor). ⁇ It is formed.
  • CMOS Complementary MOS Transistor
  • NMO S N-type MOS FET
  • PMOS P-type M ⁇ S FET
  • MOS FET will be simply referred to as MOS in order to refer to it.
  • the present invention is not limited to a field effect transistor including an oxide insulating film provided between a metal gate and a semiconductor layer, and is not limited to a general FIS such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor). Applies to circuits using ET.
  • FIS Metal Insulator Semiconductor Field Effect Transistor
  • Figure 1 shows the details of the sub memory array SM A of the dynamic memory.
  • This embodiment shows a circuit that overdrives one of the P-side and N-side source nodes of the sense amplifier at the beginning of amplification.
  • the feature is that the overdrive drive switch QD P1 for driving the P-side common source line C SP is distributed in the sense amplifier area SAA.
  • FIG. 22 shows an overall block of a synchronous DRAM (SDRAM) to which the present invention is applied.
  • SDRAM synchronous DRAM
  • Each circuit block generates timing signals for inputting control signals
  • the circuit operates at the timing of the internal control signal formed by the TG.
  • the control signals input to the TG include a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal, and a light enable signal / WE input at the timing of the clock signal CLK. .
  • the combination of these control signals and address signals is called a command.
  • the clock enable signal CKE determines whether the clock signal is valid or invalid.
  • the input / output mask signal DQM is a signal for controlling the data input / output buffer IZ ⁇ B for masking data input / output from the input / output terminals (DQ0,.... DQn).
  • the SDRAM adopts an address multi-method in which low addresses and column addresses are input in a time-sharing manner from address input pins (A0, A1,... An).
  • the address input to the low address buffer XAB is decoded by the input decoder X-DEC, and a specific read line in one memory array MA0 is selected, and one memory cell is selected accordingly. State. Subsequently, when the column address is input to the column address buffer YAB, the memory cell to be read or written is further selected by the column address decoder Y-DEC.
  • SDRAM usually has a plurality of memory arrays (or memory banks) specified by a bank address. In this figure, only one memory array MA 0 (BANK0) is shown as a representative.
  • VCC 2.5 V
  • VSS 0. V
  • VPP 3.0 V
  • VDL 1.5 V
  • VDL is formed by a step-down circuit (voltage limiter).
  • VDL / 2 (0.75 V) supplied to the data lines and the like during standby is also formed from VDL.
  • VDL / 2 is also used as the plate potential VPL of the memory cell.
  • VB B (— 0.7 5 V) is a substrate potential for biasing the NMOS back gate to the minimum potential of the system, and is formed by a booster circuit including a charge pump.
  • FIG. 23 shows the inside of the memory array MA0 of FIG. 22 in more detail.
  • MA0 includes sub-memory arrays SMAll to SMAnm arranged in a matrix.
  • this memory array adopts a hierarchical word line system, and a main mode driver array MWD is arranged on one side of MA0.
  • the main line connected to the MWD is provided in the upper metal wiring layer so as to extend over a plurality of sub-memory arrays (for example, in the direction of SMAll to SMAnl).
  • the selection in the column direction should be such that the multiple column select lines (YS lines) output from the column decoder Y-DEC span multiple sub-memory arrays (for example, in the direction of SMAlm to SMAll).
  • the common Y-decoder system provided in the system is adopted.
  • SMAll to SMAlm in MA0 in Fig. 23 a right end area LEA and a left end area REA, which are areas for terminal processing of the sub memory array, are provided.
  • £ 8 and 15 are slightly modified versions of S A A and X A. This is due to the consideration of terminal processing at the end of the mat so that the sense amplifier employs an alternately arranged shear sense method.
  • the inside of one sub-memory array is divided into a memory cell area MCA, a sense amplifier area SAA, a sub-driver area SWDA, and a cross area XA.
  • the SAA is a rectangular area provided along the first side
  • the SWD A Is a rectangular area provided along its second side
  • XA is an area surrounded by SAA and SWDA at a corner sharing the first side and the second side.
  • FIG. 1 shows details of the sub-memory array shown in the enlarged view of FIG.
  • the data line pair Dlt, D1b, Dnt, Dnb intersects with a plurality of word lines WL in the memory cell array MCA, and at a predetermined intersection, a dynamic type is formed.
  • the memory cell MC is connected.
  • the MC consists of one capacitor and one MOS transistor, which store data, here an NMOS transistor.
  • This embodiment uses a so-called two-intersection data line and a memory cell.
  • the present invention is not particularly limited and can be applied to the one-intersection method.
  • the SWDA is replaced with a backing lead line formed of metal such as AL and a lower polysilicon layer instead of a sub-driver in SWDA.
  • a through-hole and a contact are provided to connect the port and a common lead line.
  • SWDA can be called the shunt region.
  • the description will proceed to the sense amplifier area SAA.
  • left and right shared switches SHR, a precharge circuit PC, a sense amplifier SA1, a column switch IOG, etc. are provided corresponding to a pair of data line pairs (D1t, D1b).
  • the number of data pairs in one memory cell area MCA ranges from 512 pairs to 2048 pairs. Therefore, the number of sense amplifiers in the SAA ranges from 256 to 1,024. This is because the number of sense amplifiers is half the number of data line pairs due to the alternate arrangement of sense amplifiers.
  • the shared switch is a switching switch for sharing the sense amplifier SA1 in the left and right memory cell areas.
  • the shear switch is set to NMOS, and during the precharge period of the data line, the gate control signals SHRL and SHRR are set at VPP and VDH at the VDL potential.
  • SHRL VPP or VDH
  • SHRR VDBH
  • only one side conducts without lowering the threshold voltage of NMOS.
  • the PC supplies VDL / 2 to the data line pair by the control signal PCS during the data line precharge period.
  • the column switch IOG connects the data line pair selected by the column selection signal YS of the column decoder to the common input / output line pair IOt and IOb to form a data input / output path with the outside.
  • the sense amplifier SA is a latch-type amplifier circuit in which two CMOS inverters are cross-coupled. That is, in this sense amplifier, the source is connected in common and the gate and drain Include PMOS pairs cross-linked to each other and NM ⁇ S pairs similarly linked. The sources of the P and NMOS pairs are commonly connected to the P-side common source line CSP and the N-side common source line CSN, respectively.
  • Overdrive sense amplifiers require a restore potential and an overdrive potential.
  • the restore potential is a power supply potential that determines a high level and a threshold level at the time of final amplification on the data line. It is called the restorer potential because it is equal to the potential at the time of rewriting the memory cell.
  • VDL is the high-side restore potential
  • VDBH is the low-side restore potential.
  • the overdrive potential is supplied only on the high side, and is VDH (> VDL).
  • a first power supply line for supplying the high-side overdrive potential VDH is provided in parallel with the CSP.
  • a plurality of switches QD P1 are dispersedly provided between the first power supply line and the P-side common source line C SP.
  • one PMOS is provided for one sense amplifier.
  • the high-side restore potential VDL is supplied from one end of the P-side common source line CSP by the switch QDP2 provided not in the SAA but in the cross area XA.
  • the precharge circuit CSPC of the common source line is also provided in the cross area XA, and performs short-circuit for precharge from one end of CSP and CSN, and compensates for VDLZ2 leakage.
  • a second power supply line for supplying the port-side restorer potential VDBH is provided in parallel with the N-side common source line CSN.
  • a plurality of switches QDN1 are dispersedly provided between the second power supply line and the N-side common source line CSN.
  • QDN 1 is provided so as to form a pair with the above-described QD P 1 at a rate of one NMOS for one sense amplifier.
  • the PMOS pair of the sense amplifier and the overdrive switch MOS QDP1 are formed in a common N-type well formed on a P-type substrate, although not particularly limited, and the N-type well has a P-type VDH is applied as the side substrate bias. That is, the back-gates of these PMOSs are biased to VDH equal to the overdrive potential. Note that the back gates of these PMOSs are biased to VPP. You may do it.
  • the NMOS pair and QDN 1 of the sense amplifier are also formed in common in the P-type doped semiconductor region (either directly on the P-type substrate or in a triple well formed on the P-type substrate). Is applied with VDBH or VBB as the N-side substrate bias.
  • FIG. 24 shows the wiring for supplying the power supplies VDH and VDBH of FIG. VDH and VDBH are supplied by the mesh-shaped power supply wiring with low wiring impedance shown in this figure.
  • the vertical wiring in this figure is formed on the second metal (such as aluminum A1) wiring layer M2.
  • wiring for supplying VDH and VDBH is provided in parallel with the MWL so as to sew between the main word lines MWL. For example, it is assumed that one main word line MWL is provided for every four or eight word lines.
  • SAA wiring for supplying VDH and VDBH is provided in parallel with the MWL.
  • the power wirings of VDH and VDBH of the M2 are the first power wiring and the second power wiring of FIG. 1 described above.
  • the horizontal wiring in FIG. 24 is formed on the third metal (such as A1) wiring layer M3 above M2.
  • a column selection line YS is provided so as to extend over the memory cell area MCA and the sense amplifier area SAA. For example, one YS is provided for every four pairs of data lines. Then, wiring for supplying VDH and VDBH is provided in parallel with YS so as to pass between YS.
  • the power supply wiring of VDH and VDBH of M2 and M3 is connected at the intersection by a through-hole contact TH2 connecting M2 and M3.
  • the meshed power supply wiring of VDH or VDBH which is connected to the intersecting power supply wirings of M2 and M3 by through holes, is assumed to have low impedance.
  • FIG. 2 shows the operation timing of the sub memory array of FIG.
  • the SDRAM when an input active command is input, memory cells connected to a specific main line in a specific bank are read out to the sense amplifier at the same time and amplified. Thereafter, when a precharge command is input, the selection of the memory cell is terminated, and the memory cell enters a precharge state, which is a waiting state for the next read.
  • the waveforms in Figure 2 show the sub-memory in Figure 1 from the active command to the precharge command input. It shows the operation of the array.
  • the N-side common source drive control signal line SN is set to a level higher than VDL from VDBH to activate QDN, and CSN is driven from VDLZ2 to VDBH.
  • the first P-side common source drive control signal line SP1 for example, from VPP to VSS, activates QDP1 and drives CSP from VDLZ2 to VDH.
  • VDH is supplied at a low impedance of the mesh-like power supply wiring and is supplied via the switch QDP 1 which is arranged in a distributed manner.
  • the overdrive period of the sense amplifier is set to the time ⁇ ⁇ ⁇ 1 until the potential of the data line becomes close to VDL when the amplification of D 1 on the high level side of the data line is not completely completed. You. In overdrive, the data line potential is lower than VDL. It is desirable to stop the motor before it becomes larger from the viewpoint of power consumption and the like.
  • SP 1 is changed from VSS to VDH or more, for example, to VPP, and then the second p-side common source drive control signal SP 2 is changed from, for example, VPP to VSS.
  • QD P 2 is activated and sets CSP to VDL. As a result, the data line high level side is held at VDL.
  • the operation after the input of the precharge command is as follows.
  • the selected word line WL changes from VPP to VWL.
  • change SN from VDL or VPP to VDBH, and disconnect CSN from VDBH.
  • SP 2 is changed from VSS to VPP, and CSP is separated from VDL.
  • the CSN, CSP and data line pairs Dlt, Dlb,--Dnt, Dnb disconnected from the power supply are precharged to VDL / 2 by the precharge control signal PCS.
  • the effects obtained by the present embodiment are as follows. (1) The charging current from the overdrive power supply VDH generated at the time of overdrive to the data line is distributed from the wiring supplied by the mesh-like power supply wiring to the vicinity of the wiring. Since the current can be supplied from the switch QDP 1, current concentration to a specific sense amplifier and a part of the common source line CSP is avoided, and the same overdrive voltage (VDH) is applied to any of SA1 to SAn. One drive can be performed. (2) The setting of the overdrive period can be set by the activation time of the QDP1's good signal SP1 and can be made equal between SA1 and SAn. These make it possible to reduce the difference between the overdrive amplitude and the far / far end of the period. (3) Since the discharge current from the data line to the VDBH pin flows out to the mesh power supply VDBH on the array in a number of QDNs, current concentration to a specific sense driver and CSN can be avoided.
  • one or both of QD P1 and QD P2 can be configured by NMOS transistors.
  • the logic of the control signal needs to be opposite to that of the case where the PMOS transistor is used.
  • QD P1 and QD P2 are set to NMOS, the gate to source voltage becomes negative in the inactive state, so the leakage current from VDH and VDL to CSP is reduced. There is an advantage in that the flow can be reduced.
  • one switch MOS QD P1 and one switch QDN1 are arranged for one sense amplifier.However, QDP1 and QDN1 are replaced for two, four and eight sense amplifiers. You may deform
  • a feature of the present invention is that the switch MOS distributed in the SAA region is used for the overdrive. From this point, it is not important whether or not the channel width is finely cut.
  • FIG. 3 shows the configuration of the sense amplifier of the second embodiment.
  • This figure shows the main part of the sense amplifier, and the other parts are the same as in the first embodiment.
  • This embodiment has a configuration in which an N-side overdrive is added in addition to the P-side overdrive in FIG.
  • a concentrated switch QDN2 is added to one end of the N-side common source line CSN in the cross area XA, and the data line low-side restore potential VDBH (normally VSS).
  • VDBH normally VSS
  • a lower voltage VDBL instead of VD BH, is supplied as the overdrive power on the N side, and is connected to the N side common source line via the distributed switch QDN1. It was made to supply.
  • Fig. 3 shows the operation waveforms of Fig. 3. As in the first embodiment, it is assumed that "H" data has been written to the cell capacitor of the memory cell MC. The difference between the first embodiment and FIG.
  • SN 1 changes from VDB L to VDL or VPP level to activate QD N 1.
  • SP1 changes from VPP to VSS, activating QDP1. This causes CSN to transition from VDLZ2 to VDBL and CSP to transition from VDL / 2 to VDH.
  • SA1 connected to the data line pair Dlt and Dlb is activated, and the small voltage difference between the data lines is amplified.
  • SA 1 is activated by an overdrive method with an amplitude (VDH ⁇ VDB L) larger than the data line amplitude VDL, so that the voltage between the source and drain of the NMOS and PMOS transistors constituting SA 1 and The gate-source voltage increases, enabling high-speed operation.
  • QDN 1 is in a state where amplification to the VDBL on the low side of the data line is not completely completed, specifically a state in which the level does not become lower than VDBH. Is activated during the time Tn1.
  • QD ⁇ 1 is activated only during the time period ⁇ 1 from the time when amplification to VDH on the high side of the data line is not completely completed but does not exceed VDL.
  • the activation time is controlled by SP1 and SN1.
  • the overdrive period in SAn is equal to SA1, and the low level side is set to Tn1 and the high level side is set to Tp1. Since the overdrive voltage at that time is supplied by QDN1 and QDP1, which are close to S An, the low level is set to VDB L and the high level is set to VDH, which is the same as SA 1.
  • the advantages of the second embodiment are as follows. (1) As in the first embodiment, for the overdrive on the data line high level side, the same overdrive voltage and overdrive period can be set for all SAs, and the difference in the sensing speed between the near and far ends is reduced. can do. (2) Further, in the present embodiment, the sense time can be reduced when the same data line amplitude is used by overdriving the data line low level side compared to the first embodiment. The addition of the low-level overdrive makes it possible to cope with a lower data line amplitude, that is, a decrease in operating voltage.
  • FIG. 3 shows the configuration waveforms of FIG. This operation waveform is the same as the operation waveform in FIG.
  • the advantages of the third embodiment are as follows. (1) As in the second embodiment, high-speed sensing can be realized by overdriving both sides of the data line high level and low level. (2) The same overdrive voltage and overdrive period can be set for all SAs, and the difference between the far and near ends can be reduced. (3) Compared with the second embodiment, the QDN 2 and QDP 2 arranged in the sense amplifier in large numbers at the time of restoring can also prevent current concentration on the CSN and CSP. (Four) Since all the sense drivers are arranged in the sense amplifier, there is an effect that the layout other than the sense amplifier becomes easy.
  • FIG. 7 shows a fourth embodiment.
  • the common part also inherits from the first embodiment.
  • the P-side and N-side overdrive switches M ⁇ S are all composed of transistors of the same conductivity, in the figure, NMOS transistors, and their gate signals are shared to make the line boosting level higher.
  • the feature is that it is driven by a signal that is higher than the overdrive voltage VDH such as VPP by + min. This is because the switch on the P side is also NMOS to prevent voltage drop due to NM ⁇ S on the P side.
  • This embodiment can be regarded as one of the modified examples of the switch MOS for overdrive distributed in FIG.
  • one P-side overdrive switch M ⁇ S QD P 1 and one N-side overdrive switch MO S QDN 1 are arranged in the sense amplifier area SAA for every four sense amplifiers. Is done.
  • the gates of QDN 1 and QD P 1 are commonly connected to overdrive control signal line SAE 1.
  • the high-side and low-side overdrive potentials VDH and VDBL are supplied from the mesh power supply wiring as in the other embodiments.
  • the supply of the restoring potentials VDL and VDBH is performed by QDP2 and QDN2 which are centrally arranged in the cross area XA, as in the circuit of FIG.
  • FIGS. 12 (a) and 12 (b) show a planar layout of a sense amplifier that realizes this configuration.
  • Figure 12 (a) shows four pairs of data lines. For simplicity, only the first metal wiring layer (metal 1 Ml), transistor gate and gate wiring (FG), diffusion layer, and NWE L Show.
  • SAN indicates the NMOS transistor portion of SA
  • SAP indicates the PMOS transistor portion.
  • QDN 1 and QD P 1 consist of NMOS with gates arranged in a row between SAN and SAP. The feature is that NM OSs arranged in a line are alternately assigned to QDN 1 and QDP 1. With this arrangement, one control electrode SAE 1 is used in common and the layout area is reduced.
  • the number of QDN 1 and QDP 1 is one each for four data line pairs between SAN and SAP, but it is not limited to this. Les ,. For example, it is good to arrange one for each of eight (or 16) data lines.
  • the position of QDN1 and QDP1 in the sense amplifier is most reasonable between SAN and SAP in terms of connection to the common source on both the P and N sides. It is not limited.
  • FIG. 12 (b) shows a plane layout of a sense amplifier in which M1 is omitted for the same parts as in FIG. 12 (a) and a second metal wiring layer (metal 2 M2) above M1 is added. It is.
  • M2 a P-side common source line CSP, a VDBL supply power line VDBL, a VDH supply power line VDH, and an N-side common source line CSN are arranged in this order.
  • Each of these four wirings extends in the direction in which the sense amplifiers form a column (equal to the direction in which the word lines extend).
  • the order in which these four wirings are arranged is a characteristic configuration in order to reduce the layout area of the sense amplifier of this embodiment. This is consistent with the circuit diagram of FIG. 7, and in this sense, the circuit diagram of FIG. 7 simply shows a specific layout. Similarly, in FIG. 9 and the like described later, the essence of the specific layout is similarly described in the circuit diagram.
  • One of the desirable configurations for the channel widths of QD P 1 and QDN 1 shown in Fig. 12 (a) is to make the channel widths equal (the same size NMOS).
  • the sense amplifier SAN turns on earlier than SAP. Since a small voltage difference can be started differential amplification by a SAN composed of NMOS transistors whose Vt fluctuation due to process variations is smaller than that of a PMOS, differential amplification with high accuracy can be achieved.
  • QD P 1 and QDN 1 are both NMOS and are formed in the same P-type module (in this example, directly on the P-type substrate), and the P-type well has the lowest potential (eg, VDB L in this example). Is applied.
  • FIG. 13 shows a cross-sectional view between A and A 'on Figs. 12 (a) and (b).
  • FIGS. 14 (a) and 14 (b) are cross-sectional views taken along line BB 'and line C-C', respectively.
  • SGI Silicon Groove Isolation
  • CNT is a contact hole for connecting Metal 1 (Ml in the figure) to the diffusion layer or FG.
  • TH 1 and TH 2 are contact holes that connect between M 1 and metal 2 (M 2 in the figure) and between M 2 and metal 3 (M 3 in the figure).
  • M 3 metal 3
  • the connection between CSN and the drain of QDN1 is made using M3.
  • the reason for connecting with M3 is to make the resistance between the two NMOS sources and the drain of QDN1 constituting the SAN equal.
  • the diffusion layer P + is also connected so that the source potentials of the two NMOSs constituting the SAN become equal. These are designed to avoid imbalance between the two NMOSs that make up the SAN.
  • CSN and CSP are wired to M2 above SAN and SAP respectively.
  • the CSP and the QDPI source QD P1 is the source for NM ⁇ S
  • M3 as shown in Figure 14 (b).
  • the same contrivances as described above are made between the two PMOS sources and the QD P1 source that make up SAP.
  • QDN 1 is driven earlier than QD P 1.
  • QDN 1 and QD P 1 are used to prevent the current consumption from increasing due to excessively large amplification amplitude of the data line, so that the low level side of the data line falls below VD BH and the high level side of the data line exceeds VDL.
  • T n Activated by SAE1 only during p. Since the overdrive period in S An is determined by the gate signal SAE 1, it becomes equal to SA 1 and becomes Tn p. After that, SAE1 changes from VP ⁇ to VDB L, and the overdrive operation ends.
  • QD P 1 By configuring QD P 1 with NMOS transistors on the layout, QDN 1 and QD P 1 are arranged in a line in the sense amplifier, and their gate control signals are shared with QDN 1. Is possible. As compared with the case where the NMOS and the PMOS are arranged as shown in 3 to 4, the layout can be made smaller in area than the case where the NMOS and PMOS are arranged in two rows. (2) Furthermore, compared to the embodiment of FIG. 3 in which both CSN and CSP are overdriven, the number of control signals for overdrive can be reduced to one, and the number of circuits for control signals can be reduced. Can be.
  • an overdrive voltage and an overdrive period equal to all SAs can be set, and the difference between the overdrive and the near-far end can be reduced.
  • this embodiment employs a configuration in which both the P side and the N side are overdriven, if the overdrive is sufficient on one side in relation to the power supply voltage, in FIG. Should be VD BH, which is the mouth-level restorer potential.
  • VD BH which is the mouth-level restorer potential.
  • FIG. 9 shows a circuit of the fifth embodiment.
  • the present embodiment is characterized in that the restore switch M ⁇ S in FIG. 7 is replaced with NM ⁇ S and is distributed in the sense amplifier area SAA, and the control signal is shared as in FIG.
  • the P-side and N-side overdrive switches NMOS QD P 1 and QDN 1 have the same configuration as in FIG.
  • restore switches QDP2 and QDN2 are also arranged in the sense amplifier area.
  • the gates of QDP2 and QDN2 are controlled by a common control line SAE2.
  • the high and low restore potentials VDL and VDBH are also supplied by the mesh power supply wiring described in detail in FIG.
  • QDP2 and QDN2 are arranged one by one in each of the four sense amplifiers.
  • the above QDN 1 and QD P 1 and QDN 2 and QD P 2 are NMOS transistors each having two gates, and are arranged by arranging one row in parallel with the SAN row and the SAP row.
  • the correspondence between the number of sense amplifiers and the number of switches for overdrive MOS and the number of switches for restore MOS is not limited to this embodiment.
  • eight sensors A modification may be made so that one amplifier corresponds to one QDP1, QDP2, QDN1, and QDN2.
  • the restorer switch since the common source line is charged mainly by the overdrive switch, the restorer switch is relatively good even if the driving capability is relatively small. Therefore, it is reasonable to adopt a configuration in which the number of overdrive switches QD P 1 and QDN 1 is larger than the number of QD P 2 and QDN 2.
  • the configuration is such that the conductance of all the overdrive switches MS is larger than the conductance of all the restore switches MOS in the SAA.
  • S AE 2 changes from VDB L to VP P
  • CSN goes to VDBH and the data line low level D 1 b is restored to VDBH
  • CSP goes to VDL and the data line high level D 1 t is restored to VDL.
  • SAE 2 is simultaneously controlled so that QDN 1 and QDN2 and QDP 1 and QD P 2 are activated, and the two power supplies VDB L and VDBH and VDH and VDL are not short-circuited via CSN and CSP. You.
  • the advantages of this embodiment are as follows. (1) In the layout of the sense amplifier, the sense drivers are arranged in two rows composed of NMOS, and the layout area is larger than in the fourth embodiment. However, there is no need to dispose the sense driver other than the sense amplifier and the layout other than the sense amplifier Becomes easier. (2) The number of control signals for the sense amplifier can be reduced by two compared to the second embodiment in which both the high level and the low level of the data line are overdriven, and the number of control signal circuits can be reduced. (3) As in the first to fourth embodiments, the same overdrive voltage and the same overdrive period can be set for all SAs, and the difference between the far end and the near end can be reduced.
  • VDB L-VDBH has the effect of eliminating the need for a large-capacity negative power supply circuit and reducing the chip area. Further, in this case, there are three types of power supply lines for the sense amplifier, so that there is an advantage that wiring of the power supply lines on the memory array becomes easy.
  • FIG. 11 shows a configuration example of the sense amplifier in that case. Since the overdrive is not used, the substrate potential of the sense amplifier PMOS vs. SAP is set to VDL. Further, there is an advantage that a sense driver is not required in a place other than the sense amplifier, and laying out of the area is facilitated.
  • all sense drivers are composed of NMOS transistors, but they can also be composed of PMOS transistors.
  • the Vt of the sense driver and the SA transistor may be either low Vt or high Vt.
  • the sense amplifier can be operated at a higher speed than when a high V t transistor is used.
  • the leakage current in the SA data holding state can be reduced, and the power consumption can be reduced.
  • the leakage current can be reduced by using the invention described later.
  • the leakage current between the sense amplifier power supply and VDL / 2 in the standby state can be reduced.
  • VBB VDB L (-0.5 V) has the effect of suppressing fluctuations in the substrate bias of memory cells.
  • the power supply voltage may be set in a negative mode in which the word line standby level is a negative voltage as shown in [Reference 6].
  • VD BH VSS (0 V) ⁇ VD L (1.5 V) ⁇ VDH-VP P (2.25 V). This method has the effect of reducing the number of internal power supply levels.
  • VBB, VDB L, VWL or VBB, VW L, VDB L, VBB, VDB L By taking VWL, VBB, and other power supplies separately, the VBB, which is the substrate bias of the memory cell array, Reducing the fluctuation has the effect of improving the cell's data retention characteristics.
  • the overdrive method has been studied. However, when the power supply voltage is reduced, it may be necessary to use the overdrive method in combination with a configuration in which the threshold voltage Vt of the sense amplifier is reduced. This is because overdriving the sense amplifier using a low threshold voltage MOS may further reduce the amplitude of the operable data line and reduce power consumption. However, since the low threshold MOS increases the sub-threshold current and increases the standby current consumption, there is a concern about the compatibility with the active standby state found in SDRAM. Therefore, in this embodiment, a method of reducing the sub-threshold current in a state in which the sense amplifier using a low threshold MOS latches data is shown.
  • FIG. 20 shows the sub-threshold current of the sense amplifier when the signal from the data line is widened and latched to the sense amplifier.
  • SDRAM Secure Digital RAM
  • a specific command is used to store a specific 1-memory cell data. This is because data is held in the sense amplifier in advance, which has an operation state called active standby that keeps the amplified and latched state, and that is accessed at high speed.
  • active standby that keeps the amplified and latched state, and that is accessed at high speed.
  • i subthreshold current flows per one sense amplifier.
  • One of the CMOS sense amplifiers connected in series between VDL and VDB H is either PMOS or NM ⁇ S, which is the gate. The source is set to OV and turned off.
  • a subthreshold current to be considered flows without being turned off. Therefore, as shown in the waveform diagram of FIG. 21, the leakage current from the power supply VDL to VDBH eventually becomes ni. For example, if 64 k sense amplifiers are placed in active standby using a 0.1 V transistor, a subthreshold current of about 3 mA will flow, preventing low power. Further, if the Vt of the transistor is reduced by 0.4, this current becomes about 10 times. Therefore, when there is manufacturing variation of Vt, or at a high temperature at which Vt decreases, the subthreshold current of low VtMOS becomes a serious problem.
  • FIG. 15 shows a circuit in which the sub-threshold current reduction method at the time of active standby of the present invention is applied to the configuration of the overdrive type SA. Common circuitry is followed the circuit of the embodiment has been described up this, in particular circuit Contrast Then easy to understand that shown in FIG.
  • the substrate bias of MS included in SA is a designed value, for example, VBB for an NMOS transistor.
  • VBB the substrate bias
  • Vt of the PMOS transistor increases.
  • the embodiment of the present invention for obtaining the above-mentioned effects is characterized in that there is provided a means for changing the level of the common sources CSN and CSP between standby, active, and active standby.
  • Reference numeral 211 is a means for supplying a restore potential on the P side and the N side and changing the restore potential in accordance with a control signal. The role will be described by taking the operation of Zn as an example.
  • CSN is overdriven by VDB L by QDN1, and after overdrive is stopped, Zn supplies the restore potential VDBH to CSN according to the SN control signal.
  • Zn supplies the restore potential VDBH to CSN according to the SN control signal.
  • the system When the system is set to the active standby state after a lapse of a predetermined time, it drives (11 ⁇ 31 ⁇ ) to (081 ⁇ OVDBH) according to the control signal of SN3.
  • Figs. 16 (a) to 16 (d) show examples of the configuration of Zn in Fig. 15.
  • a high Vt NMOS QDN 3 is added between CSN and VDBH in parallel with QDN.
  • QDN 3 is composed of a transistor with a low driving force such that the gate length-to-width ratio WZL is less than 500, compared to QDN, and when activated, supplies VDBH 'OVDBH) to CSN. .
  • WZL gate length-to-width ratio
  • WZL gate length-to-width ratio
  • VDBH 'OVDBH VDBH 'OVDBH
  • the substrate potential of QDN 3 is set equal to QDN.
  • the activation of QDN 3 may be activated at least when the QDN is in an inactive state in the sense amplifier activated state, and may be activated simultaneously with the QDN during the initial sense.
  • a low Vt PMOS is connected in parallel with QDN between CSN and VDBH.
  • QDN 3 when activated by the gate signal SN 3, power is supplied to CSN by Vt higher than VDBH by QDN 3.
  • the substrate potential of QDN 3 is set to a potential equal to VDL or PM ⁇ S of SA.
  • QDN 3 is activated at least when the QDN is inactive in the sense amplifier activated state.
  • SN 3 is set from VDL to VDBH.
  • VDBH (> VDBH).
  • VDBH ' is formed by a resistor divider circuit and a voltage limiter circuit.
  • the substrate potential of QDN 3 is set to a potential equal to the substrate potential of QDN.
  • QDN3 is activated by SN3 to supply VDBH 'to CSN.
  • QDN 3 is activated when the sense amplifier is activated and the QDN is inactive.
  • SN3 is set from VDL to VDBH.
  • the gate voltage of the QDN is controlled by SN to realize the effect of Zn by the QDN.
  • the gate signal S N 3 is controlled so that the ON resistance of QDN increases in active standby and the level of C S N becomes VDB H '.
  • the control of SN becomes more complicated than in the other embodiments, but the layout around the sense amplifier can be made easier.
  • Figures 17 (a) to 17 (d) show examples of the configuration of Zp. These are modifications of the circuits described in Figs. 16 (a) to (d) for the high level on the P side, and can be understood in the same way as the circuits in Fig. 16.
  • FIG. 18 shows an operation waveform diagram in the case where FIGS. 16 (c) and 17 (c) are applied to Zn and Zp of the configuration of FIG.
  • the SN and SP are inactivated after the sense amplifier has sufficiently amplified the cell read signal, and SN 3 and SP 3 is activated.
  • C Sr ⁇ VD BH changes to VDBH '
  • C SP changes from VD L to VD L'.
  • the substrate potential of the NMOS that constitutes the SA is relatively higher by (VDBH '-VDBH)
  • the substrate potential of the PMOS is relatively higher by (VDL-VDL').
  • the Vt can be increased by the bias effect, and the subthreshold leakage current can be reduced.
  • VDL'-VDBH ' The minimum design value of the amplitude between the active standby data line pair (VDL'-VDBH ') is set by the sense amplifier sensitivity. If the data line amplitude is assumed to be 1.4V, setting the data line pair amplitude (VDL '-VDBH') to about 600mV will not cause data destruction even when a read command is input. It is possible to reduce leakage current in active standby.
  • PreCharge An operation after a precharge command (PreCharge) is input to end the active standby state will be described.
  • the precharge command deactivates SN 3 and SP 3 and activates SN and SP.
  • the data line pair is rewritten to VDBH or VDL.
  • the word line is deactivated, VPP changes to VWL, and SN and SP are deactivated.
  • the data line pair CSN and CSP are precharged to the precharge level VDLZ2 by PCS. According to the present invention, the effect of reducing the leakage current of the precharge circuit and the column switch using the low VtMOS can be obtained.
  • the active standby state it is one of the precharge control signal PCS and the Y selection signal YS0, YS: UiVDBH, VSS, or VDBL.
  • the substrate potential of NMOS in the sense amplifier is common, it is inserted in series between the data lines included in the precharge circuit Pc.
  • the body bias effect works and Vt rises, and the gate-source voltage becomes negative, so that the leakage current of the precharge circuit can be reduced: At this time, it flows from VDL to VDBH Leak current can be reduced.
  • VDL / 2 included in the precharge circuit PC is supplied to reduce the leakage current from VDLZ2 of VNMLS connected to the data line low level to VDBH. Further, when the I Zo line pair precharge level is equal to or higher than the data line pair, the leakage current in the NMOS connected to the IO line and the data line low level can be reduced.
  • the present invention is not limited to the method of activating CSN and CSP when the sense amplifier is active and the method of arranging activating MOS, and can be applied to an SA configuration having a cross-coupled circuit configuration.
  • the present invention can be applied to Embodiments 1 to 5 that are an overdrive method and a sense method that is not an overdrive method, and can reduce power consumption.
  • FIG. 19 shows an example in which the present invention is applied to a sense amplifier that does not use the overdrive method.
  • a configuration in which the substrate potential of the PMOS pair of the sense amplifier is set to VDL is desirable, and the substrate potentials of QD P and QD P3 are also set to VDL.
  • the present invention in the sense amplifier of the overdrive system, by distributing a plurality of sense drivers for overdrive in the sense amplifier section, the difference of the common source potential at the time of sensing among the plurality of sense amplifiers is reduced. Can be smaller. Further, the gate signals can be controlled in all sense amplifiers during the overdrive period. Therefore, there is an advantage that the difference between the far end and the near end of the overdrive can be reduced. As a result, it is possible to reduce power consumption and lower power consumption while guaranteeing high-speed sensing operation.

Landscapes

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Description

明 細 書 半導体装置 技術分野
この発明は、 半導体装置に関し、 特にその装置の差動増幅動作に関する部分に 関する。 背景技術
この明細書で参照される文献のリス トは以下の通りであり、 文献の参照は文献 番号をもってすることとする。 [文献 1 ] ：特開平 6— 3 0 9 8 7 2号公報 （対応 米国特許には、 USP 5， 412， 605号がある） 、 [文献 2 ] :超 L S I メモリ pp. 16 1-167、 伊藤清男著、 培風館、 1 9 9 4年 1 1月 5日初版発行、 [文献 3 ] : T. Yaraada et al. , ISSCC91 Dig. Tech. Papers, pp. 108- 109, 1991、 [文献 4 ] : H. Hidaka et al . , IEEE Journal of Sol id State Circui t, Vol. 27, No. 7, (1 992) , pp. 1020- 1027、 [文献 5 ]：特開昭 6 3— 2 1 1 1 9 1号公報、 [文献 6 ] : Eto et al. , ISSCC98 Dig. Tech. Papers, pp. 82-83, 1998。
[文献 1 ]には、 D R AMにおいて、 電源電圧が低電圧化した際のセンスアンプ の動作を安定化するため、 センスアンプの駆動初期において C M O Sセンスアン プのソースノードに最終的な増幅電圧 （例えば GND) よりも大きな電圧 （例えば G NDより低い負電圧） を印加する技術が記載される。 この方法は、 最終的なビッ ト 線上での増幅電圧よりも大きな電圧でセンスアンプを駆動する期間をもっため 「オーバードライブ」 と呼ばれている。
[文献 2 ]はダイナミックランダムアクセスメモリ （D R AM) について主に記 載されたものであり、 その 161〜167頁では 「センス系回路」 としてメモリセルか らの微少信号を増幅するための回路について概説している。 特に 163〜164頁には 「（2)電流分散形センスアンプ駆動」 として、複数のセンスアンプの高速駆動の方 法を記載する。 即ち、 センスアンプの駆動用の電源電圧 （データ線の最終増幅電 圧と等しい電圧） をメッシュ状配線で供給し、 分散的に配置された駆動用 MO S FET (例えば 4個のセンスアンプにつき 1個の駆動用 MO S F ET) を介して 複数のセンスアンプを駆動するというものである。 なお [文献 3]及び [文献 4] は、 [文献 2]中で上記の技術の原著として引用されている文献である。
本願発明者等は、 低電圧電源で動作させなければならない大容量の DRAMに オーバードライブ用回路を現実に適用するために、 本願に先立って DRAMにお けるセンスアンプとそのオーバードライブ駆動回路の現実的な配置の点について 検討した。
図 25は、 本願に先立って検討したオーバードライブ駆動回路を持つ DRAM の回路の要部を示したものである。 この回路は、 データ線の高レベル "H" 電圧 (VD L) よりも大きな電圧 VDHを利用して P側コモンソース線 C S Pをォー バードライブするものである。 このオーバードライブ駆動回路は、 P側コモンソ ース線の一端に設けられた 1つの PM〇 トランジスタ QD P 1を介して、 C S Pの一端からオーバードライブ電圧 VDHを供給する。 オーバードライブ回路の 付加を考えると、 このように C S Pの一端にオーバードライブ駆動回路を設ける ことは回路面積低減の点から望ましい。
図 26に、 図 25のセンスアンプ動作時のコモンソース線の動作波形及びデー タ線の動作波形を示す。 センスアンプが増幅を開始する前はデータ線及びコモン ソース線は VD L/ 2にプリチャージされているものとする。 S P 1が口ウレべ ルとされ QDP 1が導通状態となり共通ソース線 C S Pに VDHの供給された場 合に、 VDHの供給ノードに対して S Anが最も近端にあり、 SA 1が最も遠端 となる。 QDP 1を導通する期間即ちオーバードライブの期間 T o dは、 データ 線 "H" レベル側が VD Lまで高速かつ VD Lを超えないよう設定される。
図 26 (a) はセンスドライバの近端即ち S Anで T o dを最適化した場合で あり、 また図 26 (b) は遠端即ち S A 1で T o dを最適化した場合を示す。 図 26 (a) に示すように近端で最適化するとセンス初期のコモンソース線から各 S Aに流れる電流によりコモンソース線には電圧降下が起こる。一方、遠端では、 十分な電圧 （C S P (1) ) が立ちあがる前に OFFになり、 所望の十分高い実 効ゲート電圧が得られない。 すなわちデータ線 （D 1 t , D 1 b ) は低速動作と なる。 逆に、 図 2 6 ( b ) に示すように、 遠端 （S A 1 ) で最適化した場合、 近 端では、 オーバードライブの効果が強くなりすぎてデータ線電圧は V D L以上に なる。 このため、 消費電力が増加する。 以上のように、 コモンソース線の抵抗に よる電圧降下により、 センスアンプの位置によってセンス速度が低下したり消費 電力が増加することが本願発明者等によって明らかにされた。
一方、 [文献 2 ]〜[文献 4 ]にはセンスアンプのコモンソース線への電流集中と それに伴う電圧効果について検討されているが、 センスアンプのオーバードライ ブ回路への適用については考慮されていない。
即ち、 本願発明の目的の一つは、 オーバードライブの際の複数のセンスアンプ 間の駆動の不均一を解消することにある。 本願発明の更なる目的の一つは、 ォー バードライブ回路の不均一を解消しつつセンスアンプを含めたレイァゥト面積の 増加を低減することである。
発明の開示
本願発明の代表的な手段は以下の通りである。 オーバードライブ用の駆動スィ ツチをセンスアンプ列に沿って分散させて配置し、 リストァ用の駆動スィツチを センスアンプ列の一端に集中して設ける。 オーバードライブ用電位は、 メッシュ 状電源配線を利用してを供給するとよい。
また、 センスアンプのハイ側をロウ側の駆動スィッチを同じ導電形の M I S F E Tで構成し、 ゲート信号を共有化すると、 分散配置した駆動スィ ッチとセンス アンプとを含めた部分のレイァゥト面積を小さくすることができる。
更に、 センスアンプにしきい値電圧の低い M I S F E Tを用いた場合には、 ァ クティブスタンバイにおけるリーク電流の低減のために、 センスアンプの共通ソ ースノードの電位を制御すると良い。 活性化した状態のセンスアンプの共通ソー スノ一ドの電位を制御するための手段の好ましい例は、 インピーダンス可変なセ ンスアンプ駆動スィツチである。 図面の簡単な説明
図 1は、 本発明の実施例 1のセンスアンプ部分を示す図、
図 2は、 実施例 1の動作波形図を示した図、
図 3は、 本発明の実施例 2のセンスアンプ主要部分を示す図、
図 4は、 実施例 2の動作波形図を示した図、
図 5は、 本発明の実施例 3のセンスアンプ主要部分を示す図、
図 6は、 実施例 3の動作波形図を示した図、
図 7は、 本発明の実施例 4のセンスアンプ部分を示す図、
図 8は、 実施例 4の動作波形図を示した図、
図 9は、 本発明の実施例 5のセンスアンプ主要部分を示す図、
図 1 0は、 実施例 5の動作波形図を示した図、
図 1 1は、 本発明を通常のセンス方式に適応した場合の実施例を示す図、 図 1 2 (a) ， (b) は、 実施例 4及び実施例 5のセンスアンプ部分のレイァ ゥト実施例を示す図、
図 1 3は、 図 1 2 (a) ， (b) のセンスアンプレイアウ トの A— A， 線に沿 つた部分の断面構造例を示す図、
図 1 4 (a) ， (b) は、 図 1 2 (a) , (b) のセンスアンプレイアウ トの それぞれ B— B' 線および C一 C' 線に沿った部分の断面構造例を示す図、 図 1 5は、 本発明の実施例 6のセンスアンプ部分を示す図、
図 1 6 (a) から図 1 6 (d) は、 図 1 5の Z nの構成を示した図、 図 1 7 (a) から図 1 7 (d) は、 図 1 5の Z pの構成を示した図、 図 1 8は、 図 1 5の構成の Z n及び Z pに図 1 6 ( c ) 及び図 1 7 ( c ) を適 用した場合の動作波形を示す図、
図 1 9は、 低 V tセンスアンプに適用した構成例を示す図、
図 20は、 アクティブスタンバイにおけるリーク電流経路を示している図、 図 2 1は、 図 20における動作波形を示す図、
図 22は、 本願の適用されるシンクロナス · ダイナミック · ランダム ·ァクセ ス · メモリの全体構成図、 図 23は、 一つのメモリアレイ内のサブメモリアレイの分割を示す図、 図 24は、 サブメモリアレイ内のメッシュ状電源配線を示す図、
図 25は、 本願に先立って検討したオーバードライブ駆動回路を持つ DRAM の回路の要部を示す回路図、
図 26 (a ) , (b) は、 図 25のセンスアンプ動作時のコモンソース線の動 作波形及びデータ線の動作波形の例を示す図である。 発明を実施するための最良の形態
以下本発明の実施例を図面を用いて詳細に説明する。 実施例の各プロックを構 成する回路素子は、 特に制限されないが、 公知の CMO S (相補型 MOS トラン ジスタ） 等の集積回路技術によって、 単結晶シリ コンのような 1個の半導体基板 上に开 成される。 MO S F E T (Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものは N形 MOS FET (NMO S) を 表し、 矢印をつけた P形 M〇 S F E T (PMOS) と区別される。 以下 MO S F ETを呼ぶために簡略化して MO Sと呼ぶことにする。 但し、 本願発明は金属ゲ 一トと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけ に限定される訳ではなく M I S F E T (Metal Insulator Semiconductor Field Effect Transistor)等の一般的な F ETを用いた回路に適用される。
<実施例 1 >
図 1に、 ダイナミックメモリのサブメモリアレイ SM Aの詳細を示す。 この実 施例は、 センスアンプの P側と N側のソースノードのうち片側を増幅初期にォ一 バードライブする回路を示したものである。 P側共通ソース線 C S Pを駆動する オーバードライブ用駆動スィツチ QD P 1をセンスアンプ領域 S AA内に分散し て配置しているのが特徴である。 図 1の詳細な説明に移る前に、 図 22、 図 23 を使って、 本願の対象とする図 1回路のメモリ装置の中での全体的な位置づけを まず説明する。
図 22に、 本願発明が適用されるシンクロナス DRAM (SDRAM) の全体 ブロックを示す。 各回路ブロックは、 制御信号が入力されるタイミング信号生成 回路 TGで形成される内部制御信号のタイミングで動作する。 TGに入力される 制御信号には、 ク口ック信号 CLKのタイミングで入力される、 チップ選択信号/ CS、 ロウア ドレスス トローブ信号/ RAS、 カラムア ドレスス トローブ信号、 ライ トイネ 一ブル信号/ WEがある。これらの制御信号とァドレス信号との組合せはコマンドと 呼ばれる。 ク口ックイネーブル信号 CKEは、 クロック信号の有効無効を決定する。 また、 入出力マスク信号 DQMは、 入出力端子 （DQ0, . - . DQn) から入出力されるデ —タをマスクするためにデータ入出力バッファ I Z〇Bを制御するための信号で ある。
S DRAMでは、ア ドレス入力端子（A0， A1, ... An)からロウア ドレスやカラ ムア ドレスが時分割に入力されるア ドレスマルチ方式が採られる。 ロウア ドレス バッファ XABに入力された口ゥァドレスは、 口ゥデコーダ X— DECで解読さ れ一つのメモリアレイ MA 0中の特定のヮード線が選択され、 それに応じて 1ヮ —ド分のメモリセルが選択状態となる。 引き続き、 カラムアドレスがカラムアド レスバッファ YABに入力されるとカラムァドレスデコーダ Y— DECにより、 読み出し又は書き込みを行うメモリセルが更に選択される。 尚、 SDRAMは通 常バンクア ドレスで指定される複数のメモリアレイ （又はメモリバンク） を持つ 力 この図では一つのメモリアレイ MA 0 (BANK0) だけを代表的に示した。 図 22で示した S D RAMの電圧発生回路 VGで発生される内部電源系につい て説明する。 ここでは、 VS S (0 V) を基準として VCC (2. 5 V) が外部 から供給される単一電源方式が採られる。最も電位の高い内部電源は、 VP P (3. 0 V) あり、 チャージポンプ回路を含む昇圧回路により形成され、 ワード線駆動 回路等に供給される。 VDH (2. 5 V = VC C) は、 XAB， YAB、 I OB、 X— DE C等の周辺回路の動作電源である。 VD L (1. 5 V) と VDBH (0 V = V S S) は、 後述するデータ線のリス トア電位を決定し、 センスアンプに供 給される電位である。 VDLは、 降圧回路 （電圧リ ミッタ） により形成される。 この実施例ではハーフプリチャージ方式を採用するため、 待機時のデータ線等に 供給される VDL/2 (0. 7 5 V) も、 VD Lから形成される。 VD L/2は、 メモリセルのプレート電位 V P Lと しても用いられる。 最後に VB B (— 0. 7 5 V) は、 NMOSのバックゲートを系の最低電位にバイアスするための基板電 位であり、 チャージポンプを含む昇圧回路により形成される。
図 23は、 図 22のメモリアレイ MA 0の内部をさらに詳細に示したものであ る。 MA0は、 マトリクス状に配置されたサブメモリアレイ SMAll〜SMAnm を含む。 特に制限されないがこのメモリアレイは、 階層ワード線方式を採り MA 0の一辺にはメインヮードドライバ列 MWDが配置される。 MWDに接続される メインヮード線は複数のサブメモリアレイ（例えば SMAll〜SMAnlの方向に） に渡ってまたがるように上層の金属配線層に設けられる。 また、 カラム方向の選 択は、 カラムデコーダ Y— DE Cから出力される複数のカラム選択線 （YS線） が複数のサブメモリアレイ （例えば SMAlm〜SMAllの方向に） に渡ってまた がるように設けられる共通 Yデコーダ方式が採られる。 なお、 図 2 3の MA0内 で SMAll〜SMAlmの左端と右端にはサブメモリァレイの末端処理のための領 域である右端領域 LEAと左端領域 RE Aが設けられる。 し£八と 1 5 は、 S A A及ぴ X Aを若干変形したものである。 これはセンスアンプが交互配置形のシ ェアドセンス方式を採用するためのマツ ト端の末端処理に対する配慮である。 図 23の拡大図に示すように、 1個のサブメモリアレイの内部は、 メモリセル 領域 MCA、 センスアンプ領域 SAA、 サブヮ一ドドライバ領域 S WD A、 及び クロスエリア X Aに分割される。 配置としては、 4角形の MC Aの一つの角を共 有する第 1の辺と第 2の辺があるとき、 SAAはその第 1の辺に沿って設けられ た長方形の領域であり、 SWD Aはその第 2の辺に沿って設けられた長方形の領 域となる。 また XAは、 第 1の辺と第 2の辺を共有する角に S AAと SWDAに よって囲まれる領域である。
図 1は、 図 23の拡大図で示されたサブメモリアレイの詳細を示している。 ま ずメモリセル領域 MC A内で、 データ線対 D l t、 D 1 b · · ' D n t、 D n b は、 メモリセルアレイ MCAにおいて複数のワード線 WLと交点し、 所定の交差 点にはダイナミック形メモリセル MCが接続される。 MCは、 データを蓄積する 1つのキャパシタ及び 1つの MO S トランジスタ、 ここでは NMOS トランジス タから構成される。 この実施例は、 いわゆる二交点方式のデータ線とメモリセル の配置を例としているが、 特に制限されず一交点方式にも適用できる。
サブヮードドライバ領域 SWD Aには、 上記の複数のヮード線のそれぞれに対 して設けられた複数のサブヮ一ドドライバ SWDが設けられる。 サブヮードドラ ィバは、 図 23で前述したメインワード線と F Xドライバ F X Dの制御信号との 論理和により活性化される。 FXDは、 クロスエリア XA内に設けられるが図 1 では省略した。 階層ヮード線方式ではなくヮードシャント方式を採用する場合に は、 SWDA内にはサブヮードドライバに代えて上層に設けられた A L等の金属 で形成された裏打ち用ヮード線と下層ポリシリコン層のゲ一トと共通なヮ一ド線 とを接続するスルーホールとコンタク トが設けられる。 この場合 SWDAはヮー ドシャント領域と呼ぶことができる。
以下、 センスアンプ領域 S AAの説明に移る。 SAA内では、 データ線対の一 対 （D 1 t、 D 1 b) に対応して、 左右のシェア ドスィツチ SHR、 プリチヤ一 ジ回路 PC、 センスアンプ SA 1、 カラムスィッチ I OG等が設けられる。 一つ のメモリセル領域 MC Aのデータ対の数としては 5 1 2対から 2048対を想定 している。 従って、 S AA内のセンスアンプの数としては 256から 1 024個 を配置となる。 センスアンプの交互配置構造のためにセンスアンプの数はデータ 線対の数の半分となるためである。 シェアドスイッチは、 センスアンプ SA 1を 左側と右側のメモリセル領域で共用するための切替スィッチである。 ここではシ エアドスイッチは NMO Sとされ、 データ線のプリチヤ一ジ期間には、 そのゲー ト制御信号 SHRLと SHRRは VP P、 V D Hあるレ、は V D L電位とされる。 例えば左側のメモリセル領域にアクセスするときには SHRL = VP Pあるいは VDH、 SHRR = VDBHとして片側だけ NMO Sのしきい値電圧低下無しに 導通させる。 PCはデータ線プリチャージ期間に制御信号 P C Sによってデータ 線対に VD L/ 2を供給する。 カラムスィッチ I OGは、 カラムデコーダのカラ ム選択信号 Y Sによって選択されたデータ線対を共通入出力線対 I O t、 I O b と接続して外部とデータの入出力経路を形成するものである。
センスアンプ S Aは、 2個の CMO Sインバータが交差結合されたラツチ形の 増幅回路である。 即ちこのセンスアンプはソースが共通接続されゲートと ドレイ ンが互いに交差結合された PMO S対と、 同様に結合された NM〇 S対を含む。 P及び NMO S対のソースは、 それぞれ P側共通ソース線 C S P及び N側共通ソ ース線 C S Nに共通に接続される。 オーバードライブ方式のセンスアンプには、 リス トア電位と、 ォ一バードライブ電位とが必要とされる。 リス トア電位とはデ ータ線上での最終増幅時のハイレベルと口ゥレベルを決める電源電位である。 メ モリセルに再書き込みを行う時の電位に等しいことからリストァ電位と呼ばれる。 ここでは VD Lがハイ側リス トア電位であり、 VD BHがロウ側リス トア電位と なる。 この実施例ではオーバードライブ電位はハイ側のみ供給され、 VDH (> VD L) である。
センスアンプの P側においては、 ハイ側オーバードライブ電位 VDHを供給す るための第 1電源線が C S Pと並列して設けられる。 この第 1電源線と P側共通 ソース線 C S Pの間に複数のスィツチ QD P 1が分散して設けられる。 図 1では 1個のセンスアンプにつき 1個の PMO Sを設ける構成としている。 一方、 ハイ 側のリストア電位 VD Lは、 S A A内では無く、 クロスエリア X Aに集中して設 けられたスィッチ QDP 2により、 P側共通ソース線 C S Pの一端から供給する ようにしている。 なお、 共通ソース線のプリチャージ回路 C S P Cも、 クロスェ リア X Aに設けられ C S P及び C S Nの一端からプリチャージのための短絡及び、 VD LZ2のリーク補償を行うようにしている。
センスアンプの N側においては、 口ゥ側リストァ電位 VDBHを供給するため の第 2電源配線が N側共通ソース線 C S Nと並列に設けられる。 この第 2電源線 と N側共通ソース線 C S Nの間に複数のスィツチ QDN 1が分散して設けられる。 図 1では QDN 1は、 1個のセンスアンプにつき 1個の NMO Sの割合で、 上記 の QD P 1 と対を成すように設けられる。
SAA内で、 センスアンプの PMO S対とオーバードライブ用スィツチ MO S QDP 1は、 特に制限されないが P形基板に形成された共通の N形ゥエル内に形 成され、その N形ゥエルには P側基板バイアスとして VDHが印加される。即ち、 これらの PMOSのバックグートはオーバードライブ電位と等しい VDHにバイ ァスされる。 尚、 これらの PMOSのバックゲートは VP Pにバイアスするよう にしても良い。 同様に、 センスアンプの NMO S対と QDN 1 も P形にドーピン グされた半導体領域 （P形基板に直接又は P形基板に形成された 3重ゥエル内） に共通に形成され、 その半導体領域には N側基板バイアスとして VDBHまたは VB Bが印加される。
図 24に、 図 1の電源 VDHと VDBHを供給する配線を示す。 VDHと VD BHは、 この図に示す配線インピーダンスの低いメッシュ状電源配線により供給 される。 この図の縦方向の配線は、 第 2番目の金属 （アルミニウム A 1等） 配線 層 M 2に形成されたものである。 メモリセル領域 MC Aでは、 メインワード線 M WLの間を縫うように、 MWLと並行して VDHと VD BHを供給する配線が設 けられる。 メインワード線 MWLは、 例えば 4本あるいは 8本程度のワード線に つき 1本設けることを想定している。 また、 センスアンプ領域 S AAにも VDH と VDBHを供給する配線が MWLと並行するように設けられる。 この M2の V D Hと V D B Hの電源配線が上述した図 1の第 1電源配線と第 2電源配線である。 一方、 図 24の横方向の配線は、 M2より上層の第 3番目の金属 （A 1等） 配 線層 M 3に形成されるものである。 メモリセル領域 MC A及びセンスアンプ領域 SAAにまたがるように、 カラム選択線 Y Sが設けられる。 YSは、 例えば 4対 のデータ線につき 1本設けられる。 そして、 YSの間を鏠うように、 YSに並行 して VDHと VDBHを供給する配線が設けられる。 M2と M3の VDHや VD BHの電源配線はその交点において、 M 2と M 3をつなぐスルーホールコンタク ト TH 2により接続される。 以上の交差する M 2と M 3の電源配線とスルーホー ルで結合するようにした VDHや VDBHのメッシュ状電源配線はインピーダン スの低いものとされる。
図 2に、 図 1のサブメモリアレイの動作タイミングを示す。 SDRAMでは口 ゥアクティブコマンドが入力されると、 特定のバンクの特定のメインヮード線に つながるメモリセルが一斉にセンスアンプに読み出されて増幅される。 その後プ リチャージコマンドが入力されると、 メモリセルの選択を終了して、 次の読み出 しに備えた待ち状態であるプリチャージ状態にされる。 図 2の波形は、 ロウァク ティブコマンドからプリチャージコマンドが投入されるまでの図 1のサブメモリ ァレイの動作を示したものである。
データ線及び共通ソース線のプリチヤ一ジ制御信号 P C Sが立ち下がりデータ 線及び共通ソース線のの VD LZ 2プリチャージを停止後、 複数ヮード線のうち 1つワード線 WLが選択され VWLレベル （通常は VWL=VS S) から VP P になる。 それにより選択されたメモリセル MCの NMO S トランジスタのゲート には VP Pが印加され活性化し、 データを記憶しているキャパシタから蓄えられ ていた電荷がメモリセル MCの接続されているデータ線 D 1 t、 · ♦ ' Dn tに 読み出される。 セルの電荷によってデータ線対には微小電圧差が生じ、 セルのデ 一タカ S "H" の時には、 D 1 tが D 1 bより 1 0 OmV程度高いレベルになる。 ここでは、 メモリセル MCのセルキャパシタに "H" のデータが書き込まれてい た場合を想定している。 低レベル "L" が記憶されている場合でも、 電位が下が ることを除けば同様である。
セルデータが完全に読みだされた後の、 センス開始時には、 N側共通ソース駆 動制御信号線 SNを VDBHから VDL以上のレベルにして Q D Nを活性化し、 C SNを VDLZ2から VDBHに駆動させる。 これと同時あるいは遅延段数段 分遅れて第 1の P側共通ソース駆動制御信号線 S P 1を、 例えば VP Pから VS Sにすることで Q DP 1を活性化し、 C S Pを VDLZ2から VDHに駆動させ る。 このとき、 図 1、 図 2で詳述したように VDHはメッシュ状電源配線の低い インピーダンスで供給されなおかつ分散配置されたスィツチ QDP 1を介して供 給される。 このため、 S A 1から S Anが一斉にほぼ同タイミングで活性化さる ため、 S A 1から S Anに対するオーバードライブのバラツキを抑制できる。 ま た、 共通ソース線 C S P及び C S Nの高速の駆動が実現される。 また、 オーバ一 ドライブ駆動により、 S Aの PMO S トランジスタのソース ' ドレイン間電圧及 びゲート . ソース間電圧は VD LZ2より大きくなるため、 データ線対の微小電 圧差 AVを高速に増幅することが可能となる。
センスアンプのオーバードライブ期間は、 データ線高レベル側である D 1 の 増幅が完全に終了していない状態で、 そのデータ線の電位が VD Lの近傍になる までの時間 Τ ρ 1に設定される。 オーバードライブは、 データ線電位が VD Lよ り大きくなる前に停止することが消費電力等の点から望ましい。 T p 1の期間の 経過後に S P 1が V S Sから VDH以上のレベル、 例えば VP Pとされた後、 第 2の p側共通ソース駆動制御信号 S P 2が、 例えば V P Pから V S Sににされる ことで QD P 2が活性化され C S Pを VD Lに設定する。 これによりデータ線高 レベル側は VD Lに保持される。
尚、 プリチャージコマンドが入った後の動作については以下の通りである。 選 択ワード線 WLが V P Pから VWLになる。 その後、 SNを VDLもしくは VP Pから VDBHにし、 C SNを VDBHから切り離す。 また、 ほぼ同時に S P 2 を VS Sから VP Pにし、 C S Pを VD Lから切り離す。 電源から切り離された C S N、 C S P及びデータ線対 D l t、 D l b、 - - · D n t , D n bはプリチ ャ一ジ制御信号 P C Sにより VD L/ 2にプリチャージされる。
以上、 本実施例によって得られる効果はは以下の通りである。 （1 ) オーバー ドライブ時に発生するォ一バードライブ用電源 VDHからデータ線への充電電流 を、 メッシュ状電源配線で供給された配線からその配線の近傍となるように分散 して配置された複数のスィッチ QDP 1から供給できるため、 特定のセンスアン プ及び、 コモンソース線 C S Pの一部への電流集中が避けられ、 SA 1から SA nのいずれの S Aにおいても等しいオーバードライブの電圧 （VDH) でオーバ 一ドライブを行うことが可能となる。 （2) オーバードライブ期間の設定は、 Q D P 1のグート信号 S P 1による活性化される時間で設定でき、 S A 1 と S An で等しくすることができる。 これらにより、 オーバードライブ振幅と期間の遠近 端差を小さくすることができる。 （3) データ線から VDBH端子への放電電流 は、 多数配置された QDNでそれぞれアレイ上メッシュ電源 VDBHに流れ出る ため、 特定のセンス ドライバ及び、 C S Nへの電流集中が避けられる。
尚、 本実施例において、 QD P 1及び QD P 2のいずれか一方、 或いは両方を NMOS トランジスタで構成することも可能である。 その場合には、 制御信号の 論理を PMOS トランジスタで構成した場合と逆の論理にすることが必要である。 QD P 1及び QD P 2を NMO Sにした場合には、 非活性化状態においてゲー ト . ソース間電圧が負電圧となるため、 VDH、 VD Lから C S Pへのリーク電 流を低減できる点に利点がある。
また、 この実施例では、 センスアンプ 1個につきスィッチ MO S QD P 1 と Q DN 1を 1個配置することとしたが、 センスアンプ 2個、 4個、 8個につき、 Q D P 1 と QDN 1を 1個配置するように変形しても良い。 また、 スィッチ MO S QD P l QDN !Ui、 センスアンプの並ぶ方向でチャネルを形成する拡散層を 切断せずに一列に接続された長いゲート幅を持つ 1個の MO Sとして形成しても よい。 本願発明の特徴は、 S A A領域内に分布したスィッチ MOSをオーバード ライブに用いることでありこの点からは細かくチヤネル幅をを切断するか否かは 重要ではない。
く実施例 2 >
実施例 2のセンスアンプの構成を図 3に示す。 本図には、 センスアンプの主要 部を示しており、 他の部分については実施例 1の記載がそのまま継承される。 本 実施例は、 図 1の P側だけのオーバードライブに加えて N側のオーバードライブ を追加した構成である。 図 1 と異なるのは、 クロスエリア X A内に N側共通ソー ス線 C SNの一端に集中形のスィッチ QDN 2を追加し、 QDN 2を介してデ一 タ線のロウ側リストア電位 VDBH (通常 VS S) を印加するようにした点であ る。 また、 メッシュ状電源配線では VD BHではなくそれよりも低い電圧 VD B Lを N側の.オーバードライブ用電源として供給するようにし、 分散配置されたス ィツチ QDN 1を介して N側コモンソース線に供給するようにした。 N側共通ソ —ス線を VDB Lでオーバードライブするようにしたことに対応して、 センスァ ンプの NMO S対及び QDN 1のバックゲートは少なく とも VD B Lまたはそれ 以下の電圧にバイアスするようにする。 以上により、 図 3では、 ハイ側とロウ側 のリストァ電位がそれぞれ VD Lと VD B Hになり、 ハイ側と口ゥ側のオーバー ドライブ電位がそれぞれ VDH (> VD L) と VDB L (く VDBH) になる。 図 4に図 3の動作波形を示す。 実施例 1 と同様にメモリセル MCのセルキャパ シタに "H" のデータが書き込まれていた場合を想定している。 実施例 1の図 2 との違いは、 N側のオーバードライブを追加したことにより生じた SN 1 と SN 2の制御にある。 セルデータが完全に読みだされ D 1 tが D l bより 1 O OmV程度高いレベル になった後、 S N 1が VDB Lから VD Lもしくは VP Pレベルに変化し、 QD N 1を活性化する。 同時もしくは遅延段数段分遅れて S P 1が VP Pから VS S に変化し QD P 1を活性化する。 これによつて、 C SNは VDLZ2から VDB Lに遷移し、 C S Pは VD L/2から VDHに遷移する。 C SN、 C S Pが VD B L、 VDHに遷移し始めると、 データ線対 D l t、 D l bに接続されている S A 1は活性化され、 データ線間の微小電圧差は増幅される。 この時、 SA 1はォ 一バードライブ方式によりデータ線振幅 VD Lより大きな振幅 （VDH— VDB L) で活性化されるため、 S A 1を構成する NMOS及び PMOS トランジスタ のソース · ドレイン間電圧及び、 ゲート · ソース間電圧は大きくなり高速動作が 可能となる。 過大な増幅動作による充放電電力の増加を防ぐため、 QDN 1はデ 一タ線低レベル側の V D B Lへの増幅が完全に終了していない状態、 具体的には VDBHより低いレベルにならない状態までの時間 Tn 1の間で活性化される。 同様に QD Ρ 1はデータ線高レベル側の VDHへの増幅が完全に終了していない 状態で VD Lを越えない状態までの時間 Τ ρ 1の間だけ活性化される。 活性化さ れる時間の制御は、 S P 1、 SN 1により行われる。 実施例 1と同様に、 SAn におけるオーバードライブ期間は S A 1 と等しく低レベル側が Tn 1に、 高レべ ル側が T p 1に設定される。 また、 その時のオーバードライブの電圧は S Anに 近い QDN 1および QDP 1によって供給されるため、 S A 1 と等しく低レベル 側が VDB Lに、 高レベル側が VDHに設定される。
オーバードライブ動作終了後、 SN 2を VDB Lから VD Lもしくは V P Pに して、 C S Nを VDBHに設定する。 S N 2の活性化タイミングは、 QDN 1 と QDN 2が同時に活性化され、 VDB Lと VDBHが C SNを通じてつながるこ とがないように制御される。 それによりデータ線低レベル側 D 1 bは VDBHに 保持される。 また、 S P 2を VP Pから V S Sにすることで、 C S Pは VD Lに 設定される。 S P 2の活性化タイミングは、 QD P 1 と QD P 2が同時に活性化 され、 VDHと VDLが C S Pを通じてつながることがないように制御される。 それによつてデータ線高レベル側 D 1 tは VDLに保持される。 最後にワード線 WO 00/51134 -j^ 5 PCT/JP00/00698 を立ち下げプリチャージ状態に戻す動作は図 2ど同様である。
実施例 2の利点は以下の通りである。 （ 1 ) 実施例 1 と同様に、 データ線高レ ベル側のオーバードライブについて、 すべての S Aについて等しいオーバードラ イブ電圧とオーバ一ドライブ期間を設定することができ、 センス速度の遠近端差 を小さくすることができる。 （2) さらに本実施例では実施例 1に対して、 デー タ線低レベル側もオーバードライブすることにより、 同じデータ線振幅を用いた 場合にセンス時間を短縮できる。 また、 この低レベル側オーバードライブの付加 により、 より低いデータ線振幅即ち動作電圧の低下に対応可能となる。 （3) ま た、 データ線低レベル側のオーバードライブについても、 多数配置した QDN 1 とアレイ上メッシュ電源配線によってセンス時のセンスドライバ及び C S Nへの 電流集中が避けられ、 オーバードライブ期間も S A 1 · · · SAnで共通の信号 SN 1で設定される。 これらにより、 オーバードライブ振幅と期間の遠近端差を 小さくすることができる。 （4) 本実施例における素子の増加は、 クロスエリア の 1個の MO Sの増加であり、 センスアンプ領域の面積増加が無い。
ぐ実施例 3〉
次に、 実施例 3の構成を図 5により説明する。 本実施例は図 3の変形例であつ て、 図 1の構成が基本として継承される。 図 3との違いは、 図 3ではクロスエリ ァ X A内に集中して配置していたリストア用のスィッチ QD P 2と QDN2を、 センスアンプ領域 S A Aに分散して配置したことである。 QDP 2と QDN 2の 分散配置及び VDL、 VDB Lのメ ッシュ状電源配線は図 1の実施例と同様に構 成される。 図 6にこの図 5の動作波形を示す。 この動作波形は、 図 4の動作波形 と同じである。
実施例 3の利点は以下の通りである。 （1) 実施例 2と同様に、 データ線高レ ベル、 低レベルの両側をオーバードライブすることにより、 高速なセンスを実現 できる。 （2) すべての S Aにおいて等しいオーバードライブ電圧及びオーバー ドライブ期間を設定でき、 遠近端差を小さくすることができる。 （3) 実施例 2 と比較して、 リストァ時においてもセンスアンプ内に多数配置された QDN 2及 び QDP 2により、 C S N及び C S Pへの電流集中を避けることができる。 （4) センスドライバを全てセンスアンプ内に配置しているため、 センスアンプ以外の レイァゥトが容易になる効果がある。
<実施例 4 >
図 7に実施例 4を示す。 この実施例も共通部分は実施例 1を継承する。 本実施 例は、 P側と N側のオーバードライブ用のスィッチ M〇 Sをすベて同一の導電性 のトランジスタ、 図では NMO S トランジスタで構成し、 それらのゲート信号を 共通にしヮード線昇圧レベル VP Pなどのオーバードライブ電圧 VDHよりも+ 分大きなレベルの信号で駆動しているのが特徴である。 P側のスィツチも NMO Sとしたため、 P側の NM〇 Sによる電圧ドロップを防止するためである。 この 実施例は図 3における分散配置したオーバードライブ用スィツチ MOSの変形例 の一つと見ることもできる。 この実施例では、 4個のセンスアンプにつき 1個 の P側オーバードライブ用スィッチ M〇 S QD P 1 と、 1個の N側オーバード ライブ用スィツチ MO S QDN 1がセンスアンプ領域 S A A内に配置される。 QDN 1 と QD P 1のゲートは、 オーバードライブ制御信号線 SAE 1に共通に 接続される。 ハイ側とロウ側のオーバードライブ電位 VDHと VDB Lは他の実 施例と同様にメッシュ状電源配線から供給される。 リス トァ電位 VD Lと VDB Hの供給は、 図 3の回路と同様に、 クロスエリア X Aに集中的に配置された QD P 2、 QDN 2によりなされる。
図 1 2 (a) , (b) に、 本構成を実現するセンスアンプの平面レイアウトを 示す。 図 1 2 (a) には、 4組のデータ線対について示し、 簡単化のため第 1金 属配線層 （メタル 1 Ml) と トランジスタゲート及びゲート配線 （FG) 、 拡 散層、 NWE Lのみ示す。 S ANは S Aの NMO S トランジスタ部分を示し、 S APは PMO S トランジスタ部分を示す。 QDN 1、 QD P 1は SANと SAP の間にゲートを一列に配置された NMO Sで構成される。 一列に配置された NM OSを交互に QDN 1 と QDP 1に割り当てていることが特徴である。 この配置 により、 制御電極 SAE 1が 1本に共通化されレイアウ ト面積が低減される。 図 1 2 (a ) のレイアウトでは、 QDN 1 と QDP 1の数は S ANと S APの間に 4組のデータ線対にそれぞれ 1つずつ配置しているがこれに限定される訳ではな レ、。 例えば、 8組 （又は 1 6組） のデータ線に 1ずつ配置するようにしても良レ、。 また、 QDN 1、 QD P 1のセンスアンプ内での位置は S AN, SAPの間が、 P側と N側の両方の共通ソースとの接続の点から最も合理的であるが、 これに制 限されるわけではない。
図 1 2 (b) は、 図 1 2 (a) と同一部分につき M 1を省略し、 M 1 よりも上 層の第 2金属配線層 （メタル 2 M2) を追加したセンスアンプの平面レイァゥ トである。 M 2には、 P側コモンソース線 C S P、 VD B L供給電源線 VD B L、 VDH供給電源線 VDH、 及び N側コモンソース線 C S Nが順に配置される。 これら 4個の配線は、 いずれもセンスアンプが列をなす方向 （ワード線の延在方 向と等しい） に延在する。 この 4個の配線を並べる順番は、 この実施例のセンス アンプのレイアウト面積を小さくするため特徴的な構成である。 この様子は、 図 7の回路図と一致しており、 この意味で図 7の回路図は、 具体的なレイアウトを 簡略に示したものである。 尚、 後に述べる図 9なども同様に回路図に具体的レイ ァゥ トのエッセンスが記載されている。
図 1 2 (a ) に示した、 QD P 1 と QDN 1のチャネル幅に対する望ましい構 成の一つは、 それぞれのチャネル幅を等しくする （同じサイズの NMOSとする） ことである。 これにより、 センスアンプの S ANの方が SAPよりも先にオンす るようになる。 プロセスばらつきによる V t変動が PMOSに比較して小さな N MO S トランジスタで構成された S ANで微小電圧差を差動増幅を開始すること ができるため、 精度の良い差動増幅ができる。 QD P 1 と QDN 1はともに NM OSであり、 同じ P形のゥュル内 （この実施例では P型基板直接） に形成され、 その P形のゥエルは最低電位が （例えばこの例では VDB L) が印加される。 こ のため大きな電位を印加する方の QD P 1の方が相対的に大きな基板バイアスが 印加され、 QD P 1のほうが QDN 1よりもしきい値電圧が大きくなる。 このた めにしきい値電圧の小さな QDN 1がオンしやすくなり、 S ANを最初に駆動さ せることができる。
図 1 3に、 図 1 2 (a ) ， (b) 上の A— A' 間の断面図を示す。 また、 図 1 4 (a) 、 （b) に、 B— B' 間及び C一 C' 間の断面図をそれぞれ示す。 これ らの断面図中で SG I (Shallow Groove Isolation) は拡散層 （図中 N +， P +) 分離するための絶縁部で、 基板に形成された浅い溝を S i酸化物等で埋め込んだも のである。 また、 CNTはメタル 1 (図中 Ml ) と拡散層もしくは FGとつなぐ ためのコンタク トホールである。 TH 1、 TH 2はそれぞれ M 1—メタル 2 (図 中 M2) 間、 M2—メタル 3 (図中 M3) 間とをつなぐコンタク トホールである。 図 1 4 (a) に示すように、 C S Nと QDN 1のドレインの間は M 3を用いて結 線される。 この図から分かるように C SNと QDN 1のドレインの間は、 単に電 気的な結線としては M 1でも接続する余裕はある。 M 3で接続した理由は、 SA Nを構成する 2つの NMOSのソースと QDN 1のドレイン間の抵抗が等しくな るように配慮したためである。 S ANを構成する 2つの NMO Sのソース電位が 等しくなるように拡散層 P +も接続するようにしている。 これらにより SANを 構成する 2つの NMO Sのアンバランスが起こらないようレイァゥト上の工夫が されている。 C SNと C S Pはそれぞれ S ANと S A Pの上の M 2に配線されて レヽる。 2つの NMOSのソース同様に、 図 1 4 (b) に示すように、 C S Pと Q D P Iのソース （QD P 1が NM〇 Sのためソースになる） の間は、 M3を用い て結線されている。 SAPを構成する 2つの PMOSのソースと QD P 1のソー スとの間も上述したのと同様の工夫がされている。
実施例 4の動作を図 8の波形図を用いて説明する。 データ線プリチャージ終了 からデータ線に微小電圧差を読み出すまでは前述の実施例と同様である。 セルに 蓄えられていた情報がデータ線に読み出された後、 S AE 1を VDB Lから VP Pにする。 QDN 1、 QD P 1が活性化されて C S Nは VD LZ2から VD B L へ遷移しはじめ、 C S Pは VD LZ2から VDHに遷移しはじめる。 この時、 Q D P 1 と QDN 1を同一の物理定数の NM〇 S トランジスタで構成した場合でも QD P 1のしきい値電圧 V tは QDN 1の V tよりも基板バイアス効果により高 くなつている。 このため同じ電圧がゲート信号として印加されても QD P 1より も QDN 1の方が先に駆動される。 QDN 1及びQD P 1は、 過度にデータ線の 増幅振幅が大きくされることによる消費電流の增加を防ぐために、 データ線の低 レベル側が VD BH以下になる力 データ線高レベル側が VD Lを越えない T n pの間だけ S AE 1により活性化される。 S Anにおけるオーバードライブ期間 は、 ゲート信号 S A E 1で決まるため SA 1 と等しくなり Tn pとなる。 その後、 S AE 1は VP Ρから VDB Lになり、 オーバードライブ動作が終了する。 SA E 1が VD B Lになったと同時に、 SN 2を VDB Lから VD Lもしくは VP P して QDN 2を活性化する。 それにより C SNを VDBHにして、 データ線低レ ベル側である D 1 bを VDBHにリス トァする。 同様に S AE 1が VDB Lにな つた後、 S P 2を VP Pから VS Sにして QD P 2を活性化する。 それにより C S Pを VDLにして、デ一タ線高レベル側である D 1 tを VD Lにリス トァする。 最後に、 ワード線を立ち下げプリチャージ状態にする動作は、 図 1等と同様であ る。
本実施例の利点は以下の通りである。 （1) レイアウ ト上で、 QD P 1をNM OS トランジスタで構成することで、 QDN 1 と QD P 1をセンスアンプ内で一 列に配置し、 そのゲート制御信号を QDN 1 と共通にすることが可能となり、 実 施例：！〜 3のように NMOS、 PMO Sを配置する場合に比べて NMO S、 PM OSを二列に配置した場合よりレイアウトを小面積化することができる。 （2) さらに、 C SN、 C S Pの両方をオーバードライブしている図 3の実施例と比較 してオーバードライブ用の制御信号を 1本に減らすことができ、 制御信号用の回 路を減らすことができる。 （3) QD P 1 と QDN 1をともに NMO Sとして同 じ電圧でバックゲートとバイアスするようにすることで、 センス開始時の S AE 1が入力されたとき、 QD P 1よりも QDN 1の方が先に駆動するため、 プロセ スばらつきによる V t変動が PMO Sに比較して小さな NMO S トランジスタで 微小電圧差を差動増幅を開始することができ、 精度の良い差動増幅ができる。 （
4) QD P 1を NM〇 S トランジスタで構成することにより、 SAE 1が VDB Lの時には QD P 1のゲートソース間電圧が負電圧になるため、 QD P 1非活性 状態における VDHから VD LZ2へのリーク電流を抑制することができる。 （
5) 実施例 1から 3と同様に、 すべての S Aに等しいオーバードライブ電圧とォ 一バードライブ期間を設定でき、 オーバ一ドライブの遠近端差を小さくすること ができる。 尚、本実施例は、 P側及び N側の両方をオーバードライブする構成を採ったが、 電源電圧との関係で、 オーバードライブが片側で十分な場合には図 8において、 VD B Lの電源配線を口ゥレベルのリストァ電位である VD B Hにすれば良い。 これにより VD B Lを供給する大容量の負電源発生回路を用意する必要がなくな り、 チップ面積を小型化できる利点がある。 それにともなって、 センスアンプ用 の電源線の種類を減らせるため、 メッシュ電源配線が容易になる利点がある。 また、 DRAMの CMO Sセンスアンプにハイレベルと口ゥレベルのリス トア 電圧を供給するために、 両者とも NM〇 Sを用いる構成自体は [文献 5 ]に記載さ れている。 しかしながら、 [文献 5]は、 ワード線の駆動電圧を電源電圧 VCじに する前提の元で、 P側のスィッチ NMOSのしきい値電圧 V t ドロップを意図的 に起こさせ、 データ線のハイレベルのリス トァ電位を VC C— V tに低下させる ための構成であり、 本願とは目的が異なる。 [文献 5]では、 そもそもスィッチ M O Sの分散配置等については記載がない。 またオーバードライブに対する記載も ない。
<実施例 5 >
図 9に実施例 5の回路を示す。 本実施例は、 図 7におけるリス トア用のスイツ チ M〇 Sを NM〇 Sとするとともにセンスアンプ領域 S A Aに分散配置し、 図 7 と同様に制御信号を共有化した点が特徴である。 P側及び N側のオーバードライ ブ用スィッチ NMOS QD P 1及び QDN 1は図 7と同じ構成とされる。 これ に対して、 リス トア用のスィッチ QD P 2及び QDN 2もセンスアンプ領域内に 配置される。 QDP 2及び QDN2のゲートは共通の制御線 S AE 2により制御 される。 更にハイ及びロウのリス トア電位 VD L、 VDBHも図 24で詳述した メッシュ状電源配線により供給する。 QD P 2及びQDN 2は、 4個のセンスァ ンプにっきそれぞれ 1個ずつ配置している。 以上の QDN 1 と QD P 1及び、 Q DN 2と QD P 2はゲートを 2列有する NMOS トランジスタで SAN列と S A P列に平行に 1列配置することで構成される。
センスアンプの数とオーバードライブ用スィツチ MOSゃリストァ用スィツチ MO Sの数の対応関係はこの実施例に限定されることはない。 例えば 8個のセン スアンプにつき QDP l , QDP 2、 QDN 1、 Q D N 2を 1個ずつ対応させる ような変形をしても良い。 また、 共通ソース線の充電はオーバードライブ用スィ ツチにより主に行われるため、 リストァ用スィッチは相対的には駆動能力が小さ く とも良レヽ。 そこで、 オーバードライブ用スィッチ QD P 1、 QDN 1の数を、 QD P 2、 QDN 2の数よりも多くする構成も合理的である。 このことをより一 般的に言い換えれば、 SAA内で、 全オーバ一ドライブ用スィッチ M〇 Sのコン ダクタンスを全リストア用スィツチ MO Sのコンダクタンスよりも大きくする構 成とすれば良いことになる。
本実施例の動作について図 1 0の波形図を用いて説明する。 プリチャージを終 了し S AE 1を V P Pに駆動してォ一バードライブ開始するまでは、 図 8と同様 である。 001^ 1及び(30 ? 1は、 過度センスによる消費電流の増加を防ぐため に、 データ線の低レベル側が VD BH以下になるか、 データ線高レベル側が VD Lを越えない Tn ρの間だけ S AE 1により活性化される。 S Anにおけるォー バードライブ期間は、 ゲート信号 SAE 1で決まるため S A 1 と等しくなり Tn pとなる。 その後、 S AE 2が VDB Lから VP Pになり、 C SNは VDBHに なり、 データ線低レベル側である D 1 bは VDBHにリス トアされる。 同時に C S Pは VDLになり、 データ線高レベル側である D 1 tは VD Lにリストァされ る。 SAE 2は同時に QDN 1 と QDN2及び QDP 1 と QD P 2が活性化され、 2電源 VDB Lと VDBH及ぴ VDHと VD Lが C SN、 C S Pを介して短絡さ れることがないように制御される。
本実施例の利点は以下の通りである。 （ 1 ) センスアンプのレイアウトでは、 センスドライバが NMO Sで構成された 2列配置となり実施例 4より レイアウト 面積が増大するが、 センスアンプ以外にセンスドライバを配置する必要がなくセ ンスアンプ以外のレイアウトが容易になる。 （2) データ線の高レベル及び低レ ベルの両方をオーバードライブしている実施例 2と比較してセンスアンプの制御 信号数を 2本減らすことができ、 制御信号用の回路を少なくできる。 （3) 実施 例 1から 4と同様にすベての S Aにおいて等しいオーバードライブ電圧とオーバ 一ドライブ期間を設定でき、 遠近端差を小さくすることができる。 （4) QDP 1及び QDP 2が NM〇S トランジスタで構成されているため、 スタンバイ状態 では QD P 1及び QD P 2のゲート · ソース間電圧 VG Sが VG S < 0 Vとなる ため VDH及び VD Lから VD L/2へのリーク電流が抑えられる。
尚、 センス速度改善効果は減少するが、 VDB L-VDBHとすると、 大容量 の負電源回路が不必要となりチップ面積を小さくできる効果がある。 さらに、 そ の場合には、 センスアンプ用の電源線の種類が 3種類となるためメモリアレイ上 の電源線の配線が容易になる利点がある。
また、 本発明は、 オーバードライブ方式を用いていないセンスアンプ構成につ いても適用できる。 その場合のセンスアンプの構成例を図 1 1に示す。 オーバー ドライブを用いていないため、 センスアンプの PMO S対 SAPの基板電位は V DLに設定している。 さらに、 センスアンプ以外の場所にセンス ドライバが不必 要であり、 その領域のレイァゥトが容易になる利点がある。
また、 図 7〜 1 1はセンスドライバを全て NMOS トランジスタで構成してい るが、 PMO S トランジスタで構成することも可能である。
以上の実施例において、 センスドライバ及び S Aトランジスタの V tについて は、 低 V tでも高 V tでも構わない。 ただし、 低 V t トランジスタを用いた場合、 高 V t トランジスタを用いるよりも高速にセンスアンプを動作させることができ る。 高 V t トランジスタを用いた場合、 S Aのデータ保持状態におけるリーク電 流を低減でき、 消費電力を抑えることができる。 但し、 低 V t トランジスタを用 いた場合には、 後で述べる発明を用いることによってリーク電流を低減すること ができる。 さらに、センスドライバに高 V t トランジスタを用いることによって、 スタンバイ状態でのセンスアンプ電源と VDL/2の間のリーク電流を低減でき る。
実施例 1から 5において用いている電圧関係は、 以下のようにすることが望ま しレ、。 ワード線 WLの振幅 VWLから VP Pとデータ線振幅 VDBHから VDL 及び初期センス用電源 VDB L、 VDH及び、 基板電位 VB Bの大小関係は VB B = VD B L (— 0. 7 5 V) < VWL = VDBH = VS S (0 V) < VD L ( 1. 5 V) く VDH (2. 5 V) < V P P (3 V) とすると内部電源数を減らすこと ができる。 また、 負電源を数が増加するが、 VBBく VDB L (- 0. 5 V) と するとメモリセルの基板バイアスの変動を抑えることができる効果がある。 さら に、 VDH = VP P (3 V) とすることでより大きな電源でセンスアンプを活性 化することができる。
また、 電源電圧の設定は、 [文献 6]に示されるような、 ワード線スタンバイレ ベルが負電圧であるネガティブヮード方式も考えられる。 ネガティブヮード線方 式を上記の本願実施例に適用するには、 VBB = VDB L=VWL (— 0. 7 5 V) < VD B H = V S S (0 V) < VD L (1. 5 V) < VDH-VP P ( 2. 25 V) とする。 この方式を採ると内部電源レベル数を少なくなる効果がある。 また、 電源レベル数は増えるが VBBく VDB Lく VWLもしくは VBBく VW Lく VDB L、 VBBく VDB L = VWLと VB Bと他の電源を別にとる事でメ モリセルァレイの基板バイアスである V B Bの変動を下げれば、 セルのデータ保 持特性がよくなる効果が得られる。
以上の説明において VDHには外部電源 VC Cを用いるのが望ましいが、 昇圧 回路による昇圧レベルや、 降圧回路による降圧レベルを用いてもよい。
<実施例 6 >
以上の実施例では、 オーバードライブ方式について検討してきたが、 電源電圧 を下げた場合には、 センスアンプのしきい値電圧 V tを低減する構成との併用の 必要性が生ずることが考えられる。 低しきい値電圧の MO Sを用いたセンスアン プをオーバードライブすることにより、 動作可能なデータ線の振幅を更に低減し て低消費電力化を図れる可能性があるためである。 しかし、 低しきい値 MO Sは サブスレショルド電流を増加させ待機時の消費電流を増加させるため、 S DRA Mに見られるアクティブスタンバイ状態との整合性が懸念される。 そこでこの実 施例では、 低しきい値の MO Sを用いたセンスアンプがデータをラツチした状態 でのサブスレショルド電流の低減法を示す。
図 20は、 データ線からの信号を增幅してセンスアンプにラツチした時のセン スアンプのサブスレショルド電流を示したものである。 S DRAMでは、 ロウァ クティブコマンドにより特定の 1ヮード分のメモリセルデー. 増幅してラッチした状態に保つァクティブスタンバイと呼ばれる動作状態を持つ あらかじめセンスアンプにデータを保持しておいて、 そこに高速にアクセスする ためである。 このとき図 20に示すようにセンスアンプのデータ保持状態では、 1個のセンスアンプあたり iのサブスレショルド電流が流れる。 VDLと VDB Hの間に直列接続されたセンスアンプの CMO Sは PMO Sか NM〇 Sの一方は ゲート . ソース間が OVとされオフ状態とされるが、 しきい値電圧が低いと完全 はオフとはならず考慮すべきサブスレツショルド電流が流れる。 このため、 図 2 1の波形図に示すように結局、 電源 VD Lから VD BHへは n iのリーク電流と なる。 たとえば、 1が0. 1 Vのトランジスタを用いて 64 k個のセンスアン プがアクティブスタンバイ状態になった場合には、 約 3 m Aのサブスレツショル ド電流が流れ低電力化の妨げになる。 さらに、 トランジスタの V tを 0. I V下 げるとこの電流は約 1 0倍となる。したがって V tの製造ばらつきがある場合や、 V tが低下する高温では低 V t MO Sのサブスレショルド電流は大きな問題とな る。
図 1 5に、 オーバードライブ方式の S Aの構成に本願のアクティブスタンバイ 時のサブスレショルド電流低減方式を適用した回路を示す。 共通な回路構成はこ れまでに述べてきた実施例の回路を踏襲しており、 特に図 3に示した回路と対比 すると理解しやすい。
最初に、 本発明のセンスアンプのリーク電流を低減する原理を説明する。 セン スアンプ S Aがセルのデータを増幅した後では、 C Si^iVDBt^; 、 C S Pは VDLになっている。 この時の、 S Aに含まれる M〇 Sの基板バイアスは設計さ れている値、 例えば NMOS トランジスタでは VBBである。 ここで、 C SNの レベルが VDBHから VDBH， (> VD BH) になると、 基板バイアスは （V DBH' 一 VDBH) 分上昇し、 基板バイアス効果によって NMOS トランジス タの V tが上昇する。 即ち、 NMO Sゲートとソースが短絡されている状態で、 バックゲートに印加する電圧 （基板電圧） を一定として、 ソース電位 （=ゲート 電位） を高い電圧とする。 これによりバックゲートとソースの間の電圧が大きく なり、 相対的にバックゲートに深いバイアスがかかるため NMO Sのしきい値が 上昇することを利用している。 同様に、 C S Pのレベルが VD Lから VD L ' (< VD L) となることで PMOS トランジスタの V tが上昇する。 C SN及び C S Pのレベルを変化により V tが上昇することによって、 S Aリーク電流を決めて いるサブスレツショルドリーク電流が低減でき、 その結果、 VD Lから VDBH へのリーク電流を低減できる。 以上の効果を得るための本発明の実施例では、 コ モンソース C SN、 CS Pのレべノレをスタンバイ時、 アクティブ時、 アクティブ スタンバイ時で変えるための手段を有することを特徴とする。
図 1 5における図 3との違いは、 P側及び N側のリス トァ用スィツチをそれぞ れ Z pと Z nに置き換えたことである。 ∑ 及211は、 P側及び N側におけるリ ス トア電位を供給するとともに、 そのリス トア電位を制御信号に従って変更する ための手段である。 Z nの動作を例に取ってその役割を説明する。 センスアンプ の增幅初期は QDN 1により C S Nを VDB Lでオーバードライブし、 オーバー ドライブの停止後に Z nは S Nの制御信号に従って、 C SNにリス トァ電位 VD BHを供給する。 所定の時間の経過後にアクティブスタンバイ状態にされると、 S N 3の制御信号に従って、 ∑ 11はじ 31^を¥081^ OVDBH) に駆動す る。
次に、 図 1 6 (a) 〜 （d) に図 1 5中の Z nの構成例を示す。 図 1 6 (a) に示す構成では、 CSNと VDBHとの間に QDNと並列に高 V tの NMOS QDN 3を付加している。 QDN 3はゲート長と幅の比 WZ Lで Q D Nに比べて 1ノ 5 00以下であるような低駆動力のトランジスタで構成され、 活性化された ときに VDBH' OVDBH) を C SNに供給する。 即ち SN 3は導通しても インピーダンスが高くセンスアンプのリーク電流が流れると電圧降下が生じるた め C SNを VDBH' に上昇させ負帰還効果でリークを低減する。 QDN 3の基 板電位は、 QDNと等しく設定される。 QDN 3が活性化されるのは、 センスァ ンプ活性化状態において、 少なく とも QDNが非活性状態の時に活性化され、 初 期センス時に QDNと同時に活性化されてもよい。 QDN 3を活性化するには、 S N 3を VD BHから VD Lに設定する。
図 1 6 (b ) では、 C SNと VDBHの間に QDNと並列に低 V tの PMOS QDN 3を付加した構成で、 ゲート信号 SN 3により活性化された場合、 C S Nには VDBHより QDN 3の V t分高い電源を供給する。 QDN 3の基板電位 は、 VDLもしくは、 SAのPM〇S と等しい電位に設定する。 QDN 3が活 性化されるのは、 センスアンプ活性化状態において、 少なく とも Q D Nが非活性 状態の時に活性化される。 QDN 3を活性化するときには、 SN 3をVD Lから VDBHに設定する。
図 1 6 (c) では Z nの構成として、 VDBH' を電源にする高 V tの NM〇 S QDN 3を C SNに接続させている。従って、 この回路では、 VDBH， (> VDBH) を形成する電源回路がされていることが前提となる。 VDBH' は抵 抗分割回路や電圧リ ミッタ回路等により形成される。 QDN 3の基板電位は、 Q DNの基板電位と等しい電位に設定される。 QDN 3は S N 3により活性化され て C SNに VDBH' を供給する。 QDN 3が活性化されるのは、 センスアンプ 活性化状態において、 QDNが非活性状態の時に活性化される。 QDN3を活性 化するときには、 SN 3を VD Lから VDBHに設定する。
図 1 6 (d) では、 QDNのゲート電圧を大きさを S Nにより制御して Z nの 効果を QDNで実現する構成である。 アクティブスタンバイにおいて QDNのォ ン抵抗が高くなり、 C S Nのレベルが VD B H' になるようにゲート信号 S N 3 を制御する。 本構成では、 追加のトランジスタがないため、 他の実施例に比べて S Nの制御が幅雑になるがセンスアンプ周辺のレイアウ トを容易にすることが出 来る。
図 1 7 (a) から （d) に Z pの構成例について示す。 これらは図 1 6 (a) から （d) で述べた回路を P側のハイ レベル用に改変したものあり、 図 1 6の回 路と同様にして理解される。
図 1 8に、 図 1 5の構成の Z n及び Z pに図 1 6 ( c ) 及び図 1 7 ( c ) を適 用した場合の動作波形図を示す。 ロウアクティブコマンド（RowACT)が入力された 後、 P C Sが VD Lから VD BHに遷移し、 プリチャージ動作が停止される。 プ リチャージ終了後からセンスアンプがデータを保持するまでの動作手順は、 前述 の実施例 2と同様であるので省略する。 S Aがオーバードライブ動作、 及びリス トァ動作により増幅動作を終えデータを確定している状態で、 前述の通り VD L と VD BHの間のリーク電流が流れ、 1個の S Aあたりのリーク電流を i とする と、 サブメモリアレイにおいてコモンソース線に n個の S Aが接続されていた場 合、 VD Lから VDBHへのリーク電流の総和は n i となる。
リーク電流を低減するために、口ゥアクティブ信号が入力され一定時間経過後、 センスアンプがセルの読み出し信号を十分に増幅した後、 SN及び、 S Pは非活 性化され、 代わって S N 3及び S P 3が活性化される。 その結果、 C Sr^ VD BHから VDBH' になり、 C S Pは VD Lから VD L ' に設定される。 この時、 S Aを構成する NMO Sの基板電位は、 相対的に （VDBH' — VDBH) 分高 くなり、 同様に PMOSの基板電位は相対的に （VDL— VDL' ) 分高くなり、 共に基板バイァス効果によって高 V t化し、 サブスレツショルドリーク電流を低 減することが可能である。
アクティブスタンバイのデータ線対間の振幅 （VD L' -VDBH' ) の設計 値の最小値は、 センスアンプ感度により設定される。 データ線振幅 1. 4Vを仮 定した場合には、 データ線対の振幅 （VDL' — VDBH' ) を 600mV程度 に設定するとリードコマンドが入るような場合においても、 データの破壊が起こ らず、 アクティブスタンバイでのリーク電流を低減することが可能である。
アクティブスタンバイ状態を終了するためにプリチャージコマンド（PreChar g e)が入力された後の動作について説明する。 プリチャージコマンドにより SN 3 及び S P 3を非活性化し、 SN及び S Pを活性化する。 それによりデータ線対は、 VDBHもしくは VD Lにリライ トされる。 その後、 ワード線が非活性化され、 VP Pから VWLになり、 SN、 S Pが非活性化される。 最後に PC Sによりデ 一タ線対 C SN、 C S Pをプリチャージレベル VD LZ 2にプリチャージを行う。 なお本発明により、 低 V t MO Sを用いたプリチャージ回路やカラムスィツチ のリーク電流も低減の効果も得られる。 アクティブスタンバイ状態では、 プリチ ヤージ制御信号 PCS及び Y選択信号 YS 0、 Y S :UiVDBH、 VS S、 VD B Lのいずれかになつている。 センスアンプ内の NMO Sの基板電位を共通にし ている場合には、 プリチャージ回路 P cに含まれるデータ線間に直列に挿入され ている NMO Sにおいて基板バイアス効果が働き V tが上昇する上に、 ゲート · ソース間電圧が負電圧となるため、プリチャージ回路のリーク電流を低減できる： この時、 VD Lから VDBH間に流れるリーク電流が低減できる。 同様の理由か ら、 プリチャージ回路 P C内に含まれる VD L/2を供給し、 データ線低レベル に接続されている NM〇 Sの VD LZ2から VD BHへのリーク電流も低減でき る。 さらには、 I Zo線対プリチャージレベルがデータ線対と同じか高いときに は、 I O線とデータ線低レベルに接続された NMOSにおけるリーク電流も低減 できる。
なお、 本発明はセンスアンプアクティブ時の C SN及び C S Pを活性化方式及 び、 活性化する MO Sの配置方式については限定されず、 クロスカップル型の回 路構成を有する S A構成に適用できる。 例えば、 オーバードライブ方式である実 施例 1から 5や、 オーバードライブ方式でないセンス方式にも適用可能であり、 消費電力を低減することが可能となる。
オーバードライブ方式を用いないセンスアンプに実施した例を図 1 9に示す。 本構成では、 センスアンプの PMOS対の基板電位を VDLにした構成が望まし く、 QD P、 及び QD P 3の基板電位も同様に VD Lに設定される。 産業上の利用可能性
本願において開示されている発明のうち代表的なものによって得られる効果を 簡単に説明すると下記の通りである。 この発明によればオーバードライブ方式の センスアンプにおいて、 オーバードライブ用センスドライバをセンスアンプ部に 複数分散して配置することで、 複数のセンスアンプの間でのセンス時のコモンソ ース電位の差が小さくできる。 さらに、 オーバードライブ期間をすベてのセンス アンプにおいてゲート信号で制御できる。 そのため、 オーバードライブの遠近端 差を小さくすることができる利点がある。 その結果、 高速センス動作を保証しな がら消費電力を抑えて低消費電力化できる。

Claims

s冃 求 の 範 囲
1 . 複数のメモリセルから複数のデータ線に読み出される信号を対応する前記 データ線上で第 1電圧に増幅するための複数のセンスアンプと、
前記複数のセンスアンプの電源供給ノードを共通に接続する第 1配線と、 前記第 1配線の一端から前記第 1電圧を供給するための第 1スィツチと、 前記複数のセンスアンプに沿って設けられ、 前記第 1電圧よりも大きな第 2 電圧が供給される第 2配線と、
-己第 1配線と前記第 2配線の間に分布して設けられた第 2スィッチとを有 することを特徴とする半導体装置。
2 . 請求の範囲第 1項において、 前記第 2配線はメッシュ状電源配線であるこ とを特徴とする半導体装置。
3 . 請求の範囲第 1項において、前記複数のセンスアンプを活性化する場合に、 前記第 2スィツチを所定期間導通させた後、 前記第 1 スィツチを導通させるこ とを特徴とする半導体装置。
4 .複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、
第 1方向に延在する複数のヮ一ド線と第 2方向に延在する複数のデータ線の 交点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、 交差結合された第 1導 電形の第 1 M I S F E T対及び第 2導電の第 2 M I S F E T対をそれぞれに含 む複数のセンスアンプと、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 1 M I S F E T対のソースに結合される第 1共通ソース線と、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 2 M I S F E T対のソースに結合される第 2共通ソース線と、
前記第 1方向に延在して設けられ、 第 1電位が供給される第 1電源配線と、 前記第 1方向に延在して設けられ、 第 2電位が供給される第 2電源配線と、 第 3電位が供給される第 3電源配線と、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けら れ、 前記第 1共通ソース線と前記第 1電源配線との間に設けられた複数の第 1 スィッチと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けら れ、 前記第 2共通ソース線と前記第 2電源配線との間に設けられた複数の第 2 スィッチと、
前記第 1共通ソース線と前記第 3電源配線の間に設けられた第 3スィッチと を備え、
前記第 3電位は前記第 1電位と前記第 2電位の間にあり、
前記メモリセルから読み出された信号は对応する前記データ線上で、 前記第 2電位または前記第 3電位に増幅されることを特徴とする半導体装置。
5 . 請求の範囲第 4項において、 前記メモリセルに記憶された情報を対応する 前記データ線に読み出す場合において、 前記複数のヮード線の一つが選択され た後、 前記複数の第 1及び第 2スィッチが導通状態とされ、 所定の期間の経過 後に前記複数の第 1スィツチが非導通とされるとともに前記第 3スィツチが導 通状態とされることを特徴とする半導体装置。
6 . 請求の範囲第 5項において、 前記複数の第 1スィ ッチのそれぞれは第 1導 電形の第 3 M I S F E Tであり、 前記複数の第 2スィツチのそれぞれは第 2導 電形の第 4 M I S F E Tであり、 前記第 1導電形は P形であり、 前記第 2導電 形は N形であり、 前記第 1電位は前記第 3電位よりも高く、 前記第 3電位は 前記第 2電位よりも高いことを特徴とする半導体装置。
7 . 請求の範囲第 4項において、
前記複数のサブメモリアレイは、
前記複数のヮード線、 前記複数のデータ線、 及び前記複数のメモリセルが配 置され、 一つの角を共有する第 1の辺と第 2の辺を持つ 4角形の第 1領域と、 前記第 1の辺に沿って設けられ、 前記複数のセンスアンプ、 前記第 1及び第 2共通ソース線、 前記第 1及び第 2電源配線、 及び前記複数の第 1及び第 2ス イッチが配置される第 2領域と、
前記第 2の辺に沿つて設けられ前記複数のヮード線のそれぞれに対応して設 けられる複数のワード線駆動回路又は前記複数のヮード線のそれぞれを上層の 複数のヮード線配線と接続するための複数の接続部が配置される第 3領域と、 前記第 1領域の前記一つの角と前記第 2及び第 3領域によって囲まれる領域 にに設けられ、 前記第 3スィツチが配置される第 4領域とを有することを特徴 とする半導体装置。
8 . 請求の範囲第 4項において、 前記複数のサブメモリアレイのそれぞれは、 前記第 2の方向に延在して設けられ、 その交点で前記第 1電源配線と接続さ れ、 前記第 1電位が供給される複数の第 4電源配線と、
前記第 2の方向に延在して設けられ、 その交点で前記第 2電源配線と接続さ れ、 前記第 2電位が供給される複数の第 5電源配線とを備えることを特徴とす る半導体装置。
9 . 請求の範囲第 8項において、 前記複数複数の第 4及び第 5電源配線は、 前記 複数のセンスアンプに対して所定の数の前記センスアンプに 1本の割合で設けら れることを特徴とする半導体装置。
1 0 . 請求の範囲第 4項において、 前記複数のメモリセルのそれぞれは、 1個の M I S F E Tと 1個のキャパシタを含むダイナミック型メモリセルであることを 特徴とする半導体装置。
1 1 .複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、
第 1方向に延在する複数のヮード線と第 2方向に延在する複数のデータ線の交 点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、 交差結合された第 1導電 形の第 1 M I S F E T対及び第 2導電の第 2 M I S F E T対をそれぞれに含む複 数のセンスアンプと、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 1 M I S F E wo 00 51134 3 2 pcr/jp麵嶋
T対のソースに結合される第 1共通ソース線と、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 2 Μ I S F E Τ対のソースに結合される第 2共通ソース線と、
前記第 1方向に延在して設けられ、 第 1電位が供給される第 1電源配線と、 前記第 1方向に延在して設けられ、 第 2電位が供給される第 2電源配線と、 第 3電位が供給される第 3電源配線と、
第 4電位が供給される第 4電源配線と、
前記複数のセンスアンプに対して所定の数毎に設けられ、 前記第 1共通ソース 線と前記第 1電源配線との間に設けられた複数の第 1スィッチと、
前記複数のセンスアンプに対して所定の数毎に設けられ、 前記第 2共通ソース 線と前記第 2電源配線との間に設けられた複数の第 2スィッチと、
前記第 i共通ソース線と前記第 3電源配線の間に設けられた第 3スィッチと、 前記第 2共通ソース線と前記第 4電源配線の間に設けられた第 4スィッチとを 備え、
前記第 3及び第 4電位は前記第 1電位と前記第 2電位の間にあり'、
前記メモリセルから読み出される信号は対応する前記データ線上で、 前記第 3 電位または前記第 4電位に増幅されることを特徴とする半導体装置。
1 2 . 請求の範囲第 1 1項において、
前記複数のサブメモリアレイは、
前記複数のワード線、 前記複数のデータ線、 及び前記複数のメモリセルが配置 され、 一つの角を共有する第 1の辺と第 2の辺を持つ 4角形の第 1領域と、 前記第 1の辺に沿って設けられ、 前記複数のセンスアンプ、 前記第 1及び第 2 共通ソース線、 前記第 1及び第 2電源配線、 及び前記複数の第 1及び第 2スイツ チが配置される第 2領域と、
前記第 2の辺に沿って設けられ前記複数のヮード線のそれぞれに対応して設け られる複数の駆動回路又は前記複数のヮード線のそれぞれを上層の複数のヮード 線と接続するための複数の接続部が配置される第 3領域と、 前記第 1領域の前記一つの角と前記第 2及び第 3領域によって囲まれる領域に に設けられ、 前記第 3及び第 4スィツチが配置される第 4領域とを有することを 特徵とする半導体装置。
1 3 . 請求の範囲第 1 2項において、 前記メモリセルに記憶された情報を前記デ ータ線に読み出す場合において、 前記複数のワード線の一つが選択された後、 前 記複数の第 1及び第 2スィツチが導通状態とされ、 所定の期間の経過後に前記複 数の第 1及び第 2スィツチは非導通とされるとともに前記第 3及び第 4スィツチ が導通状態とされることを特徴とする半導体装置。
1 4 . 請求の範囲第 1 1項において、 前記複数の第 1スィ ッチのそれぞれは第 1 導電形の第 3 M I S F E Tであり、 前記複数の第 2スィッチのそれぞれは第 2導 電形の第 4 M I S F E Tであり、 前記第 3スィツチは前記第 1導電形の第 5 M I S F E Tであり、前記第 4スィツチは前記第 2導電形の第 6 M I S F E Tであり、 前記第 1導電形は P形であり、 前記第 2導電形は N形であり、
前記第 1電位は前記第 3電位よりも高く、 前記第 3電位は前記第 4電位よりも 高く、 前記第 4電位は前記第 2電位よりも高いことを特徴とする半導体装置。
1 5 . 請求の範囲第 1 1項において、
前記第 3及び第 4電源配線は、 前記第 1及び第 2電源配線に並列に前記第 1方 向に延在して設けられ、
前記第 3スィツチは、 前記複数のセンスアンプに対して所定の数の前記センス アンプ毎に設けられるように複数の単位第 3スィツチに分割され、
前記第 4スィツチは、 前記複数のセンスアンプに対して所定の数の前記センス アンプ毎に設けられるように複数の単位第 4スィツチに分割されることを特徴と する半導体装置。
1 6 . 請求の範囲第 1 5項において、
前記複数のサブメモリアレイは、
前記複数のヮ一ド線、 前記複数のデータ線、 及び前記複数のメモリセルが配置 され、 一つの角を共有する第 1の辺と第 2の辺を持つ 4角形の第 1領域と、 前記第 1の辺に沿って設けられ、 前記複数のセンスアンプ、 前記第 1及び第 2 共通ソース線、 前記第 1、 第 2、 第 3、 及び第 4電源配線、 前記複数の第 1及び 第 2スィツチ、 及び前記第 3及び第 4スィツチが配置される第 2領域と、 前記第 2の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設け られる複数の駆動回路又は前記複数のヮード線のそれぞれを上層の複数のヮード 線と接続するための複数の接続部が配置される第 3領域とを有することを特徴と する半導体装置。
1 7. 請求の範囲第 1 6項において、 前記メモリセルに記憶された情報を前記デ ータ線に読み出す場合において、 前記複数のワード線の一つが選択された後、 前 記複数の第 1及び第 2スィッチが導通状態とされ、 所定の期間の経過後に前記複 数の第 1及び第 2スィツチは非導通とされるとともに前記第 3及び第 4スィツチ が導通状態とされることを特徴とする半導体装置。
1 8. 請求の範囲第 1 5項において、 前記複数の第 1スィ ッチのそれぞれは第 1 導電形の第 3M I S F ETであり、 前記複数の第 2スィツチのそれぞれは第 2導 電形の第 4M I S F ETであり、 前記複数の単位第 3スィッチのそれぞれは前記 第 1導電形の第 5 M I S FETであり、 前記複数の単位第 4スィツチのそれぞれ は前記第 2導電形の第 6M I S FETであり、 前記第 1導電形は P形であり、 前 記第 2導電形は N形であり、
前記第 1電位は前記第 3電位よりも高く、 前記第 3電位は前記第 4電位よりも 高く、 前記第 4電位は前記第 2電位よりも高いことを特徴とする半導体装置。
1 9. 複数のメモリセルから対応する複数のデータ線読み出される信号を増幅す るための複数のセンスアンプと、
前記複数のセンスアンプの増幅信号のハイレベルに関連する第 1電位を第 1の メッシュ状電源配線から供給するために設けられ、 前記複数のセンスアンプのう ち所定の数の前記センスアンプ毎に設けられた複数の第 1 M I S FETと、 前記複数のセンスアンプの増幅信号のロウレベルに関連する第 2電位を第 2の メッシュ状電源配線から供給するために設けられ、 前記複数のセンスアンプのう ち所定の数の前記センスアンプ毎に設けられた複数の第 2 M I S F E Tと、 前記複数の第 1及び第 2M I S F ETは同じ導電形とされるとともに、 第 1及 び第 2 M I S F E Tのゲートは共通の駆動制御信号線に接続されることを特徴と する半導体装置。
20. 請求の範囲第 1 9項において、 前記複数の第 1及び第 2M I S FETは、 前記複数のセンスアンプに沿って一方向に延在する仮想線上で第 1 M I S F E T と第 2M I S F ETとが交互に配置され、
前記仮想線上に設けられた前記駆動信号線は前記複数の第 1及び第 2 M I S F ETのゲ一ト電極となることを特徴とする半導体装置。
2 1.複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、 前記複数のサブメモリアレイのそれぞれは、
第 1方向に延在する複数のヮード線と第 2方向に延在する複数のデータ線の交 点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、 交差結合された第 1導電 形の第 IM I S F ET対及び第 2導電の第 2M I S F E T対をそれぞれに含む複 数のセンスアンプと、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 1 M I S F E T対のソースに結合される第 1共通ソース線と、
前記第 1方向に延在して設けられ、 前記複数のセンスアンプの第 2M I S FE T対のソースに結合される第 2共通ソース線と、
前記第 1方向に延在して設けられ、 第 1電位が供給される第 1電源配線と、 前記第 1方向に延在して設けられ、 第 2電位が供給される第 2電源配線と、 前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、 前記第 1共通ソース線と前記第 1電源配線との間にソース · ドレイン経路が接続 された前記第 2導電形の複数の第 3M I S F ETと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、 前記第 2共通ソース線と前記第 2電源配線との間にソース · ドレイン経路が接続 された前記第 2導電形の複数の第 4 M I S F E Tと、
前記第 1方向に延在して設けられ前記複数の第 3及び第 4 M I S F E Tのゲー 卜に共通に接続された第 1駆動制御線を備えることを特徴とする半導体装置。
2 2 . 請求の範囲第 2 1項において、
目 IJ ΒύίΙ¾ '記第 1 M I S F Ε Τ対は、 前記第 1方向に延在す る第 1仮想線に沿って配置され、
刖 '己複数のセンスアンプの前記第 2 Μ I S F E T対は、 前記第 1方向に延在す る第 2仮想線に沿って配置され、
前記複数の第 3及び第 4 M I S F Ε Τは、 前記第 1及び第 2仮想線の間に設け られるとともに前記第 1方向に延在する第 3仮想線に沿って配置されることを特 徴とする半導体装置。
2 3 . 請求の範囲第 2 2項において、 前記複数の第 3及び第 4 Μ I S F Ε Τは、 前記第 3仮想線上で 1個ずつ交互に配置されることを特徴とする半導体装置。
2 4 .請求の範囲第 2 1項において、前記複数のサブメモリアレイのそれぞれは、 前記複数のワード線、 前記複数のデータ線、 及び前記複数のメモリセルが配置 され、 一つの角を共有する第 1の辺と第 2の辺を持つ 4角形の第 1領域と、 前記第 1の辺に沿って設けられ、 前記複数のセンスアンプ、 前記第 1及び第 2 共通ソース線、 前記第 1及び第 2電源配線、 及び前記複数の第 3及び第 4 Μ I S F Ε Τが配置される第 2領域と、
前記第 2の辺に沿って設けられ前記複数のヮ一ド線のそれぞれに対応して設け られる複数の駆動回路又は前記複数のヮード線のそれぞれを上層の複数のヮード 線と接続するための複数の接続部が配置される第 3領域と、
前記第 1領域の前記一つの角と前記第 2及び第 3領域によって囲まれる領域に に設けられ、 前記第 1及び第 2共通ソース線の一端に接続されるプリチャージ回 路が配置される第 4領域とを有することを特徴とする半導体装置。
2 5 . 請求の範囲第 2 1項において、 前記複数のデータ線上で対応するメモリセ ルから読み出された信号は、 前記第 1電位又は第 2電位に増幅され、 前記複数のセンスアンプを活性化する場合に、 前記第 1駆動制御線には前記第 1電位と前記第 2電位との間の電圧よりも大きな電圧が印加される期間があるこ とを特徴とする半導体装置。
26. 請求の範囲第 2 1項において、前記複数のサブメモリァレイのそれぞれは、 第 3電位が供給される第 3電源配線と、
第 4電位が供給される第 4電源配線と、
前記第丄共通ソース線の一端と前記第 3電源線との間にソース · ドレイン経路 が接続された第 5M I S FETと、
前記第 4共通ソース線の一端と前記第 4電源線との間にソース · ドレイン経路 が接続された第 6M I S FETとを更に備え、
前記第 3電位及び第 4電位は、 前記第 1電位と前記第 2電位との間にあり、 前 記第 1電位と前記第 2電位の間の電圧は前記第 3電位と前記第 4電位の間の電圧 よりも大きく、
前記メモリセルから読み出された信号は対応する前記データ線上で、 前記第 3 電位または前記第 4電位に増幅されることを特徴とする半導体装置。
2 7. 請求の範囲第 26項において、 前記メモリセルから対応する前記データ線 に読み出された信号を増幅する場合において、 前記複数のヮード線の一つが選択 された後、 前記複数の第 3及び第 4M I S F E Tが導通状態とされ、 所定の期間 の経過後に前記複数の第 3及び第 4 M I S F ETは非導通とされるとともに前記 第 5及び第 6M I S FETを導通状態とすることを特徴とする半導体装置。
28. 請求の範囲第 26項において、 前記複数の第 3及び第 4M I S F ETを導 通状態とする場合に、 前記第 1駆動制御線には前記第 1電位と第 2電位の間の電 圧よりも大きな電圧が印加されることを特徴とする半導体装置。
2 9. 請求の範囲第 26項において、 前記半導体装置は、 前記複数のワード線の うち選択されたヮード線に印加するための昇圧電圧を形成するための昇圧回路を 更に有し、 前記複数の第 3及び第 4M I S F ETを導通状態とする場合に、 前 記第 1駆動制御線には前記昇圧電圧が印加されることを特徴とする半導体装置。
3 0. 請求の範囲第 2 1項において、前記複数のサブメモリアレイのそれぞれは、 前記第 1方向に延在して設けられ、 第 3電位が供給される第 3電源配線と、 前記第 1方向に延在して設けられ、 第 4電位が供給される第 4電源配線と、 前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、 前記第 1共通ソース線と前記第 3電源配線との間にソース ' ドレイン経路が接続 された前記第 2導電形の複数の第 5M I S FETと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、 前記第 2共通ソース線と前記第 4電源配線との間にソース ' ドレイン経路が接続 された前記第 2導電形の複数の第 6M I S F ETとを更に備え、
前記第 3電位及び第 4電位は、 前記第 1電位と前記第 2電位との間にあり、 前 記第 1電位と前記第 2電位の間の電圧は前記第 3電位と前記第 4電位の間の電圧 よりも大きく、
前記複数のデータ線上で対応するメモリセルから読み出された信号は、 前記第 3電位または前記第 4電位に増幅されることを特徴とする半導体装置。
3 1. 請求の範囲第 30項において、 前記メモリセルから対応する前記データ線 に読み出された信号を増幅する場合において、 前記複数のヮード線の一つが選択 された後、 前記複数の第 3及び第 4M I S F ETが導通状態とされ、 所定の期間 の経過後に前記複数の第 3及び第 4 M I S F ETは非導通とされるとともに前記 複数の第 5及び第 6M I S F ETを導通状態とすることを特徴とする半導体装置。
3 2. 請求の範囲第 3 0項において、 前記複数の第 3及び第 4M I S F ETを導 通状態とする場合に、 前記第 1駆動制御線には前記第 1電位と第 2電位の間の電 圧よりも大きな電圧が印加されることを特徴とする半導体装置。
3 3. 請求の範囲第 30項において、 前記半導体装置は、 前記複数のワード線の うち選択されたヮード線に印加するための昇圧電圧を形成するための昇圧回路を 更に有し、
前記複数の第 3及び第 4M I S FETを導通状態とする場合に、 前記第 1駆動 制御線には前記昇圧電圧が印加されることを特徴とする半導体装置。
3 4 . 請求の範囲第 2 1項において、 前記第 1導電形は P形であり、 前記第 2導 電形は N形であることを特徴とする半導体装置。
3 5 . 請求の範囲第 2 1項において、 前記複数のメモリセルのそれぞれは、 1個 の M I S F E Tと 1個のキャパシタを含むダイナミック型メモリセルであること を特徴とする半導体装置。
3 6 .複数のヮ―ド線と複数のデータ線の交点に設けられた複数のメモリセルと、 前記複数のデータ線のそれぞれに対応して設けられ、 交差結合された N形の第 1 M I S F E T対及び交差結合された P形の第 2 M I S F E T対を含む複数のセ ンスアンプと、
前記複数のセンスアンプの第 1 M I S F E T対のソースに共通に接続された第
1共通ソース線と、
前記複数のセンスアンプの第 2 M I S F E T対のソースに共通に接続された第 2共通ソース線と、
前記第 1共通ソース線と第 1電位との間に設けられた第 1駆動手段と、 前記第 2共通ソース線と第 2電位との間に設けられた第 2駆動手段とを備え、 前記第 1及び第 2駆動手段は、 第 1動作モードと第 2動作モードとを有し、 前記第 1駆動手段は、 前記第 1動作モ一ドにおいて前記第 1電位と前記第 1共 通ソース線を第 1インピーダンスをもって接続し、 前記第 2動作モードにおいて 前記第 1電位と前記第 1共通ソース線を前記第 1インピーダンスより も大きな第 2インピーダンスをもって接続し、
前記第 2駆動手段は、 前記第 1動作モードにおいて前記第 2電位と前記第 2共 通ソース線を第 3インピーダンスをもつて接続し、 前記第 2動作モードにおいて 前記第 2電位と前記第 2共通ソース線を前記第 3インピーダンスより も大きな第 4インピーダンスをもって接続し、
前記複数のセンスアンプが対応するメモリセルからの信号をラッチした状態に おいて、 前記複数のセンスアンプに流れる電流は、 第 2モードの場合の方が前記 第 1モードの場合よりも小さいことを特徴とする半導体装置。
3 7. 請求の範囲第 36項において、 前記半導体装置は、 前記第 1M I S F ET 対のバックグートに前記第 1電位と等しいかそれよりも高い電位の第 1基板バイ ァスを前記第 1及び第 2動作モードで供給する手段と、 前記第 1M I S FET対 のバックゲートに前記第 2電位と等しいかそれよりも低い電位の第 2基板バイァ スを前記第 1及び第 2動作モードで供給する手段とを有することとを特徴とする 半導体装置。
38. 請求の範囲第 3 6項において、 第 1及び第 2M I S FET対のしきい値電 圧は、 前記第 2動作モードの場合の方が前記第 1動作モードの場合よりも大きく されることを特徴とする半導体装置。
3 9. 請求の範囲第 3 6項において、 前記第 1駆動手段は前記第 1共通ソース線 と前記第 1電位の間に並列に設けられた第 1スィツチと及び第 2スィツチを含み、 前記第 1スィツチは前記第 1モードの場合に選択的の導通されとともに、 前記 第 2スィツチは前記第 2モードの場合に選択的の導通され、
前記第 1スィツチのコンダクタンスは、 前記第 2スィ ツチのコンダクタンスょ りも大きいことを特徴とする半導体装置。
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