WO2000019223A1 - Anwendungsspezifischer baustein mit reduziertem aufwand bei überarbeitung - Google Patents

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WO2000019223A1
WO2000019223A1 PCT/DE1999/002733 DE9902733W WO0019223A1 WO 2000019223 A1 WO2000019223 A1 WO 2000019223A1 DE 9902733 W DE9902733 W DE 9902733W WO 0019223 A1 WO0019223 A1 WO 0019223A1
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connections
boundary scan
redesign
module according
asic
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PCT/DE1999/002733
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Majid Ghameshlu
Karlheinz Krause
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Siemens Aktiengesellschaft
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538—Topological or mechanical aspects

Definitions

  • the subject of the application relates to a component according to customer specifications (ASIC) with an integrated circuit with its connections associated devices for receiving or emitting electrical signals, in particular boundary scan devices according to IEEE standard IEEE 1149.1a for test purposes, which with one for predetermined functions of the block is required number of connections.
  • ASIC customer specifications
  • Application-specific ASIC Application Specific Integrated Circuit
  • the object of the registration is based on the problem of reducing the expenditure in terms of development costs and time for the revision of a customer-specific component, in particular in the case of only small design corrections.
  • the subject of registration has the following advantages: - For new connections (pins), no changes to the boundary scan logic, wiring at the top levels and insertion of the input-output buffers and their simulations are necessary, since the reserved pins can be used.
  • JTAG e.g. BSDL
  • the emulation of the redesign is simplified because no new pins appear, -
  • the ASIC manufacturers offer changes to a customer-specific component that are limited to the metallization level, more cost-effectively than when new logic elements have to be introduced and the entire layout has to be changed got to; the subject of the application offers the possibility of changing the logical function by changing the internal wiring, which can be carried out inexpensively using a change option limited to the metallization level,
  • connection When implementing an integrated circuit IC (not shown) in a customer-specific component ASIC (Application Specific Integrated Circuit), a given number of connections are required to implement the intended functionalities.
  • the connections are assigned devices for test purposes, specifically boundary scan cells BSZI0..BSZIn, BSZ10..BSZOm (for: boundary scan cell input or boundary scan cell output) in accordance with the IEEE 1149.1a standard, respectively can be connected to form a boundary scan chain.
  • RIL.RIn for: reserve input or reserve output
  • ROL.ROm for: reserve input or reserve output
  • the other devices relate to a boundary scan cell assigned for each connection and, if appropriate, additional logic functions, such as, for. B. a flip-flop.
  • ROL.ROm serving: outputs that serve as outputs
  • RIL.RIn serving: inputs that serve as inputs
  • An input RIL.RIn is connected via a respective buffer circuit IBL.IBn (for: input buffer) to an associated boundary scan cell BSZI1 .. BSZIn.
  • the boundary scan cells of several inputs may be combined to form a block BSZBI (for: boundary scan cells block input).
  • BSZBI boundary scan cells block input
  • An area RPI for: Reserve Plane Input
  • An input RIL.RIn may be connected to the input of a flip-flop RIlFF..RInFF (for: reserve input flip-flop which can be arranged on the reserved area).
  • the reserved area is for a
  • additional functionalities that were not yet known, but were required at a later time, for example in the case of a redesign of the integrated circuit, could be used to provide simple logic circuits such as logic gates and or flip-flops for use in a later redesign.
  • the inputs RIL.RIn may be set to a logical state x 0 'or x l' during operation.
  • An output ROL.ROm is associated with the output of an
  • Buffer circuit OBL.OBm (for: Output Buffer), which has an activation connection Enl..Enm (for: Enable), the input of the buffer circuit being connected to a boundary scan cell BSZOL. BSZOm is connected.
  • the boundary scan cells of several outputs may form a block BSZBO
  • a surface RPO (for: Reserve Plane Output) is provided for an output ROL.ROm on the semiconductor substrate of the integrated circuit, it being possible for a common surface to be provided for several outputs ROL.ROm. The held up
  • Area RPO is for an unknown at the time of the original implementation, but for a later one At the point in time, for example in the case of a redesign of the integrated circuit, the required implementation of further functionalities is provided. Simple logic circuits, such as e.g. B. logic gates and / or flip-flops may be provided for use in a later redesign.
  • the ROL.ROm outputs may be permanently set to a logic state 0 'or 1' during operation.
  • An output ROL.ROm may be connected to the output of a flip-flop RI1FF..RInFF (for: reserve input flip-flop) arranged on the reserved area, which can be arranged on the reserved area.
  • RI1FF..RInFF for: reserve input flip-flop
  • FF simplest gate
  • unused ASIC pins (reserved pins) and flip-flops (reserved FF) are implemented in the ASIC as hidden reserves for any redesigns.
  • the reserved pins are geometrically distributed equally on the 4 sides of the ASIC.
  • a reserved FF is connected to the input or output buffers of the reserved pins.

Abstract

Ein anwendungsspezifischer Baustein ASIC weist über die für die gegebene Funktionalität erforderliche Anzahl von Anschlüssen hinaus zusätzliche Anschlüsse als Reserve für eine spätere Überarbeitung auf. Für die zusätzlichen Anschlüsse, die geometrisch gleich verteilt angeordnet sein mögen und die als Eingänge oder als Ausgänge vorgesehen sind, sind Buffer, Boundary-Scan-Einrichtungen und gegebenenfalls logische Grundfunktionen vorgehalten. Bei einem Redesign, insbesondere bei nur kleinen Designkorrekturen, wird der Aufwand für Entwicklungskosten und -zeit erheblich reduziert.

Description

Beschreibung
Anwendungsspezifischer Baustein mit reduziertem Aufwand bei Überarbeitung
Der Anmeldungsgegenstand betrifft einen eine Integrierte Schaltung aufweisender Baustein nach Kundenvorgabe (ASIC) mit seinen Anschlüssen zugeordneten Einrichtungen zum Aufnehmen oder Abgeben von elektrischen Signalen, insbesondere Boun- dary-Scan-Einrichtungen nach IEEE-Standard IEEE 1149.1a für Testzwecke, der mit einer für die vorgegebenen Funktionen des Bausteins benötigten Anzahl von Anschlüssen ausgestattet ist.
Zur Lösung kundenspezifischer Problemstellungen schaltungstechnischer Art werden anwendungsspezifische Bausteine ASIC (Application Specific Integrated Circuit) eingesetzt.
Aus Elektronik 23/1997 S. 114 bis 122 sind anwendungsspezifi- sehe Bausteine ASIC, die Boundary-Scan- Einrichtungen nach Standard IEEE 1149.1a aufweisen, prinzipiell bekannt.
Soll ein gegebener anwendungsspezifischer Baustein ASIC an geänderte Vorgaben angepaßt werden, so erfordert die Überar- beitung herkömmlich eine vollständige Design-, Layout- und Testphase.
Dem Anmeldungsgegenstand liegt das Problem zugrunde, den Aufwand betreffend Entwicklungskosten und -zeit für eine Überar- beitung eines kundenspezifischen Bausteins, insbesondere bei nur kleinen Designkorrekturen, zu reduzieren.
Das Problem wird bei einem durch die Merkmale des Oberbegriffs umrissenen Gegenstand durch die Merkmale des kenn- zeichnenden Teils des Anspruchs 1 gelöst.
Der Anmeldungsgegenstand weist folgende Vorteile auf: - Für neue Anschlüsse (Pins) sind keine Änderungen der Boundary Scan Logik, Verdrahtungen auf den Top- Ebenen und Einfügen der Input-Output- Buffer sowie deren Simulationen notwendig, da die reserved Pins eingesetzt werden können.
- Die Erstellung eines neuen BSDL (Boundary Scan Discription Language) File und die Generierung neuer Boundary Scan Test Pattern entfällt.
- Keine neuen Pinningfestlegungen mit ASIC-Hersteller . - Keine Änderung am NAND-Tree
- Keine Änderung bzgl. Takttree und SSO (Simultaneously Swit- ching Outputs) .
- Die Fehlerwahrscheinlichkeit des Redesigns sinkt erheblich, weil weniger geändert wird, (wenig Änderung => weniger Feh- 1er),
- Die Dokumentationen bezüglich Pins, JTAG (z.B. BSDL) bleibt auf dem gleichen Stand,
- Die Emulation des Redesigns wird vereinfacht, da keine neuen Pins auftreten, - Die ASIC-Hersteller bieten Änderungen an einem kundenspezifischen Baustein, die sich auf die Metallisierungsebene beschränken, kostengünstiger an, als wenn neue Logikelemente eingebracht werden müssen und in das gesamte Layout eingegriffen werden muß; der Anmeldungsgegenstand bietet eine Änderungsmöglichkeit der logischen Funktion durch Änderung der internen Verdrahtung, was unter Ausnutzung einer auf die Metallisierungsebene beschränkten Änderungsmöglichkeit kostengünstig durchführbar ist,
- Die Wahrscheinlichkeit, auf diese kosten- und zeiteinspa- rende Weise ein Redesign durchführen zu können, wird deutlich erhöht.
Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind in den Unteransprüchen angegeben. Der Anmeldungsgegenstand wird im folgenden als Ausführungs- beispiel in einem zum Verständnis erforderlichen Umfang anhand von Figuren näher erläutert. Dabei zeigt: Fig 1 eine prinzipielle Darstellung einer Realisierung des Anmeldungsgegenstandes in einem ASIC.
Bei der Implementierung einer nicht näher dargestellten Integrierten Schaltung IC (Integrated Circuit) in einen kundenspezifischen Baustein ASIC (Application Specific Integrated Circuit) werden für die Realisierung der vorgesehenen Funktionalitäten eine gegebene Anzahl von Anschlüssen benötigt. Den Anschlüssen sind Einrichtungen für Testzwecke, speziell Boundary-Scan-Zellen BSZI0..BSZIn , BSZ10..BSZOm (für: Boundary-Scan-Zelle Input bzw. Boundary-Scan-Zelle Output) nach Standard IEEE 1149.1a, jeweils zugeordnet, die zu einer Boun- dary-Scan-Kette verbindbar sind.
Anmeldungsgemäß sind über die benötigte Anzahl von Anschlüssen hinaus, wie in Fig 1 prinzipiell dargestellt, zusätzliche freie Anschlüsse RIL.RIn, ROL.ROm (für: Reserve Input bzw. Reserve Output) vorgehalten, die mit weiteren Einrichtungen verbunden sind. Die weiteren Einrichtungen betreffen eine für jeden Anschluß zugeordnete Boundary-Scan-Zelle und gegebenenfalls zusätzliche logische Funktionen, wie z. B. ein Flip- Flop. In Fig 1 sind im oberen Teil eine Ausführungsform für als Ausgänge dienende, elektrische Signale abgebende Anschlüsse ROL.ROm (für: Reserve-Output) und im unteren Teil eine Ausführungsform für als Eingänge dienende, elektrische Signale aufnehmende Anschlüsse RIL.RIn (für: Reserve-Input) dargestellt.
Ein Eingang RIL.RIn ist über eine jeweilige Pufferschaltung IBL.IBn (für: Input Buffer) mit einer zugehörigen Boundary- Scan-Zelle BSZI1.. BSZIn verbunden. Die Boundary-Scan-Zellen mehrerer Eingänge mögen zu einem Block BSZBI (für: Boundary- Scan-Zellen Block Input) zusammengefaßt sein. Für einen Eingang RIL.RIn ist auf dem Halbleitersubstrat der Integrierten Schaltung eine Fläche RPI (für: Reserve Plane Input) vorgehalten, wobei für mehrere Eingänge RIL.RIn eine gemeinsame Fläche vorgehalten sein kann. Ein Eingang RIL.RIn mag mit dem Eingang eines auf der vorgehaltenen Fläche angeordneten Flip-Flops RIlFF..RInFF (für: Reserve-Input Flip-Flop, das auf der vorgehaltenen Fläche angeordnet sein kann, verbunden sein. Die vorgehaltene Fläche ist für eine zum Zeitpunkt der ursprünglichen Implementierung noch nicht bekannte, jedoch zu einem späteren Zeitpunkt, etwa bei einem Redesign der Inte- grierten Schaltung, erforderliche Implementierung weiterer Funktionalitäten vorgesehen. Auf der vorgehaltenen Fläche können bereits einfache logische Schaltungen, wie z. B. logische Gatter und/oder Flip-Flops zur Verwendung in einem späteren Redesign vorgesehen sein.Bei der ursprünglichen Imple- mentierung des ASIC's mögen die Eingänge RIL.RIn im Betrieb fest auf einen logischen Zustand x0' oder xl' gelegt sein.
Für die als Reserve-Eingänge vorgehaltenen Anschlüsse liegen folgende Maßnahmen im Rahmen des Anmeldungsgegenstandes: - Einbau der Inputbuffer
- Vorsehen von BS-Zellen und deren Top-Verdrahtung sowie Durchführung der erforderlichen Simulationen
- NAND Tree-Verdrahtung der Eingänge.
Ein Ausgang ROL.ROm ist mit dem Ausgang einer zugehörigen
Pufferschaltung OBL.OBm (für: Output Buffer), die einen Ak- tivierungsanschluss Enl..Enm (für: Enable) aufweist, verbunden, wobei der Eingang der Pufferschaltung mit einer Boundary-Scan-Zelle BSZOL . BSZOm verbunden ist. Die Boundary- Scan-Zellen mehrerer Ausgänge mögen zu einem Block BSZBO
(für: Boundary-Scan-Zellen Block Output) zusammengefaßt sein. Für einen Ausgang ROL.ROm ist auf dem Halbleitersubstrat der Integrierten Schaltung eine Fläche RPO (für: Reserve Plane Output) vorgehalten, wobei für mehrere Ausgänge ROL.ROm eine gemeinsame Fläche vorgehalten sein kann. Die vorgehaltene
Fläche RPO ist für eine zum Zeitpunkt der ursprünglichen Implementierung noch nicht bekannte, jedoch zu einem späteren Zeitpunkt, etwa bei einem Redesign der Integrierten Schaltung, erforderliche Implementierung weiterer Funktionalitäten vorgesehen. Auf der vorgehaltenen Fläche können bereits einfache logische Schaltungen, wie z. B. logische Gatter und/oder Flip-Flops zur Verwendung in einem späteren Redesign vorgesehen sein. Bei der ursprünglichen Implementierung des ASIC's mögen die Ausgänge ROL.ROm im Betrieb fest auf einen logischen Zustand 0' oder l ' gelegt sein.
Ein Ausgang ROL.ROm mag mit dem Ausgang eines auf der vorgehaltenen Fläche angeordneten Flip-Flops RI1FF..RInFF (für: Reserve-Input Flip-Flop) , das auf der vorgehaltenen Fläche angeordnet sein kann, verbunden sein.
Für die als Reserve-Ausgänge vorgehaltenen Anschlüsse liegen folgende Maßnahmen im Rahmen des Anmeldungsgegenstandes:
- Einbau der Outputbuffer
- Vorsehen der BS-Zellen und für Enable-Signale der Ouput- Buffer und deren Top-Verdrahtung sowie die Durchführung der notwendigen Simulationen
- eventuell tote Logik zum späteren Gebrauch. (FF, einfachste Gatter) .
Beim Anmeldungsgegenstand werden also unbenutzte ASIC-Pins (reserved Pins) und FlipFlops (reserved FF) im ASIC als stille Reserven für eventuelle Redesigns implementiert. Die reserved Pins werden geometrisch auf die 4 Seiten des ASICs gleich verteilt. Jeweils ein reserved FF wird an die Ein- oder Ausgangsbuffer der reserved Pins angeschlossen.

Claims

Patentansprüche
1. Integrierte Schaltung aufweisender Baustein nach Kundenvorgabe (ASIC) mit seinen Anschlüssen zugeordneten Einrich- tungen zum Aufnehmen oder Abgeben von elektrischen Signalen, insbesondere Boundary-Scan-Einrichtungen nach IEEE-Standard IEEE 1149.1a für Testzwecke, der mit einer für die vorgegebenen Funktionen des Bausteins benötigten Anzahl von Anschlüssen ausgestattet ist, dadurch gekennzeichnet, daß über die Anzahl von benötigten Anschlüssen hinaus zusätzliche freie Anschlüsse angeordnet sind, wobei den freien Anschlüssen jeweilige Boundary-Scan-Einrichtungen zugeordnet sind.
2. Baustein nach Anspruch 1, dadurch gekennzeichnet , daß die freien Anschlüsse mit Logikfunktionen versehen sind.
3. Baustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, den freien Anschlüssen jeweils ein Flip-Flop zugeordnet ist.
4. Baustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die freien Anschlüsse auf die benötigten Anschlüsse gleichmäßig verteilt sind.
5. Baustein nach einem der vorstehenden Ansprüche, dadurch gekennzeic net , daß zur Aufnahme von Signalen vorgehaltene freie Anschlüsse nach dem NAND-Tree-Prinzip verdrahtet sind.
PCT/DE1999/002733 1998-09-29 1999-09-01 Anwendungsspezifischer baustein mit reduziertem aufwand bei überarbeitung WO2000019223A1 (de)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7174340B1 (en) * 2000-08-17 2007-02-06 Oracle International Corporation Interval-based adjustment data includes computing an adjustment value from the data for a pending adjustment in response to retrieval of an adjusted data value from a database
US9201117B2 (en) 2013-05-06 2015-12-01 International Business Machines Corporation Managing redundancy repair using boundary scans

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0639006A1 (de) * 1993-08-13 1995-02-15 Lattice Semiconductor Corporation Multiplexbetriebene Steueranschlüsse zum Programmieren innerhalb des Systems und zum Boundary-Scan-Testen mittels Automaten bei einer programmierbaren logischen Schaltung hoher Integrationsdichte
US5515505A (en) * 1993-11-29 1996-05-07 Nec Corporation Semiconductor integrated circuit with boundary scan circuit
US5544174A (en) * 1994-03-17 1996-08-06 The United States Of America As Represented By The Secretary Of The Air Force Programmable boundary scan and input output parameter device for testing integrated circuits

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW297096B (de) 1995-06-07 1997-02-01 Ast Res Inc

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0639006A1 (de) * 1993-08-13 1995-02-15 Lattice Semiconductor Corporation Multiplexbetriebene Steueranschlüsse zum Programmieren innerhalb des Systems und zum Boundary-Scan-Testen mittels Automaten bei einer programmierbaren logischen Schaltung hoher Integrationsdichte
US5515505A (en) * 1993-11-29 1996-05-07 Nec Corporation Semiconductor integrated circuit with boundary scan circuit
US5544174A (en) * 1994-03-17 1996-08-06 The United States Of America As Represented By The Secretary Of The Air Force Programmable boundary scan and input output parameter device for testing integrated circuits

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