WO1999060619A1 - Dispositif a semi-conducteurs et procede de fabrication dudit dispositif - Google Patents

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WO1999060619A1
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Kouichi Ikeda
Takeshi Ikeda
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T.I.F. Co., Ltd.
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Definitions

  • the present invention relates to a semiconductor device that can be mounted on a memory substrate, a motherboard, or the like, and a method for manufacturing the same.
  • a semiconductor chip such as a memory chip cut from a semiconductor wafer is generally mounted on a printed circuit board or the like in a packaged state.
  • the external dimensions of the package are considerably larger than the size of various semiconductor chips themselves, there are certain restrictions on the number of packages that can be mounted on a printed circuit board or the like.
  • MCM multi-chip module
  • An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can reduce the defect rate in manufacturing a semiconductor device that can be mounted and can simplify the process.
  • a pass / fail inspection of each semiconductor chip is performed.
  • a semiconductor device is formed by dividing the semiconductor chip into predetermined plural units. Because semiconductor chips are separated according to the results of pass / fail inspection, when a semiconductor device composed of a plurality of semiconductor chips and capable of high-density mounting is manufactured, some of the semiconductor chips Since the semiconductor device is a defective product, the entire semiconductor device does not become a defective product, and the defective rate in manufacturing the semiconductor device can be reduced. Further, since a semiconductor device including a plurality of semiconductor chips can be used in a subsequent step, the subsequent steps can be simplified as compared with a case where a plurality of semiconductor devices including a single semiconductor chip are used in combination. Can be.
  • FIG. 1 is a diagram showing a manufacturing process of the semiconductor module of the first embodiment
  • FIG. 2 is a diagram schematically showing a semiconductor chip formed on a semiconductor wafer
  • FIG. 3 is a diagram showing an example of a method for separating a semiconductor chip formed on a semiconductor wafer
  • FIG. 4 is a diagram showing a manufacturing process of the semiconductor module of the second embodiment
  • Figure 5 is an enlarged cross-sectional view of a semiconductor chip mounted with CSP.
  • FIG. 6 is a diagram showing a connection state between semiconductor chips connected to each other. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing a manufacturing process of the semiconductor device of the present embodiment.
  • a semiconductor wafer 2 which is, for example, a silicon single crystal flake is introduced, and two types of semiconductor chips 1 are formed on the semiconductor wafer 2 (first step). ).
  • one of the two types of semiconductor chips 1 is a processor chip 1a, and the other is a memory chip 1b.
  • a blank area surrounded by a dotted line in FIG. 1 (b) indicates the processor chip 1a, and a hatched area indicates the memory chip 1b.
  • FIG. 1 (b) when a plurality of semiconductor chips 1 are formed on a semiconductor wafer 2, a processor chip 1a and a memory chip 1b are arranged so as to be adjacent to each other on all sides.
  • FIG. 2 is a view schematically showing a semiconductor chip 1 formed on a semiconductor wafer 2.
  • the semiconductor chip 1 includes a semiconductor wafer 2 having a predetermined size and a plurality of chip pads 3 formed on the surface of the semiconductor wafer 2.
  • the chip pad 3 is a connection terminal for making an electrical connection with a substrate on which the semiconductor chip 1 is mounted.
  • FIG. 2 shows a case where the chip pads 3 are formed in a line substantially at the center of the semiconductor chip 1, the number and arrangement of the chip pads 3 depend on the type of the semiconductor chip 1. It is changed as appropriate.
  • a pass / fail inspection is performed on each of the semiconductor chips 1 (second step). For example, various functional tests are performed by pressing a test probe against the chip pad 3 formed on each semiconductor chip 1 to make it electrically contact.
  • the inspection efficiency is improved by performing the quality inspection of each semiconductor chip 1 in units of the entire semiconductor wafer 2, that is, by simultaneously performing the quality inspection of a plurality of semiconductor chips 1 formed on the semiconductor wafer 2. ing.
  • each of the semiconductor chips 1 determined to be non-defective is connected to one adjacent processor chip 1a and one processor chip 1a.
  • the memory chip 1b is divided into two sets that are combined with each other (third step).
  • FIG. 3 shows a method of separating a plurality of semiconductor chips 1 formed on a semiconductor wafer 2. It is a figure showing an example.
  • FIG. 3 (a) is a diagram showing the result of a pass / fail inspection of each semiconductor chip 1 formed on the semiconductor wafer 2 in the above-described second step, and the symbol ⁇ indicates one semiconductor chip 1 determined to be non-defective. And the X mark indicates one semiconductor chip 1 determined to be defective.
  • FIG. 3B is a diagram showing how the semiconductor chip 1 determined to be non-defective in FIG. 3A is cut out, and a range surrounded by a solid line indicates a unit of cutting. As described above, each semiconductor chip 1 is divided by combining one processor chip 1a and one memory chip 1b.
  • the processor chip 1a and the memory chip 1b which are determined to be non-defective, are deliberately divided into different combinations of the processor chip 1a and the processor chip 1a.
  • a semiconductor device in which the memory chip 1b is connected to is manufactured.
  • the separated processor chip 1 a and memory chip 1 b are mounted on the substrate 4, and finally, the semiconductor module 10 is completed.
  • a plurality of two types of semiconductor chips 1 are formed on the semiconductor wafer 2, and only those semiconductor chips 1 determined to be non-defective by a quality inspection are combined and cut out of the semiconductor module 10. Since the semiconductor module 10 is manufactured, the semiconductor module 10 is not defective because one of the semiconductor chips 1 included in the semiconductor module 10 is defective. In this case, the defective rate can be reduced.
  • the processor chip 1a and the memory chip 1b are cut out in a connected state, but the combination of the adjacent processor chip 1a and the memory chip 1b is freely determined based on the result of the pass / fail test. be able to. Therefore, each processor chip 1a can be combined with another adjacent memory chip 1b even if one adjacent memory chip 1b is defective. Similarly, each memory chip 1b can be combined with another adjacent processor chip ab, even if one adjacent processor chip 1a is defective. others Therefore, by devising a combination of the processor chip 1a and the memory chip 1b, a larger number of semiconductor devices, which are a combination of two semiconductor chips 1, can be manufactured from one semiconductor wafer 2.
  • the semiconductor module 10 is mounted with a processor chip 1 a and a memory chip 1 b formed on the semiconductor wafer 2 cut out together. That is, since a plurality of semiconductor chips 1 are mounted in a state where they are connected to each other, one processor chip 1a and one memory chip 1b are cut out from the semiconductor wafer 2 and mounted at intervals. Compared with the case of forming a semiconductor module, it is possible to reduce the size of components by high-density mounting. Also, since a plurality of semiconductor chips 1 can be mounted at one time, the manufacturing process can be simplified.
  • FIG. 4 is a diagram illustrating a manufacturing process of the semiconductor module of the present embodiment.
  • a semiconductor wafer 12 is introduced, and a plurality of semiconductor chips 11 (for example, a processor chip 1 la and a memory chip 1 lb) are placed on the semiconductor wafer 12.
  • a plurality of semiconductor chips 11 for example, a processor chip 1 la and a memory chip 1 lb
  • Form (first step) In FIG. 4B, a blank area surrounded by a dotted line indicates the processor chip 11a, and a hatched area indicates the memory chip 11b.
  • the processor chips 11 a and the memory chips 11 b are formed so as to be adjacent to each other on all sides.
  • terminals are formed after wiring and resin sealing are performed on the entirety of the semiconductor chip 12 having the plurality of semiconductor chips 11 formed thereon. Perform CSP mounting (second step).
  • FIG. 5 is an enlarged sectional view of the semiconductor chip 11 on which the CSP is mounted.
  • the CSP-mounted semiconductor chip 11 is composed of a semiconductor wafer 12, a wiring pattern 13, a via 'post 14, a NORA' metal 15, a resin layer 16, and a solder ball 17. It is comprised including.
  • the wiring pattern 13 is formed by processing a metal thin film formed on the surface of the semiconductor wafer 12 with a resist, and then performing an electrolytic plating process. Beer post 1 4 is connected to a wiring pattern 13, and a barrier metal 15 is formed on the top thereof.
  • the resin layer 16 seals the surface of the semiconductor wafer 12.
  • the resin layer 16 has a thickness substantially equal to the height of the via 'post 14, so that the barrier metal 15 is exposed to the outside when resin-sealed.
  • the solder balls 17 are connection terminals for making an electrical connection with a substrate on which the semiconductor chip 11 is mounted.
  • a pass / fail inspection of each semiconductor chip 11 is then performed (third step). For example, various functional tests are performed by pressing an inspection probe against a solder ball 17 formed corresponding to each semiconductor chip 11 to make it electrically contact.
  • the inspection efficiency is improved. Is being improved.
  • each of the semiconductor chips 11 after mounting the CSP determined to be non-defective is a processor chip 11 a and a memory chip 11 a.
  • the semiconductor module 20 is finally completed by dividing the combination of 11b and the semiconductor device into one set of semiconductor devices (fourth step). As a specific dividing method, the dividing method shown in FIG. 3 in the first embodiment described above is applied.
  • a pass / fail inspection determines that the semiconductor chips are non-defective. Since the semiconductor module 20 as a semiconductor device is manufactured by cutting only the semiconductor chip, the two semiconductor chips 11 1 (processor chip 11 a and memory chip 11 b) included in the semiconductor module 20 are manufactured. Since at least one of the semiconductor modules 20 is a defective product, the entire semiconductor module 20 does not become a defective product, and the defective rate in manufacturing the semiconductor module 20 can be reduced. Further, as the semiconductor module 20, a processor chip 11 a and a memory chip 11 b which are cut out from the semiconductor wafer 12 as one set are used.
  • the processor chip 11 a and the memory chip Compared with the case where semiconductor chips are formed by separately cutting out 11b and then mounting them at intervals, it is possible to reduce the size of components by high-density mounting. In particular, since CSP mounting is used, the mounting area is minimized. In addition, since each semiconductor chip 11 is cut out based on the pass / fail pattern, a multi-cavity semiconductor module 20 can be manufactured efficiently.
  • the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention.
  • the corresponding terminals of the processor chip 1a and the memory chip 1b included in the semiconductor wafer 2 of the first embodiment described above may be connected to each other by wiring.
  • a common power supply voltage is applied to each power supply terminal of the processor chip la and the memory chip 1b, and a common operation clock signal is input to each clock terminal.
  • a semiconductor device cut out in a state in which two semiconductor chips 1 are connected to each other when terminals to which the same voltage is applied or signals to which the same signal is input are connected when forming each semiconductor chip 1.
  • a common voltage is applied to one of the two semiconductor chips 1 or a common signal is input.
  • the amount of wiring between the plurality of semiconductor chips 1 and the substrate 4 on which the semiconductor chips 1 are mounted can be reduced, and the mounting process can be simplified. It becomes possible.
  • a semiconductor device in which two semiconductor chips 1 are connected to each other is manufactured and further mounted on a substrate 4 to form a semiconductor module 10.
  • a semiconductor device composed of the semiconductor chip 1 may be directly mounted on a mother board or the like of a personal computer.
  • a semiconductor device is formed by combining two different types of semiconductor chips 1 and 11, but more (for example, four) different types of semiconductor chips are formed.
  • a combination of 1 and 11 may be used.
  • the types of all the semiconductor chips do not necessarily need to be different, and at least two types of semiconductor chips are combined.
  • combinations of different types of semiconductor chips include combinations of different types of memory chips (DRAM and flash memory, etc.) and combinations of the same DRAM with different bit configurations and capacities.
  • a semiconductor chip is divided into a plurality of units according to a result of a pass / fail inspection, so that a high-density mounting composed of a plurality of semiconductor chips is possible.
  • some of the semiconductor chips in the semiconductor device are defective, so that the entire semiconductor device does not become defective, thereby reducing the defect rate when manufacturing the semiconductor device. be able to.
  • the subsequent steps can be performed in comparison with a case where a plurality of semiconductor devices including a single semiconductor chip are used in combination. It can be simplified.

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Description

明 細 書 半導体装置およびその製造方法 技術分野
本発明は、 メモリ基板やマザ一ボードなどに実装可能な半導体装置およびその 製造方法に関する。 背景技術
半導体ウェハから切り出されたメモリチップ等の半導体チップは、 パッケージ ングされた状態でプリント基板等に実装されるのが一般的である。 ところが、 パ ヅケージの外形寸法は、 各種の半導体チップ自体のサイズに比べてかなり大きい ため、 プリント基板等に実装可能なパッケージの数等には一定の制限がある。 一方、 最近では、 複数の半導体チップを基板上に実装したマルチチップモジュ ール （M C M ) が普及しつつある。 このマルチチップモジュールを用いることに より、 ①実装面積の小型化およびこれに伴う軽量化、 ②高密度配線およびべァチ ップ実装による高性能 ·高速化、 ③高信頼性の確保等が可能になる。
ところで、 上述した高密度実装が可能なマルチチップモジュールにおいては、 複数の半導体チップを 1つの基板上に実装するため、 各半導体チップの不良率が 累積されてモジュール全体としての不良率が大きくなる。 例えば、 2個の半導体 チヅプを 1つのモジュール基板に実装する場合には、 1つの半導体チップが不良 であってもモジュール全体の不良となる。 したがって、 不良となった半導体チッ プを交換するリペア作業を行ったり、 このモジュール全体を不良品として廃棄す る等の処置を施す必要があり、 歩留まりが悪く、 しかも無駄が多かった。 また、 複数の半導体チップを 1つの基板上に実装する場合には、 それそれの半導体チッ プを 1個ずつ基板に実装するため、 製造工程が複雑になっていた。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 高密度 実装が可能な半導体装置を製造する際の不良率を低減することができ、 しかもェ 程の簡略化が可能な半導体装置およびその製造方法を提供することにある。
本発明では、 半導体ウェハに複数の異種類の半導体チップを形成した後に、 あ るいはこれらの半導体チップに対して配線、 樹脂封止、 端子形成を行った後に、 各半導体チップの良否検査を行い、 その結果に応じて所定の複数個を単位として 半導体チップを切り分けることにより半導体装置が形成される。 良否検査の結果 に応じて半導体チップの切り分けを行っているため、 複数個の半導体チップによ つて構成される高密度実装が可能な半導体装置を製造したときに、 その中の一部 の半導体チップが不良品であるために半導体装置全体が不良品になるということ がなく、 半導体装置を製造する際の不良率を低減することができる。 また、 複数 個の半導体チップからなる半導体装置をその後の工程で用いることができるため、 単一の半導体チップからなる半導体装置を複数個組み合わせて用いる場合に比べ て、 その後の工程を簡略化することができる。
特に、 半導体ウェハに形成された各半導体チップに対して配線、 樹脂封止、 端 子形成からなる実装工程を実施することにより、 各半導体チップを個別に切り分 けた後にこの実装工程を実施する場合に比べてさらなる工程の簡略化が可能にな る。 図面の簡単な説明
図 1は、 第 1の実施形態の半導体モジュールの製造工程を示す図、
図 2は、 半導体ウェハに形成される半導体チップの概略を示す図、
図 3は、 半導体ウェハに形成された半導体チップの切り分け方法の一例を示す 図、
図 4は、 第 2の実施形態の半導体モジュールの製造工程を示す図、
図 5は、 C S P実装された半導体チップの拡大断面図、
図 6は、 相互に接続される各半導体チップ間の接続状態を示す図である。 発明を実施するための最良の形態
以下、 本発明を適用した第 1の実施形態の半導体装置について、 図面を参照し ながら具体的に説明する。 図 1は、 本実施形態の半導体装置の製造工程を示す図 である。
まず、 図 1 ( a ) および （b ) に示すように、 例えばシリコン単結晶の薄片で ある半導体ウェハ 2を導入し、 この半導体ウェハ 2に 2種類の半導体チップ 1を 形成する （第 1の工程） 。 例えば、 2種類の半導体チップ 1の一方をプロセッサ チップ 1 aとし、 他方をメモリチップ 1 bとする。 図 1 ( b ) の点線で囲まれた 空白の領域がプロセッサチップ 1 aを示しており、 斜線の領域がメモリチップ 1 bを示している。 図 1 ( b ) に示すように、 半導体ウェハ 2に複数の半導体チッ プ 1を形成する際は、 プロセッサチップ 1 aとメモリチヅプ 1 bが互いに四方に 隣り合うように配置される。
図 2は、 半導体ウェハ 2に形成される半導体チップ 1の概略を示す図である。 図 2に示すように、 半導体チップ 1は、 所定の大きさの半導体ウェハ 2と、 この 半導体ウェハ 2の表面に形成される複数のチップ用パッ ド 3とを含んで構成され る。 チップ用パッ ド 3は、 半導体チップ 1が実装される基板との電気的接続を行 うための接続端子である。 なお、 図 2には半導体チップ 1のほぼ中央に一列にチ ップ用パッ ド 3が形成された場合を示したが、 チップ用パッド 3の配列数および 配置位置は、 半導体チップ 1の種類によって適宜変更される。
このようにして半導体ウェハ 2に複数の半導体チップ 1が形成された状態で、 次に、 半導体チップ 1のそれぞれについて良否検査を行う （第 2の工程） 。 例え ば、 各半導体チップ 1に形成されたチップ用パッド 3に検査用プローブを押圧し て電気的に接触させることにより、 各種の機能試験を実施する。 各半導体チップ 1の良否検査を半導体ウェハ 2の全体を単位として行うことにより、 すなわち、 半導体ウェハ 2に形成された複数の半導体チップ 1の良否検査を一度に行うこと により、 検査効率の向上を図っている。
次に、 第 2の工程における良否検査の結果に基づいて、 図 1 ( c ) に示すよう に、 良品と判定された各半導体チップ 1を、 隣り合った 1個のプロセッサチップ 1 aと 1個のメモリチップ 1 bとを組み合わせた 2個を 1セッ トとして切り分け る （第 3の工程） 。
図 3は、 半導体ウェハ 2に形成された複数の半導体チップ 1の切り分け方法の 一例を示す図である。 図 3 ( a ) は、 上述した第 2の工程における半導体ウェハ 2に形成された各半導体チップ 1の良否検査の結果を示す図であり、 〇印は良品 と判定された 1個の半導体チップ 1を、 X印は不良品と判定された 1個の半導体 チップ 1をそれぞれ示している。 また、 図 3 ( b ) は、 図 3 ( a ) において良品 と判定された半導体チップ 1をどのように切り分けるかを示す図であり、 実線で 囲まれた範囲が切り分けの単位を示している。 上述したように、 各半導体チップ 1は、 1個のプロセッサチップ 1 aと 1個のメモリチップ 1 bとが組み合わされ て切り分けられる。 したがって、 図 3 ( b ) に示すように、 良品と判定された互 いに隣り合ったプロセッサチップ 1 aとメモリ用チップ 1 bとの組み合わせ方を 工夫して切り分けることにより、 プロセッサチップ 1 aとメモリ用チップ 1 bと がつながった状態の半導体装置が製造される。
次に、 図 1 ( d ) に示すように、 切り分けたプロセッサチップ 1 aとメモリ用 チップ 1 bを基板 4に実装して、 最終的に、 半導体モジュール 1 0を完成させる
(第 4の工程） 。 基板 4への実装方法としては、 半導体チップ 1に形成されたチ ヅプ用パッド 3と基板 4に形成された電極 （図示せず） とをボンディングワイヤ を用いて接続する。
このように、 半導体ウェハ 2に 2種類の半導体チップ 1を複数個形成し、 これ らの半導体チップ 1のうち、 良否検査によって良品であると判定されたもののみ を組み合わせて切り分けて半導体モジュール 1 0が製造されるため、 半導体モジ ユール 1 0に含まれる一方の半導体チップ 1が不良品であるために半導体モジュ ール 1 0全体が不良品となってしまうことがなく、 半導体モジュール 1 0の製造 の際の不良率を低減することができる。
特に、 本実施形態では、 プロセッサチップ 1 aとメモリチップ 1 bとがつなが つた状態で切り出されるが、 隣接するプロセッサチップ 1 aとメモリチヅプ 1 b との組み合わせを良否試験の結果に基づいて自由に決めることができる。 したが つて、 各プロセッサチップ 1 aは、 隣り合う 1個のメモリチップ 1 bが不良品で あっても、 隣り合う他のメモリチップ 1 bと組み合わせることができる。 同様に、 各メモリ用チップ 1 bは、 隣り合う 1個のプロセッサチップ 1 aが不良品であつ ても、 隣り合う他のプロセッサチップ a bと組み合わせることができる。 このた め、 プロセッサチップ 1 aとメモリチップ 1 bとの組み合わせを工夫することに より、 1枚の半導体ウェハ 2から、 2つの半導体チップ 1の組み合わせである半 導体装置をより多く製造することができる。
また、 半導体モジュール 1 0は、 半導体ウェハ 2に形成されたプロセッサチヅ プ 1 aとメモリチップ 1 bをまとめて切り出したものが実装されている。 すなわ ち、 複数の半導体チップ 1が互いにつながった状態で実装されるため、 半導体ゥ ェハ 2からプロセッサチップ 1 aとメモリチヅプ 1 bを 1個ずつ切り出し、 それ らを間隔をとつて実装して半導体モジュールを形成する場合と比較すると、 高密 度実装による部品の小型化が可能になる。 また、 一度に複数の半導体チップ 1を 実装することができるため、 製造工程を簡略化することが可能となる。
次に、 本発明を適用した第 2の実施形態の半導体モジュールについて説明する。 本実施形態の半導体モジュールは、 チップサイズパヅケージ （C S P ； Chip Si z e Package ) 実装技術によって製造される。 図 4は、 本実施形態の半導体モジュ ールの製造工程を示す図である。
まず、 図 4 ( a ) および （b ) に示すように、 半導体ウェハ 1 2を導入し、 こ の半導体ウェハ 1 2に複数の半導体チップ 1 1 (例えばプロセッサチップ 1 l a およびメモリチップ 1 l b ) を形成する （第 1の工程） 。 図 4 ( b ) の点線で囲 まれた空白領域はプロセッサチップ 1 l aを示しており、 斜線領域はメモリチッ プ 1 1 bを示している。 半導体ウェハ 1 2に複数の半導体チップ 1 1を形成する 際は、 プロセッサチヅプ 1 1 aとメモリチヅプ 1 1 bとが互いに四方に隣り合う ように形成する。 次に、 複数の半導体チップ 1 1が形成された状態の半導体ゥェ ノヽ 1 2全体を対象として、 図 4 ( c ) に示すように、 配線と樹脂封止を行った後 に端子を形成する C S P実装を行う （第 2の工程） 。
図 5は、 C S P実装された半導体チップ 1 1の拡大断面図である。 図 5に示す ように、 C S P実装された半導体チップ 1 1は、 半導体ウェハ 1 2、 配線パター ン 1 3、 ビア 'ポスト 1 4、 ノ リャ ' メタル 1 5、 樹脂層 1 6、 半田ボール 1 7 を含んで構成される。
配線パターン 1 3は、 半導体ウェハ 1 2の表面に形成された金属薄膜をレジス 卜で加工した後、 電解メツキ処理を施すことにより形成される。 ビア · ポス ト 1 4は、 配線パターン 1 3に接続されており、 その頂上部にはバリヤ ' メタル 1 5 が形成される。 樹脂層 1 6は、 半導体ウェハ 1 2の表面を封止している。 樹脂層 1 6は、 ビア 'ポスト 1 4の高さとほぼ等しい厚さを有しており、 樹脂封止した ときにバリヤ ' メタル 1 5が外部に露出するようになっている。 半田ボール 1 7 は、 半導体チップ 1 1が実装される基板との電気的接続を行うための接続端子で ある。
このようにして半導体ウェハ 1 2に形成された複数の半導体チップ 1 1が C S P実装された状態で、 次に、 各半導体チップ 1 1の良否検査を行う （第 3のェ 程） 。 例えば、 各半導体チップ 1 1に対応して形成された半田ボール 1 7に検査 用プローブを押圧して電気的に接触させることにより、 各種の機能試験を実施す る。 半導体チップ 1 1の良否検査を半導体ウェハ 1 2の全体を単位として行うこ とにより、 すなわち、 半導体ウェハ 1 2に形成された複数の半導体チップ 1 1の 良否検査を一度に行うことにより、 検査効率の向上を図っている。
次に、 第 3の工程における良否検査の結果に基づいて、 図 4 ( d ) に示すよう に、 良品と判定された C S P実装後の各半導体チップ 1 1が、 プロセッサチップ 1 1 aとメモリチップ 1 1 bとを組み合わせたものを 1セッ トとした半導体装置 として切り分けることにより、 最終的に、 半導体モジュール 2 0を完成させる (第 4の工程） 。 具体的な切り分け方法は、 上述した第 1の実施形態において、 図 3に示した切り分け方法が適用される。
このように、 半導体ウェハ 1 2に異種類の半導体チップ 1 1を複数個形成した 後に C S P実装を行い、 C S P実装後の各半導体チップ 1 1のうち、 良否検査に よって良品であると判定されたもののみを切り分けて半導体装置としての半導体 モジュール 2 0が製造されるため、 半導体モジュール 2 0に含まれる 2個の半導 体チップ 1 1 (プロセッサチヅプ 1 1 a、 メモリチップ 1 1 b ) の少なくとも-一 方が不良品であるために半導体モジュール 2 0全体が不良品となってしまうこと がなく、 半導体モジュール 2 0を製造する際の不良率を低減することができる。 また、 半導体モジュール 2 0は、 半導体ウェハ 1 2からプロセッサチップ 1 1 aとメモリチップ 1 1 bとを 1セッ トとしてまとめて切り出したものが用いられ る。 このため、 半導体ウェハ 1 2から、 プロセッサチップ 1 1 aとメモリチップ 1 1 bを別々に切り出した後にそれらの間の間隔をとつて実装して半導体モジュ —ルを形成する場合と比較すると、 高密度実装による部品の小型化が可能になる。 特に、 C S P実装を行っているため、 実装面積が最小になる。 また、 良否パ夕一 ンに基づいて各半導体チップ 1 1の切り出しが行われるため、 多数個取りの半導 体モジュール 2 0を効率よく製造することができる。
本発明は、 上記実施形態に限定されるものではなく、 本発明の要旨の範囲内で 種々の変形実施が可能である。 例えば、 上述した第 1の実施形態の半導体ウェハ 2に含まれるプロセッサチップ 1 aとメモリチップ 1 bは、 対応する端子同士を 配線によって相互に接続するようにしてもよい。 例えば、 プロセッサチップ l a とメモリチップ 1 bのそれぞれの電源端子には共通の電源電圧が印加され、 それ それのクロック端子には共通の動作クロック信号が入力される。 同じ電圧が印加 される端子同士あるいは同じ信号が入力される信号同士を各半導体チップ 1を形 成する際に接続しておいて、 2個の半導体チップ 1がつながった状態で切り出さ れた半導体装置では、 2個の半導体チップ 1の中のいずれか一方に対して、 共通 の電圧を印加し、 あるいは共通の信号を入力するようにする。 このように、 各半 導体チップ 1の内部で相互に配線を行うことにより、 複数の半導体チップ 1とこ れを実装する基板 4との間の配線量を減らすことができ、 実装工程の簡略化が可 能になる。
但し、 隣接する各半導体チップ 1をどのように組み合わせて切り出すかは、 良 否検査を行うまでわからないため、 図 6に示すように、 隣接する全ての半導体チ ップ 1同士の対応する端子同士を相互に配線しておくことが好ましい。 また、 一 例として電源端子やクロック端子を相互に接続する場合を説明したがその他の端 子を相互に接続するようにしてもよい。
また、 上述した第 1の実施形態では、 2個の半導体チップ 1がつながった状態 の半導体装置を製造し、 さらにこれを基板 4上に実装して半導体モジュール 1 0 を形成したが、 2個の半導体チップ 1からなる半導体装置をパーソナルコンビュ 一夕のマザ一ボード等に直接実装するようにしてもよい。
また、 上述した各実施形態では、 2個の異種類の半導体チップ 1や 1 1を組み 合わせて半導体装置を形成したが、 それ以上 （例えば 4個） の異種類の半導体チ ヅプ 1や 1 1を組み合わせるようにしてもよい。 この場合に、 必ずしも全部の半 導体チップの種類が異なる必要はなく、 少なくとも 2種類の半導体チップが組み 合わされる。 また、 異種類の半導体チップの組み合わせには、 種類の異なるメモ リチップ （D R A Mとフラッシュメモリ等） を組み合わせる場合や、 同じ D R A Mであってビッ ト構成や容量が異なるものを組み合わせる場合も含まれる。 産業上の利用可能性
上述したように、 本発明によれば、 良否検査の結果に応じて所定の複数個を単 位として半導体チップを切り分けているため、 複数個の半導体チップによって構 成される高密度実装が可能な半導体装置を製造したときに、 その中の一部の半導 体チップが不良品であるために半導体装置全体が不良品になるということがなく、 半導体装置を製造する際の不良率を低減することができる。 また、 複数個の半導 体チップからなる半導体装置をその後の工程で用いることができるため、 単一の 半導体チップからなる半導体装置を複数個組み合わせて用いる場合に比べて、 そ の後の工程を簡略化することができる。

Claims

請 求 の 範 囲
1 . 半導体ウェハに複数の異種類の半導体チップを形成した後に、 各半導体チッ プの良否検査の結果に応じて所定の複数個を単位として前記半導体チップを切り 分けることにより形成することを特徴とする半導体装置。
2 . 半導体ウェハに形成された複数の異種類の半導体チップに対して配線、 樹脂 封止、 端子形成を行った後に、 各半導体チップの良否検査の結果に応じて所定の 複数個を単位として前記半導体チップを切り分けることにより形成することを特 徴とする半導体装置。
3 . 半導体ウェハに複数の異種類の半導体チップを形成する第 1の工程と、 前記半導体ウェハに形成された複数の前記半導体チップのそれそれの良否検査 を行う第 2の工程と、
前記良否検査の結果に基づいて所定の複数個を単位として前記半導体チップを 切り分ける第 3の工程と、
を備えることを特徴とする半導体装置の製造方法。
4 . 半導体ウェハに複数の異種類の半導体チップを形成する第 1の工程と、 前記半導体ウェハ上に形成された複数の前記半導体チップに対して配線、 樹脂 封止、 端子形成を行う第 2の工程と、
前記第 2の工程によって形成された前記端子を用いて、 前記半導体ウェハに形 成された複数の前記半導体チップのそれそれの良否検査を行う第 3の工程と、 前記良否検査の結果に基づいて所定の複数個を単位として前記半導体チップを 切り分ける第 4の工程と、
を備えることを特徴とする半導体装置の製造方法。
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