WO1999029076A1 - Recepteur radioelectrique numerique - Google Patents

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WO1999029076A1
WO1999029076A1 PCT/JP1998/005499 JP9805499W WO9929076A1 WO 1999029076 A1 WO1999029076 A1 WO 1999029076A1 JP 9805499 W JP9805499 W JP 9805499W WO 9929076 A1 WO9929076 A1 WO 9929076A1
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phase error
carrier
signal
circuit
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PCT/JP1998/005499
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Hisakazu Katoh
Akinori Hashimoto
Kenichi Shiraishi
Akihiro Horii
Shoji Matsuda
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Kabushiki Kaisha Kenwood
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Definitions

  • the present invention relates to a digital broadcast receiver for receiving a digital modulated wave in which modulated waves of a plurality of modulation schemes requiring different C / N (carrier power to noise power) values are transmitted in a time-division multiplexed manner.
  • C / N carrier power to noise power
  • Hierarchy in which digital modulated waves, such as 8 PSK modulated waves, QPSK modulated waves, and BPSK modulated waves, transmitted by multiple modulation methods with different required CZN values are combined for each time and repeatedly transmitted for each frame Transmission schemes are known.
  • the center frequency of the desired signal to be received is shifted by about ⁇ 1.5 MHz from the standard frequency, so that the carrier It has an automatic frequency control circuit for playback.
  • An automatic frequency control circuit (hereinafter simply referred to as an AFC circuit) for carrier reproduction of a digital broadcast receiver that receives a digital modulated wave transmitted by the hierarchical transmission system is designed to recover when the received CZN is worst.
  • the frequency scanning was performed based on the range in which the controller could perform carrier regeneration (capture range). When the carrier was captured, it was detected that the carrier regeneration was locked, and the frequency scanning was stopped by the detection output.
  • a digital broadcast receiver includes a digital broadcast receiver that includes an automatic frequency control circuit for performing carrier reproduction and receives a layered digitized modulated wave.
  • Phase error voltage detecting means for detecting a phase error voltage value based on a demodulated output of the modulated wave, and an error frequency of a difference between a desired reception frequency and a reproduction carrier frequency based on the detected phase error voltage value.
  • Error frequency calculating means for calculating the error frequency
  • the polarity calculating means for calculating the polarity of the error frequency based on the detected phase error voltage value, and the detection error frequency having the calculated polarity for automatic frequency control.
  • Conversion means for converting to a step frequency width of a predetermined value. After frame synchronization is detected, scanning is performed with the converted step frequency width to ensure frame synchronization. That is the frequency scanning the reproduction carrier frequency until it to FEATURE:.
  • the digital broadcast receiver detects a phase error voltage value based on a demodulated output obtained by demodulating a modulated wave in a predetermined section in a header section after frame synchronization is detected.
  • the error frequency of the difference between the desired reception frequency and the frequency of the reproduction carrier is calculated based on the detected phase error voltage value, and the polarity of the error frequency is calculated based on the detected phase error voltage value.
  • the detected error frequency having the calculated polarity is converted into a step frequency width for automatic frequency control, and the reproduction carrier frequency is frequency-scanned until frame synchronization is established with the converted step frequency width. Therefore, after the frame synchronization is detected, steps based on the error frequency are performed until frame synchronization is established. Frequency scanning is performed in the gap frequency range, carrier reproduction can be performed far away, and the desired signal can be captured at high speed.
  • the digital broadcast receiver further includes a tracking circuit that generates a tracking signal based on the phase error voltage value, and after the frame synchronization is established, changes the frequency of the reproduction carrier based on the tracking signal to change the desired reception frequency. It is characterized by following.
  • the synchronization is maintained by causing the carrier frequency to follow the fluctuation of the desired reception frequency by the tracking signal output from the tracking circuit after the frame synchronization is established.
  • FIG. 1 is a block diagram showing a configuration of a main part of a digital broadcast receiver according to one embodiment of the present invention.
  • 2 (a) to 2 (d) are a frame configuration diagram and a waveform diagram of signals Al and AO in the hierarchical transmission system according to one embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of an arithmetic circuit and a numerically controlled oscillator in the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 4 is a diagram showing a relationship between a transmission mode of a transmission mode determination circuit and a hierarchical combination in the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 5 is an explanatory diagram of a demodulated ROM table in the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 6 is a graph showing a relationship between a loop gain and a logic of a gain control circuit in a digital broadcast receiver according to an embodiment of the present invention.
  • FIGS. 7 (a) and 7 (b) are explanatory diagrams of a phase error table (for a BPSK signal) in a digital broadcast receiver according to an embodiment of the present invention.
  • FIGS. 8 (a) and 8 (b) are explanatory diagrams of a phase error table (in the case of a QPSK signal) in a digital broadcast receiver according to an embodiment of the present invention.
  • FIGS. 9 (a) and 9 (b) are explanatory diagrams of a phase error table (for an 8PSK signal) in a digital broadcast receiver according to an embodiment of the present invention.
  • FIG. 10 is a characteristic diagram for describing CNR measurement in the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 11 is a diagram showing a relationship between an output CNR code of a CNR measurement circuit and a CZN value in a digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 12 is a block diagram showing a configuration of a logic gate circuit in the digital broadcast receiver according to one embodiment of the present invention.
  • FIGS. 13 (a) to 13 (c) are waveform diagrams for explaining a circuit for calculating the number of peaks of a phase error voltage in a digital broadcast receiver according to an embodiment of the present invention and its operation. It is.
  • FIG. 14 is a block diagram showing a configuration of a circuit for calculating a differential coefficient of a phase error voltage in a digital broadcast receiver according to an embodiment of the present invention.
  • FIGS. 15 (a) and 15 (b) show waveforms of the phase error voltage based on the relationship between the desired reception frequency and the frequency of the reproduction carrier in the digital broadcast receiver according to the embodiment of the present invention.
  • FIG. FIG. 16 is an explanatory diagram of a step frequency width in the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 17 is a flowchart for explaining the operation of the digital broadcast receiver according to one embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a main part of a digital broadcast receiver according to an embodiment of the present invention, showing a part including an AFC circuit.
  • FIG. 2 (a) is a diagram showing an example of a frame configuration in the hierarchical transmission scheme.
  • One frame is composed of one header part 1992 symbol, and three hundred ninety-three symbol parts formed of a plurality of pairs composed of two-third symbol parts and four symbols.
  • a frame synchronization pattern (BPSK) 32 symbol (using predetermined 20 symbols for synchronization detection), a TMC C transmission and multiplexing configuration control (TPSK) pattern (BPSK) 1 2 8 symbols, super-frame identification information pattern 32 2 symbols, main signal (TC 8 PSK) 203 symbols, pseudo-random signal set every frame period ⁇ ⁇ S ⁇ ⁇ ⁇ ⁇ Burst symbol signal modulated (Indicated as BS in Fig. 2 (a)) 4 symbol, main signal (TC 8 PSK) 203 symbol, burst symbol signal 4 symbol, Hence, main signal (QPSK) 203 symbol, Burst symbol signal 4 symbol, main signal (QP SK) 203 symbols, burst symbol signals are formed in the order of 4 symbol.
  • BPSK frame synchronization pattern
  • TPSK transmission and multiplexing configuration control
  • the digital broadcast receiver includes an arithmetic circuit 1, a numerically controlled oscillator 2, a roll-off filter with a raised cosine characteristic consisting of a digital filter 3, a frame synchronization timing circuit 4, a transmission mode discriminating circuit 5, and a carrier recovery phase error detecting circuit 6. It has a carrier filter 7 composed of a low-pass digital filter, a gain control circuit 8, an AFC circuit 9, a CNR measurement circuit 10, a logic gate circuit 11, and a tracking circuit 12.
  • the AFC circuit 9 will be described.
  • the AFC circuit 9 generates a step frequency control voltage for performing frequency scanning with a predetermined frequency step width based on the initial setting, for example, a 600 kHz width by the step frequency control circuit 96, and adds the same to the adder.
  • the step frequency control voltage is output to the adder 97
  • the load signal is sent to the counter 98
  • the output of the adder 97 is input to the counter 98, and is output to the counter 98 for one frame period.
  • Cumulative addition is performed in cooperation with the adder 97, the count value of the counter 98 is output to the adder 99, and after detecting the frame synchronization, the error frequency and the polarity are calculated and the state is controlled to be suitable.
  • the gate circuit 100 is controlled to be in a cutoff state.
  • the AFC circuit 9 supplies the phase error voltage value output from the carrier reproduction phase error detection circuit 6 to the digital filters 91 and 93 to remove noise, and outputs the phase error voltage output through the digital filter 91.
  • the number of peaks which is the difference (error frequency) between the desired reception frequency and the carrier frequency in the TMCC section of the voltage output, is calculated by the peak number calculation circuit 92, and the phase output via the digital filter 93 is calculated.
  • Error The direction of the differential coefficient indicating the polarity of the error frequency in the TMCC section of the voltage value output is calculated by the differential coefficient calculating circuit 94, and the calculated peak number and the direction of the calculated differential coefficient are received by the step frequency converting circuit 95.
  • the frequency scanning step has a frequency step width that is a multiple of the peak frequency of a predetermined step frequency, for example, 65 kHz, and is based on the direction of the derivative. Generates and adds a step frequency control voltage for performing frequency scanning based on the frequency step width based on the conversion output from the step frequency conversion circuit 95 instead of the predetermined frequency step width based on the initial setting.
  • a predetermined step frequency for example, 65 kHz
  • the gate circuit 100 that has been controlled to be in the cutoff state is controlled to be in an appropriate state, and a predetermined frequency step width that is a cap challenge, for example, an 8 kHz width
  • a predetermined frequency step width that is a cap challenge, for example, an 8 kHz width
  • the frequency scanning is performed until the frame synchronization is determined.
  • the carrier frequency is made to follow the fluctuation of the frequency of the desired reception signal by the tracking signal output from the tracking circuit 12 based on the phase error voltage value.
  • the numerically controlled oscillator 2 receives the addition output from the adder 99 and outputs a sine wave table 23 that outputs sine wave data 23a and 23b of opposite polarities to each other.
  • a cosine wave table 24 that outputs cosine wave data 24 a and 24 b in response to the sum output from the adder 99, and outputs sine waves of opposite polarities based on the sum output from the adder 99.
  • Data 23a, 23b and cosine wave data 24a, 24b are output, and sine wave signals and cosine signals of opposite polarities which cooperate with the AFC circuit 9 to substantially form a reproduction carrier.
  • the wave signal is output to the arithmetic circuit 1.
  • the arithmetic circuit 1 includes a multiplier 1 a for multiplying the quasi-synchronously detected one-axis baseband signal i and the sine wave data 23 a, a baseband signal i and a cosine wave data
  • a multiplier 1 b for multiplying the baseband signal Q by multiplying the baseband signal q of the quasi-synchronous detection with the sine wave data 2 3 b having the opposite polarity
  • a multiplier 1 e for multiplying the cosine wave data 24 b, an adder 1 c for adding an output of the multiplier 1 b and an output of the multiplier 1 d and outputting the result as a baseband signal 1, and a multiplier.
  • An adder 1 f that adds the output of 1 a and the output of the multiplier 1 e and outputs the result as a baseband signal Q, receives the output from the numerically controlled oscillator 2 and converts the baseband signals i, Q After tuning, the baseband signals 1 and Q, which are frequency tuning outputs, are sent to the roll-off filter 3 respectively. Will be issued.
  • the frame synchronization timing circuit 4 receives the baseband signal ID and QD output from the roll-off filter 3, and sends the TMCC pattern to the transmission mode determination circuit 5.
  • the transmission mode determination circuit 5 combines the hierarchical combination shown in FIG. 4 based on the result of decoding the TMCC pattern, that is, the 8 PSK signal which is a high-layer signal (the demodulated output obtained by demodulating the 8 Note), Q, which is a low-level signal PSK signal (demodulated output of QPSK modulated wave is described as QPSK signal), 8PS PS signal and QPS ⁇ signal, 8 PSK signal and BPSK signal (demodulated output of BPSK modulated wave is described as BPSK signal) Is a 2-bit transmission mode signal, and this transmission mode signal is sent to the frame synchronization imaging circuit 4.
  • the transmission mode signal is, for example, "00” for an 8PSK signal, "01” for a QPSK signal, “10” for an 8PSK signal and a QPSK signal, and 8PSK. It is “1 1” for the signal and BPSK signal.
  • the frame synchronization timing circuit 4 receives the baseband signal ID and QD, detects a synchronization pattern, outputs the frame synchronization signal FS YNC, and receives the transmission mode signal, and receives the high potential of the header section and the burst symbol signal section.
  • the signal A 1 shown in FIG. 2 (b) and the signal A 0 shown in FIG. 2 (c) of the QPSK signal section high potential are output.
  • the carrier reproduction phase error detection circuit 6 receives the baseband signals ID and QD and the signals Al and AO, detects a phase error, and sends out a phase error voltage value based on the phase error. More specifically, the carrier recovery phase error detection circuit 6 includes a demodulation ROM table shown in FIG.
  • phase error table for the BPSK signal shown in FIG. 7 a phase error table for the QPSK signal shown in FIG.
  • the phase error table for the 8 PSK signal shown in Fig. 9 is provided, and the transmission mode is determined based on the signals Al and AO.
  • the determined transmission mode L is used to select the phase error table based on the baseband signal ID.
  • the phase is determined from the signal point arrangement of the QD, the phase error voltage value for the phase is determined, and transmitted to the carrier filter 7, the digital filters 91 and 93.
  • the transmission mode Is determined to be a BPSK signal (signals A 1 and A 0 are “1, 0”)
  • the reference positions of the signal points of the BPSK signal are 0 (2 ⁇ ) radians and t radians
  • the phase error table shown in Fig. 7 is selected, and when the phase is in the increasing direction from 3 TC no less than 2 radians to 0 (27 ⁇ ) radians, the negative phase shown in Fig. 7 (a) is When the error voltage value is in the decreasing direction from the phase of less than ⁇ 2 radians to 0 (2 ⁇ ) radians, the positive phase error voltage value shown in Fig. 7 (a) is output for the phase.
  • the negative phase error voltage value shown in Fig. 7 (a) with respect to the phase is less than 3 ⁇ / 2 radians.
  • the positive phase error voltage value shown in Fig. 7 (a) is output for the phase. That.
  • the phase error voltage value is the maximum value in ten directions or the maximum value in one direction.
  • the carrier reproduction phase error detection circuit 6 determines that the transmission mode is a QPS ⁇ signal (signals A 1 and A 0 are “0, 1”)
  • the phase error table shown in FIG. Is selected, and the reference positions of the signal points of the QPSK signal are ⁇ / 4 radians, 3 ⁇ / 4 radians, 5 ⁇ 4 radians, and 7 pit 4 radians.
  • 2 ⁇ ) radian, ⁇ / 2 radian, ⁇ radian, 3 ⁇ / 4 radian is the maximum value in 10 directions or the maximum value in one direction, and 1 ⁇ 2 with respect to the maximum value in BPS ⁇ signal. is there.
  • a description of the transmission of the phase error voltage value when the transmission mode is determined to be the QPS S signal is omitted, but it will be easily understood from the description when the transmission mode is the BPS S signal.
  • the transmission mode is 8
  • the phase error table shown in FIG. 9 is selected, and the reference position of the signal point of the 8 PSK signal is 0 ( 2 ⁇ ) radians, ⁇ 4 radians, ⁇ 2 radians, 37 ⁇ / 4 radians, 7 ⁇ radians, 5 C 4 radians, 37t 2 radians, and 7 ⁇ / 4 radians, where the phase error voltage value is the phase ⁇ 8 radians, 37 ⁇ / 8 radians, 5 ⁇ 8 radians, 7 ⁇ 8 radians, 9 ⁇ 8 radians, 1 1 ⁇ / 8 radians, 13 ⁇ 8 radians, 1 3 ⁇ 8 radians, and 15 7 ⁇ / 8 radians It is the maximum value in the ten directions or the maximum value in one direction, which is 1/4 of the maximum value for the burst symbol signal.
  • the phase error voltage value output from the carrier reproduction phase error detection circuit 6 is supplied to a carrier filter 7 composed of a digital single-bus filter, and the phase error voltage value is smoothed.
  • the output from the carrier filter 7 is supplied to a gain control circuit 8, and the gain control signal is output from the logic gate circuit 11 when the gain control circuit 8 has a high C / N value and a medium CZN value.
  • GC ONT gain control signal
  • GC ON T gain control signal
  • the CNR measurement circuit 10 receives the baseband signal ID and QD, calculates the variance of the signal point arrangement data obtained from the baseband signal ID and QD, compares the variance with a predetermined threshold, and sets the threshold.
  • the number of occurrences (DSMS) of the variance value exceeding the specified unit time was counted, and the C / N value was calculated by referring to the table shown in Fig. 10 that was obtained experimentally based on the number of occurrences (DSMS).
  • the logic gate circuit 11 receives the signals A 1 and AO output from the frame synchronization timing circuit 4 and the CNR command output from the CNR measurement circuit 10, and receives a carrier filter control signal (CRFLGP) and a gain. Outputs control signal (GC ONT).
  • CRFLGP carrier filter control signal
  • GC ONT Outputs control signal
  • the logic gate circuit 11 receives the CNR code and outputs signals based on the high CZN, the medium CZN, and the low CZN as shown in FIG. OR gate that outputs a signal G that generates a high-potential output in response to BPSK signal, burst signal, or QPSK signal as shown in Fig.
  • NAND gate that sends signal G when medium C / N 1 1 6
  • NAND gate that sends signal A 1 when low CZN OR gate that outputs the carrier-fill control signal (CRFLGP) using the output of the inverter, the output of the NAND gate, and the output of the NAND gate, and the high CNR or It consists of a NAND gate 119 that outputs a high-potential gain control signal (GC QNT) when the CNR is low.
  • GC QNT high-potential gain control signal
  • the identification mode is 0. Regardless of the header period, the burst symbol signal period, the QPSK signal period, and the 8 PSK signal period, the high-potential carrier is used.
  • the filter control signal (CRFLGP) is output. In the case of medium CZN, the carrier filter control signal (CRFLGP) of high potential is output in any of the header period, burst symbol signal period, and QPSK signal period. In the case of C / N, a high-potential carrier filter control signal (CRFLGP) is output during both the header period and the burst symbol signal period. At other times, the low potential carrier fill control signal (CRFLGP) is output.
  • the logic gate circuit 11 outputs a high-potential gain control signal (GC ONT) at high CZN or medium C / N, and outputs a low-potential gain control signal (GC ONT) at low CZN.
  • GC ONT high-potential gain control signal
  • GC ONT low-potential gain control signal
  • the digital filter 91 that receives the phase error voltage value from the carrier reproduction phase error detection circuit 6 and sends an output to the peak number calculation circuit 92 has a relatively long time constant that can detect the number of peaks.
  • the digital filter 93 that receives the phase error voltage value and sends the output to the differential coefficient calculation circuit 94 is set to a relatively short time constant so as not to mistake the calculation of the differential coefficient. I have.
  • the peak number calculating circuit 92 receiving the phase error voltage value from which noise has been removed by the digital filter 91 compares the first threshold value LS with the phase error voltage value as shown in FIG. In the comparison, the high-potential output is sent out during the period of the phase error voltage value equal to or more than the first threshold value, and the rising edge of the output of the comparator 201 is detected by the rising edge detection circuit 202.
  • the second threshold value HS larger than the first threshold value is compared with the phase error voltage value by the comparator 203, and the high potential output is transmitted during the phase error voltage value equal to or more than the first threshold value.
  • the rising edge of the output is detected by the rising edge detection circuit 204, and the JK flip-flop 205 is set and reset based on the edge detected by the edge detection circuits 202 and 204.
  • the rising edge of the Q output of the flip-flop 205 is detected by the rising edge detection circuit 200.
  • the output detected by 6 and the output detected by the rising edge detection circuit 206 is counted by the counter 207 to obtain the number of peaks.
  • the number of peaks corresponds to an error frequency which is a difference between a desired reception frequency and a reproduction carrier frequency.
  • phase error voltage value in the TMCC section supplied to the peak number calculation circuit 92 is as shown in FIG. 13 (b), as shown in FIG. 13 (c), as shown in FIG.
  • An output b is sent from the circuit 202
  • an output c is sent from the comparator 203
  • an output d is sent from the rising edge detection circuit 204
  • an output e is sent from the JK flip-flop 205.
  • the output f is counted by the counter 207 to calculate that the number of peaks is "1".
  • the differential coefficient calculation circuit 92 which receives the phase error voltage value whose noise has been removed by the digital filter 93, supplies the phase error voltage value to the unit time delay circuit 211 as shown in FIG. Then, the undelayed phase error voltage value is subtracted from the phase error voltage value delayed by the unit time delay circuit 2 1 1 by the subtraction circuit 2 1 2, and the output of the subtraction circuit 2 1 2 and the unit time are subtracted.
  • the phase error voltage value delayed by the delay circuit 2 15 and the phase error voltage value added by the addition circuit 2 14 are added, and the output of the addition circuit 2 14 is supplied to the unit time delay circuit 2 15 to be delayed.
  • the output of the subtraction circuit 2 12 and the threshold value DV are compared in the comparator 2 13, and the output of the subtraction circuit 2 1 2 does not exceed the threshold value DV. And calculate only the smaller slope of the differential coefficient to obtain the output of the unit time delay circuit 2 15 Ru obtains the inclination direction of the differential coefficient from sex.
  • the threshold value DV is set to "2" in the differential coefficient calculation circuit 94.
  • the output of the subtraction circuit 211 is
  • phase error voltage value in the TMC C section supplied to the derivative coefficient calculation circuit 94 is as shown in FIG. 13 (b)
  • each phase error voltage value P i is as shown in Fig. 13 (b).
  • the direction of the differential coefficient is obtained by setting the threshold DV because the difference ⁇ P i— (P i + 1 ) ⁇ in the increasing direction and the difference ⁇ This is because, when P i— (P i + 1 ) ⁇ is obtained together and added, the addition result is always “0” and the direction of the derivative cannot be obtained.
  • the phase error voltage value in the TMCC section output via the digital filter 93 is as shown in Fig. 15 (a). This is as shown in Fig. 13 (b).
  • the phase error voltage value in the TMCC section output through the digital filter 93 is as shown in FIG. 15 (b).
  • the direction of the derivative is obtained as + (plus). It is clear from this that the direction of the differential coefficient corresponds to the polarity of the error frequency.
  • FIG. 16 schematically shows a case where the frequency of the reproduction carrier is scanned over a range of about ⁇ 1.5 MHz with respect to the reproduction carrier frequency being tuned.
  • FC indicates the frequency of the reproduction carrier that is tuned to the frequency of the desired signal.
  • the frequency range for scanning is.
  • the range is ⁇ 67.7 kHz. That is, since this frequency range is close to the frequency of the desired signal, no peak is detected from the phase error voltage, and since the inclination angle is small, it is difficult to find the direction of the differential coefficient.
  • X symbol rate 26 M sps ⁇ 36 00 67.7 kHz.
  • Ranges from +650 kHz to +1.5 MHz and one-650 kHz From—1.5 MHz is the range where frame synchronization cannot be achieved.
  • step S1 Based on the output from the step frequency control circuit 96, AFC is performed in a frequency step having a width of 600 kHz with an allowance for the above-mentioned 600 kHz (step S1), and the reception is performed.
  • the CZN ratio is measured (step S2), and it is checked whether or not a synchronization pattern has been detected.
  • the process is repeated from step S1 until a synchronization pattern is detected. Since the frequency scanning is performed by a frequency step of 600 kHz for a frequency scanning width of ⁇ 1.5 MHz, the period for reaching frame synchronization is small.
  • step S1 to step S3 will be described in more detail as follows.
  • the orthogonally reproduced carriers output from the numerically controlled oscillator 2 are multiplied by the baseband signals 1 and q in the arithmetic circuit 1, and the baseband signals i and q are quadrature-detected. It is sent to the frame synchronization timing circuit 4 via 3.
  • the TMC C pattern is supplied from the frame synchronization timing circuit 4 to the transmission mode determination circuit 5, where the TMC C pattern is decoded and the transmission mode signal is sent to the frame synchronization timing circuit 4.
  • the frame synchronization timing circuit 4 receiving the baseband signal ID, QD and the transmission mode signal detects the frame synchronization pattern and sends out the frame synchronization signal SYNC and the signals A1 and AO.
  • the frame synchronization signal FS YNC is sent to the gain control circuit 8 and Each time the frame synchronization is detected, the operation of the gain control circuit 8 is reset.
  • the signals A l and A 0 are sent to the carrier recovery phase error detection circuit 6 and the logic gate circuit 11.
  • the phase error table is selected based on the baseband signal and the signals A1, A0, and the phase error voltage is selected. The value is detected, and the detected phase error voltage value is sent to the carrier filter 7 and smoothed.
  • the CNR measurement circuit 10 receiving the baseband signal ID and QD counts the DSMS based on the signal points of the baseband signal ID and QD, and calculates the CZN value based on the counted DSMS. Output in CNR code.
  • the logic gate circuit 11 that receives the CNR code and signals A l and AO detects whether it is high CZN, medium CZN, or low C / N, and has a high potential gain when high CZN or medium CZN.
  • the control signal (GC ONT) is sent to the gain control circuit 8, the gain control circuit 8 is controlled to have a high loop gain, and the phase error voltage value output from the carrier filter 7 is sent twice.
  • a low-potential gain control signal GC ONT
  • the gain control signal GC ONT
  • step S3 When a synchronization pattern is detected in step S3, the gate circuit 100 is turned off (step S4), and a phase error voltage value in the TMCC section is detected (step S5). Based on the phase error voltage value detected in step S5, the derivative of the phase error voltage value The direction is calculated (step S6). After calculating the direction of the differential coefficient in step S6, the number of peaks of the phase error voltage value is calculated (step S7).
  • step S7 the step frequency conversion circuit 95 converts the step frequency control voltage obtained by multiplying the peak number calculated in step S7 by 65 kHz into the step frequency control circuit 95, and the converted step frequency control The voltage is set (step S8), and frequency scanning is performed by the frequency step based on the step frequency control voltage set in step S8 from the frequency of the reproduced carrier at the time of scanning in step S3 (step S9).
  • 65 kHz is a frequency obtained as a result of having a margin with respect to the above 67.7 kHz.
  • the direction of the frequency step in steps S8 and S9 is based on the direction of the differential coefficient of the phase error voltage value calculated in step S6, and the direction of the differential coefficient calculated from the phase error voltage value is In the case of (1), since the frequency of the desired signal is higher than the frequency of the reproduction carrier, the frequency of the reproduction carrier is changed in a decreasing direction.
  • the direction of the differential coefficient calculated from the phase error voltage value calculated in step S6 is (+)
  • the frequency of the reproduction carrier is increased because the frequency of the desired signal is lower than the frequency of the reproduction carrier. In the direction in which it is
  • step S9 the gate circuit 100 is controlled to a suitable state (step S100), and then, whether or not frame synchronization has been continuously acquired a plurality of times, that is, frame synchronization has been established A check is performed to determine whether or not this is the case (step S11). If it is determined in step S11 that frame synchronization has not been established, an example of a cap challenge For example, frequency scanning is performed at a frequency of 8 kHz to establish frame synchronization (step S12).
  • step S11 If it is determined in step S11 that frame synchronization has been established, the counter 98 uses a tracking signal generated by the tracking circuit 12 based on the phase error voltage value detected by the carrier reproduction phase error detection circuit 6 to generate a counter signal. Is incremented or decremented, the frequency of the reproduction carrier is made to follow the fluctuation of the desired reception frequency, and it is determined that the frame synchronization is maintained and the frame synchronization is lost (step S13). The process is repeated from step S1.
  • synchronization can be performed, and the number of peaks of the phase error voltage value and the direction of the differential coefficient in the TMCC section can be predicted within the frequency range where it can be predicted.
  • the frequency scanning width in the AFC can be made large, and the frequency range is almost one-two of the frequency range in the previous AFC, so that the frequency scanning time is reduced.
  • the step frequency width based on the number of peaks and the direction of the derivative of the phase error voltage value . Frequency scanning is performed and distant carrier reproduction can be performed, and the desired signal can be captured at high speed. Further, when the frame synchronization is established, the frequency of the reproduction carrier follows the fluctuation of the desired reception frequency by the tracking signal, and the frame synchronization is maintained.
  • the digital broadcast receiver in a digital broadcast receiver that receives a modulated wave of a hierarchical transmission system, the digital broadcast receiver can be quickly pulled into frame synchronization, and After the synchronization is detected, the frequency of the error frequency of the phase error voltage value and the frequency of the step frequency based on the polarity are performed, so that it is possible to obtain the effect that the carrier can be reproduced far away and the desired signal can be captured at high speed.
  • the digital broadcast receiver of the present invention when the frame synchronization is established, there is also an effect that the frequency of the reproduction carrier follows the fluctuation of the desired reception frequency by the tracking signal and the frame synchronization is maintained. can get.

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Description

明 細 書
ディジタル放送受信機
技術分野
本発明は、 必要とする C/N (搬送波電力対雑音電力比） 値が異 なる複数の変調方式による被変調波が時間軸多重されて伝送される ディジタル被変調波を受信するディジタル放送受信機に関する。 背景技術
必要とする CZN値が異なる複数の変調方式で伝送されてく るデ イジタル被変調波、 例えば 8 P S K変調波、 Q P S K変調波、 B P S K変調波が時間毎に組み合わされ、 フレーム毎に繰り返し伝送さ れる階層化伝送方式が知られている。 かかる階層化伝送方式で伝送 されてくるディジタル被変調波を受信するディジ夕ル放送受信機で は、 受信する希望信号のセンター周波数が規格周波数の約 ± 1. 5 MH z程度ずれることから、 キャリア再生のための自動周波数制御 回路を備えている。
階層化伝送方式で伝送されてくるディジタル被変調波を受信する ディジタル放送受信機のキヤリア再生のための自動周波数制御回路 (以下、 単に AF C回路と記す） は、 受信 CZNが最悪の場合に復 調器がキャリア再生を行える範囲 （キヤプチヤーレンジ） を基本と した周波数スキャンニングを行い、 キャリアを捕捉したときキヤリ ァ再生がロックしたこと検出し、 検知出力によって周波数スキヤン ニングを止めていた。
しかしながら、 従来のディジタル放送受信機では A F C回路にお けるスキャンニングステップ幅が狭いため、 キャリア再生がロック するまでに時間がかかるために、 周波数スキャンニングを行ってい る期間が長期間になるという問題点があった。 本発明は、 遠くキヤリァ再生ができて高速に希望信号を捕捉する ことができるディジタル放送受信機を提供することを目的とする。 発明の開示
本発明にかかるディジタル放送受信機は、 キャリア再生を行うた めの自動周波数制御回路を備えて階層化ディジ夕ル被変調波を受信 するディジタル放送受信機において、 ヘッダ区間内の予め定めた区 間の被変調波を復調した復調出力に基づいて位相誤差電圧値を検出 する位相誤差検出手段と、 検出された位相誤差電圧値に基づいて希 望受信周波数と再生キャリアの周波数との差の誤差周波数を算出す る誤差周波数算出手段と、 検出された位相誤差電圧値に基づいて誤 差周波数の極性を算出する極性算出手段と、 算出された極性を有す る検出誤差周波数を自動周波数制御のためのステップ周波数幅に変 換する変換手段とを備えて、 フレーム同期が検出された後、 変換さ れたステップ周波数幅でスキャンニングしてフレーム同期が確立す るまで再生キャリア周波数を周波数スキャンニングさせることを特 徵とする。
本発明にかかるディジ夕ル放送受信機は、 フレーム同期が検出さ れた後ヘッダ区間内の予め定めた区間の被変調波を復調した復調出 力に基づいて位相誤差電圧値が検出され、 検出された位相誤差電圧 値に基づいて希望受信周波数と再生キヤリアの周波数との差の誤差 周波数が算出され、 検出された位相誤差電圧値に基づいて誤差周波 数の極性が算出される。 この算出された極性を有する検出誤差周波 数が自動周波数制御のためのステップ周波数幅に変換されて、 変換 されたステップ周波数幅でフレーム同期が確立するまで再生キヤリ ァ周波数が周波数スキャンニングされる。 したがって、 フレーム同 期の検出後フレーム同期が確立されるまで誤差周波数に基づくステ ップ周波数幅で周波数スキヤンニングが行われて、 遠くキャリア再 生ができて高速に希望信号が捕捉される。
本発明にかかるディジタル放送受信機は、 さらに、 位相誤差電圧 値に基づく トラッキング信号を発生するトラッキング回路を備え、 フレーム同期が確立した後トラッキング信号に基づいて再生キヤリ ァの周波数を希望受信周波数の変動に追従させることを特徴とする。 本発明にかかるディジ夕ル放送受信機は、 さらにフレーム同期が 確立した後トラッキング回路から出力される トラッキング信号によ つて希望受信周波数の変動にキヤリアの周波数を追従させることに よって、 同期が維持される。
図面の簡単な説明
第 1図は、 本発明の実施の一形態にかかるディジタル放送受信機 の主要部の構成を示すブロック図である。
第 2図 （ a ) 〜第 2図 （d ) は、 本発明の実施の一形態にかかる 階層化伝送方式におけるフレーム構成図および信号 A l、 A Oの波 形図である。
第 3図は、 本発明の実施の一形態にかかるディジ夕ル放送受信機 における演算回路および数値制御発振器の構成を示すプロック図で ある。
第 4図は、 本発明の実施の一形態にかかるディジタル放送受信機 における伝送モード判定回路の伝送モードと階層組み合わせとの関 係を示す図である。
第 5図は、 本発明の実施の一形態にかかるディジタル放送受信機 における復調 R O Mテーブルの説明図である。
第 6図は、 本発明の実施の一形態にかかるディジ夕ル放送受信機 におけるゲインコントロール回路のループゲインと論理との関係を 示す図である。
第 7図 （ a) 〜第 7図 （b) は、 本発明の実施の一形態にかかる ディジタル放送受信機における位相誤差テーブル （B P S K信号の 場合） の説明図である。
第 8図 （ a) 〜第 8図 （ b) は、 本発明の実施の一形態にかかる ディジ夕ル放送受信機における位相誤差テーブル （Q P S K信号の 場合） の説明図である。
第 9図 （ a ) 〜第 9図 （ b) は、 本発明の実施の一形態にかかる ディジタル放送受信機における位相誤差テーブル （ 8 P S K信号の 場合） の説明図である。
第 1 0図は、 本発明の実施の一形態にかかるディジタル放送受信 機における C N R測定の説明に供する特性図である。
第 1 1図は、 本発明の実施の一形態にかかるディジタル放送受信 機における C NR測定回路の出力 C NRコードと CZN値との関係 を示す図である。
第 1 2図は、 本発明の実施の一形態にかかるディジタル放送受信 機における論理ゲート回路の構成を示すプロック図である。
第 1 3図 （ a ) 〜第 1 3図 （ c ) は、 本発明の実施の一形態にか かるディジタル放送受信機における位相誤差電圧のピーク数算出回 路およびその作用の説明に供する波形図である。
第 1 4図は、 本発明の実施の一形態にかかるディジ夕ル放送受信 機における位相誤差電圧の微分係数算出回路の構成を示すプロック 図である。
第 1 5図 （ a) 〜第 1 5図 （ b ) は、 本発明の実施の一形態にか かるディジタル放送受信機における希望受信周波数と再生キヤリァ の周波数との関係に基づく位相誤差電圧の波形図である。 第 1 6図は、 本発明の実施の一形態にかかるディジタル放送受信 機におけるステップ周波数幅の説明図である。
第 1 7図は、 本発明の実施の一形態にかかるディジタル放送受信 機の作用の説明に供するフローチヤ一トである。
発明の実施の形態
以下、 本発明にかかるディジ夕ル放送受信機を実施の形態によつ て説明する。
第 1図は本発明の実施の一形態にかかるディジタル放送受信機の 主要部の構成を示すブロック図であり、 AF C回路を含む部分を示 している。
本発明の実施の一形態にかかるディジタル放送受信機の説明の前 に階層化伝送方式のフレーム構成について説明する。 第 2図 （ a) は階層化伝送方式におけるフレーム構成の一例を示す図である。 1 フレームは、 1つのヘッダ部 1 9 2シンポルと、 2 0 3シンポルと 4シンボルからなる対が複数対とで形成された 3 9 9 3 6シンポル で構成されている。
さらに詳細には、 フレーム同期パターン （B P S K) 3 2シンポ ル （所定の 2 0シンボルを同期検出に使用する） 、 伝送多重構成識 別のための TMC C Transmission and Multiplexing Configuration Control) パターン （B P S K) 1 2 8シンボル、 スーパ一フレーム 識別情報パターン 3 2シンポル、 主信号 （T C 8 P S K) 2 0 3シ ンポル、 1 フレーム期間毎にセッ 卜される疑似ランダム信号で Β Ρ S Κ変調されるバーストシンボル信号 （第 2図 （ a ) において B S と記載してある） 4シンポル、 主信号 （T C 8 P S K) 2 0 3シン ポル、 バース トシンボル信号 4シンポル、 ……、 主信号 （Q P S K) 2 0 3シンボル、 バーストシンボル信号 4シンポル、 主信号 （Q P S K ) 2 0 3シンボル、 バース トシンポル信号 4シンポルの順序で 形成されている。 ここで、 8フレームをスーパ一フレームと称し、 スーパ一フレーム識別情報パターンはスーパーフレーム識別のため の情報である。 なお、 フレーム同期パターンからスーパ一フレーム 識別情報パターン終了までの 1 9 2シンポルはヘッダとも称される。 第 1図に示した本発明の実施の一形態にかかるディジ夕ル放送受 信機に戻って説明する。 ディジタル放送受信機には、 演算回路 1、 数値制御発振器 2、 ディジタルフィルタからなるレイズドコサイン 特性のロールオフフィルタ 3、 フレーム同期タイミング回路 4、 伝 送モード判別回路 5、 キャリア再生用位相誤差検出回路 6、 ローバ スディジタルフィルタからなるキャリアフィル夕 7、 ゲインコント ロール回路 8、 A F C回路 9、 C N R測定回路 1 0、 論理ゲート回 路 1 1およびトラッキング回路 1 2を備えている。
A F C回路 9について説明する。 A F C回路 9は、 ステップ周波 数コントロール回路 9 6によって初期設定に基づく所定周波数ステ ップ幅、 例えば 6 0 0 k H z幅による周波数スキャンニングをさせ るためのステツプ周波数制御電圧を生成し加算器 9 7へ送出すると 共に、 ステップ周波数制御電圧を加算器 9 7へ出力する毎にロード 信号をカウンタ 9 8へ送出し加算器 9 7の出力をカウンタ 9 8に口 —ドして 1 フレーム周期にわたって加算器 9 7 と協働して累積加算 し、 カウンタ 9 8の計数値を加算器 9 9へ出力し、 フレーム同期検 出後、 誤差周波数と極性を算出して導適状態に制御されているゲー ト回路 1 0 0を介して供給される後記するゲインコントロール回路 8からの出力とカウン夕 9 8の計数値と加算器 9 9によって加算し 加算出力を数値制御発振器 2へ送出し周波数制御発振器 2を制御す る自動周波数制御してキャリアを生成する。 フレーム同期検出中はゲ一ト回路 1 0 0を遮断状態に制御してあ る。
フレーム同期検出後の動作について詳細に説明する。 A F C回路 9は、 キヤリァ再生用位相誤差検出回路 6から出力される位相誤差 電圧値をディジタルフィルタ 9 1および 9 3に供給してノイズ除去 を行い、 ディジタルフィルタ 9 1 を介して出力される位相誤差電圧 値出力の T M C C区間における希望受信周波数とキヤリアの周波数 との差 （誤差周波数） であるピーク数をピーク数算出回路 9 2によ つて算出し、 ディジタルフィル夕 9 3を介して出力される位相誤差 電圧値出力の T M C C区間における誤差周波数の極性を示す微分係 数の方向を微分係数算出回路 9 4によって算出し、 算出ピーク数お よび算出微分係数の方向を受けてステツプ周波数変換回路 9 5にお いて予め定めたステツプ周波数例えば 6 5 k H zのピーク数倍の周 波数ステップ幅でかつ微分係数の方向に基づく方向の周波数スキヤ ンニング幅に変換し、 初期設定に基づく所定周波数ステツプ幅に代 わってステップ周波数変換回路 9 5での変換出力に基づく周波数ス テツプ幅による周波数スキャンニングをさせるためのステップ周波 数制御電圧を生成し加算器 9 7へ送出して、 自動周波数制御を行わ せる。
上記ステツプ周波数幅を変更した自動周波数制御の実行後、 遮断 状態に制御されていたゲー卜回路 1 0 0が導適状態に制御され、 キ ャプチャレンジである所定周波数ステップ幅、 例えば 8 k H z幅に てフレーム同期が確定するまで周波数スキヤンニングが行われる。 フレーム同期の確定後、 位相誤差電圧値に基づきトラッキング回路 1 2から出力される トラッキング信号によつて希望受信信号の周波 数の変動にキャリアの周波数が追従させられる。 数値制御発振器 2は第 3図に示すように、 加算器 9 9からの加算 出力を受けて互いに逆極性の正弦波データ 2 3 a、 2 3 bを出力す る正弦波テーブル 2 3 と、 加算器 9 9からの加算出力を受けて余弦 波データ 2 4 a、 2 4 bを出力する余弦波テーブル 2 4とを備えて、 加算器 9 9からの加算出力に基づいて互いに逆極性の正弦波データ 2 3 a、 2 3 bおよび余弦波デ一夕 2 4 a、 2 4 bを出力し、 A F C回路 9 と協働して実質的に再生キヤリアを形成する互いに逆極性 の正弦波信号および余弦波信号が演算回路 1へ出力される。
演算回路 1は第 3図に示すように、 準同期検波された 1軸のベ一 スバンド信号 i と正弦波データ 2 3 aとを乗算する乗算器 1 aと、 ベースバンド信号 i と余弦波データ 2 4 aとを乗算する乗算器 1 b と、 準同期検波された Q軸のベースバンド信号 qと逆極性の正弦波 データ 2 3 bとを乗算する乗算器 1 dと、 ベースバンド信号 Qと余 弦波データ 2 4 bとを乗算する乗算器 1 eと、 乗算器 1 bの出力と 乗算器 1 dの出力とを加算してベースバンド信号 1 として出力する 加算器 1 c と、 乗算器 1 aの出力と乗算器 1 eの出力とを加算して ベースバンド信号 Qとして出力する加算器 1 f とを備えて、 数値制 御発振器 2からの出力受けてベースバンド信号 i 、 Qを周波数同調 させて、 周波数同調出力であるベースバンド信号 1 、 Qがそれぞれ ロールオフフィルタ 3へ送出される。
フレーム同期タイミング回路 4はロールオフフィル夕 3から出力 されるベースバンド信号 I D、 Q Dを受けて、 T M C Cパターンを 伝送モード判定回路 5へ送出する。 伝送モード判定回路 5は T M C Cパターンをデコードした結果に基づいて第 4図に示す階層組み合 わせ、 すなわち高階層信号である 8 P S K信号 （ 8 P S K被変調波 を復調した復調出力を 8 P S K信号と記す） 、 低階層信号である Q P S K信号 （Q P S K被変調波を復調した復調出力を Q P S K信号 と記す） 、 8 P S Κ信号と Q P S Κ信号、 8 P S K信号と B P S K 信号 （B P S K被変調波を復調した復調出力を B P S K信号と記す） を 2 ビッ トの伝送モ一ド信号とし、 この伝送モード信号がフレーム 同期夕イミング回路 4へ送出される。
伝送モード信号は第 4図に示すごとく、 例えば、 8 P S K信号の ときは " 0 0 " 、 Q P S K信号のときは " 0 1 " 、 8 P S K信号と Q P S K信号のときは " 1 0 " 、 8 P S K信号と B P S K信号のと きは " 1 1 " である。
フレーム同期タイミング回路 4は、 ベースバンド信号 I D、 QD を受けて同期パターンを検出してフレーム同期信号 F S YN Cを出 力すると共に、 伝送モード信号を受けて、 ヘッダ区間およびバース トシンボル信号区間高電位の第 2図 （b) に示す信号 A 1 と、 Q P S K信号区間高電位の第 2図 （ c ) に示す信号 A 0 とを出力する。 キヤリァ再生用位相誤差検出回路 6はベースバンド信号 I D、 Q Dおよび信号 A l、 A Oを受けて、 位相誤差を検出し位相誤差に基 づく位相誤差電圧値を送出する。 さらに詳細には、 キャリア再生用 位相誤差検出回路 6には第 5図に示す復調 R OMテーブル、 第 7図 に示す B P S K信号に対する位相誤差テーブル、 第 8図に示す Q P S K信号に対する位相誤差テーブルおよび第 9図に示す 8 P S K信 号に対する位相誤差テーブルを備えて、 信号 A l、 A Oに基づいて 伝送モードを判別し、 判別された伝送モード Lこ基づいて位相誤差 テーブルを選択し、 ベースバンド信号 I D、 QDの信号点配置から 位相を求め、 該位相に対する位相誤差電圧値を求めて、 キャリアフ ィルタ 7、 ディジタルフィル夕 9 1および 9 3へ送出する。
キヤリァ再生用位相誤差検出回路 6において、 例えば伝送モード が B P S K信号 （信号 A 1、 A 0が " 1、 0 " ) であると判別され たときは、 B P S K信号の信号点の基準位置は 0 ( 2 π) ラジアン および tラジアンであり、 第 7図に示す位相誤差テーブルが選択さ れ、 位相が 3 TCノ 2ラジアン以上から 0 ( 2 7Γ ) ラジアンまでの増 加方向の位相のときは位相に対して第 7図 （ a ) に示す負の位相誤 差電圧値が、 位相が πΖ 2ラジアン未満から 0 ( 2 π) ラジアンま での減少方向の位相のときは位相に対して第 7図 （ a) に示す正の 位相誤差電圧値が出力され、 位相が π / 2ラジアン以上から 7Tラジ アンまでの増加方向の位相のときは位相に対して第 7図 （ a) に示 す負の位相誤差電圧値が、 位相が 3 π / 2ラジアン未満から πラジ アンまでの減少方向の位相のときは位相に対して第 7図 （ a) に示 す正の位相誤差電圧値が出力される。 この場合において位相誤差電 圧値は位相が 3 πΖ4ラジアン、 πΖ 4ラジアンのときが十方向最 大値または一方向最大値である。
キヤリァ再生用位相誤差検出回路 6において、 例えば伝送モ一ド が Q P S Κ信号 （信号 A 1、 A 0が " 0、 1 " ) であると判別され たときは、 第 8図に示す位相誤差テーブルが選択され、 Q P S K信 号の信号点の基準位置は π / 4ラジアン、 3 π/4ラジアン、 5 π Ζ4ラジアン、 7 兀 4ラジアンであり、 この場合において位相誤 差電圧値は位相が 0 ( 2 π) ラジアン、 π/ 2ラジアン、 πラジア ン、 3 π/4ラジアンのときが十方向最大値または一方向最大値で あって、 B P S Κ信号のときの最大値に対して 1 Ζ 2である。 伝送 モードが Q P S Κ信号であると判別されたときの位相誤差電圧値の 送出についての説明は省略するが、 伝送モードが B P S Κ信号の場 合の説明から容易に理解されよう。
キヤリァ再生用位相誤差検出回路 6において、 伝送モードが 8 Ρ S K信号 （信号 A 1、 A 0が " 0、 0 " ) であると判別されたとき は、 第 9図に示す位相誤差テーブルが選択され、 8 P S K信号の信 号点の基準位置は 0 ( 2 π) ラジアン、 πΖ4ラジアン、 πΖ 2ラ ジアン、 3 7Τ/4ラジアン、 7Τラジアン、 5 C 4ラジアン、 3 7t 2ラジアンおよび 7 π/4ラジアンであり、 この場合において位 相誤差電圧値は位相が π Ζ 8ラジアン、 3 7Τ / 8ラジアン、 5 πΖ 8ラジアン、 7 τΖ 8 ラジアン、 9 πΖ 8ラジアン、 1 1 π/ 8ラ ジアン、 1 3 ττΖ 8ラジアン、 1 5 7Τ / 8ラジアンのときが十方向 最大値または一方向最大値であって、 バース トシンポル信号のとき の最大値に対して 1 / 4である。 伝送モードが 8 P S K信号である と判別されたときの位相誤差電圧値の送出についての説明は省略す るが、 伝送モードが B P S Κ信号の場合の説明から容易に理解され よう。
キヤリァ再生用位相誤差検出回路 6から出力された位相誤差電圧 値は、 ディジタル口一バスフィル夕からなるキャリアフィル夕 7に 供給され位相誤差電圧値が平滑化される。 この場合において後記す る論理ゲート回路 1 1から出力される C N Rコードおよび信号 A l、 A 0によって求めたモード 0にしたがうキャリアフィル夕制御信号
(C R F L G P) によって選択的にフィルタ動作が行われる。
キャリアフィルタ 7からの出力はゲインコントロール回路 8に供 給されて、 ゲインコントロール回路 8において論理ゲート回路 1 1 から高 C/N値、 中 CZN値のときに出力されるゲイン制御信号
(G C ONT) によって、 例えば第 6図に示すように、 ゲイン制御 信号 （G C ONT) が高電位のときにはキャリアフィル夕 7の出力 を 2倍するなどの高ゲインに制御され、 ゲイン制御信号 （G C ON T) が低高電位のときにはキヤリアフィル夕 7の出力をそのまま出 力するなどの低ゲインに制御されて、 ゲインコントロール回路 8か らの出力がゲ一ト回路 1 0 0を介して加算器 9 9に供給され、 加算 器 9 9に供給されているカウンタ 9 8の計数値に加算され、 数値制 御発振器 2の発振周波数の変化が早められる。
C N R測定回路 1 0はベースバンド信号 I D、 Q Dを受けて、 ベースバンド信号 I D、 QDから求めた信号点配置デ一夕の分散値 を求め、 該分散値を所定の閾値と比較し、 閾値を超える分散値の所 定単位時間中における発生回数 （D S M S ) を計数して、 発生回数 (D S M S ) に基づいて実験にて求めた第 1 0図に示すテーブルを 参照して C/N値を求め 2 ビッ トの C N Rコードとして出力する。 この C NRコード 0よ、 例えば第 1 1図に示すように、 9 d B以上 のときは高 C NRとして " 0 0 " に定め、 4 d B以上 9 d B未満の ときは中 C NRとして " 0 1 " に定め、 4 d B未満のときは低 C N Rとして " 1 0 " に定めてある。
論理ゲート回路 1 1 はフレーム同期タイミング回路 4から出力さ れる信号 A 1、 A Oと C N R測定回路 1 0から出力される C N Rコ 一ドとを受けて、 キャリアフィルタ制御信号 （C R F L G P) およ びゲイン制御信号 （G C ONT) を出力する。
さらに詳細には、 論理ゲート回路 1 1は第 1 2図に示すように、 C NRコードとを受けて、 高 CZN、 中 CZN、 低 CZNに基づく 信号を出力するナンドゲート 1 1 1、 1 1 2、 1 1 3、 信号 A l、 A Oを受けて第 2図 （ d) に示すように B P S K信号、 バース トシ ンポル信号、 または Q P S K信号のときに高電位出力を発生する信 号 Gを出力するオアゲート 1 1 4、 高 CZNのときに高電位出力を 発生するインバー夕 1 1 5、 中 C/Nのとき信号 Gを送出するナン ドゲート 1 1 6、 低 CZNのとき信号 A 1を送出するナンドゲート 1 1 7、 インバ一タ 1 1 5の出力とナンドゲート 1 1 6の出力とナ ンドゲート 1 1 7の出力を入力としてキャリアフィル夕制御信号 (C R F L G P) を出力するオアゲート 1 1 8、 高 C NRまたは低 C N Rのときに高電位のゲイン制御信号 （G C QNT) を出力する ナンドゲート 1 1 9から構成してある。
したがって、 論理ゲート回路 1 1から高 C/Nのときには識別モ —ド 0 こ無関係に （ヘッダ期間、 バース トシンポル信号期間、 Q P S K信号期間、 8 P S K信号期間の何れの期間においても） 高電位 のキャリアフィル夕制御信号 （C R F L G P) が出力され、 中 CZ Nのときにはヘッダ期間、 バース トシンポル信号期間、 Q P S K信 号期間期間の何れの期間においても高電位のキヤリアフィルタ制御 信号 （C R F L G P) が出力され、 低 C/Nのときにはヘッダ期間、 バーストシンポル信号期間の何れの期間においても高電位のキヤリ ァフィルタ制御信号 （C R F L G P) が出力される。 その他のとき には低電位のキャリアフィル夕制御信号 （C R F L G P) が出力さ れる。 さらに、 論理ゲート回路 1 1から高 CZNまたは中 C/Nの ときに高電位のゲイン制御信号 （G C ONT) が出力され、 低 CZ Nのときには低電位のゲイン制御信号 （G C ONT) が出力される。 高電位のキャリアフィル夕制御信号 （C R F L G P) が出力され るときはキャリアフィルタ 8はフィル夕動作を行って、 位相誤差電 圧値が平滑化されて出力される。 低電位のキヤリアフィルタ制御信 号 （C R F L G P) が出力されるときはキャリアフィルタ 8はフィ ル夕動作を停止し、 その直前における出力がホールドされて、 出力 される。 高電位のゲイン制御信号 （G C ONT) が出力されるとき は、 ゲインコントロール回路 8はキャリアフィルタ 7からの出力が 2倍されて送出される。 低電位のゲイン制御信号 （G C ONT) が 出力されるときは、 ゲインコントロール回路 8はキャリアフィルタ 7からの出力がそのまま出力される。
一方、 キヤリァ再生用位相誤差検出回路 6からの位相誤差電圧値 を受けてピーク数算出回路 9 2へ出力を送出するディジタルフィル 夕 9 1はピーク数を検出ができる程度の比較的長い時定数に設定さ れており、 位相誤差電圧値を受けて微分係数算出回路 9 4へ出力を 送出するディジタルフィルタ 9 3は微分係数の算出を誤らないよう にするために比較的短い時定数に設定されている。
ディジタルフィルタ 9 1 にてノイズ除去された位相誤差電圧値を 受けるピーク数算出回路 9 2は、 第 1 3図 （ a ) に示すように、 第 1の閾値 L Sと位相誤差電圧値とを比較器 2 0 1にて比較し、 第 1 閾値以上の位相誤差電圧値の期間高電位出力を送出させ、 比較器 2 0 1の出力の立上りエッジを立上りエッジ検出回路 2 0 2にて検出 し、 第 1閾値より大きい第 2閾値 H Sと位相誤差電圧値とを比較器 2 0 3にて比較し、 第 1閾値以上の位相誤差電圧値の期間高電位出 力を送出させ、 比較器 2 0 3の出力の立上りエッジを立上りエッジ 検出回路 2 0 4にて検出し、 エツジ検出回路 2 0 2および 2 0 4に て検出したエッジに基づいて J Kフリ ップフロップ 2 0 5をセッ ト、 リセットして、 J Kフリップフロップ 2 0 5の Q出力の立上りエツ ジを立上りエッジ検出回路 2 0 6にて検出し、 立上りエッジ検出回 路 2 0 6にて検出した出力をカウン夕 2 0 7にて計数して、 ピーク 数を得る。 このピーク数は希望受信周波数と再生キヤリアの周波数 との差である誤差周波数に対応している。
例えばピーク数算出回路 9 2へ供給される T M C C区間の位相誤 差電圧値が第 1 3図 （ b ) に示す場合には、 第 1 3図 （ c ) に示す ように、 比較器 2 0 1からは出力 aが送出され、 立上りエッジ検出 回路 2 0 2からは出力 bが送出され、 比較器 2 0 3からは出力 cが 送出され、 立上りエッジ検出回路 2 0 4からは出力 dが送出され、 J Kフリップフロップ 2 0 5からは出力 eが送出され、 立上りエツ ジ検出回路 2 0 6からは出力 f が送出されて、 カウンタ 2 0 7にお いて計数されてピーク数が " 1 " であることが算出される。
ディジタルフィルタ 9 3にてノィズ除去された位相誤差電圧値を 受ける微分係数算出回路 9 2は、 第 1 4図に示すように、 位相誤差 電圧値を単位時間遅延回路 2 1 1 に供給して遅延させ、 単位時間遅 延回路 2 1 1 にて遅延された位相誤差電圧値から遅延されていない 位相誤差電圧値を減算回路 2 1 2にて減算し、 減算回路 2 1 2の出 力と単位時間遅延回路 2 1 5にて遅延された位相誤差電圧値とを加 算回路 2 1 4にて加算し、 加算回路 2 1 4の出力を単位時間遅延回 路 2 1 5に供給して遅延させ、 かつ減算回路 2 1 2の出力と閾値 D Vとを比較器 2 1 3において比較し、 減算回路 2 1 2の出力が閾値 DVを超えていないときの出力によって単位時間遅延回路 2 1 5を イネ一ブルにして、 微分係数の傾斜の小さい方のみを演算して、 単 位時間遅延回路 2 1 5の出力の極性から微分係数の傾斜方向を求め る。
例えば微分係数算出回路 9 4において閾値 DVは " 2 " に設定し てある。 微分係数算出回路 9 4において減算回路 2 1 2の出力は
{ Ρπ- (Ρη+ι) } であり、 単位時間遅延回路 2 1 5は { Ρη— (Ρη + 1)} ぐ D Vのときに動作する。 したがって、 微分係数算出回路 9 4へ 供給される TMC C区間の位相誤差電圧値が第 1 3図 （ b) に示す 場合において、 単位時間間隔毎の位相誤差電圧値を P i ( i = l〜 1 6 ) としたときは各位相誤差電圧値 P i は第 1 3図 （ b) に示す ごとくである。 したがって、 単位時間遅延回路 2 1 5の出力は （P I — P 2 ) + ( P 2 - P 3 ) + ( P 3 - P 4 ) + ( P 4 - P 5 ) + ( P 5 - P 6 ) + ( P 6 - P 7 ) + ( P 7 - P 8 ) + ( P 8 - P 9 ) + ( P 9 — P 1 0 ) + ( P 1 0 - P 1 1 ) + ( P 1 1 - P 1 2 ) + (P 1 2 - P 1 3 ) + ( P 1 3 - P 1 4 ) + ( P 1 4 - P 1 5 ) + ( P 1 5 - P 1 6 ) - (- 1 ) + (- 1 ) + (- 1 ) + (- 1 ) + (- 1 ) + (— 1 ) + (— 1 ) + 2 + ( 3 (= P 9 - P 1 0 ) 〉 2のために加 算されない） + 2 + 2 + (— 1 ) + (— 1 ) + (— 1 ) + (— 1 ) =— 5 となって、 その符号は— （マイナス） であって、 微分係数の 方向が求められることになる。
上記のように閾値 D Vを設けて微分係数の方向を求めるのは、 微 分係数の方向を求めるために増加方向の部分の差 { P i—（P i + 1) } と減少方向の差 { P i—（P i + 1) } を共に求めて加算したときは、 加 算結果は常に " 0 " となって微分係数の方向は求められないためで ある。
希望信号の周波数が再生キヤリアの周波数より高い周波数にある 場合において、 ディジタルフィル夕 9 3を介して出力される TMC C区間の位相誤差電圧値は第 1 5図 （ a ) に示すごとくであり、 第 1 3図 （b ) によって例示した場合のとおりである。 希望信号の 周波数が再生キヤリァの周波数より低い周波数にある場合において、 ディジタルフィルタ 9 3を介して出力される TM C C区間の位相誤 差電圧値は第 1 5図 （ b ) に示すごとくであって、 微分係数の方向 は + (プラス） と求められる。 これからも明らかなように微分係数 の方向は誤差周波数の極性に対応していることが判る。
受信する希望信号のセンタ周波数が規格周波数の約土 1. 5 MH z程度ずれることから A F Cによつて希望信号の周波数と周波数同 調している再生キャリア周波数に対して約 ± 1. 5 MH zの範囲に わたって再生キャリアの周波数をスキヤンニングさせた場合を模式 的に示せば、 第 1 6図に示すことができる。 第 1 6図において F C は希望信号の周波数と周波数同調している再生キヤリアの周波数を 示している。
約土 1. 5 MH zの範囲にわたって再生キャリアの周波数をスキ ヤンニングさせた場合、 フレーム同期が引き込めるが、 TMC C区 間の位相誤差電圧値から誤差周波数およびその極性が推測しにくい ために周波数スキャンニングする周波数範囲は、 。を挟む± 6 7. 7 k H zの範囲である。 すなわちこの周波数範囲は希望信号の周波 数に近いために位相誤差電値圧からピークが検出されず、 さらに傾 斜角が小さいために微分係数の方向が求めにくい周波数範囲であつ て、 { (B P S Kの位相マージン 1 8 0 0 /TMC C区間のビッ ト 数 1 9 2 ) Xシンポルレート 2 6 M s p s } 3 6 0 0 = 6 7. 7 k H zによって求められる。
また、 フレーム同期は引き込め、 かつ TMC C区間の位相誤差電 圧値から誤差周波数およびその方向が推測できる周波数範囲は 第 1 6図において斜線を施している。 すなわちこの周波数範囲は位 相誤差電圧値からピーク数が求められかつ微分係数の方向が求めら れる周波数範囲であって、 { (B P S Kの位相マージン 1 8 0 0 同期パターンのビッ ト数 2 0 ) Xシンポルレート 2 6 M s p s } / 3 6 0 = 6 5 0 k H zの範囲で、 6 7. 7 k H z力、ら 6 5 0 k H z の範囲および— 6 7. 7 k H zから _ 6 5 0 k H zの範囲である。 したがって、 フレーム同期検出後、 例えば 6 5 k H z幅 Xピーク数 によるスキヤンニングを行う。
+ 6 5 0 k H zから + 1. 5 MH zの範囲および一 6 5 0 k H z から— 1. 5 MH zの範囲はフレーム同期が引き込めない範囲であ る。
以上のように構成された本発明にかかるディジタル放送受信機に おいて、 A F C回路を含む作用を第 1 7図に示すフローチヤ一トに 基づいて説明する。
ステップ周波数コントロール回路 9 6からの出力に基づいて前記 した 6 5 0 k H z に対して余裕をみて 6 0 0 k H z幅の周波数ステ ップによる A F Cが行われ （ステップ S 1 ) 、 受信 CZN比の測定 がなされて （ステップ S 2 ) 、 同期パターンの検出がなされたか否 かがチェックされ、 同期パターンが検出されるまでステップ S 1か ら繰り返して実行される。 周波数スキャンニング幅 ± 1. 5 MH z に対して 6 0 0 k H zの周波数ステップによって周波数スキャン二 ングが行われるためにフレーム同期に達する期間は少なくてすむ。 ステップ S 1〜ステップ S 3における動作をさらに詳細に説明す れば次の如くである。
ベースバンド信号 1、 qに数値制御発振器 2から出力される直交 する再生キャリアが演算回路 1 において乗算されてベースバンド信 号 i、 qが直交検波され、 ベースバンド信号 I D、 QDとして口一 ルオフフィル夕 3を介してフレーム同期タイミング回路 4に送出さ れる。 フレーム同期タイミング回路 4から TMC Cパターンが伝送 モード判定回路 5に供給されて TMC Cパターンがデコードされて 伝送モード信号がフレーム同期タイミング回路 4へ送出される。
ベースバンド信号 I D、 QDおよび伝送モード信号を受けたフレ ーム同期タイミング回路 4にてフレーム同期パターンが検出されて フレーム同期信号 S Y N Cと信号 A 1、 A Oが送出される。 フレー ム同期信号 F S YN Cはゲインコントロール回路 8へ送出され、 フ レーム同期検出毎にゲインコントロール回路 8の動作がリセッ 卜さ れる。 信号 A l、 A 0はキャリア再生用位相誤差検出回路 6および 論理ゲート回路 1 1へ送出される。
ベースバンド信号 I D、 QDと信号 A l、 A O とを受けたキヤリ ァ再生用位相誤差検出回路 6ではベースバンド信号と信号 A 1、 A 0とに基づいて位相誤差テーブルが選択され、 位相誤差電圧値が検 出されて、 検出された位相誤差電圧値はキヤリアフィルタ 7へ送出 されて、 平滑化される。 一方、 ベースバンド信号 I D、 QDを受け た C N R測定回路 1 0ではべ一スバンド信号 I D、 Q Dの信号点酌 置に基づき D S M Sが計数され、 計数された D S M Sに基づいて C ZN値が求められ、 C NRコードで出力される。
C NRコードおよび信号 A l、 A Oを受けた論理ゲート回路 1 1 では、 高 CZN、 中 CZN、 低 C/Nであるかが検出され、 高 CZ N、 または中 CZNのときは高電位のゲイン制御信号 （G C ONT) がゲインコントロール回路 8に送出され、 ゲインコントロール回路 8が高ループゲインに制御されて、 キャリアフィルタ 7から出力さ れる位相誤差電圧値が 2倍されて送出される。 論理ゲート回路 1 1 において低 C/Nと検出されたときは低電位のゲイン制御信号 （G C ONT) がゲインコントロール回路 8に送出され、 ゲイン制御信 号 （G C ONT) によってゲインコントロール回路 8が低ループゲ インに制御され、 キャリアフィルタ 7から出力される位相誤差電圧 値がそのまま送出される。
ステップ S 3において同期パターンが検出されると、 ゲート回路 1 0 0は遮断状態にされ （ステップ S 4) 、 TM C C区間の位相誤 差電圧値が検出される （ステップ S 5 ) 。 ステップ S 5において検 出された位相誤差電圧値に基づいて、 位相誤差電圧値の微分係数の 方向が算出される （ステップ S 6 ) 。 ステップ S 6において微分係 数の方向が算出されると続いて位相誤差電圧値のピーク数が算出さ れる （ステップ S 7 ) 。
ステップ S 7に続いて、 ステップ S 7において算出されたピーク 数と 6 5 k H z との乗算したステップ周波数制御電圧にステップ周 波数変換回路 9 5において変換され、 この変換されたステップ周波 数制御電圧が設定されて （ステップ S 8 ) 、 ステップ S 3における スキャニング時の再生キャリアの周波数からステツフ S 8において 設定されたステツプ周波数制御電圧に基づく周波数ステツプによる 周波数スキャンニングがなされる （ステップ S 9 ) 。 ここで、 6 5 k H zは前記の 6 7 . 7 k H z に対して余裕をみた周波数にした結 果の周波数である。
ステップ S 8およびステツプ S 9による周波数ステツプの方向は、 ステップ S 6において算出された位相誤差電圧値の微分係数の方向 に基づく方向であって、 位相誤差電圧値から算出された微分係数の 方向が （一） の時には希望信号の周波数が再生キャリアの周波数よ り高い場合であるために、 再生キャリアの周波数を減少させる方向 に変化させていく。 ステップ S 6において算出された位相誤差電圧 値から算出された微分係数の方向が （+ ) の時には希望信号の周波 数が再生キヤリァの周波数より低い場合であるために、 再生キヤリ ァの周波数を増加させる方向に変化させていく。
ステップ S 9に続いて、 ゲ一ト回路 1 0 0が導適状態に制御され (ステップ S 1 0 ) 、 次いでフレーム同期が複数回連続して捕捉さ れたか否か、 すなわちフレーム同期が確立したか否かがチエツクさ れる （ステップ S 1 1 ) 。 ステップ S 1 1 においてフレーム同期が 確立していないと判別されたときは、 キヤプチャレンジである例え ば 8 k H z幅の周波数で周波数スキヤンニングが行われてフレーム 同期の確立が図られる （ステップ S 1 2 ) 。
ステップ S 1 1 においてフレーム同期が確立したと判別されたと きは、 キヤリァ再生位相誤差検出回路 6において検出された位相誤 差電圧値に基づきトラッキング回路 1 2によって生成されたトラッ キング信号によってカウンタ 9 8がインクリメント、 あるいはデク リメントされて、 希望受信周波数の変動に対して再生キャリアの周 波数を追従させられて、 フレーム同期が維持され、 フレーム同期が 外れたと判別されたときは （ステップ S 1 3 ) 、 ステップ S 1から 再び繰して実行される。
以上説明したように本発明の実施の一形態にかかるディジタル放 送受信機によれば、 同期引込みができ、 かつ T M C C区間における 位相誤差電圧値のピーク数および微分係数の方向が予想できる周波 数範囲内に入るまで、 A F Cにおける周波数スキャンニング幅を大 きく取ることができて、 周波数範囲は前 A F Cの周波数範囲のほば 1ノ 2であるため、 周波数スキヤンニング時間が短縮されることに なる。
またこの大きな周波数幅の周波数スキャンイングによって、 位相 誤差電圧値からピーク数および微分係数の方向が予想できる周波数 範囲内に入れば、 位相誤差電圧値のピーク数および微分係数の方向 に基づくステツプ周波数幅で周波数スキヤンニングが行われて遠く キヤリァ再生ができて高速に希望信号を捕捉することができる。 ま たフレーム同期が確立されると、 トラッキング信号によって再生キ ャリァの周波数が希望受信周波数の変動に追従してフレーム同期が 維持される。 産業上の利用可能性
以上説明したように本発明にかかるディジ夕ル放送受信機によれ ば、 階層化伝送方式の被変調波を受信するディジ夕ル放送受信機に おいて、 早期にフレーム同期に引き込め、 かつフレーム同期検出後 位相誤差電圧値の誤差周波数およびその極性に基づくステツプ周波 数幅による周波数が行われて、 遠くキャリア再生ができて高速に希 望信号を捕捉することができという効果が得られる。
さらに本発明にかかるディジ夕ル放送受信機によれば、 フレーム 同期が確立されると、 トラッキング信号によって再生キャリアの周 波数が希望受信周波数の変動に追従してフレーム同期が維持される という効果も得られる。

Claims

請 求 の 範 囲
. キャリア再生を行うための自動周波数制御回路を備えて階層化 ディジタル被変調波を受信するディジタル放送受信機において、 へッダ区間内の予め定めた区間の被変調波を復調した復調出力に 基づいて位相誤差電圧値を検出する位相誤差検出手段と、 検出さ れた位相誤差電圧値に基づいて希望受信周波数と再生キヤリァの 周波数との差の誤差周波数を算出する誤差周波数算出手段と、 検 出された位相誤差電圧値に基づいて誤差周波数の極性を算出する 極性算出手段と、 算出された極性を有する検出誤差周波数を自動 周波数制御のためのステップ周波数幅に変換する変換手段とを備 えて、 フレーム同期が検出された後、 変換されたステップ周波数 幅でフレーム同期が確立するまで再生キヤリァ周波数を周波数ス キャンニングさせることを特徴とするディジタル放送受信機。
. 請求の範囲第 1項記載のディジタル放送受信機において、 位相 誤差電圧値に基づく トラッキング信号を発生する トラッキング回 路を備え、 フレーム同期が確立した後トラッキング信号に基づい て再生キヤリァの周波数を希望受信周波数の変動に追従させるこ とを特徴とするディジ夕ル放送受信機。
. キャリア再生を行うために自動周波数制御を行う階層化デイジ タル被変調波を受信するディジ夕ル放送受信機において、 被変調 波を復調した復調出力から得た位相誤差電圧値に基づいて求めた、 所望の受信周波数と再生キャリアの周波数との差である誤差周波 数を自動周波数制御のためのステップ周波数幅に変換する変換手 段とを備え、 フレーム同期が検出された後から、 フレーム同期が 確立するまで、 変換されたステップ周波数幅で再生キャリア周波 数を周波数スキャンニングすることを特徴とするディジタル放送 受信機。
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