DE69838001T2

DE69838001T2 - Empfänger für Digitalrundfunk

Info

Publication number: DE69838001T2
Application number: DE69838001T
Authority: DE
Inventors: Hisakazu Shibuya-ku KATOH; Akinori Setagaya-ku Hashimoto; Kenichi Yokohama-shi SHIRAISHI; Akihiro Zama-chi HORII; Shoji Machida-shi MATSUDA
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1997-12-04
Filing date: 1998-12-04
Publication date: 2007-10-18
Anticipated expiration: 2018-12-05
Also published as: CA2312304A1; US6748037B1; EP1039707A1; JP3084362B2; WO1999029076A1; CN1280732A; DE1039707T1; CA2312304C; EP1039707B1; EP1039707A4; DE69838001D1; CN1110179C; JPH11168520A

Description

GEBIET DER TECHNIK
Die vorliegende Erfindung bezieht sich auf einen digitalen Rundfunkempfänger zum Empfangen von Modulationswellen, die von einer Mehrzahl Modulationsverfahren digital moduliert wurden, zur Übertragung ein Zeitmultiplexverfahren durchlaufen haben und verschiedene notwendige C/N(Träger-Rausch-Verhältnis)-Werte aufweisen.
STAND DER TECHNIK
Es ist ein hierarchisches Übertragungsverfahren bekannt, bei dem digitale von einer Mehrzahl Modulationsverfahren modulierte Wellen mit verschiedenen notwendigen C/N-Werten, wie z.B. 8PSK-modulierte Wellen, QPSK-modulierte Wellen und BPSK-modulierte Wellen in einer Zeitachse kombiniert und wiederholt rahmenweise übertragen werden. Ein digitaler Rundfunkempfänger zum Empfangen von digital modulierten Wellen, die durch ein solches Übertragungsverfahren übertragen wurden, ist mit einer automatischen Frequenznachregelungsschaltung zum Reproduzieren eines Trägers versehen, da die Mittenfrequenz eines gewünschten Empfangssignals etwa ± 1.5 MHz von einer Nennfrequenz abweicht.
Die automatische Frequenznachregelungsschaltung (nachstehend einfach als AFC-Schaltung bezeichnet) zum Reproduzieren eines Trägers eines digitalen Rundfunkempfängers zum Empfangen einer digital modulierten Welle, die durch ein solches Übertragungsverfahren übertragen wurde, führt eine Frequenzabtastung in einem Bereich (Fangbereich) durch, in dem der Demodulator den Träger selbst im Falle eines Grenz-C/N-Wertes reproduzieren kann, und wenn der Träger gefangen ist, erfasst er, dass die Trägerreproduktion gesperrt ist und unterbricht anschließend die Frequenzabtastung als Antwort auf die Ausgabe dieser Erfassung.
Allerdings ist die Abtaststufenweite der AFC-Schaltung eines herkömmlichen digitalen Rundfunkempfängers eng, so dass es eine Zeit dauert, bis die Trägerreproduktion gesperrt wird. Die Zeit, in der die Frequenzabtastung ausgeführt wird, wird sehr lang. Die Dokumente JP 2 189 048 A und JP 9 074 431 offenbaren jeweils einen Empfänger für digital modulierte Wellen und umfassen eine Konvertierungseinrichtung zum Konvertieren der Fehlerfrequenz zwischen einer gewünschten Empfangsfrequenz und der Frequenz des reproduzierten Trägers, die aus einer beim Demodulieren der Welle erhaltenen Phasenfehlerspannung abgeleitet wird, in eine Schrittfrequenzweite, die für die Frequenzabtastung der automatischen Frequenznachregelung verwendet wird, bis die Synchronisation etabliert ist.
Die vorliegende Erfindung beabsichtigt, einen digitalen Rundfunkempfänger bereitzustellen, der einen Träger schnell reproduzieren und bei hoher Geschwindigkeit ein gewünschtes Signal fangen kann.
DARSTELLUNG DER ERFINDUNG
Die Erfindung stellt einen digitalen Rundfunkempfänger mit einer automatischen Frequenznachregelungsschaltung bereit, die für eine Trägerreproduktion zum Empfangen einer hierarchischen, digital modulierten Welle verwendet wird, wie in den Ansprüchen definiert. Die besonderen Ausführungsformen sind in den Unteransprüchen dargestellt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm, das die Struktur des Hauptteils eines digitalen Rundfunkempfängers gemäß einer Ausführungsform der Erfindung zeigt.
2(a) bis 2(d) sind Diagramme, die die Struktur eines von einem hierarchischen Übertragungsverfahren verwendeten Rahmens sowie die Wellenformen der Signale A1 und A0 gemäß der Ausführungsform der Erfindung zeigen.
3 ist ein Blockdiagramm, das die Struktur einer arithmetischen Schaltung und eines numerischen Steuerungsoszillators des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
4 ist ein Diagramm, das das Verhältnis zwischen einem Übertragungsmodus und einer hierarchischen Kombination zeigt, die von einer Übertragungsmodusbeurteilungsschaltung des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung verwendet wird.
5 ist ein Diagramm, das eine Demodulations-ROM-Tabelle des digitalen Rundfunkempfängers gemäß einer Ausführungsform der Erfindung zeigt.
6 ist ein Diagramm, das das Verhältnis zwischen einer Schleifenverstärkung und einem logischen Wert einer Verstärkungsregelungsschaltung des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
7(a) und 7(b) sind Diagramme, die eine Phasenfehlertabelle (für ein BPSK-Signal) des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung darstellen.
8(a) und 8(b) sind Diagramme, die eine Phasenfehlertabelle (für ein QPSK-Signal) des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung darstellen.
9(a) und 9(b) sind Diagramme, die eine Phasenfehlertabelle (für ein 8PSK-Signal) des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung darstellen.
10 ist ein Kennlinienfeld, das CNR-Messungen vom digitalen Rundfunkempfänger gemäß einer Ausführungsform der Erfindung zeigt.
11 ist ein Diagramm, das das Verhältnis zwischen einer CNR-Codeausgabe aus einer CNR-Messschaltung und einem C/N-Wert des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
12 ist ein Blockdiagramm, das ein Logikgatter des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
13(a) bis 13(c) sind Diagramme, die eine Schaltung zum Berechnen einer Höchstzahl einer Phasenfehlerspannung des digitalen Rundfunkempfängers sowie Wellenformen zeigen, die die Funktionsweise der Schaltung darstellen, gemäß der Ausführungsform der Erfindung.
14 ist ein Blockdiagramm, das die Struktur einer Schaltung zum Berechnen eines Differentialkoeffizienten einer Phasenfehlerspannung des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
15(a) und 15(b) zeigen Wellenformen einer Phasenfehlerspannung, die das Verhältnis zwischen einer gewünschten Empfangsfrequenz und einer Reproduktionsträgerfrequenz des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung darstellen.
16 ist ein Diagramm, das die Schrittfrequenzweiten des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
17 ist ein Flussdiagramm, das die Funktionsweise des digitalen Rundfunkempfängers gemäß der Ausführungsform der Erfindung zeigt.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Es werden die bevorzugten Ausführungsformen eines digitalen Rundfunkempfängers dieser Erfindung beschrieben.
1 ist ein Blockdiagramm, das die Struktur eines Hauptteils einschließlich einer AFC-Schaltung eines digitalen Rundfunkempfängers gemäß einer Ausführungsform der Erfindung zeigt.
Bevor der digitale Rundfunkempfänger gemäß der Ausführungsform der Erfindung beschrieben wird, wird die Struktur eines Rahmens beschrieben, der von dem hierarchischen Übertragungssystem verwendet wird. 2(a) ist ein Diagramm, das ein Beispiel für die Rahmenstruktur zeigt, die von dem hierarchischen Übertragungssystem verwendet wird. Ein Rahmen setzt sich zusammen aus einem Header aus 192 Symbolen und einer Mehrzahl Paare aus 203 Symbolen und 4 Symbolen, die in der Summe 39936 Symbole bilden.
Noch spezieller besteht ein Rahmen aus: einem Rahmensynchronisationsmuster (BPSK) aus 32 Symbolen, die zur Synchronisationserfassung von vorgegebenen 20 Symbolen verwendet werden; ein Übertragungs- und Multiplexkonfigurationssteuerungsmuster (TMCC) (BPSK) aus 128 Symbolen für die Übertragungsmultiplexkonfigurationsidentifikation; ein Superrahmenidentifikationsinformationsmuster aus 32 Symbolen; ein Hauptsignal (TC8PSK) aus 203 Signalen und ein Burstsymbolsignal (BPSK) aus 4 Symbolen (in 2(a) mit BS gekennzeichnet), um von einem für jede Rahmenperiode festgelegten Quasizufallssignal BPSK-moduliert zu werden; ein Hauptsignal (TC8PSK) aus 203 Symbolen und ein Burstsymbolsignal aus 4 Symbolen; ein Hauptsignal (QPSK) aus 203 Symbolen und ein Burstsymbolsignal aus 4 Symbolen; und ein Hauptsignal (QPSK) aus 203 Symbolen bzw. ein Burstsymbolsignal aus 4 Symbolen, in dieser Reihenfolge angeordnet. 8 Rahmen werden als Superrahmen bezeichnet und das Superrahmenidentifikationsinformationsmuster wird zum Identifizieren des Superrahmens verwendet. Es werden ebenfalls die 192 Symbole vom Rahmensynchronisationsmuster zum Superrahmenidentifikationsinformationsmuster als Header bezeichnet.
Als nächstes wird mit erneutem Bezug auf 1 der digitale Rundfunkempfänger gemäß der Ausführungsform der Erfindung beschrieben. Der digitale Rundfunkempfänger weist eine arithmetische Schaltung 1, einen numerischen Steuerungsoszillator 2, einen aus einem digitalen Filter mit erhöhten Kosinuseigenschaften bestehenden Roll-Off-Filter 3, eine Rahmensynchronisationszeitschaltung 4, eine Übertragungsmodusbeurteilungsschaltung 5, eine Trägerreproduktionsphasenfehlererfassungsschaltung 6, einen aus einem digitalen Tiefpassfilter bestehenden Trägerfilter 7, eine Verstärkungsregelungsschaltung 8, eine AFC(automatische Frequenznachregelung)-Schaltung 9, eine CNR-Messschaltung 10, ein Logikgatter 11 und eine Nachlaufschaltung 12 auf.
Nun wird die AFC-Schaltung 9 beschrieben. In der AFC-Schaltung 9 erzeugt eine Schrittfrequenznachregelungsschaltung 96 eine Schrittfrequenznachregelspannung und liefert sie zur Frequenzabtastung mit einer anfangs festgesetzten Schrittfrequenzweite von z.B. 600kHz an einen Addierer 97. Bei jeder Ausgabe der Schrittfrequenznachregelspannung an den Addierer 97 wird ein Ladesignal an einen Zähler 98 geliefert, um die Ausgabe des Addierers 97 in den Zähler 98 zu laden, um dadurch während einer Rahmenperiode die kumulative Addition in Kooperation mit dem Addierer 97 auszuführen. Ein Zählwert des Zählers 98 wird an einen Addierer 99 ausgegeben. Wenn die Rahmensynchronisation erfasst ist, addiert der Addierer 99 den Zählwert des Zählers 98 und eine Ausgabe der Verstärkungsregelungsschaltung 8 (wird später beschrieben), die über ein Logikgatter 100 geliefert wird, welches so gesteuert wird, dass es in Übereinstimmung mit der Berechnung einer Fehlerfrequenz und ihrer Polarität nach der Rahmensynchronisationserfassung leitfähig ist. Dieses Additionsergebnis wird an den numerischen Steuerungsoszillator 2 ausgegeben, um den frequenzgesteuerten Oszillator 2 zu steuern und durch die automatische Frequenznachregelung den Träger zu reproduzieren.
Während der Rahmensynchronisationserfassung wird das Logikgatter 100 in geschlossenem Zustand gesteuert.
Der Ablauf nach der Rahmensynchronisationserfassung wird nun ausführlich beschrieben. Die AFC-Schaltung 9 liefert eine Phasenfehlerspannungsausgabe aus der Trägerreproduktionsphasenfehlererfassungsschaltung 6 an die digitalen Filter 91 und 93, in denen die allgemeinen Störgeräusche entfernt werden. Eine Höchstzahlberechnungsschaltung 92 berechnet aus einer Phasenfehlerspannungsausgabe aus dem digitalen Filter 91 eine Höchstzahl, die kennzeichnend ist für eine Differenz (Fehlerfrequenz) zwischen einer gewünschten Empfangsfrequenz und einer Trägerfrequenz während des TMCC-Abschnitts. Eine Differentialkoeffizientberechnungsschaltung 94 berechnet aus einer Phasenfehlerspannungsausgabe des digitalen Filters 93 die Richtung eines Differentialkoeffizienten, der kennzeichnend ist für die Polarität der Fehlerfrequenz während des TMCC-Abschnitts. Bei Erhalt der berechneten Höchstzahl und der berechneten Richtung des Differentialkoeffizienten konvertiert sie eine Schrittfrequenzkonvertierungsschaltung 95 in eine Frequenzabtastweite, die eine vorgegebene Schrittfrequenz von z.B. 65kHz aufweist, die mit der berechneten Höchstzahl multipliziert wurde und die Richtung des Differentialkoeffizienten aufweist. In Übereinstimmung mit der nicht anfangs eingestellten Schrittfrequenzweite, sondern der Schrittfrequenzweite, die von der Schrittfrequenzkonvertierungsschaltung 95 konvertiert wurde; wird eine entsprechende Schrittfrequenznachregelspannung erzeugt und an den Addierer 97 geliefert, um die automatische Frequenznachregelung durch die Frequenzabtastung auszuführen.
Nach der automatischen Frequenznachregelung mit der geänderten Schrittfrequenzweite wird das im geschlossenen Zustand befindliche Logikgatter 100 gesteuert, um leitfähig zu sein. Deshalb wird die Frequenzabtastung in dem Fangbereich an der vorgegebenen Schrittfrequenzweite durchgeführt, z.B. 8kHz, bis eine Rahmensynchronisation etabliert ist. Wenn die Rahmensynchronisation etabliert ist, wird die Trägerfrequenz so gesteuert, dass sie in Übereinstimmung mit einer Nachlaufsignalausgabe aus der Nachlaufschaltung 12 in Übereinstimmung mit der Phasenfehlerspannung einer Veränderung in der Frequenz des gewünschten Empfangssignals folgt.
Wie in 3 dargestellt, weist der numerische Steuerungsoszillator 2 eine Sinustabelle 23 zum Empfangen einer Additionsausgabe vom Addierer 99 und zum Ausgeben der Sinusdaten 23a und 23b mit entgegengesetzten Polaritäten und eine Kosinustabelle 24 zum Empfangen der Additionsausgabe des Addierers 99 und zum Ausgeben der Kosinusdaten 24a und 24b auf. In Übereinstimmung mit der Ausgabe aus dem Addierer 99 gibt der numerische Steuerungsoszillator 2 die Sinusdaten 23a und 23b und die Kosinusdaten 24a und 24b mit entgegengesetzten Polaritäten aus, um Sinus- und Kosinussignale mit entgegengesetzten Polaritäten auszugeben, welche im Wesentlichen einen Reproduktionsträger in Übereinstimmung mit der AFC-Schaltung 9 bilden.
Wie in 3 dargestellt, weist die arithmetische Schaltung 1 auf: einen Multiplizierer 1a zum Multiplizieren eines auf der I-Achse erfassten Quasisynchronisationsbasisbandsignals i mit den Sinusdaten 23a; einen Multiplizierer 1b zum Multiplizieren des Basisbandsignals i mit den Kosinusdaten 24a; einen Multiplizierer 1d zum Multiplizieren eines auf der Q-Achse erfassten Quasisynchronisationsbasisbandsignals q mit den Sinusdaten 23b entgegengesetzter Polarität; einen Multiplizierer 1e zum Multiplizieren des Basisbandsignals q mit den Kosinusdaten 24b; einen Addierer zum Addieren der Ausgabe der Multiplizierer 1b und 1d und zum Ausgeben des Additionsergebnisses als ein Basisbandsignal I; und einen Addierer zum Addieren der Ausgabe der Multiplizierer 1a und 1e und zum Ausgeben des Additionsergebnisses als ein Basisbandsignal Q. Die arithmetische Schaltung 1 stimmt deshalb die Frequenzen der Basisbandsignale i und q ab und gibt die frequenzabgestimmten Basisbandsignale I und Q an den Roll-Off-Filter 3 aus.
Bei Empfang der Basisbandsignalausgabe ID und QD aus dem Roll-Off Filter 3 gibt die Rahmensynchronisationszeitschaltung 4 ein TMCC-Muster an die Übertragungsmodusbeurteilungsschaltung 5 aus. In Übereinstimmung mit dem dekodierten Ergebnis des TMCC-Musters beliefert die Übertragungsmodusbeurteilungsschaltung 5 die Rahmensynchronisationszeitschaltung 4 mit einem in 4 dargestellten 2-Bit-Übertragungsmodussignal und stellt eine hierarchische Kombination dar, aus: einem stark hierarchischen 8PSK-Signal (aus dem 8PSK-modulierten Signal demoduliert); einem gering hierarchischen QPSK-Signal (aus dem QPSK-modulierten Signal demoduliert); dem 8PSK-Signal und dem QPSK-Signal; und dem BPSK-Signal und dem BPSK-Signal (aus dem BPSK-modulierten Signal demoduliert).
Wie in 4 dargestellt, nimmt das Übertragungsmodussignal einen Wert „00" für das 8PSK-Signal an, einen Wert „01" für das QPSK-Signal, einen Wert „10" für das 8PSK-Signal und das QPSK-Signal und einen Wert „11" für das 8PSK-Signal und das BPSK-Signal. Die Rahmensynchronisationszeitschaltung 4 empfängt die Basisbandsignale ID und QD, um ein Synchronisationsmuster zu erfassen und ein Rahmensynchronisationssignal FSYNC auszugeben und empfängt ebenfalls das Übertragungsmodussignal, um ein in 2(b) dargestelltes Signal A1 auszugeben, welches während des Header-Abschnitts und des Burstsymbolsignalabschnitts einen hohen Pegel annimmt, und ein in 2(c) dargestelltes Signal A0, welches während des QPSK- Signalabschnitts einen hohen Pegel annimmt. Die Trägerreproduktionsphasenfehlererfassungsschaltung 6 empfängt die Basisbandsignale ID und QD und die Signale A1 und A0, um einen Phasenfehler zu erfassen und eine dem erfassten Phasenfehler entsprechende Phasenfehlerspannung auszugeben. Noch spezifischer ist die Trägerreproduktionsphasenfehlererfassungsschaltung 6 mit einer Phasenfehlertabelle für das in 7 dargestellte BPSK-Signal, einer Phasenfehlertabelle für das in 8 dargestellte QPSK-Signal und einer Phasenfehlertabelle für das in 9 dargestellte 8PSK-Signal versehen. Die Trägerreproduktionsphasenfehlererfassungsschaltung 6 beurteilt den Übertragungsmodus in Übereinstimmung mit den Signalen A1 und A0, wählt in Übereinstimmung mit dem beurteilten Übertragungsmodus die Phasenfehlertabelle aus, erhält die Phase aus der Signalpunktanordnung der Basisbandsignale ID und QD und gibt eine Phasenfehlerspannung aus, die der Phase des Trägerfilters 7 und der digitalen Filter 91 und 93 entspricht.
Wenn zum Beispiel beurteilt wurde, dass der Übertragungsmodus dem BPSK-Signal (Signale A1 und A0 sind „1, 0") mit den Standardpositionen der Signalpunkte bei 0 (2π) Radian und π Radian entspricht, dann wählt die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die in 7(a) und 7(b) dargestellte Phasenfehlertabelle aus und gibt aus: eine in 7(a) dargestellte negative Phasenfehlerspannung für die Phase in Anstiegsrichtung in dem Bereich der Phase, der gleich oder größer ist als 3π/2 Radian bis zu der Phase, die kleiner ist als 0 (2π) Radian; eine in 7(a) dargestellte positive Phasenfehlerspannung für die Phase in Abstiegsrichtung in dem Bereich der Phase, der kleiner ist als π/2 Radian bis zu der Phase, die größer ist als 0 (2π) Radian; eine in 7(a) dargestellte negative Phasenfehlerspannung für die Phase in Anstiegsrichtung in dem; Bereich der Phase, der gleich oder größer als π/2 Radian ist bis zu der Phase, die kleiner ist als π Radian; und eine in 7(a) dargestellte positive Phasenfehlerspannung für die Phase in Abstiegsrichtung in dem Bereich der Phase, der kleiner ist als 3π/2 Radian bis zu der Phase, die größer ist als π Radian. Die Phasenfehlerspannung nimmt den maximalen Wert in der Anstiegsrichtung (+) bei 3π/4 Radian und den maximalen Wert in Abstiegsrichtung (–) bei π/4 Radian an.
Wenn beurteilt wird, dass der Übertragungsmodus dem QPSK-Signal (Signale A1 und A0 sind „0, 1") mit den Standardpositionen der Signalpunkte bei π/4 Radian, 3π/4 Radian, 5π/4 Radian und 7π/4 Radian entspricht, dann wählt die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die in 8 dargestellte Phasenfehlertabelle aus. In diesem Fall nimmt die Phasenfehlerspannung den + Richtungsmaximalwert oder den -Richtungsmaximalwert bei der Phase von 0 (2π) Radian π/2, π Radian oder 3π/4 Radian an, wobei der Maximalwert halb so groß ist wie der des BPSK- Signals. Auf die Beschreibung der Phasenfehlerspannung, die auszugeben ist, wenn der Übertragungsmodus dem QPSK-Signal entspricht, wird verzichtet, da sie aus der Beschreibung des Übertragungsmodus für das BPSK-Signal leicht verständlich ist.
Wenn beurteilt wird, dass der Übertragungsmodus dem 8PSK-Signal (Signale A1 und A0 sind „0, 0") entspricht, dann wählt die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die in 9 dargestellte Phasenfehlertabelle aus, und die Standardpositionen der Signalpunkte liegen bei 0 (2π) Radian, π/4 Radian, π/2 Radian, 3π/4 Radian, π Radian, 5π/4 Radian, 3π/2 Radian und 7π/4 Radian. In diesem Fall nimmt die Phasenfehlerspannung den + Richtungsmaximalwert oder den – Richtungsmaximalwert an der Phase von π/8 Radian, 3π/8 Radian 5π/8, 7π/8 Radian, 9π/8 Radian, 11π/8 Radian, 13π/8 Radian oder 15π/8 Radian an, wobei der Maximalwert ein Viertel von dem des BSPK-Signals ist. Auf die Beschreibung der Phasenfehlerspannung, die auszugeben ist, wenn der Übertragungsmodus dem 8PSK-Signal entspricht, wird verzichtet, da sie aus der Beschreibung des Übertragungsmodus für das BPSK-Signal leicht verständlich ist.
Die Phasenfehlerspannungsausgabe der Trägerreproduktionsphasenfehlererfassungsschaltung 6 wird an den aus einem digitalen Tiefpassfilter bestehenden Trägerfilter 7 geliefert, um die Phasenfehlerspannung zu glätten. In diesem Fall wird der Filtervorgang selektiv in Übereinstimmung mit einer CNR-Codeausgabe aus dem Logikgatter 11, das später beschrieben wird, und mit einem Trägerfiltersteuersignal (CRFLGP) ausgeführt, das für den von den Signalen A1 und A0 identifizierten Modus geeignet ist. Eine Ausgabe des Trägerfilters 7 wird an die Verstärkungsregelungsschaltung 8 geliefert, die die Verstärkung in Übereinstimmung mit einer Verstärkungsregelungssignalausgabe (GCONT) aus dem Logikgatter 11 für jeden hohen C/N-Wert und einen mittleren C/N-Wert regelt. Wenn zum Beispiel, wie in 6 dargestellt, das Verstärkungsregelungssignal (GCONT) ein hohes Potential annimmt, dann wird eine hohe Verstärkung, wie z.B. eine zweifache Verstärkung der Verstärkung der Ausgabe des Trägerfilters, festgelegt, wohingegen, wenn das Verstärkungsregelungssignal (GCONT) ein niedriges Potential annimmt, eine geringe Verstärkung festgelegt wird, wie z.B. eine Verstärkung der Ausgabe des Trägerfilters 7 mit dem Verstärkungsfaktor Eins, d.h. so wie sie ist. Eine Ausgabe der Verstärkungsregelungsschaltung 8 wird über das Logikgatter 100 an den Addierer 99 geliefert, der sie zum Zählwert des Zählers 98 addiert, um die Veränderung in der Oszillationsfrequenz des numerischen Steuerungsoszillators 2 zu beschleunigen.
Die CNR-Messschaltung 10 empfängt die Basisbandsignale ID und QD, berechnet einen Streuwert der von den Basisbandsignalen ID und QD erhaltenen Signalpunktanordnungsdaten, vergleicht den Streuwert mit einem vorgegebenen Schwellenwert, zählt die Anzahl (DSMS) der Streuwertvorkommen über den Schwellenwert hinaus pro vorgegebener Zeit je Einheit und verweist auf eine in 10 dargestellte Tabelle, die in Experimenten gebildet wurde, indem die Vorkommenfrequenz (DSMS) als Suchschlüssel verwendet wurde, um dadurch einen C/N-Wert zu erhalten, der als ein 2-Bit-CNR-Code ausgegeben wird. Wie in 11 dargestellt, nimmt zum Beispiel der CNR-Code einen Wert „00" an bei einem hohen CNR-Wert, der gleich oder größer ist als 9dB, einen Wert „01" bei einem mittleren CNR-Wert, der gleich oder größer ist als 4dB und kleiner als 9dB und einen Wert „10" bei einem niedrigen CNR-Wert, der kleiner ist als 4dB.
Das Logikgatter 11 empfängt die Signalausgabe A1 und A0 von der Rahmensynchronisationsschaltung 4 sowie die CNR-Codeausgabe aus der CNR-Messschaltung 10 und gibt das Trägerfiltersteuersignal (CRFLGP) sowie das Verstärkungsregelungssignal (GCONT) aus.
Noch spezifischer weist, wie in 12 dargestellt, das Logikgatter 11 auf NAND-Gatter 111, 112 und 113 zum Empfangen des CNR-Codes und zum Ausgeben der Signale, die den hohen, mittleren und niedrigen C/N-Werten entsprechen; ein ODER-Gatter 114 zum Empfangen der Signale A1 und A0 und zum Ausgeben eines Signals G wie z.B. in 2(d) dargestellt, das ein hohes Potential in den Abschnitten des BPSK-Signals, Burstsymbolsignals und QPSK-Signals annimmt; einen Wechselrichter 115 zum Ausgeben eines Hochpotentialsignals bei hohem C/N-Wert; ein NAND-Gatter 116 zum Ausgeben des Signals G bei mittlerem C/N-Wert; ein NAND-Gatter 117 zum Ausgeben des Signals A1 bei niedrigem C/N-Wert; ein ODER-Gatter 118 zum Empfangen der Ausgaben aus dem Wechselrichter 115 und den NAND-Gattern 116 und 117 und zum Ausgeben des Trägerfiltersteuersignals (CRFLGP); und ein NAND-Gatter 119 zum Ausgeben des Hochpotentialverstärkungsregelungssignals (GCONT) bei hohem oder niedrigem CNR.
Bei dem hohen C/N-Wert gibt das Logikgatter 11 das Hochpotentialträgerfiltersteuersignal (CRFLGP) ungeachtet der unterschiedlichen Modi (in jedem Abschnitt des Header, Burstsymbolsignals, QPSK-Signals und 8PSK-Signals) aus, bei dem mittleren C/N-Wert gibt es das Hochpotentialträgerfiltersteuersignal (CRFLGP) in jedem Abschnitt des Header, Burstsymbolsignals und QPSK-Signals aus und bei dem niedrigen C/N-Wert gibt es das Hochpotentialträgerfiltersteuersignal (CRFLGP) in jedem Abschnitt des Header und des Burstsymbolsignals aus. In anderen Fällen wird das Niedrigpotentialträgerfiltersteuersignal (CRFLGP) ausgegeben. Das Logikgatter 11 gibt das Hochpotentialträgerfiltersteuersignal (GCONT) auch bei dem hohen oder mittleren C/N und das Niedrigpotentialträgerfiltersteuersignal bei dem niedrigen C/N aus.
Wenn das Hochpotentialträgerfiltersteuersignal (CRFLGP) ausgegeben wird, führt der Trägerfilter 7 einen Filtervorgang aus, um die Phasenfehlerspannung zu glätten und auszugeben. Wenn das Niedrigpotentialträgerfiltersteuersignal (CRFLGP) ausgegeben wird, hält der Trägerfilter 7 den Filtervorgang an, so dass die Ausgabe direkt vor dem Anhalten gehalten und ausgegeben wird. Wenn das Hochpotentialträgerfiltersteuersignal (GCONT) ausgegeben wird, verstärkt die Verstärkungsregelungsschaltung 8 die Ausgabe des Trägerfilters 7 zwei Mal und gibt sie aus. Wenn das Niedrigpotentialträgerfiltersteuersignal (GCONT) ausgegeben wird, gibt die Verstärkungsregelungsschaltung 8 die Ausgabe des Trägerfilters 7 aus wie sie ist.
Der digitale Filter 91, der die Phasenfehlerspannung aus der Trägerreproduktionsphasenfehlererfassungsschaltung 6 empfängt und seine Ausgabe an die Höchstzahlberechnungsschaltung 92 liefert, wird in dem Maße mit einer relativ langen Zeitkonstante eingestellt, dass die Höchstzahl erfasst werden kann. Der digitale Filter 93, der die Phasenfehlerspannung empfängt und seine Ausgabe an die Differentialkoeffizientberechnungsschaltung 94 liefert, wird in dem Maße mit einer relativ kurzen Zeitkonstante eingestellt, dass der Differentialkoeffizient korrekt berechnet werden kann.
Wie in 13(a) dargestellt, vergleicht in der Höchstzahlberechnungsschaltung 92, die die Phasenfehlerspannung empfängt, deren allgemeine Störgeräusche von dem digitalen Filter 91 entfernt wurden, ein Vergleicher 201 den Phasenfehlerspannungswert mit einem ersten Schwellenwert LS und gibt einen Hochpotentialpegel aus, während die Phasenfehlerspannung einen Wert annimmt, der gleich oder größer ist als der erste Schwellenwert. Eine Anstiegskantenerfassungsschaltung 202 erfasst eine Anstiegskante der Ausgabe aus dem Vergleicher 201. Ein Vergleicher 203 vergleicht den Phasenfehlerspannungswert mit einem zweiten Schwellenwert HS, der größer ist als der erste Schwellenwert, und gibt einen Hochpotentialpegel aus, während die Phasenfehlerspannung einen Wert annimmt, der gleich oder größer ist als der zweite Schwellenwert. Eine Anstiegskantenerfassungsschaltung 204 erfasst eine Anstiegskante der Ausgabe aus dem Vergleicher 203. Ein JK-Flipflop 205 wird entsprechend der Kanten eingestellt oder neu eingestellt, die von den Kantenerfassungsschaltungen 202 und 204 erfasst wurden. Eine Anstiegskantenerfassungsschaltung 206 erfasst eine Anstiegskante einer Q-Ausgabe des JK-Flipflops 205 und die Anzahl der Ausgaben von der Anstiegskantenerfassungsschaltung 206 wird von einem Zähler 207 gezählt, um die Höchstzahl zu erhalten. Diese Höchstzahl entspricht der Fehlerfrequenz zwischen der gewünschten Empfangsfrequenz und der Reproduktionsträgerfrequenz.
Wenn zum Beispiel die an die Höchstzahlberechnungsschaltung 92 gelieferte Phasenfehlerspannung während des TMCC-Abschnitts so ist, wie in 13(b) dargestellt, dann wird eine Ausgabe a vom Vergleicher 201 geliefert und eine Ausgabe b aus der Anstiegskantenerfassungsschaltung 202, wie in 13(c) dargestellt, wohingegen eine Ausgabe c aus dem Vergleicher 203 geliefert wird und eine Ausgabe d aus der Anstiegskantenerfassungsschaltung 204. Eine Ausgabe e wird aus dem JK-Flipflop 205 geliefert und eine Ausgabe f aus der Anstiegskantenerfassungsschaltung 206. Die Ausgaben f werden von dem Zähler 207 gezählt, um die Höchstzahl „1" zu erhalten.
Wie in 14 dargestellt, wird in der Differentialkoeffizientberechnungsschaltung 94, die die Phasenfehlerspannung empfängt, deren allgemeine Störgeräusche von dem digitalen Filter 93 entfernt wurden, die Phasenfehlerspannung an eine Zeiteinheitverzögerungsschaltung 211 geliefert, um sie zu verzögern. Eine Subtrahierschaltung 212 subtrahiert die Phasenfehlerspannung, die nicht von der von der Zeiteinheitverzögerungsschaltung 211 verzögerten Phasenfehlerspannung verzögert wurde. Ein Addierer 214 addiert die Phasenfehlerspannung, die von einer Zeiteinheitverzögerungsschaltung 215 verzögert wurde, zu einer Ausgabe der Subtrahierschaltung 212. Eine Ausgabe des Addierers 214 wird an die Zeiteinheitverzögerungsschaltung 215 geliefert, um sie zu verzögern. Ein Vergleicher 213 vergleicht eine Ausgabe der Subtrahierschaltung 212 mit einem Schwellenwert DV. Wenn die Ausgabe der Subtrahierschaltung 212 den Schwellenwert DV nicht übersteigt, ermöglicht der Vergleicher 213 der Zeiteinheitverzögerungsschaltung 215, lediglich die kleinere Neigung des Differentialkoeffizienten zu berechnen und erhält die Neigungsrichtung des Differentialkoeffizienten aus der Polarität der Ausgabe aus der Zeiteinheitverzögerungsschaltung 215.
In der Differentialkoeffizientberechnungsschaltung 94 wird der Schwellenwert DV auf zum Beispiel „ 2" gesetzt. In der Differentialkoeffizientberechnungsschaltung 94 wird eine Ausgabe der Subtrahierschaltung 212 dargestellt durch {Pn – (Pn + 1)} und die Zeiteinheitverzögerungsschaltung 215 wird freigegeben, wenn {Pn – (Pn + 1)} < DV. Deshalb ist, wenn die an die Differentialkoeffizientberechnungsschaltung 94 gelieferte Phasenfehlerspannung während des TMCC-Abschnitts wie in 13(b) dargestellt ist und die Phasenfehlerspannung in jedem Zeiteinheitsintervall von Pi (i = 1 bis 16) dargestellt wird, jede Phasenfehlerspannung Pi wie in 13(b) dargestellt.
Eine Ausgabe der Zeiteinheitverzögerungsschaltung 215 ist (P1 – P2) + (P2 – P3) + (P3 – P4) + (P4 – P5) + (P5 –P6) + (P6 – P7) + (P7 – P8) + (P8 – P9) + (P9 – P10) + (P10 – P11) + (P11 – P12) + (P12 – P13) + (P13 – P14) + (P14 – P15) + (p15 - P16) = (–1) + (–1) + (–1) + (–1) + (–1) + (–1) + (– 1) + 2 + (3: nicht addiert, da (3 = P9 – P10) > 2) + 2 + 2 + (–1) + (–1) + (–1) + (–1) = – 5. Das Zeichen ist minus (–) und stellt die Richtung des Differentialkoeffizienten dar.
Die Richtung des Differentialkoeffizienten wird erhalten, indem der Schwellenwert DV wie vorstehend beschrieben festgesetzt wird. Der Grund dafür ist, dass die Differenzen {Pi – (Pi + 1)} sowohl in Anstiegs- als auch in Abstiegsrichtung berechnet und addiert werden, diese Addition immer "0" ergibt und die Richtung des Differentialkoeffizienten nicht erhalten werden kann.
Wenn die gewünschte Empfangsfrequenz größer ist als die Reproduktionsträgerfrequenz, dann ist die Phasenfehlerspannung während der TMCC-Abschnittausgabe aus dem digitalen Filter 93 wie in 15(a) und entspricht dem in 13(b) dargestellten Fall. Wenn die gewünschte Empfangsfrequenz geringer ist als die Reproduktionsträgerfrequenz, dann stellt sich die Phasenfehlerspannung während der TMCC-Abschnittausgabe aus dem digitalen Filter 93 wie in 15(b) dar und die Richtung des Differentialkoeffizienten ist plus (+). Wie hieraus ersichtlich ist, entspricht die Richtung des Differentialkoeffizienten der Polarität der Fehlerfrequenz.
Da sich die Mittenfrequenz einer gewünschten Empfangsfrequenz um etwa ± 1.5 MHz von der Nennfrequenz verschiebt, wird die mit der gewünschten Empfangsfrequenz abgestimmte Frequenz des Reproduktionsträges in einem Bereich von etwa ± 1.5 MHz abgetastet. Diese Abtastung ist in 16 schematisch dargestellt. In 16 stellt FC die Frequenz des mit der gewünschten Empfangsfrequenz abgestimmten Reproduktionsträgers dar.
In dem Bereich von ungefähr ± 1.5 MHz zum Abtasten der Frequenz des Reproduktionsträgers im Frequenzabtastbereich von ± 67.7 kHz von FC, ist es schwierig, die Fehlerfrequenz und ihre Polarität aus der Phasenfehlerspannung während des TMCC-Abschnitts zu schätzen, auch wenn die Rahmensynchronisation gefangen werden kann. Die Ursache dafür liegt darin, dass, da dieser Frequenzabtastbereich nahe der Frequenz des gewünschten Empfangssignal liegt, die Höchstzahl nicht aus der Phasenfehlerspannung erfasst werden kann und da darüber hinaus der Neigungswinkel klein ist, ist es schwierig, die Richtung des Differentialkoeffizienten zu erhalten. Dieser Bereich wird erhalten durch {(BPSK-Phasenrand von 1800/Bitzahl im TMCC-Abschnitt von 192) × Symbolrate von 26 Msps}/3600 = 67.7 kHz.
Der Frequenzbereich, der die Rahmensynchronisation fangen und die Fehlerfrequenz und ihre Richtung von der Phasenfehlerspannung während des TMCC-Abschnitts schätzen kann, wird durch die schraffierten Abschnitte in 16 dargestellt. In diesem Frequenzbereich können die Höchstzahl und die Richtung des Differentialkoeffizienten aus der Phasenfehlerspannung erhalten werden. Dieser Frequenzbereich reicht von 67.7 kHz bis 650 kHz und von – 67.7 kHz bis – 650 kHz, wobei {(BPSK-Phasenrand von 1800/Bitzahl des Synchronisationsmusters von 20) × Symbolrate von 26 Msps}/360 = 650 kHz. Deshalb wird zum Beispiel die Abtastung in 65kHz-Weite × Höchstzahl ausgeführt, nachdem die Rahmensynchronisation erfasst wurde.
In dem Bereich von + 650 kHz bis + 1.5 MHz und von – 650 kHz bis – 1.5 MHz kann die Rahmensynchronisation nicht gefangen werden.
Als nächstes wird die Funktionsweise des digitalen Rundfunkempfängers einschließlich der AFC-Schaltung dieser Erfindung wie vorstehend konstruiert mit Bezug auf das Flussdiagramm von 17 beschrieben.
Die AFC-Abtastung wird in einer 600kHz-Weite ausgeführt, die einen Rand bezüglich der vorstehend beschriebenen 650kHz-Weite gibt, in Übereinstimmung mit einer Ausgabe der Schrittfrequenznachregelungsschaltung 96 (Schritt S1). Anschließend wird ein Empfangs-C/N-Verhältnis gemessen (Schritt S2) und geprüft (Schritt S3), ob das Synchronisationsmuster erfasst ist. Die Schritte S1 bis S3 werden solange wiederholt, bis das Synchronisationsmuster erfasst ist. Da die Frequenzabtastung in dem Frequenzbereich von 600kHz bezüglich des Frequenzabtastbereichs von ± 1,5MHz durchgeführt wird, ist die Zeit, die zum Erfassen der Rahmensynchronisation gebraucht wird, kurz.
Die Details der Vorgänge von Schritt S1 bis S3 stellen sich wie folgt dar.
Die arithmetische Schaltung 1 multipliziert die Basisbandsignale i und q mit der Quadraturreproduktionsträgerausgabe aus dem numerischen Steuerungsoszillator 2, um die Basisbandsignale ID und QD zu erfassen, die über den Roll-Off Filter 3 an die Rahmensynchronisationszeitschaltung 4 geliefert werden. Die Rahmensynchronisationszeitschaltung 4 liefert das TMCC-Muster an die Übertragungsmodusbeurteilungsschaltung 5, die das TMCC-Muster dekodiert und das Übertragungsmodussignal an die Rahmensynchronisationszeitschaltung 4 zurücksendet. Bei Empfang der Basisbandsignale ID und QD und des Übertragungsmodussignals erfasst die Rahmensynchronisationszeitschaltung 4 das Rahmensynchronisationsmuster und gibt das Rahmensynchronisationssignal FSYNC sowie die Signale A1 und A0 aus. Das Rahmensynchronisationssignal FSYNC wird an die Verstärkungsregelungsschaltung 8 geliefert, um die Verstärkungsregelungsschaltung 8 jedes Mal neu einzustellen, wenn die Rahmensynchronisation erfasst wurde. Die Signale A1 und A0 werden an die Trägerreproduktionsphasenfehlererfassungsschaltung 6 geliefert sowie an das Logikgatter 11.
In Übereinstimmung mit den Basisbandsignalen ID und QD und den Signalen A1 und A0 wählt die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die Phasenfehlertabelle aus, um die Phasenfehlerspannung zu erfassen, die zum Glätten an den Trägerfilter 7 geliefert wird. Die CNR-Messschaltung 10, die die Basisbandsignale ID und QD empfängt, zählt die DSMS in Übereinstimmung mit der Signalpunktanordnung der Basisbandsignale ID und QD. In Übereinstimmung mit den gezählten DSMS wird ein C/N-Wert berechnet, der als CNR-Code ausgegeben wird.
Bei Empfang des CNR-Codes und der Signale A1 und A0 beurteilt das Logikgatter 11, ob der C/N-Wert ein hoher, ein mittlerer oder ein niedriger C/N-Wert ist. Ist der C/N-Wert hoch oder mittel, wird ein Hochpotentialverstärkungsregelungssignal (GCONT) an die Verstärkungsregelungsschaltung 8 geliefert, um eine Hochschleifenverstärkung einzustellen, so dass die Phasenfehlerspannungsausgabe aus dem Trägerfilter 7 verdoppelt wird. Wenn das Logikgatter 11 beurteilt, dass der C/N-Wert niedrig ist, wird ein Niedrigpotentialverstärkungsregelungssignal (GCONT) an die Verstärkungsregelungsschaltung 8 geliefert, um eine Niedrigschleifenverstärkung einzustellen, so dass die Phasenfehlerspannungsausgabe aus dem Trägerfilter 8 ausgegeben wird, wie sie ist.
Wenn das Synchronisationsmuster in Schritt S3 erfasst wird, wird das Logikgatter 100 so gesteuert, dass es sich in geschlossenem Zustand (Schritt S4) befindet und die Phasenfehlerspannung während des TMCC-Abschnitts wird erfasst (Schritt S5). In Übereinstimmung mit der in Schritt S5 erfassten Phasenfehlerspannung wird die Richtung des Differentialkoeffizienten der Phasenfehlerspannung berechnet (Schritt S6). Wenn die Richtung des Differentialkoeffizienten in Schritt S6 berechnet wurde, wird die Höchstzahl der Phasenfehlerspannung berechnet (Schritt S7).
Die Schrittfrequenzkonvertierungsschaltung 95 konvertiert die Höchstzahl in die Schrittfrequenznachregelspannung, die erhalten wird durch Multiplizieren der in Schritt S7 berechneten Höchstzahl mit 65kHz, um dadurch die Schrittfrequenznachregelspannung einzustellen (Schritt S8). Die Frequenzabtastung wird bei der Schrittfrequenz ausgeführt, die der in Schritt S8 eingestellten Schrittfrequenznachregelspannung entspricht, und beginnt bei der Frequenz des für die Abtastung in Schritt S3 verwendeten Reproduktionsträgers (Schritt S9). Diese Frequenz 65kHz weist einen Rand bezüglich der an früherer Stelle beschriebenen Frequenz von 67kHz auf.
Die Richtung der Schrittfrequenz in den Schritten S8 und S9 entspricht der Richtung des Differentialkoeffizienten der in Schritt S6 berechneten Phasenfehlerspannung. Wenn die Richtung des aus der Phasenfehlerspannung berechneten Differentialkoeffizienten minus (–) ist, bedeutet das, dass die gewünschte Signalfrequenz höher ist als die der Reproduktionsfrequenz. Deshalb wird die Frequenz des Reproduktionsträges verringert. Wenn die Richtung des in Schritt S6 aus der Phasenfehlerspannung berechneten Differentialkoeffizienten plus (+) ist, bedeutet das, dass die gewünschte Signalfrequenz geringer ist als die der Reproduktionsfrequenz. Deshalb wird die Frequenz des Reproduktionsträges erhöht.
Im Anschluss an Schritt S9 wird das Logikgatter 100 so gesteuert, dass es in den leitfähigen Zustand gelangt (Schritt S10). Als nächstes wird beurteilt, ob die Rahmensynchronisation mehrmals nacheinander gefangen wird, d.h. ob die Rahmensynchronisation etabliert ist (Schritt S11). Wenn in Schritt S11 beurteilt wurde, dass die Rahmensynchronisation nicht etabliert ist, wird die Frequenzabtastung in dem Fangbereich ausgeführt, z.B. bei einer 8kHz-Weite, um die Rahmensynchronisation zu etablieren (Schritt S12).
Wenn in Schritt S11 beurteilt wurde, dass die Rahmensynchronisation etabliert wurde, wird der Zähler 98 in Antwort auf das von der Nachlaufschaltung 12 erzeugte Nachlaufsignal erhöht oder verringert in Übereinstimmung mit dem Phasenfehlersignal, welches von der Trägerreproduktionsphasenfehlererfassungsschaltung 6 erfasst wurde. Deshalb wird die Frequenz des Reproduktionsträgers dazu gebracht, einer Veränderung in der gewünschten Empfangsfrequenz zu folgen, um den Rahmensynchronisationszustand aufrechtzuerhalten. Wenn in Schritt S13 beurteilt wurde, dass die Rahmensynchronisation freigegeben wurde, werden die vorstehenden Vorgänge von Schritt S1 an wiederholt.
Wie bisher beschrieben, kann gemäß dem digitalen Rundfunkempfänger der Ausführungsform der Erfindung der Frequenzabtastschritt der AFC weit eingestellt werden, bis die Abtastung in den Frequenzbereich gelangt, der die Synchronisationserfassung aufweisen und die Höchstzahl sowie die Richtung des Differentialkoeffizienten der Phasenfehlerspannung während des TMCC-Abschnitts schätzen kann. Der Abtastfrequenzbereich beträgt ungefähr die Hälfte des herkömmlichen AFC-Bereichs, so dass die Frequenzabtastzeit verkürzt werden kann.
Nachdem die Frequenzabtastung an dem weiten Abtastschritt in den Frequenzbereich eintritt, der die Höchstzahl und die Richtung des Differentialkoeffizienten der Phasenfehlerspannung schätzen kann, wird die Frequenzabtastung in Übereinstimmung mit der erfassten Höchstzahl und der Richtung des Differentialkoeffizienten der Phasenfehlerspannung ausgeführt. Dementsprechend kann der Träger schnell reproduziert und das gewünschte Signal bei hoher Geschwindigkeit gefangen werden. Wenn die Rahmensynchronisation etabliert ist, bringt das Nachlaufsignal die Reproduktionsträgerfrequenz dazu, der Veränderung in der gewünschten Empfangsfrequenz zu folgen, um den Rahmensynchronisationszustand aufrechtzuerhalten.
INDUSTRIELLE ANWENDUNG DER ERFINDUNG
Wie bisher beschrieben, ist es gemäß dem digitalen Rundfunkempfänger der Erfindung zum Empfangen von Modulationswellen, die von einem hierarchischen Übertragungsverfahren moduliert wurden, möglich, eine Rahmensynchronisation schnell zu fangen, und wenn die Rahmensynchronisation einmal gefangen ist, dann wird die Frequenzabtastung in Übereinstimmung mit der erfassten Höchstzahl und der Richtung des Differentialkoeffizienten der Phasenfehlerspannung ausgeführt. Dementsprechend kann der Träger schnell reproduziert und das gewünschte Signal bei hoher Geschwindigkeit gefangen werden.
Wenn die Rahmensynchronisation etabliert ist, bringt, gemäß dem digitalen Rundfunkempfänger dieser Erfindung, das Nachlaufsignal ferner die Reproduktionsträgerfrequenz dazu, der Veränderung in der gewünschten Empfangsfrequenz zu folgen, um den Rahmensynchronisationszustand aufrechtzuerhalten.

Claims

Digitaler Rundfunkempfänger mit einer automatischen Frequenznachregelungsschaltung (9), die für eine Trägerreproduktion zum Empfangen einer hierarchischen, digital modulierten Welle verwendet wird, umfassend: eine Konvertierungseinrichtung (6, 92, 93, 94, 95) zum Konvertieren einer Fehlerfrequenz zwischen einer gewünschten Empfangsfrequenz und einer Reproduktionsträgerfrequenz, die aus einer Phasenfehlerspannung berechnet wird, welche in Übereinstimmung mit einer durch Demodulation der modulierten Welle erhaltenen Demodulationsausgabe erhalten wurde, in eine Schrittfrequenzweite für die automatische Frequenznachregelung; und eine Regelungseinrichtung (96) zum Abtasten der Reproduktionsträgerfrequenz mit der konvertierten Schrittfrequenzweite bis eine Rahmensynchronisation hergestellt ist, nachdem während eines vorbestimmten Abschnitts in dem Header-Abschnitt des Rahmens ein Rahmensynchronisationsmuster erfasst wurde.
Digitaler Rundfunkempfänger nach Anspruch 1, wobei die Konvertierungseinrichtung umfasst: eine Phasenfehlererfassungseinrichtung (6) zum Erfassen einer Phasenfehlerspannung in Übereinstimmung mit einer Demodulationsausgabe, die durch Demodulation der modulierten Welle während eines vorbestimmten Abschnitts in einem Header-Abschnitt erhalten wurde; eine Fehlerfrequenzberechnungseinrichtung (92) zum Berechnen einer Fehlerfrequenz zwischen einer gewünschten Empfangsfrequenz und einer Reproduktionsträgerfrequenz in Übereinstimmung mit der erfassten Phasenfehlerspannung; eine Polaritätsberechnungseinrichtung (94) zum Berechnen einer Polarität der Fehlerfrequenz in Übereinstimmung mit der erfassten Phasenfehlerspannung; und eine Einrichtung (95) zum Konvertieren der erfassten Fehlerfrequenz mit der berechneten Polarität in eine Schrittfrequenzweite für die automatische Frequenznachregelung.
Digitaler Rundfunkempfänger nach Anspruch 2, der ferner eine Nachlaufschaltung (12) zum Erzeugen eines Nachlaufsignals in Übereinstimmung mit der Phasenfehlerspannung umfasst, um dadurch dafür zu sorgen, dass nach Herstellung der Rahmensynchronisation die Reproduktionsträgerfrequenz einer Änderung der gewünschten Empfangsfrequenz in Übereinstimmung mit dem Nachlaufsignal folgt.