WO1999018761A2 - Vorrichtung zur drahtlosen übertragung digitaler daten, insbesondere audiodaten - Google Patents

Vorrichtung zur drahtlosen übertragung digitaler daten, insbesondere audiodaten Download PDF

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    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal

Definitions

  • the invention is concerned with the task of wirelessly transmitting digital data, in particular audio data.
  • digital data in particular audio data.
  • a device is particularly low costs, low power consumption in battery-powered receivers and small space requirements.
  • bandwidth required for data rates of a few Mbit / s a transmission in the microwave range will be provided, where corresponding frequency bands with the necessary bandwidth exist or with constant visual contact in the infrared range.
  • a further possibility for the transmission of audio data of different sampling rates is the use of digital sampling rate converters which, with the aid of complex digital filters, are able to convert different sampling rates to a fixed sampling rate.
  • digital sampling rate converters which, with the aid of complex digital filters, are able to convert different sampling rates to a fixed sampling rate.
  • such modules represent a not inconsiderable cost factor, especially in the consumer area.
  • the data format according to the teaching of claim 1 is used for the transmission.
  • the basic idea here is to enable a large number of sampling rates with a largely constant transmission bit clock rate by means of a variable number of filler bits, and to allow simple data block synchronization in the receiver without any significant overhead by using start bits.
  • a largely constant transmission clock enables the receiver PLL to be considerably simplified, which can only be implemented in a very complex manner with a variable bit clock and there is also a significantly higher susceptibility to noise interference during transmission.
  • Another advantage of the arrangement according to the invention is that a quartz-stabilized PLL can often be used due to the largely constant transmission clock. This suppresses any jitter in the audio transmission, which results in a significant improvement in the playback quality compared to known solutions.
  • a bit group alternation is proposed for the direct component exemption of the transmission data and for the generation of as many level changes as possible for simple synchronization in the receiver. The use of error coding is also recommended.
  • Fig. 1 the data stream without Bitaltem ist and error coding
  • Fig. 2 a circuit variant of the receiver phase detector
  • Fig. 3 an embodiment of the receiver
  • Fig. 4 an embodiment of the transmitter
  • Fig. 5 a circuit variant of the transmit PLL .
  • each sample has 32 bits (2 • 16 bits for the left and right channels).
  • the number of bits is corresponding to n • q bits, where n is the number of channels and q is the quantization width.
  • each data packet contains a start bit and at least one fill bit. With only one fill bit, each packet contains 34 bits. This corresponds to an overhead of only 6.25%.
  • the basic transmission clock at a sampling rate of 44.1 kHz differs only slightly from the basic transmission clock at 32 kHz and 48 kHz.
  • the center frequency of the PLL is 1.63185 MHz and lies exactly between 1.6317 MHz and 1.6320 MHz.
  • a multiple of the bit clock of two is sufficient as the maximum clock (master clock), i.e. a clock of 3.2637 MHz.
  • a loop filter with a low cutoff frequency can be provided for the receiver PLL. This enables extremely simple and energy-saving receiver PLL implementation. Furthermore, this suppresses any jitter in the samples and thereby improves the reproduction quality.
  • Table 2 shows the logic table of a possible phase detector.
  • the received signal is sampled at twice the frequency of the bit clock. There are therefore two values per bit: a normal sample value z (kT) and an intermediate value Z.
  • z ((k-l) T) is the previous sample value. It is now examined whether a level change, i.e. z ((k-l) T) ⁇ z (kT), the value Z is equal to z ((k-l) T) or z (kT).
  • the tuning range of the local oscillator of the receiver should be slightly larger than the range 3.2634 (2 • 1.6317) MHz ... 3.2640 (2 • 1.6320) MHz in order to enable proper phase control of the PLL and to take material and temperature tolerances into account.
  • the combination of the channel coding with an error coding is suggested for correct synchronization and for a perfect transmission of the data.
  • a convolutional coding is particularly suitable for simple receiver implementation, which has no high requirements with regard to the presence of memory for the intermediate storage of blocks.
  • a connection for mobile channels is still recommended, which is able to correct bundle errors, ie several consecutive incorrectly transmitted bits.
  • a rate Vi procedure is assumed. This means that two bits, an information bit and a correction bit, are transmitted instead of one send bit. It should be noted that, depending on the coding chosen, the information bit does not necessarily correspond to the original send bit.
  • bitaltemization A number of bits are inverted alternately. For example, one send bit and one correction bit are transmitted alternately normal and inverted:
  • This procedure takes into account the fact that the information bit and the correction bit are correlated with one another and thus e.g. optimal DC component exemption is not possible simply by inverting the correction bit.
  • An advantage of the method according to the invention is that there is no special intermediate storage of the bits.
  • a blockwise transmission of the information bits and the correction bits would be conceivable.
  • this would result in an increased memory outlay, and an additional block organization would have to be introduced, since the sample values are transmitted at intervals which are initially unknown.
  • the synchronization with the sampled values should be done with the already corrected data, since, for example, falsifying a start bit is uncomfortable. This would result in additional overhead in known methods.
  • the receiver arrangement according to FIG. 3 is proposed.
  • the received signal is sampled by the sampler 30, which is clocked with a clock which is generated by the receiver oscillator 31 in connection with the receiver PLL 32.
  • the sampled data go to a demultiplexer 33.
  • the demultiplexer 33 controlled by the control device 34, switches in succession to the four positions and thus distributes the incoming bits to the four outputs in an all-round cycle.
  • the bits thus arrive normally or inverted at the I (information bit) input and at the K (correction bit) input of the error decoder 35.
  • Correct synchronization with regard to the information bits and correction bits as well as the normal and inverted bits is carried out with the aid of the control line 36.
  • the mean value of the error decoder results in a bit error rate of V ⁇ .
  • a bit error rate of 0 results in the ideal case, in the real case a bit error rate slightly above 0.
  • a threshold value for example a value of l ⁇ , is established. The bit error rate is evaluated in the error decoder 35 over a short time interval. If a bit error rate is determined above this threshold value, a pulse is sent to the control device 34 via the control line 36. This causes demultiplexer 33 to skip a clock.
  • a digital-to-analog converter can be muted in order not to output random data in the event of incorrect synchronization, in the absence of a compatible transmission signal or in the event of currents from other transmitters.
  • the corrected data and the bit clock are available for further processing.
  • the subsequent component will carry out a synchronization to the samples using the start bits and can control a digital-to-analog converter.
  • an additional error detection in addition to the error correction.
  • a checksum can be added to the user data, for example, which is ger is evaluated.
  • the use of the filler bit as a parity bit is proposed in order to avoid additional overhead.
  • the value of the parity bit is formed on the transmission side by exclusive-OR combination of the useful data bits of the data packet.
  • the parity bit is determined in the receiver in the same way and compared with the fill bit received. In order to distinguish the start bit from the fill bits, this has the inverted value of the previous fill bit.
  • the transmitter takes on the task of setting the transmit clock as a function of the sample rate. In this way, a further shift of the effort towards the transmitter is made possible.
  • Fig. 4 shows the overview of the transmitter.
  • Data received by the interface module 40 are buffered in the receive buffer 41.
  • the interface module is clocked by the transmit-side receive oscillator 42 in connection with the transmit-side receive PLL 43.
  • the start and fill bit logic 45 controlled by the send logic 46, inserts start and fill bits in accordance with the presence of send data. If an error code is used, this data then goes to the FEC stage and then to the bitternation stage.
  • the arrangement according to the invention takes into account the fact that the receive bit clock differs greatly from the transmit clock on the basis of the different input formats.
  • a special transmission PLL 49 is proposed to achieve a constant sampling rate with a largely fixed transmission base frequency.
  • Table 3 lists some possible sampling rates that result from the variation in the number of fill bits at the center frequency 1.63185 MHz of the transmit fundamental clock.
  • the task of the transmission PLL 49 is to optimally set the transmission base frequency with respect to the sampling rate at sampling rates which are close to one of the listed rates.
  • the capture range is dependent on the detunability of the transmit oscillator 48, which according to the invention is smaller than the pull range of the receiver oscillator.
  • the standard sampling rates 32 kHz, 44.1 kHz and 48 kHz are in the frequency range from Table 3.
  • FIG. 5 shows a very simple and inexpensive embodiment of the transmit PLL. It consists of a D flip-flop 50. This receives the transmit basic clock 51 as the data signal and the READY signal 52 of the receive logic 47 as the clock signal.
  • the READY signal 52 always executes a low-high transition exactly when the receive buffer 41 is completely filled. This signal is also important for the transfer of the received data into the send buffer 44. According to the invention, such a state is sought as a balance that the receive buffer 44 is always completely filled when the basic transmission clock 51 executes a high-low transition. The reason for this is that the number of filler bits is constant at a constant sampling rate and with a correctly set transmit clock.
  • the start / filler bit logic 45 is clocked with the transmit basic clock and thus always checks at the low-high transition whether the receive buffer is filled and then sends either another filler bit or a start bit.
  • a loop filter with a low cutoff frequency can also be selected for the transmission PLL 49.
  • the flip-flop 50 supplies a 1 at the output.
  • the basic transmission clock runs for the existing sampling rate after the ideal transmission clock.
  • the transmission oscillator is accelerated. Due to this transmission PLL, it is not necessary to provide a PLL of this type for the transmission-side reception PLL 43, which differentiates between several sampling rates and assumes different states as in known solutions, which would in turn require additional effort. It is also not necessary, depending on the sampling rate, to explicitly calculate the number of filler bits or to determine it using a complex algorithm. The proposed arrangement automatically determines the correct number of fill bits.

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Abstract

Bei einer Vorrichtung zur drahtlosen Übertragung digitaler Daten verwendet man z.B. im Anwendungsfall von Kopfhörern Mikrowellen oder Infrarotlicht. Um hinsichtlich Kosten sowie Stromaufnahme und Platzbedarf des Empfängers hohe Anforderungen zu erfüllen, wird vorgeschlagen, einen weitgehend frequenzkonstanten Sendetakt zu verwenden und eine Datenwortsynchronisierung mit Hilfe von Start- und Füllbits vorzusehen. Weiterhin ist eine Gleichanteilbefreiung mittels Bitalternierung sowie die Kombination mit einer Fehlercodierung vorgesehen. Zur Sendetakt-Anpassung wird eine spezielle PLL vorgeschlagen.

Description

Vorrichtung zur drahtlosen Übertragung digitaler Daten, insbesondere Audiodaten
Beschreibung
Die Erfindung befaßt sich mit der Aufgabe, digitale Daten, insbesondere Audiodaten, drahtlos zu übertragen. Besonders im Consumerbereich, wo man z.B. an einer Übertragung an drahtlose Kopfhörer oder Lautsprecher interessiert ist, kommt es bei einer derartigen Vorrichtung besonders an auf geringe Kosten, geringen Stromverbrauch bei batteriebetriebenen Empfängern sowie geringen Platzbedarf. Bei der bei Datenraten von eini- gen MBit/s erforderlichen Bandbreite wird man eine Übertragung im Mikrowellenbereich vorsehen, wo entsprechende Frequenzbänder mit der notwendigen Bandbreite existieren oder bei ständigem Sichtkontakt im Infrarotbereich.
Wie in der DE-PS 4328252 beschrieben, ist ein Hauptproblem im Audiobereich das Vorhandensein verschiedener Abtastraten. Wie in der DIN EN 60958 (Digitalton-Schnitt- stelle) ausgewiesen, sind Abtastraten von 32 kHz, 44.1 kHz und 48 kHz bei 16 Bit Quantisierungsbreite üblich. Dies setzt bei bekannten Lösungen eine relativ aufwendige Emp- fänger-PLL mit einhergehendem hohen Stromverbrauch voraus.
Für die Empfänger-Synchronisation auf die Datenblockanfänge und für die Beseitigung des Gleichanteils des Sendesignals ist bei bekannten Lösungen ein deutlicher Over- head vorgesehen. Meist wird eine Umcodierung der Datenblöcke vorgenommen, was jedoch entsprechende Puffer, Festspeicher sowie eine relativ aufwendige Steuerlogik voraussetzt.
Eine weitere Möglichkeit zur Übertragung von Audiodaten unterschiedlicher Abtastraten ist der Einsatz digitaler Abtastratenconverter, welche mit Hilfe aufwendiger digi- taler Filter in der Lage sind, verschiedene Abtastraten auf eine feste Abtastrate umzusetzen. Solche Bausteine stellen jedoch gerade im Consumerbereich einen nicht unerheblichen Kostenfaktor dar.
Es ist Aufgabe der Erfindung, eine Vorrichtung anzugeben, welche auf kostengünstige Art und bei geringem Stromverbrauch und Platzbedarf des Empfängers die drahtlose Übertragung digitaler Daten, insbesondere Audiodaten, ermöglicht.
Erfindungsgemäß wird bei der Übertragung das Datenformat gemäß der Lehre des Anspruchs 1 verwendet. Der Grundgedanke dabei ist, durch eine variable Anzahl von Füllbits eine Vielzahl von Abtastraten bei weitgehend konstantem Sendebittakt zu ermöglichen, sowie durch die Verwendung von Startbits eine einfache Datenblocksynchronisation im Empfänger ohne nennenswerten Overhead zu gestatten. Ein weitgehend konstanter Sendetakt er- möglicht eine erhebliche Vereinfachung der Empfänger-PLL, welche bei variablem Bittakt nur sehr aufwendig zu realisieren ist und dort weiterhin eine wesentlich höhere Anfälligkeit gegenüber Rauschstörungen bei der Übertragung hat.
Die Verwendung einer einfachen PLL erlaubt einen gegenüber bekannten Lösungen wesentlich geringeren Takt (Master-Clock) im Empfänger, verbunden mit einer deutlich verringerten Leistungsaufnahme.
Ein weiterer Vorteil der erfindungsgemäßen Anordnung ist, daß durch den weitgehend konstanten Sendetakt oft eine quarzstabilisierte PLL eingesetzt werden kann. Hierdurch wird jegliches Jitter bei der Audioübertragung unterdrückt, wodurch eine deutliche Verbesserung der Wiedergabequalität gegenüber bekannten Lösungen erreicht wird. Für die Gleichanteilbefreiung der Sendedaten sowie für die Erzeugung möglichst vieler Pegelwechseln für eine einfache Synchronisation im Empfänger wird eine Bitgruppen- alternierung vorgeschlagen. Weiterhin wird die Verwendung einer Fehlercodierung empfohlen.
In den Zeichnungen und der nachfolgenden Beschreibung ist die Erfindung in einem Ausführungsbeispiel dargestellt. Es zeigen:
Fig. 1 : den Datenstrom ohne Bitaltemierung und Fehlercodierung, Fig. 2: eine Schaltungsvariante des Empfänger-Phasendetektors, Fig. 3: ein Ausführungsbeispiel des Empfängers, Fig. 4: ein Ausführungsbeispiel des Senders, Fig. 5: eine Schaltungsvariante der Sende-PLL.
In Fig. 1 ist der Aufbau des Datenstroms ohne Bitaltemierung und Fehlercodierung dargestellt. Im vorliegenden Beispiel umfaßt jeder Abtastwert 32 Bit (2 • 16 Bit jeweils für den linken und rechten Kanal). Bei einer Übertragung von mehr als 2 Kanälen, wie z.B. für eine Surround-Sound-Anwendung, ist die Anzahl der Bits entsprechend n • q Bit, wobei n die Anzahl der Kanäle und q die Quantisierungsbreite ist. Zusätzlich zu den 32 Bit JNutzdaten enthält jedes Datenpaket ein Startbit sowie mindestens ein Füllbit. Bei nur einem Füllbit enthält jedes Paket somit 34 Bit. Dies entspricht einem Overhead von nur 6.25 %.
Bei der Wahl des Sendetaktes geht man von der maximalen Abtastrate aus. Bei den für den Audiobereich üblichen Abtastraten nach DIN EN 60958 ergibt sich erfindungsgemäß bei 34 Bit und einer Abtastrate von 48 kHz eine Datenrate von 1.632 MBit/s. Tabelle 1 zeigt für die 3 Abtastraten die resultierende Bitrate mit geeignet gewählter Anzahl von Füllbits.
Wie zu erkennen ist, unterscheidet sich der Sendegrundtakt bei einer Abtastrate von 44.1 kHz nur geringfügig vom Sendegrundtakt bei 32 kHz und 48 kHz.
Da dieser Unterschied lediglich 0.0184 % (184 ppm) beträgt, liegt er noch gut innerhalb des Fangbereiches der Empfänger-PLL, welche für ein sicheres Einrasten durch Verstimmung eines Schwingquarzes realisiert werden kann. Die Mittenfrequenz der PLL beträgt in diesem Fall 1.63185 MHz und liegt genau zwischen 1.6317 MHz und 1.6320 MHz.
Bei der vorgeschlagenen Empfängerrealisierung reicht als maximaler Takt (Master- Clock) ein Vielfaches des Bittaktes von zwei, d.h. ein Takt von 3.2637 MHz.
Durch die Quarzstabilisierung kann für die Empfänger-PLL ein Schleifenfilter mit geringer Grenzfrequenz vorgesehen werden. Auf diese Weise wird eine extrem einfache und stromsparende Empfänger-PLL-Realisiemng ermöglicht. Weiterhin wird hierdurch jegliches Jitter der Abtastwerte unterdrückt und dadurch die Wiedergabequalität verbessert.
Tabelle 2 zeigt die Logiktabelle eines möglichen Phasendetektors. Das Empfangssignal wird dabei mit der doppelten Frequenz des Bittaktes abgetastet. Pro Bit ergeben sich somit zwei Werte: ein normaler Abtastwert z(kT) sowie ein Zwischenwert Z. z((k-l)T) ist dabei der verherige Abtastwert. Es wird nun untersucht, ob bei einem Pegelwechsel, d.h. z((k-l)T) ≠ z(kT), der Wert Z gleich z((k-l)T) oder z(kT) ist.
Ist Z = z((k-l)T), so eilt der Empfängertakt dem Sendetakt voraus. In diesem Fall gibt die Logik eine 0 aus, um den Lokaloszillator zu verlangsamen. Im anderen Fall wird eine 1 ausgegeben. In den Fällen, wo gilt z((k-l)T) = z(kT), d.h. kein Pegelwechsel stattfindet, kann ein hochohmiger Zustand angenommen werden, oder es kann z.B. der Wert z(kT) = z((k-l)T) ausgegeben werden, wie in Tabelle 2 dargestellt, sofern das Signal vom Gleich- anteil befreit wurde. Das so gewählte Verhalten kann auch durch folgende Gleichung ausgedrückt werden:
P = z((k - \)T) * Z * z(kT) * Z
Diese Gleichung kann einfach mittels der in Fig. 2 dargestellten Schaltung durch den Einsatz eines preisgünstigen NAND-Bausteins 20 realisiert werden, welcher vier NAND- Gatter enthält. Dabei übernimmt das vierte Gatter die Negation von Z.
Aufgmnd der geringen Grenzfrequenz des Schleifenfilters ist es hierbei völlig ausrei- chend, eine Phasen detektion mit der Auflösung Vi vorzunehmen, was einer Überabtastung des Empfangssignals um den Faktor 2 entspricht. Es ist keine Aufteilung in Phasen- und Frequenzdetektion wie in anderen Lösungen notwendig. Da eine Abtastung nur mit dem Doppelten des Bittaktes vorgenommen wird, ergibt sich eine deutliche Stromersparnis der Abtaststufen sowie der PLL. Der Abstimmbereich des Lokaloszillators des Empfängers sollte etwas größer sein als der Bereich 3.2634 (2 • 1.6317) MHz ... 3.2640 (2 • 1.6320) MHz, um eine ordnungsgemäße Phasenregelung der PLL zu ermöglichen sowie Material- und Temperaturtoleranzen zu berücksichtigen.
Da beim erfindungsgemäßen Datenformat durch die Verwendung von Füllbits die Abtastwerte immer genau zum richtigen Zeitpunkt vom Sender geliefert werden, ist es gegenüber bekannten Lösungen nicht erforderlich, die Bits in einem Puffer zwischenzu- speichem. Bei Anschluß eines Digital-Analog-Wandlers können die Bits direkt ohne Verzögemng an diesen Baustein übermittelt werden. Die Ausrichtung der Abtastwerte in Abhängigkeit vom angeschlossenen Baustein - niederwertiges oder höherwertiges Bit zuerst, linker oder rechter Kanal zuerst - erfolgt durch den Sender. Hiermit wird dazu beigetragen, den Aufwand so weit wie möglich zum Sender zu verlagern, um einen Empfänger mit niedrigem Stromverbrauch zu erhalten.
Für eine ordnungsgemäße Synchronisation sowie für eine einwandfreie Übertragung der Daten wird die Kombination der Kanalcodierung mit einer Fehlercodiemng vorge- schlagen. Für eine einfache Empfängerrealisierung bietet sich besonders eine Faltungscodierung an, welche keine hohen Anfordemngen bzgl. des Vorhandenseins von Speicher für die Zwischenspeichemng von Blöcken hat. Für Mobilkanäle wird weiterhin ein Ver- fahren empfohlen, welches in der Lage ist, Bündelfehler, d.h. mehrere aufeinanderfolgende falsch übertragene Bits, zu korrigieren.
Es werde ein Verfahren mit der Rate Vi angenommen. Dies bedeutet, daß anstelle von einem Sendebit zwei Bits, ein Informationsbit und ein Korrekturbit, übertragen werden. Dabei sei berücksichtigt, daß in Abhängigkeit von der gewählten Codierung das Informationsbit nicht notwendigerweise dem ursprünglichen Sendebit entspricht.
Für eine gute Synchronisation der Empfänger-PLL ist es vorteilhaft, wenn im Sendesignal viele Pegelwechsel vorhanden sind. Weiterhin ist es notwendig, das Sendesignal vom Gleichanteil zu befreien. Zu diesem Zweck wird ein Verfahren der Bitaltemierung vorgeschlagen. Dabei wird abwechselnd eine Anzahl von Bits invertiert. So kann z.B. jeweils ein Sendebit und ein Korrekturbit abwechselnd normal und invertiert übertragen werden:
1) Informationsbit Normal
2) Korrekturbit Normal 3) Informationsbit Invertiert
4) Korrekturbit Invertiert
5) Informationsbit Normal
6) Korrekturbit Normal usw.
Diese Vorgehensweise berücksichtigt die Tatsache, daß das Informationsbit und das Korrekturbit miteinander korreliert sind und somit z.B. allein durch Invertiemng des Korrekturbits keine optimale Gleichanteilbefreiung möglich ist.
Ein Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß keine besondere Zwischenspeichemng der Bits erfolgt. Alternativ wäre z.B. eine blockweise Übertragung der Informationsbits und der Korrekturbits denkbar. Dies hätte jedoch einen erhöhten Speicheraufwand zur Folge, und es müßte eine zusätzliche Blockorganisation eingeführt werden, da die Abtastwerte mit zunächst nicht bekannten Abständen übertragen werden. Weiterhin soll die Synchronisation auf die Abtastwerte ja gerade mit den bereits korrigierten Daten erfolgen, da z.B. die Verfälschung eines Startbits unangenehm ist. Dies hätte bei bekannten Verfahren einen zusätzlichen Overhead zur Folge. Um eine korrekte Synchronisation bzgl. der Informationsbits und Korrekturbits sowie normal und invertiert übertragenen Bits ohne zusätzlichen Overhead zu ermöglichen, wird die Empfängeranordnung gemäß Fig. 3 vorgeschlagen. Das Empfangssignal wird durch den Abtaster 30 abgetastet, welcher mit einem Takt getaktet wird, der vom Empfängeroszillator 31 in Verbindung mit der Empfänger-PLL 32 erzeugt wird. Die abgetasteten Daten gelangen an einen Demultiplexer 33. Der Demulti- plexer 33, gesteuert von der Steuervorrichtung 34, schaltet nacheinander in die vier Stel- lungen und verteilt somit die einlaufenden Bits im Rundum-Zyklus an die vier Ausgänge. Es gelangen die Bits somit normal oder invertiert jeweils an den I- (Informationsbit-) Eingang und an den K- (Korrekturbit-) Eingang des Fehlerdecodierers 35.
Eine korrekte Synchronisation bzgl. der Informationsbits und Korrekturbits sowie der normal und invertiert gesendeten Bits erfolgt mit Hilfe der Steuerleitung 36. Im Falle einer falschen Synchronisation ergibt sich im Mittelwert beim Fehlerdecodierer eine Bitfehlerrate von Vι. Im Falle der richtigen Synchronisation ergibt sich im Idealfall eine Bitfehlerrate von 0, im realen Fall eine Bitfehlerrate etwas über 0. Für eine Synchronisation wird ein Schwellwert, beispielsweise ein Wert von lΛ, festgelegt. Es erfolgt im Fehlerdecodierer 35 eine Auswertung der Bitfehlerrate über ein kurzes Zeitintervall. Wird eine Bitfehlerrate oberhalb dieses Schwellwertes festgestellt, so wird ein Impuls an die Steuervorrichtung 34 über die Steuerleitung 36 gesendet. Dies veranlaßt den Demultiplexer 33, einen Takt auszulassen bzw. zu überspringen. Dadurch ergibt sich eine Verschiebung des Demultiplex-Zyklus um eine Stellung. Dieser Vorgang wiederholt sich solange, bis der Demultiplexer korrekt auf den Datenstrom synchronisiert ist. Die Information, ob die aktuelle Bitfehlerrate unterhalb des Schwellwertes liegt, ist auch für die Folgekomponenten sehr nützlich. So kann beispielsweise bei einer Bitfehlerrate oberhalb des Schwellwertes eine Stummschaltung eines Digital-Analog- Wandlers vorgenommen werden, um im Falle einer falschen Synchronisation, im Falle des Fehlens eines kompatiblen Sendesignals oder bei Stömngen durch andere Sender keine zufälligen Daten auszugeben.
Am Ausgang der erfindungsgemäßen Stufe stehen die korrigierten Daten und der Bittakt für eine weitere Verarbeitung zur Verfügung. Die sich anschließende Komponente wird im Fall der Audiodatenübertragung eine Synchronisation auf die Abtastwerte anhand der Startbits durchführen und kann einen Digital-Analog-Umsetzer ansteuern. Für eine weitere Erhöhung der Robustheit gegenüber Störungen wird vorgeschlagen, neben der Fehlerkorrektur eine zusätzliche Fehlererkennung durchzuführen. Hierfür kann beispielsweise an die Nutzdaten eine Checksumme angefügt werden, welche im Empfän- ger ausgewertet wird. Im vorliegenden Beispiel wird zur Vermeidung eines zusätzlichen Overheads die Verwendung des Füllbits als Paritätsbit vorgeschlagen. Der Wert des Paritätsbits wird sendeseitig durch Exclusiv-Oder- Verknüpfung der Nutzdaten-Bits des Datenpakets gebildet. Im Empfänger wird auf gleiche Weise das Paritätsbit bestimmt und mit dem empfangenen Füllbit verglichen. Um das Startbit von den Füllbits zu unterscheiden, hat dieses den invertierten Wert des jeweils vorhergehenden Füllbits.
Im vorliegenden Fall der Übertragung von Audioabtastwerten wird weiterhin vorgeschlagen, das Paritätsbit nicht über sämtliche Nutzdatenbits, sondern nur über eine gewisse Anzahl der höherwertigen Bits der Abtastwerte zu bestimmen, da die falsche Übertra- gung von niederwertigen Bits weit weniger störend ist als die falsche Übertragung von höherwertigen Bits. Auf diese Weise wird die Wahrscheinlichkeit erhöht, falsch übertragene Bits zu erkennen.
Neben der entsprechenden Formatierung der Abtastwerte sowie dem Einfügen entsprechender Start- und Füllbits übernimmt der Sender die Aufgabe der Einstellung des Sendetaktes in Abhängigkeit von der Abtastrate. Auf diese Weise wird eine weitere Verschiebung des Aufwands zum Sender ermöglicht.
Fig. 4 zeigt die Übersicht des Senders. Vom Interfacebaustein 40 empfangene Daten werden im Empfangspuffer 41 zwischengespeichert. Der Interfacebaustein wird getaktet durch den sendeseitigen Empfangsoszillator 42 in Verbindung mit der sendeseitigen Empfangs-PLL 43.
Sobald ein kompletter Abtastwert empfangen wurde und der Sendepuffer 44 leer ist, erfolgt eine Übernahme der Daten in den Sendepuffer 44.
Bis auf die beiden 32-Bit-Puffer ist kein weiterer RAM- oder Festwertspeicher notwendig. Die Start- und Füllbitlogik 45, gesteuert von der Sendelogik 46, fügt entspre- chend dem Vorhandensein von Sendedaten Start- und Füllbits ein. Diese Daten gelangen dann bei Verwendung einer Fehlercodierung zur FEC-Stufe und anschließend zur Bital- ternierungs-Stufe.
Die erfindungsgemäße Anordnung berücksichtigt die Tatsache, daß sich der Empfangsbittakt aufgmnd der unterschiedlichen Eingangsformate stark vom Sendetakt unter- scheidet.
Für die Erreichung einer konstanten Abtastrate bei weitgehend fester Sendegrundfre- quenz wird eine spezielle Sende-PLL 49 vorgeschlagen. In Tabelle 3 sind einige mögliche Abtastraten aufgeführt, die sich bei der Mittenfrequenz 1.63185 MHz des Sendegmndtaktes durch Variation der Füllbit- Anzahl ergeben. Aufgabe der Sende-PLL 49 ist es, bei Abtastraten, welche nahe an einer der aufgeführten Raten liegen, die Sendegmndfrequenz optimal bzgl. der Abtastrate einzustellen. Der Fangbereich ist abhängig von der Verstimmbarkeit des Sendeoszillators 48, welche erfindungsgemäß kleiner ist als der Ziehbereich des Empfängeroszillators. So liegen beispielsweise die Standardabtastraten 32 kHz, 44.1 kHz und 48 kHz im Fangbereich von Frequenzen aus Tabelle 3.
Eine sehr einfache und kostengünstige Ausführung der Sende-PLL zeigt Fig. 5. Sie besteht aus einem D-Flip-Flop 50. Dieses erhält als Datensignal den Sendegmndtakt 51 und als Taktsignal das READY-Signal 52 der Empfangslogik 47.
Das READY-Signal 52 führt immer genau dann einen Low-High-Übergang aus, wenn der Empfangspuffer 41 komplett gefüllt ist. Dieses Signal ist auch für die Übernahme der Empfangsdaten in den Sendepuffer 44 wichtig. Dabei wird als Gleichgewicht erfindungs- gemäß solch ein Zustand angestrebt, daß der Empfangspuffer 44 immer genau dann komplett gefüllt ist, wenn der Sendegrundtakt 51 einen High-Low-Übergang ausführt. Dieses ist damit begründet, daß bei konstanter Abtastrate und bei richtig eingestelltem Sendegmndtakt die Anzahl der Füllbits konstant ist. Die Start-/Füllbitlogik 45 wird mit dem Sendegmndtakt getaktet und untersucht somit immer beim Low-High-Übergang, ob der Empfangspuffer gefüllt ist und sendet dann entweder ein weiteres Füllbit oder ein Startbit. Es kann zu einer ungewollten Variation der Füllbitanzahl zwischen den einzelnen Abtastwerten kommen, wenn das READY-Signal nahe der Low-High-Flanke des Gmndtaktes auf High geht. Für ein stabiles Verhalten ist es somit ideal, den Sendeoszillator 48 so zu regeln, daß das bei konstanter Abtastrate regelmäßige READY-Signal im- mer genau beim High-Low-Übergang des Sendegmndtaktes nach High geht.
Da nur eine geringe Verstimmung des Sendeoszillators von der Mittenfrequenz nötig ist, kann auch für die Sende-PLL 49 ein Schleifenfilter mit geringer Grenzfrequenz gewählt werden.
Wenn das READY-Signal 52 schon vor dem High-Low-Übergang des Sendegrund- taktes 51 nach High geht, d.h. der Sendegrundtakt noch High ist, so liefert das Flip-Flop 50 am Ausgang eine 1. In diesem Fall läuft der Sendegmndtakt dem für die vorhandene Abtastrate idealen Sendegmndtakt hinterher. Der Sendeoszillator wird beschleunigt. Durch diese Sende-PLL ist es nicht erforderlich, für die sendeseitige Empfangs-PLL 43 eine derartige PLL vorzusehen, die mehrere Abtastraten unterscheidet und verschiedene Zustände annimmt wie in bekannten Lösungen, welches wiedemm zusätzlichen Aufwand erfordern würde. Es ist auch nicht notwendig, in Abhängigkeit von der Abtastrate die Anzahl der Füllbits explizit auszurechnen oder durch einen aufwendigen Algorithmus zu bestimmen. Durch die vorgeschlagene Anordnung wird automatisch die richtige Anzahl von Füllbits ermittelt. Das gleiche gilt für den richtigen Sendegmndtakt, solange die Abtastrate innerhalb des Fangbereichs einer der in Tabelle 3 dargestellten Frequenzen liegt. Für den Fall, daß die Abtastfrequenz keiner Standardrate entspricht und auch nicht nahe genug an einer der aufgeführten Frequenzen liegt, werden die Abtastwerte im Unterschied zu bekannten Verfahren trotzdem korrekt übertragen. Jedoch wird von Zeit zu Zeit ein zusätzliches Füllbit eingesetzt oder ein Füllbit entfernt, um somit die Abtastrate zu approximieren. All dies geschieht ohne zusätzlichen Aufwand durch die erfindungsgemäße Sender- anordnung.
Tabelle 1
Abtastrate Anzahl Füllbits Sendedatenrate
48 kHz 1 1.632 MBit/ s
44.1 kHz 4 1.6317 MBit/ s
32 kHz 18 1.632 MBit s
Tabelle 2
z((k-l)T) z z(kT) Phasensignal
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
Tabelle 3
31.997 kHz 36.263 kHz 41.842 kHz
32.637 kHz 37.088 kHz 42.943 kHz
33.303 kHz 37.950 kHz 44.105 kHz
33.997 kHz 38.854 kHz 45.329 kHz
34.720 kHz 39.801 kHz 46.624 kHz
35.475 kHz 40.796 kHz 47.996 kHz

Claims

Patentansprüche
1. Vorrichtung zur drahtlosen Übertragung digitaler Daten mit einer Kanalcodiemng, dadurch gekennzeichnet, daß eine Datenratenanpassung mittels Füllbits, eine Daten- block-Synchronisation mit Hilfe von Startbits sowie eine Gleichanteilbefreiung mittels Bitaltemierung erfolgt.
2. Vorrichtung nach Anspmch 1 , dadurch gekennzeichnet, daß die Kanalcodiemng mit einer Fehlercodiemng kombiniert wird, welche eine Synchronisation bzgl. der Informationsbits und Korrekturbits sowie der normal und invertiert gesendeten Bits steuert.
3. Vorrichtung nach Anspmch 1 oder 2, dadurch gekennzeichnet, daß der Bittakt mit Hilfe einer Phasenregelschleife (PLL) sendeseitig geregelt wird, um eine vorgegebene Datenrate bei einer konstanten Anzahl von Füllbits pro Datenpaket einzustellen.
4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für die Taktrückgewinnung empfangseitig eine Phasenregelschleife (PLL) eingesetzt wird, die einen Phasenvergleich mit Hilfe von durch Überabtastung erhaltenen Zwischen werten durchführt.
5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß digitale Audiosignale codiert werden, wobei jedes Datenpaket als Nutzdaten n • q Bit enthält mit der Kanalanzahl n und der Quantisierungsbreite q - speziell 32 Bit bei einer Stereo- Übertragung mit 16 Bit Quantisierungsbreite.
6. Vorrichtung nach Anspmch 5, dadurch gekennzeichnet, daß das Füllbit gleichzeitig ein Paritätsbit darstellt, welches im Sender über mehrere Bits des Datenpakets gebildet wird, mit Hilfe dessen im Empfänger eine zusätzliche Fehlererkennung erfolgt und das Startbit jeweils dem vorangegangenen invertierten Paritätsbit entspricht.
7. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Übertragungsmedium mit den Sendedaten modulierte Mikrowellen benutzt werden.
8. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Übertragungsmedium mit den Sendedaten moduliertes Infrarotlicht benutzt wird.
9. Vorrichtung einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Audio- daten an einen digitalen Kopfhörer übertragen werden, welcher mittels Digital- Analog-
Wandlung analoge Audiosignale generiert.
10. Vorrichtung einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Audiodaten an digitale Lautsprecher übertragen werden, welche mittels Digital-Analog- Wandlung analoge Audiosignale generieren.
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