ANSTEUERUNG VON ZWEI MONITOREN MIT ANZEIGEDATENÜBERTRAGUNG VIA FIFO-PUFFER
Beschreibunci
Die vorliegende Erfindung bezieht sich auf Schnittstellen zwischen Monitoren und Computern und insbesondere auf das Ansteuern von zwei Monitoren aufgrund eines Pixeldatenstroms .
Durch die Verbreitung von Fenstersystemen bei Personalcomputern oder Workstations entstand der Bedarf nach größeren Monitoren, um mehr Fenster auf einem Monitor darstellen zu können. Obwohl sich größere als 14-Zoll-Monitore in letzter Zeit immer mehr durchsetzen, ist diese Option jedoch außerordentlich teuer, da bereits eine relativ kleine Vergrößerung der Monitorfläche zu einem erheblichen Anstieg der Monitorkosten führt. Ein Benutzer von Fenstersystemen benötigt beispielsweise beim gleichzeitigen Arbeiten in einem Textverarbeitungssystem und beispielsweise in einem Graphikprogramm oder einem CAD-Programm mehrere Fenster auf einem Bildschirm. Aufgrund der Größe eines Bildschirmes ist es nahezu unmöglich, gleichzeitig alle benötigten Fenster darzustellen und beispielsweise mittels einer Tastatur oder einer Maus das eine oder andere Fenster zu aktivieren. Der Benutzer ist daher gezwungen, wenn er von einer Anwendung in die andere wechseln möchte, bestimmte Fenster zu schließen und andere zu öffnen. Bei Anwendungen, die ein häufiges Hin- und Herbewegen zwischen verschiedenen Fenstern, die verschiedene Anwendungen darstellen, benötigen, ist das ständige Schließen und Öffnen ein lästiges Unterfangen, was nicht zuletzt die Arbeitseffizienz des Benutzers deutlich einschränkt.
Aufgrund dieser Tatsache entstand der Bedarf, an einen Personalcomputer bzw. an eine Workstation zwei oder mehrere Bildschirme anzuschließen und nebeneinander zu stellen, um die effektive Zeilenbreite durch die Verwendung von zwei
Monitoren wirksam zu verdoppeln. Ein Benutzer wird dadurch in die Lage versetzt, beispielsweise Windows-Steuerfenster auf einem Monitor anzuordnen, während eine Anwendung, wie z. B. eine Textverarbeitung, auf dem anderen Monitor dargestellt wird. Möchte ein Benutzer Graphiken in eine Textverarbeitung einbauen, so wird er durch ein System, das zwei Monitore aufweist, in die Lage versetzt, auf dem einen Monitor eine Textverarbeitung durchzuführen, während auf dem anderen Monitor eine Graphik bearbeitet und dementsprechend dimensioniert wird, um an den für sie vorgesehenen Platz in einem gerade bearbeiteten Dokument zu passen. Das selbe trifft beispielsweise auch für CAD-Anwendungen zu, bei denen der Wunsch besteht, für die CAD-Anwendung einen qualitativ hochwertigen, hochauflösenden Bildschirm zu haben, während es für Steuersymbole auf dem anderen Bildschirm nicht notwendig ist, einen derart hochqualitativen Bildschirm zu verwenden, wodurch Arbeitsplatzkosten eingespart werden können.
Um zwei oder mehrere Monitore von einem Computer aus anzusteuern, um die wirksame Zeilenbreite zu verdoppeln, bzw. zu vervielfachen, ist es notwendig, die von dem Computer erzeugten Graphikdaten korrekt auf die einzelnen Bildschirme zu "verteilen". Zum Speichern von Daten, die auf Monitoren dargestellt werden sollen, existieren unter anderem sogenannte Videodirektzugriffsspeicher oder VRAMs, in denen die anzuzeigenden Daten zeilenweise adressiert sind. Eine Zeile eines Videodirektzugriffsspeichers kann somit soviele Pixel enthalten, wie auf einem zugeordnetem Monitor in einer Zeile dargestellt werden können, wobei diese Zeile jedoch lediglich mit einer Adresse adressiert werden muß, wie es für Fachleute bekannt ist.
Bei einem bekannten System zu Ansteuern von zwei Monitoren ist jeder Monitor mit einem eigenen Digital-Analog-Wandler versehen, welcher notwendig ist, um die von dem Computer gelieferten digitalen Daten in für den Monitor notwendige analoge Daten umzuwandeln. Ferner ist jeder Digital-Analog- Wandler mit einem eigenen Videodirektzugriffsspeicher ver-
bunden, welcher wiederum durch eine eigene Graphiksteuerung angesteuert wird. Die von einem Computer gelieferten anzuzeigenden Daten gelangen bei einem bekannten System über einen Hostbus in einen Puffer, dem eine softwaremäßige Bildaufteilung vorangestellt ist. Die Host-CPU, d.h. die zentrale Verarbeitungseinheit des Hostsystems, speichert die auf den beiden Monitoren darzustellenden Daten jeweils in einen einem Monitor zugeordneten Videodirektzugriffsspeicher ein, aus dem dann mittels der für jeden Videodirektzugriffsspeicher vorgesehenen Graphiksteuerung Daten ausgelesen und in eine analoge Form umgewandelt werden können, um auf den Monitoren angezeigt zu werden. Das bekannte System weist somit zwei parallele Zweige auf, wobei ein Zweig aus einem Monitor, einem Digital-Analog-Wandler, einem Videodirektzugriffsspeicher und einer Graphiksteuerung besteht, wobei die beiden Zweige über eine Software-Bildaufteilungseinheit gesteuert verbunden sind, welche über einen Datenpuffer, der ebenfalls als VRAM implementiert sein kann, von dem Hostbus des Computers gespeist wird. Die Host-CPU muß also bei diesem bekannten System das Aufteilen des Pixelstroms übernehmen. Der auf den Monitoren darzustellende Pixelstrom muß also durch die Software-Bildaufteilungseinheit in die jeweiligen Videodirektzugriffsspeicher aufgeteilt werden.
Ein Nachteil des bekannten Systems besteht darin, daß für jeden Monitor ein eigener Videodirektzugriffsspeicher und eine eigene Graphiksteuerung vorgesehen werden muß, wodurch die Kosten eines Systems aus zwei Monitoren und einem Computer unnötig hoch werden. Ferner ist die softwaremäßige Bildaufteilung in der Software-Bildaufteilungseinheit langsam, wodurch die Bildaufbauzeiten des Systems aus zwei Monitoren unnötig erhöht werden.
Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine wirtschaftliche und schnelle Ansteuerung von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms zu schaffen.
Diese Aufgabe wird durch ein Verfahren zum Ansteuern von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms gemäß Anspruch 1 sowie durch eine Monitorsteuerschaltung zu Ansteuern von zwei Monitoren aufgrund eines eingangsseitigen Pixeldatenstroms gemäß Anspruch 10 gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß auf einen eigenen Videodirektzugriffsspeicher für jeden Monitor verzichtet werden kann, indem jeder Videodirektzugriffsspeicher durch eine schnelle und preisgünstige FIFO-Speichervorrichtung und zwischen zwei FIFOs geschaltete FIFO-Steuerlogik- einheiten ersetzt werden kann. Der Betrieb der FIFO-Speichervorrichtungen für jeden Monitor wird durch jeweilige zwischen zwei FIFOs geschaltete FIFO-Steuerlogikeinheiten gesteuert und synchronisiert. Bei einem bevorzugten Ausführungsbeispiel, das Videodirektzugriffsspeicher in Form von VRAMs verwendet, werden die FIFO-Speichervorrichtungen für jeden Monitor aus einem einzigen VRAM-Bildspeicher gespeist, welcher wiederum von einer Graphiksteuerung gesteuert wird. Dadurch werden lediglich ein Bildspeicher und eine Graphiksteuerung zum Ansteuern von allen mit einem Computer verbundenen Monitoren benötigt.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend bezugnehmend auf die beiliegenden Zeichnungen detaillierter erläutert. Es zeigen:
Fig. 1 ein Übersichtsdiagramm eines Computersystems mit zwei Monitoren gemäß der vorliegenden Erfindung;
Fig. 2 ein Blockdiagramm gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 3 ein Zeitablaufdiagramm für das Blockdiagramm aus Fig. 2.
Fig. 1 zeigt ein Übersichtsdiagramm eines Computersystems zum Ansteuern von zwei Monitoren 10a, 10b. bei dem bevorzug-
ten Ausführungsbeispiel der vorliegenden Erfindung, das in Fig. 1 übersichtsmäßig dargestellt ist, werden lediglich zwei Monitore 10a und 10b angesteuert. Nach der Beschreibung der vorliegenden Erfindung ist es für Fachleute jedoch offensichtlich, daß auch eine Mehrzahl von Monitoren angesteuert werden kann, welche den einen Monitor 10a und den anderen Monitor 10b aufweist. Dem einen Monitor 10a und dem anderen Monitor 10b sind ein Digital-Analog-Wandler 12a bzw. ein Digital-Analog-Wandler 12b zugeordnet. Die Digital-Analog-Wandler 12a und 12b können entweder in dem jeweiligen Monitor integriert sein, was jedoch nicht üblich ist, oder extern auf beispielsweise einer Graphikkarte vorhanden sein. Die Digital-Analog-Wandler 12a und 12b erhalten als Eingabe digitale Signale 14a bzw. 14b und liefern bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung analoge RGB-Signale 16a, 16b.
Der Digital-Analog-Wandler 12a wird von einer ersten FIFO- Speichervorrichtung 18a mit auf dem Monitor 10a darzustellenden Pixeldaten versorgt, welche ein Teil der digitalen Eingangssignale 14a für den DAW 12a sind. Dazu analog speist eine zweite FIFO-Speichervorrichtung 18b den Digital-Analog-Wandler 12b mit digitalen Pixeldaten, die auf dem Monitor 10b angezeigt werden sollen. Die erste und die zweite FIFO-Speichervorrichtung werden von einem Eingangsseitigen Pixeldatenstrom 20 mit Pixeldaten versorgt, welche in einem Bildspeicher 22, der bei einem bevorzugten Ausführungsbeispiel ein Videodirektzugriffsspeicher (VRAM) ist, abgelegt sind. Eine Graphiksteuerung 24 erhält den eingangsseitig erzeugten Pixeldatenstrom 20 sowie zeitliche Steuersignale für denselben von einem Hostbus 26, welcher mit einem Computer verbunden ist. An dieser Stelle sei darauf hingewiesen, daß das Übersichtsdiagramm von Fig. 1 lediglich die Aufteilung des eingangsseitigen Pixeldatenstroms auf die beiden Monitore 10a und 10b darstellt, während in Fig. 1 keine Steuersignale gezeigt sind.
Wie es bereits erwähnt wurde, werden bei einem bevorzugten
Ausführungsbeispiel der vorliegenden Erfindung VRAMs verwendet, welche den Bildspeicher 22 bilden. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung, bei denen DRAMs, SDRAMs, SGRAMs oder WRAMs verwendet werden, ist der Bildspeicher 22 nicht notwendig, da ein eingangsseitiger Pixelstrom 20 dann in der Graphiksteuerung generiert und direkt in die beiden FIFO-Speichervorrichtungen 18a, 18b eingespeist werden kann, wie es durch die gestrichelte Linie in Fig. 1 dargestellt ist. Im Sinne der vorliegenden Erfindung kann demnach davon gesprochen werden, daß an den Eingängen der beiden FIFO-Speichervorrichtungen 18a, 18b der eingangs- seitige Pixeldatenstrom 20 anliegt, der entsprechend auf den ersten und den zweiten Monitor 10a und 10b aufgeteilt wird. Die korrekte Aufteilung des Pixeldatenstroms 20 wird durch eine in Fig. 2 näher beschriebene FIFO-Steuerlogik 28 gesteuert. Die FIFO-Steuerlogik 28 unterstützt ferner das richtige Auslesen der FIFO-Speichervorrichtungen 18a und 18b.
Fig. 2 zeigt ein detaillierteres Blockschaltbild des Übersichtsdiagramms von Fig. 1. Der eingangsseitige Pixeldatenstrom 20 bzw. 20' von dem Bildspeicher 22 bzw. von der Graphiksteuerung 24 liegt gleichermaßen an der ersten und der zweiten FIFO-Speichervorrichtung an. Beide FIFO-Speichervorrichtungen 18a und 18b weisen drei Eingänge WRITE ENABLE für ein Schreiben-Freigabesignal, WRITE CLK für ein Schreiben-Taktsignal bzw. DATA IN für den eingangsseitigen Pixeldatenstrom auf. Ausgangsseitig umfassen die erste FIFO-Speichervorrichtung und die zweite FIFO-Speichervorrichtung einen Ausgang READ ENABLE für ein Lesen-Freigabesignal, einen Ausgang READ CLK für ein Lesen-Taktsignal sowie einen Ausgang DATA OUT für die digitalen Pixelsignale 14a bzw. 14b in den DAW 12a bzw. 12b auf. Wie es bereits in Fig. 1 beschrieben wurde, folgt der ersten FIFO-Speichervorrichtung 18a der DAW 12a, der den einen Monitor 10a versorgt. Gleichermaßen folgt der zweiten FIFO-Speichervorrichtung 18b der DAW 12b, der wiederum den anderen Monitor 10b versorgt.
Die erste und die zweite FIFO-Speichervorrichtung 18a, 18b werden durch eine Steuerung 30 gesteuert, welche einen Zeitgenerator 32, eine Frequenzeinstellvorrichtung 34 sowie die bereits in Fig. 1 erwähnte FIFO-Steuerlogik 28 aufweist. Die FIFO-Steuerlogik 28 umfaßt ein Bildschirmauflösungsregister 36, einen Pixelzähler 38 und eine programmierbare Verzögerungseinrichtung 40.
Das Bildschirmauflösungsregister 36 steht mit dem Hostbus 26 (Fig. 1) in Verbindung, von dem das Bildschirmauflösungsregister über einen Adresseneingang ADDRESS und über einen Dateneingang DATA für die Monitore 10a und 10b spezifische Daten erhält. Diese Monitor-spezifischen Daten umfassen die gesamte Zeilenauflösung der beiden Monitore, d.h. die Anzahl der Pixel in einer Zeile des einen Monitors 10a summiert mit der Anzahl der Pixel einer Zeile des anderen Monitors 10b. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die Anzahl der Pixel einer Zeile des einen Monitors 10a gleich der Anzahl der Pixel einer Zeile des anderen Monitors 10b. Eine Zeile des eingangsseitigen Pixeldatenstroms 20 weist somit doppelt soviele Pixel wie eine Zeile eines Monitors 10a oder 10b auf. Der eine Teil einer Zeile des eingangsseitigen Pixeldatenstroms 20 wird somit auf dem einen Monitor 10a dargestellt, während der andere Teil der Zeile des eingangsseitigen Pixeldatenstroms auf dem anderen Monitor 10b dargestellt wird. Bei dem beschriebenen Ausführungsbeispiel ist der eine Teil gleich groß wie der andere Teil, während die beiden Teile zusammen eine Zeile des eingangsseitigen Pixeldatenstroms 20 ergeben. Die vorliegenden Erfindung ist jedoch auch auf Systeme mit mehr als zwei Monitoren anwendbar, sowie auf Systeme, bei denen die auf Monitoren dargestellten Teilzeilen eine unterschiedliche Anzahl von Pixeln aufweisen. Informationen bezüglich der Anzahl der Monitore sowie der Pixelanzahl einer Zeile jedes Monitors sind in dem Bildschirmauflösungsregister 36 abgelegt. Da das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung zwei Monitore 10a und 10b aufweist, die eine gleiche Zeilenauflösung besitzen, wird über einen Ausgang RES/2
ein Auflösungssignal ausgegeben, dessen Wert der halben Auflösung des eingangsseitigen Pixeldatenstroms 20, d.h. der ganzen Auflösung des Monitores 10a bzw. 10b entspricht. Das Auflösungssignal wird dem Pixelzähler 38 als Zählerreferenz- signal über einen Eingang COUNT REF zugeführt. Der Pixelzähler 38 weist ferner die Eingänge BLANK und CLK für ein Dun- keltastungssignal bzw. ein Taktsignal auf. Ausgangsseitig weist der Pixelzähler 38 die beiden Ausgänge WRENFIFO 1 und WRENFIFO 2 auf, um ein Schreiben-Freigabesignal zu der ersten FIFO-Speichervorrichtung 18a bzw. ein Schreiben-Freigabe-Signal zu der zweiten FIFO-Speichervorrichtung 18b zu senden. Die programmierbare Verzögerungseinrichtung 40 weist einen Eingang HSYNC für ein Horizontalsynchronisationssi- gnal, einen Eingang BLANK für Dunkeltastungssignal, einen Eingang CLK für ein Taktsignal sowie einen Eingang DELAY VALUE für ein Verzögerungswertsignal von dem Bildschirmauflösungsregister 36 auf. Ausgangsseitig umfaßt die programmierbare Verzögerungseinrichtung 40 einen Ausgang DELAYED HSYNC für ein verzögertes Horizontalsynchronisationssignal und einen Ausgang DELAYED BLANK für ein verzögertes Dunkeltastungssignal auf.
Das vertikale Synchronisationssignal, das Dunkeltastungssignal sowie das Taktsignal werden in einem Zeitgenerator 32 erzeugt, welcher in der Lage ist, aus dem von dem Hostbus 26 zu der Graphiksteuerung 24 übertragenen Datenstrom, der sowohl den eingangsseitigen Pixeldatenstrom 20 als auch Steuersignale für denselben aufweist, diese Steuersignale zu extrahieren. Der Zeitgenerator 32 kann somit eine externe Einheit sein oder in der Graphiksteuerung 24 integriert sein. Die Frequenzeinstellvorrichtung 34, die ebenfalls ein Teil der Steuerung 30 ist, führt bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Teilerfunktion durch, um aus dem Taktsignal CLK ein Taktsignal zu erzeugen, das die halbe Frequenz des Taktsignals CLK aufweist, wobei die Frequenz des halbierten Taktsignals CLK/2 der Betriebsfrequenz der Monitore 10a und 10b entspricht.
Die beiden Digital-Analog-Wandler 12a, 12b weisen auf für Fachleute bekannte Art und Weise Eingänge VSYNC für das vertikale Synchronisationssignal, HSYNC für das horizontale Synchronisationssignal, BLANK für das Dunkeltastungssignal, CLK für ein Laden-Taktsignal und einen Eingang PIX DATA für die in eine analoge Form umzuwandelnden Pixeldaten auf. Ausgangsseitig umfassen die DAWs 12a und 12b einen Ausgang RGB OUT, um den jeweiligen Eingang RGB der Monitore 10a bzw. 10b mit einem RGB-Signal zu versorgen, wie es für Fachleute bekannt ist.
Bezugnehmend auf Fig. 3 wird im nachfolgenden die Funktionsweise des in Fig. 2 gezeigten und oben beschriebenen Blockschaltbilds erläutert. Das Taktsignal CLK kann eine einem beliebigen Standard entsprechende Taktfrequenz aufweisen. In Fig. 3 ist ein Zeitablaufdiagramm für eine aktive Anzeigezeit 42 von acht Pixeln beschrieben. Für Fachleute ist es offensichtlich, daß das Prinzip auf alle anderen Anzeigezeiten übertragbar ist, wobei die Beschränkung auf eine aktive Anzeigezeit von acht Taktperioden bzw. acht Pixeln ausschließlich der Anschaulichkeit und Übersichtlichkeit dient.
Der eingangsseitige Pixeldatenstrom 20 weist somit eine Zeilenlänge von 8 Pixeln auf, wobei die beiden Monitore 10a und 10b jeweils eine Zeilenbreite von vier Pixeln aufweisen. Eine Zeile des eingangsseitigen Pixeldatenstroms wird somit in einen Teil mit einer Länge von vier Pixeln und in einen anderen Teil mit der gleichen Länge von vier Pixeln aufgeteilt.
Das Dunkeltastungssignal BLANK ist für Fachleute bekannt und aktiviert in seinem logisch hohen Zustand den DAW 12a, der dem einen Monitor 10a zugeordnet ist. Das Dunkeltastungssignal BLANK definiert somit die aktive Anzeigezeit 42, wobei zwischen einer ersten angezeigten Zeile und einer zweiten angezeigten Zeile 46 eine Pause von 2 Perioden des Taktsignals CLK vorhanden ist, in der das bekannte Horizontalsyn-
chronisationssignal HSYNC für die Dauer von einer Taktperiode in den hohen Zustand geht. Das Signal WRENFIFOl ermöglicht ein Schreiben in die erste FIFO-Speichervorrichtung 18a für einen Teil 48 einer Zeile des eingangsseitigen Pixeldatenstrom 20, während das Schreiben-Freigabesignal für die zweite FIFO-Speichervorrichtung WRENFIF02 die zweite FIFO-Speichervorrichtung 18b für einen anderen Teil 50 einer Zeile des eingangsseitigen Pixeldatenstrom 20 freigibt. Durch die Phasenverschiebung der beiden Signale WRENFIFOl und WRENFIF02 um 180° wird bewirkt, daß die ersten vier Pixel einer Zeile des eingangsseitigen Pixeldatenstroms 20 in die erste FIFO-Speichervorrichtung eingetaktet werden, während die zweiten vier Pixel, d.h. die Pixel 5 bis 8, in die zweite FIFO-Speichervorrichtung 18b eingetaktet werden. Die Taktgeschwindigkeit zum Schreiben in eine FIFO-Speichervorrichtung 18a und 18b entspricht der Frequenz des Taktsignals CLK, wobei an dieser Stelle besonders darauf hingewiesen wird, daß das System gemäß der vorliegenden Erfindung keine Zwischenpuffer irgendwelcher Art benötigt, und daß die FIFO-Speichervorrichtungen 18a und 18b der Aufteilung des eingangsseitigen Pixeldatenstroms 20 auf die vorhandenen Monitore dienen.
Die Schreiben-Freigabesignale für die beiden FIFO-Speichervorrichtungen 18a und 18b werden von dem Pixelzähler 38 erzeugt, welcher ein binärer Zähler sein kann, der durch ein Zähler-Referenzsignal an seinem Eingang COUNT REF auf einen Wert von 4 eingestellt wird und während der Zeitperiode, die einer ansteigenden Flanke des Dunkeltastungssignals BLANK folgt, das Signal WRENFIFOl ausgibt und während seiner zweiten Zählperiode nach einer ansteigenden Flanke des Dunkeltastungssignals BLANK das Signal WRENFIF02 erzeugt.
Wie es bereits erwähnt wurde, findet keine Zwischenspeiche- rung statt, weswegen die beiden FIFO-Speichervorrichtungen 18a und 18b mit der halben Taktfrequenz, welche in der Frequenzeinstellvorrichtung 34 erzeugt wird, ausgelesen werden, wodurch die nun auf die beiden Monitoren verteilten Pixel in
ihre DAWs 12a, 12b gelangen. Alternativ kann auch eine kleine Anzahl von Taktperioden vorhanden sein, bis die Lesedaten gültig sind.
Nachfolgend sein ein Beispiel betrachtet, bei dem eine Zeile aus acht Pixeln besteht, von denen vier Pixel zu dem Monitor 10a und die anderen vier Pixel zu dem Monitor 10b zur Anzeige geschickt werden sollen. Wie es aus den letzten beiden Zeilen von Fig. 3 ersichtlich ist, findet das Auslesen derart statt, daß gleichzeitig zum Auslesen des ersten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a das letzte Pixel der vorherigen Zeile aus der zweiten FIFO-Speichervorrichtung 18b ausgelesen werden kann. Beim Auslesen des zweiten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a wird der andere Monitor 10b dunkelgetastet, während beim Auslesen des dritten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a das fünfte Pixel der gleichen Zeile aus der FIFO-Speichervorrichtung 18b ausgelesen wird. Das Auslesen des vierten Pixels einer Zeile aus der ersten FIFO-Speichervorrichtung 18a findet gleichzeitig mit dem Auslesen des sechsten Pixels der Zeile des eingangsseitigen Pixeldatenstroms 20 aus der zweiten FIFO-Speichervorrichtung 18b statt. Während des Auslesens des siebten Pixels der Zeile aus der zweiten FIFO-Speichervorrichtung 18b wird kein Pixel aus der ersten FIFO-Speichervorrichtung 18a ausgelesen, um den einen Monitor 10a dunkelzutasten. Die Dunkeltastung des einen Monitors 10a wird durch das Horizon- talsynchronisationssignal HSYNC und durch das Dunkeltastungssignal BLANK gesteuert, während die Dunkeltastung des anderen Monitors 10b durch das verzögerte Horizontalsynchro- nisationssignals DELAYED HSYNC sowie durch das verzögerte Dunkeltastungssignal DELAYED BLANK gesteuert wird. Die beiden verzögerten Signale sind jeweils um die Hälfte 52 der aktiven Anzeigezeit 42 bezüglich ihrer unverzögerten Signale verzögert.
Aus dem obigen Beispiel einer Zeile mit acht Pixeln ist es offensichtlich, wie das Auslesen bei Zeilen mit mehr als
acht Pixeln abläuft. Es sei jedoch angemerkt, daß bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung der FIFO 18b erst ausgelesen wird, wenn eine Hälfte einer anzuzeigenden Zeile in den FIFO 18a eingespeichert worden ist.
Durch Vorsehen von FIFO-Speichervorrichtungen, die tiefer als vier Pixel sind, ist es prinzipiell möglich, den zeitlichen Versatz zwischen dem Auslesen der beiden FIFO-Speichervorrichtungen 18a und 18b beliebig einzustellen, wobei die dargestellte Situation jedoch die wirtschaftlich günstigste darstellt, da das Pixel 5 einer Zeile des eingangsseitigen Pixeldatenstroms 20 erst parallel zu dem Pixel 3 derselben Zeile ausgelesen werden kann, da es, wie es aus dem Zeitablaufdiagramm von Fig. 3 ersichtlich ist, vorher nicht verfügbar ist.