DE69934401T2

DE69934401T2 - Datenerfassungssystem mit mitteln zur analyse und zum abspeichern in echtzeit

Info

Publication number: DE69934401T2
Application number: DE69934401T
Authority: DE
Inventors: Viktor Hungerbuehler; Bernard Mauron
Original assignee: Acqiris SA
Current assignee: Acqiris SA
Priority date: 1998-05-18
Filing date: 1999-04-16
Publication date: 2007-09-20
Anticipated expiration: 2019-04-17
Also published as: DE69901831D1; EP1080433B1; DE69814931D1; US6556156B1; EP1080432B1; AU3135299A; EP1080432A1; WO1999060496A1; EP1080431B1; DE69814931T2; AU3135199A; AU8796898A; EP1080431A1; DE69901831T2; WO1999060494A1; EP1080433A1; US6333708B1; US6297760B1; DE69934401D1; WO1999060495A1

Description

Die vorliegende Erfindung betrifft ein Datenerfassungssystem mit einer Schaltung zur Umformung eines anlogen Eingangssignals in eine Mehrzahl von digitalen Signalen, gemäss dem Präambel des Anspruchs 1. Die vorliegende Erfindung betrifft insbesondere ein Datenerfassungssystem mit einer Umformungsschaltung, die digitale Signalen liefert, welche von einem Digitalprozessor in einem Datenerfassungssystem verarbeitet werden können.
Eine Vielzahl von Typen von Datenerfassungssystemen sind schon bekannt, z.B. vorübergehende Registriergeräte und digitale Oszilloskope, in welchen es notwendig ist, ein oder mehrere analoge Signale in ein oder mehrere digitale Signale umzuwandeln, die in einem digitalen Speicher gespeichert und mit einem digitalen Prozessor bearbeitet werden können. Diese Systeme umfassen normalerweise eine Eingangsstufe bestehend aus einem oder mehreren Digitalisierern und einem Speicher für die digitalisierten Daten; der Prozessor greift meistens mit einem Bus auf besagten Speicher zu. In Tieffrequenzsystemen kann dieser Speicher z.B. direkt aus dem RAM-Speicher eines Rechners bestehen. Die digitalisierten Daten werden durch den Prozessor dieses Rechners in diesem Speicher gespeichert und bearbeitet, z.B. angezeigt, entweder in Realzeit oder später, z.B. wenn alle Daten erfasst worden sind.
In der elektronischen Technik werden immer häufiger analoge Signale mit sehr hoher Frequenz verwendet, welche sehr schnelle Datenerfassungssysteme, z.B. Oszilloskope, verlangen. Zur Zeit werden Digitalisierer gebaut, die mit einer Abtastfrequenz grösser als 500 MHz, beispielsweise in der Grössenordnung von 1 GHz oder mehr, arbeiten; es ist voraussehbar, dass die heutigen Grenzen mit dem Erscheinen von leistungsfähigeren Komponenten übertroffen werden. Diese Digitalisierer erlauben dank des Nyquistprinzips eine genaue digitale Darstellung von analogen Signalen mit einer maximalen Frequenz von mehreren hundert MHz.
Diese ultra-schnellen Digitalisierer liefern ein numerisches Wort, beispielsweise ein Byte im Falle von 8-Bit-Umwandlern, bei jeder Flanke des Abtastungssignals, beispielsweise bei jeder Nanosekunde; die generierte digitale Frequenz ist somit extrem hoch, und im Allgemeinen nicht kompatibel mit der maximalen Schreibfrequenz der herkömmlichen Speicherschaltungen. Man kennt demnach die Benutzung von Demultiplexern, welche in einem Datenerfassungssystem erlauben, von einem Digitalisierer seriell gelieferte N Wörter parallel zu liefern. Die Frequenz am Ausgang des Demultiplexers wird durch N geteilt, zum Preis einer Vergrösserung der Breite des Datenbusses um den gleichen Faktor. Der Demultiplexer erlaubt es somit, einen m-Bit-Wörterfluss in einen anderen N × m-Bit-Wörterfluss mit einer N mal schwacheren Frequenz umzuwandeln, und somit kompatibel mit den Schreibgeschwindigkeiten der verfügbaren Speicherkomponenten.
In vielen Situationen interessiert man sich insbesondere für bestimmte Ereignisse in einem kontinuierlichen oder sehr langen Datenfluss. Oftmals wird beispielsweise gewünscht, ein Zeitfenster um einen bestimmten Ereignis des analysierten Signals, beispielsweise um einen Nulldurchgang, zu erhalten. Wenn der zu analysierende Datenfluss kontinuierlich ist oder sehr lang ist, ist es nicht möglich, ihn vollständig zu akzeptablen Kosten zu speichern. Die Grösse des in einem herkömmlichen System verfügbaren Speichers zwingt also einen Kompromiss zwischen der Abtastfrequenz und der Abtastdauer des Signals auf. Wenn das gespeicherte Erfassungsfenster zu kurz ist, riskiert es jedoch, die wichtigsten Momente des Signals nicht zu enthalten, insbesondere die Abtastungen gerade vor und nach dem Auftreten eines besonderen Ereignisses des Signals.
Das Dokument US5'397'981 beschreibt eine Schaltung zur Umformung eines analogen Eingangssignals in digitale Signale. Die Schaltung umfasst eine Schaltung zur Analyse der analogen Daten, welche das Erfassen nach Erkennung eines vorbestimmten Ereignisses im analogen Datenfluss zu unterbrechen erlaubt.
Der Artikel von Huba G.: „High-Speed Data Acquisition with SDA 8020 by Data Splitting", Vol. 24, Nr. 6, 1. Dezember 1989, Seiten 233–235, ISSN: 0945-1137 beschreibt eine ECL-TTL Umformungsschaltung mit einem Zähler, der die Schreibadresse in einem CMOS Speicher definiert. Dieses Dokument betrifft jedoch nicht die Analog-Digital-Umwandlung und schlägt nicht vor, die Schreibadresse entsprechend der eingefügten ECL Daten zu ändern.
Der Artikel XP000534889 von K. Balasubramianian et al. schlägt einen Digitalisierer vor, mit einer Auslöseschaltung auf der Basis einer Analyse des digitalisierten Signals.
Ein Ziel der Erfindung ist, diese Nachteile zu beseitigen und die Möglichkeiten der Verarbeitung und der Analyse in Echtzeit von hochfrequenten numerischen Daten in einem Datenerfassungssystem auszuweiten.
Ein anderes Ziel ist, ein System vorzuschlagen, welches das Erfassen von numerischen Abtastungen in einem mit einem vorbestimmten Ereignis in diesem Signal zeitlich verbundenen Zeitfenster und das Speichern vor allem der wichtigsten Signalteile erlaubt.
Gemäss der Erfindung werden diese Ziele dank einem Datenerfassungssystem mit den Merkmalen des Anspruchs 1 erreicht, wobei verschiedene alternative Ausführungsformen ferner in den abhängigen Ansprüchen angegeben werden.
Insbesondere werden diese Ziele durch ein Datenerfassungssystem erreicht, in welchem, nachdem ein bestimmtes Ereignis in einem numerischen Datenfluss mittels einer Echtzeitanalyseschaltung erkannt wird, das Speichern von Daten in den Speicher geändert, z.B. unterbrochen, wird, so dass das Verarbeiten oder das Anzeigen eines beschränkten Teils des Datenflusses ermöglicht wird.
Erreicht werden diese Ziele gemäss der Erfindung ferner durch eine Schaltung zum Umformen eines hochfrequenten analogen Eingangssignals in eine Mehrzahl von numerischen Signalen, welche von einem numerischen Prozessor in einem Datenerfassungsystem verarbeitet werden können, umfassend einen Analog-Digital-Umwandler, ein dem Prozessor für das Speichern der umgeformten numerischen Daten zugängliches Speicherelement, und eine Schaltung zur Echtzeitanalyse der umgeformten numerischen Daten, welche die Adresse zur Speicherung der Daten in den Speichermitteln nach Erkennung eines bestimmten Ereignisses in den umgeformten numerischen Daten zu ändern vermag.
In einer bevorzugten Ausführungsform der Erfindung wird die Analyseschaltung am Ausgang eines Demultiplexers geschaltet, der eine Mehrzahl von m-Bit-Wörtern, welche vom analogen Umwandler seriell geliefert wurden, parallel liefert.
Indem die Analyseschaltung in geeigneter Weise ausgeführt oder programmiert wird, ist es so möglich, beliebige Ereignisse im numerischen Datenfluss in Echtzeit zu erkennen und somit die Speicheradresse dieser Daten sofort zu ändern, um ein mit diesem Ereignis verbundenen Zeitfenster zu speichern.
Vorzugsweise kann das Funktionieren der Echtzeitverarbeitungsschaltung durch den numerischen Prozessor parametriert oder sogar ganz bestimmt oder programmiert werden; eine grosse Flexibilität wird somit erreicht und es ist möglich, eine andere Verarbeitung je nach Anwendung durchzuführen, ohne die physische Konfiguration der Schaltung abzuändern.
Die Erfindung wird besser verstanden anhand der Beschreibung einer Ausführungsform der Erfindung, als Beispiel gegeben und durch die Figuren illustriert, welche zeigen:
1 ein Blockdiagramm einer Schaltung zur Umformung eines analogen Eingangssignals in eine Mehrzahl von digitalen Signalen gemäss der Erfindung.
2 ein Blockdiagramm eines Adressensteuers gemäss der Erfindung.
3 ein Zeitdiagramm verschiedener von der erfindungsgemässen Schaltung erzeugten Signale.
Obwohl die Schaltung insbesondere für die Nutzung als Eingangsstufe in einem Oszilloskop bestimmt ist, insbesondere in einem digitalen Hochfrequenz-Oszilloskop oder in vorübergehenden Registriergeräten, wird der Fachmann verstehen, dass diese Schaltung ebenfalls in allen Hochfrequenzdatenerfassungssystemen eingesetzt werden kann, insbesondere wenn die Abtastfrequenz des Prozessors oder der Prozessoren gleich wie, oder grösser als, die externe Busfrequenz des numerischen Prozessors ist.
1 zeigt ein Blockdiagramm einer ganzen Umformungsschaltung gemäss der Erfindung. Diese Schaltung ist zur Benutzung als Eingangsstufe in einem Datenerfassungssystem von bekanntem Typ bestimmt. Mindestens ein zu analysierendes analoges Signal (a) wird durch mindestens einen Digitalisierer 1 von bekanntem Typ in ein numerisches Signal umgewandelt. Der Digitalisierer 1 umfasst vorzugsweise eine Abtast- und Haltestufe (Sample-and-Hold) und einen Analog-Digital-Umwandler, seriell montiert. Der Digitalisierer 1 liefert an jedem Abtastmoment, der durch ein vom Taktsignalgenerator geliefertes Taktsignal CK bestimmt wird, einen Abtastwert, der dem Momentanwert des analogen Signals a entspricht. Damit das analoge Signal 1 durch das numerische Signal auf eindeutige Weise dargestellt wird, muss der Digitalisierer 1 eine Abtastfrequenz benutzen, die mindestens gleich der Nyquist-Frequenz ist, d.h. eine Frequenz mindestens gleich der doppelten maximalen Frequenz des analogen Signals. Wenn die Schaltung zur Analyse von Signalen von mehreren Hunderten von MHz bestimmt ist, wird vorzugsweise eine Abtastfrequenz grösser als 500 MHz, vorzugsweise grösser als 1 GHz, gewählt. In einer nicht dargestellten Ausführungsform ist es auch möglich im Rahmen dieser Erfindung, mehrere Digitalisierer zu verwenden, die verflochtene numerische Abtastsignale liefern, um die mögliche Abtastfrequenz mit einem bestimmten Typ von Digitalisierer zu vergrössern.
Die Auflösung des Digitalisierers 1 hängt von den Bedürfnissen der spezifischen Anwendung ab; in vielen hochfrequenten Anwendungen genügt ein Digitalisierer mit einer relativ niedrigen Auflösung, der Abtastwerte, die beispielsweise mit einer m-Bit-Anzahl von 8, 10 oder 12 kodiert sind, liefert, wobei die Erfindung nicht auf diese Werte von m eingeschränkt ist.
Der Digitalisierer 1 liefert an jedem Abtastmoment ein m-Bit-Wort, beispielsweise 8 Bits pro Nanosekunde. Diese Frequenz ist grösser als die maximale Schreibfrequenz von herkömmlichen RAM, so dass die Speicherung dieser Daten in einen RAM 5 deren Demultiplexierung mittels mindestens einem Demultiplexer 2 von bekanntem Typ benötigt, der die Frequenz vom digitalen Signal b durch einen Faktor N, z. B. durch 4, zu teilen erlaubt, wobei die Erfindung sich nicht auf diesen bestimmten Wert von N und auch nicht auf das Vorhandensein eines Demultiplexers beschränkt. Diese demultiplexierten Daten werden in mindestens ein RAM 5 gespeichert, wobei die Speicheradresse durch einen weiter unten beschriebenen Adressensteuer 9 bestimmt wird. Ein numerische Verarbeitungssystem, mit mindestens einem numerischen Prozessor 8, greift dann vorzugsweise durch den Bus 7 auf die gespeicherten Daten D₁–D_N zu und, je nach ausgeführtem Algorithmus, führt verschiedene Operationen der Verarbeitung, Analyse, Speicherung und/oder Anzeige auf einem nicht dargestellten Bildschirm dieser Daten durch.
Der RAM 5 kann aus irgendeiner Art von dynamischem oder vorzugsweise statischem Speicher bestehen, in der Form einer oder mehreren diskreten, gemäss irgendeinem geeigneten Schema organisierten Modulen. In einer bevorzugten Ausführungsform der Erfindung ist der Speicher 5 ein Doppelzugriffspeicher, welcher dem numerischen Verarbeitungssystem 8 den Zugriff auf die gespeicherten Daten erlaubt, während der Demultiplexer 2 neue Daten schreibt. Vorzugsweise kann das numerische Verarbeitungssystem 8 ferner auf den Adressensteuer 9 zugreifen, um die Adresse, an welcher die demultiplexierten Daten geschrieben werden, zu ändern, oder um die Organisation dieses Speichers zu ändern, indem beispielsweise ein oder mehrere Segmente innerhalb dieses Speichers organisiert werden.
Erfindungsgemäss umfasst die Umformungsschaltung mindestens eine numerische Echtzeitanalyseschaltung 6, welche die vom Analog-Digital-Umwandler 1 gelieferten numerischen Daten b in Echtzeit zu analysieren vermag. Die Daten werden parallel zu ihrer Speicherung in das RAM 5 analysiert. In der dargestellten bevorzugten Ausführungsform wird die Analyseschaltung 6 am Ausgang des Demultiplexers 2 geschaltet, und empfängt somit numerischen Daten, deren Frequenz durch N in Bezug auf die Daten b am Ausgang des Umwandlers 1 geteilt ist. Die Analyseschaltung könnte auch direkt am Ausgang des Umwandlers 1 geschaltet sein, im Falle einer genügend schnellen Schaltung in Bezug auf die vom System erfassten Daten.
Die numerische Schaltung 6 ist durch die vom Taktsignalgenerator 20 gelieferten Signale synchronisiert. Er liefert am Ausgang ein Auslösesignal, welches den Adressensteuer 9 steuert, wenn ein bestimmtes Ereignis im Datenfluss erkannt wird. In einer bevorzugten Ausführungsform der Erfindung, wie später erläutert wird, liefert die numerische Schaltung 6 ferner dem numerischen Verarbeitungssystem 8 ein Resultatsignal R.
Das Auslösesignal T kann beispielsweise von der Schaltung 6 geliefert werden, sobald diese einen Fehler oder eine bestimmte Bedingung im digitalen Signal b erkennt. Es ist auch möglich im Rahmen dieser Erfindung, Analyseschaltungen zu realisieren, welche ein Auslösesignal T liefern, wenn ein beliebiges Ereignis aus einer Mehrzahl von vorbestimmten Ereignissen vorkommt, oder wenn mehrere unterschiedliche Bedingungen zusammentreffen. Auf die gleiche Weise ist es möglich, eine Analyseschaltung auszuführen, welche auf separate Ereignisse reagiert, indem verschiedene Auslösesignale T_O–T_L geliefert werden, welche ein anderes Verhalten des Adressensteuers 9 verursachen können. Es ist zudem möglich im Rahmen dieser Erfindung, mehrere parallel geschaltete Analyseschaltungen 6 vorzusehen, welche verschiedene Verarbeitungen auf die numerischen Daten b durchführen, um verschiedene Ereignisse in diesen Daten zu erkennen.
Die 2 zeigt in mehr Detail den Adressensteuer 9 gemäss einer bevorzugten Ausführungsform der Erfindung, während die 3 als Beispiel mehrere Signale in diesem Zähler 9 darstellt. Die entsprechenden Elemente auf den verschiedenen Figuren werden mit den gleichen Referenznummern gekennzeichnet; wobei die Bestandteile des Adressensteuers 9 auf der 1 mit einer mit 9 beginnender Zahl auf der 2 gekennzeichnet werden.
Der Adressensteuer 9 umfasst im Wesentlichen einen Adressenzähler 90, der von einem Signal inkrementiert wird, dessen Frequenz vorzugsweise der Abtastfrequenz CK/N der Signale am Ausgang des Demultiplexers 2 entspricht. Der Adressenzähler 90 liefert am Ausgang ein Signal MW (Memory Write), dessen Frequenz derjenigen des Signals CK/N entspricht, sowie eine Adresse Add, deren Wert um eine Adressierungsposition bei jedem Impuls des Signals MW inkrementiert wird. Die vom Demultiplexer 2 gelieferten numerischen Daten d₁–d_N werden bei jedem Impuls von MW in den Speicher 5 an der vom Signal Add angegebenen neuen Adresse gespeichert.
Der Adressenzähler 90 ist zyklisch; nachdem eine in einem Segmenttiefenregister 93 angegebene vorbestimmte Anzahl von Impulsen gezählt wurden, kehrt die Adresse Add am Ausgang des Zählers 90 zu ihrem in einem Ursprungsadressenregister 91 angegebenen Ursprungszählwert zurück. Der digitalisierte Datenfluss wird also in einem Segment i des Speichers 5 gespeichert, dessen Länge i_LENGTH vom Register 93 und dessen Anfangsposition A_INIT(i) vom Register 91 bestimmt werden; wenn das Segment voll ist, und kein Ereignis von der Schaltung 6 erkannt wird, überschreiben die neuen Daten diejenigen, die vorher im gleichen Segment i geschrieben wurden. Die Register 90 und 93 sind aus dem Bus 7 zugänglich und können somit mit auf geeignete Weise programmierten Verarbeitungsmitteln 8 geändert werden.
Das Taktsignal CK/N wird ebenfalls am Eingang eines logischen Tores vom Typ ET96, das an seinem anderen Eingang ein aus der Analyseschaltung 6 der 1 stammendes Auslösesignal T empfängt, geliefert. Das Signal A am Ausgang des logischen Tores 96 wird verwendet, um einen Post-Trigger-Zähler 95 zu inkrementieren, der eine Zeitverschiebung des Analysefensters anzugeben erlaubt. Der Zähler 95 wird somit bei jedem Impuls des Taktsignals CK/N inkrementiert, sobald das Signal T den Wert 1 einnimmt, d.h. sobald die Analyseschaltung 6 eine bestimmte Bedingung auf dem analysierten digitalen Signal erkannt hat.
Nachdem eine vorbestimmte von einem vom Bus 7 und von den Verarbeitungsmitteln 8 zugänglichen Verschiebungsregister 94 angegebene Anzahl SHFT von Impulsen gezählt wurde, wechselt der Ausgang B des Zählers seinen Zustand, wie auf der vierten Linie der 3 angegeben. Die Position A_INIT des Schreibsegments im Speicher 5 wird also um ein Segment verschoben, mittels einem Addierer 92, der am Neuinitialisierungseingang des Registers 91 einen Wert liefert, der durch Addieren des vorherigen Wertes A_INIT(i) des Registers 91 mit dem vom Segmenttiefenregister 93 angegebenen Wert i_LENGTH erzielt wird. Der Adressenzähler 90 wird danach mit dem neuen Wert der vom Register 91 angegebenen Ursprungsposition des Segments neu initialisiert. Das Schreibesignal MW im Speicher 5 wird vorzugsweise vom Zähler 90 während des Intervalls ADT (Acquisition Dead Time) unterbrochen, während welchem die Register und Zähler neu initialisiert werden. Der Zähler 95 selbst wird während des Intervalls ADT auf Null neu initialisiert.
Wie insbesondere auf der letzten Zeile der 3 ersichtlich, welche den Wert Add am Ausgang des Adressenzählers 90 angibt, werden die numerischen Daten d₁–d_N zyklisch in das gleiche Segment gespeichert, dessen Ursprungsadresse vom Register 91 angegeben wird, bis ein von der Schaltung 6 erkanntes und vom Auslösesignal T angegebenes Ereignis vorkommt. Wenn ein Ereignis erkannt wurde, werden die numerischen Daten weiterhin für eine bestimmte Zeit in dieses Segment geschrieben. Wenn diese Frist vorbei ist, wird die Schreibadresse geändert, so dass die darauf folgenden Daten in ein anderes Segment des Speichers 5, typischerweise in ein benachbartes Segment, dessen Ursprungsadresse vom Register 95 angegeben ist, geschrieben werden. Die Verarbeitungsschaltung 8 kann somit in verschiedenen Segmenten des Speichers 5 verschiedene Teile des digitalen Signals b zurückholen, welche verschiedenen, mit verschiedenen Vorkommen des beobachteten Ereignisses verbundenen Beobachtungsfenstern entsprechen.
Der Fachmann wird verstehen, dass andere Speicherorganisationen und andere Arten, die Adressierung des Speichers nach Vorkommen eines Ereignisses im Datenfluss zu ändern, erdenkbar sind.
Die numerische Analyseschaltung 6 kann auf irgendeine geeignete Weise je nach Typ von zu beobachtenden Ereignissen ausgeführt werden. Zum Beispiel, in einer flexiblen aber teuren Ausführungsform, wird jedes der von einem Demultiplexer 2 gelieferten N m-Bit-Wörter von einem autonomen Analysesystem verarbeitet, in diesem Beispiel von einem oder mehreren Digital-Signal-Prozessoren (DSP), von einem polyvalenten Prozessor, von einer beliebigen numerischen Komponente oder von einem spezifischen integrierten Schaltkreis (ASIC). Jedes autonome System verarbeitet ein Wort, ohne die von den anderen Systemen durchgeführten Analysen zu berücksichtigen. Je nach Anwendung ist es jedoch möglich, die verschiedenen Prozessoren als Netzwerk zu verbinden. Ein Auslösesignal T kann je nach Anwendung entweder von irgendeinem Analysesystem verursacht werden, oder wenn die Signale am Ausgang aller Systeme eine bestimmte Bedingung erfüllen.
Die Analysesysteme führen ein in einem nicht dargestellten RAM oder ROM gespeichertes Programm durch, dessen Inhalt vom numerischen Verarbeitungssystem 8 geändert werden kann, durch den Bus 7. Auf diese Weise kann das vom numerischen Verarbeitungssystem 8 durchgeführte Programm die von den Analysesystemen durchgeführte Analyse und somit die Auslösebedingungen des Signals T je nach den Bedürfnissen der Anwendung ändern.
In einer anderen bevorzugten Ausführungsform benutzt die Analyseschaltung 6 ein Torennetzwerk, eine Struktur, die im Allgemeinen durch die angelsächsische Kennzeichnung Gate-Array bezeichnet wird. Vorzugsweise besteht die Schaltung 6 aus einer Struktur von Torennetzwerken, die vom Benutzer programmiert werden kann, und unter dem Namen FPGA (field programmable gate array) bekannt ist. Viele Beispiele einer Schaltung, die eine solche Struktur umfassen, werden beispielsweise in Patentdokumenten, die insbesondere in der Gruppe H03K-19/177 der internationalen Patentklassifikation eingegliedert sind, beschrieben; wir werden diese Schaltungen deshalb nicht näher beschreiben.
Vorzugsweise ist die Analyseschaltung 6 vom Typ SRAM-FPGA. Diese Komponente führt dann eine Verarbeitungsoperation durch, die von einem in einem RAM vom Typ SRAM (static RAM) (nicht dargestellt) gespeicherten Algorithmus bestimmt wird, dessen Inhalt es erlaubt, die Schaltung 6 neu zu programmieren. In einer bevorzugten Ausführungsform der Erfindung kann das numerische Verarbeitungssystem 8 schreibenderweise durch den Bus 7 auf den Inhalt besagter SRAM zugreifen, um die durch die Schaltung 6 durchgeführte Verarbeitung je nach den Bedürfnissen der Anwendung zu ändern.
Der Fachmann wird verstehen, dass andere Ausführungsformen der Schaltung 6 im Rahmen dieser Erfindung erdenkbar sind.
In einer bevorzugten Ausführungsform der Erfindung, welche insbesondere in der Patentanmeldung PCT/CH98/00377 im Namen der Anmelderin beschrieben wird, liefert die numerische Analyseschaltung 6 dem numerischen Verarbeitungssystem 8 auch ein verarbeitetes numerische Resultat R. Das numerische Resultat R kann je nach Anwendung und durchgeführter Verarbeitung beispielsweise einen einzigen Bit umfassen, beispielsweise einen Bit zur Fehlererkennung oder einen Bit zur Erkennung einer bestimmten Situation in den numerischen Daten, beispielsweise einen Bit zur Erkennung der Null oder des Maximums. Dieser Bit kann beispielsweise auf einer Datenlinie des Busses 7 geliefert werden oder, in einer anderen Ausführungsform, direkt mit einer materiellen Interruptlinie des numerischen Prozessors 8 oder einer anderen Komponente des numerischen Systems verbunden werden. In einer anderen Ausführungsform kann die numerische Analyseschaltung 6 auch ein Resultat R über mehr als einen an einer vorbestimmten Adresse auf dem Bus 7 zugreifbaren Bit liefern, beispielsweise über ein oder mehrere Bytes. Das Resultat R kann beispielsweise Daten vom halb-statischen Typ umfassen und beispielsweise einen teilpermanenten Zustand der numerischen Daten anzeigen.
Es ist auch möglich im Rahmen dieser Erfindung, mehrere parallel geschaltete Analyseschaltungen 6 vorzusehen, welche verschiedene Verarbeitungsoperationen auf die demultiplexierten Daten durchführen und verschiedene Resultate R1, R2, usw. an verschiedenen Adressen auf dem Bus 7 liefern. Es ist beispielsweise möglich, eine Schaltung zur Erkennung von Extremen, eine zweite Schaltung zur Durchführung einer Erkennung eines Nulldurchganges, eine dritte Schaltung zur Fehlererkennung, usw. vorzusehen.
Die numerische Analyseschaltung 6 umfasst vorzugsweise eine Speicher- oder Registerzone, nicht dargestellt, in welcher das Resultat der Verarbeitung gespeichert wird. Auf diese Speicherzone kann die numerische Verarbeitungsschaltung 8 an einer vorbestimmten Adresse zugreifen.
Die numerische Verarbeitungsschaltung 8 kann je nach durchgeführtem Programm entweder auf die im Speicher 5 gespeicherten Daten D₁–D_N oder auf die von der Schaltung 6 gelieferten Resultate R oder auf beide gleichzeitig zugreifen. Es greift auf die Resultate R der numerischen Analyseschaltung 6 vorzugsweise durch die Datenlinien des Busses 7 oder, wie erwähnt, durch Interruptlinien zu. Zum Beispiel, im Falle, wo die Schaltung 6 eine Fehlererkennung oder eine Erkennung eines bestimmten Ereignisses auf dem Eingangssignal durchführt, ist es möglich, mittels eines Interruptsignals den Verlauf des durch den numerischen Prozessor 8 ausgeführten Programms zu ändern, wenn ein Fehler oder eine bestimmte Konfiguration effektiv erkannt wird. Da das Interruptsignal R möglicherweise generiert werden kann, bevor sogar das numerische System auf die entsprechenden Daten im Speicher 5 zugreift, ist es möglich, die Verarbeitung oder das Anzeigen dieser Daten zu ändern, wenn ein solches Ereignis erkannt wird.

Claims

Schaltung für die Umformung eines Hochfrequenz analogen Eingangssignals (a) in eine Mehrzahl von digitalen Signalen (D₁–D_N), welche durch einen Digitalprozessor (8) in einem Datenerfassungssystem bearbeitet werden können, mit: einem Analog-Digital-Umwandler (1) mit m Bits, einem Speicher (5) für das Abspeichern von vom benannten Umwandler umgewandelten Digitaldaten (d₁–d_N), wobei auf benannten Speicher vom benannten Digitalprozessor (8) zugegriffen werden kann, einem Adressenzähler (90), welcher die Adresse definiert, an welche die benannten Digitaldaten (d₁–d_N) in benanntem Speicher zu speichern sind, einer Schaltung (6) zur Analyse in Echtzeit der benannten Digitaldaten (d₁–d_N), angeordnet um ein Auslösesignal (T) nach Erkennung eines vorbestimmten Ereignisses in den benannten Digitaldaten (d₁–d_N) zu erzeugen, dadurch gekennzeichnet, dass der benannte Adressenzähler so kontrolliert wird, dass das zyklische Schreiben von sukzessiven Daten in einem Segment des benannten Speichers (5) und dann in einem anderen Segment nach Ereignis benannten Auslösesignals (T) verursacht wird.
Schaltung gemäss dem vorhergehenden Anspruch, gekennzeichnet durch einen Entmultiplexer (2), um die vom Analog-Digital-Umwandler (1) gelieferten Digitaldaten (d₁–d_N) zu entmultiplexieren, und um dem benannten Speicher (5) und der benannten Analyseschaltung (6) N Worte von m bits aus N Worten von m bits, die sukzessiv von dem benannten Analog-Digital-Umwandler (1) geliefert werden, parallel zu liefern.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der Betrieb des benannten Adressenzählers (90) vom benannten Digitalprozessor (8) kontrolliert wird.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der Betrieb des benannten Adressenzählers (90) von einer Vielzahl von Registern (91, 93, 94) kontrolliert wird, von denen mindestens einige vom benannten Digitalprozessor (8) und/oder von der benannten Analyseschaltung (6) schreibzugänglich sind.
Schaltung gemäss Anspruch 1, dadurch gekennzeichnet, dass die Länge der benannten Segmenten vom benannten Digitalprozessor (8) und/oder von der benannten Analyseschaltung (6) kontrolliert wird.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass nach Eintreten eines benannten vorbestimmten Ereignisses, der Wert des benannten Zählers (90) um einen Wert inkrementiert wird, der in einem vom benannten Digitalprozessor (8) und/oder von der benannten Analyseschaltung (6) schreibzugänglichen Register (93) gespeichert ist.
Schaltung gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Anfangsposition der benannten Segmente in einem vom benannten Digitalprozessor (8) und/oder von der benannten Analyseschaltung (6) zugänglichen Register (91) angegeben ist.
Schaltung gemäss einem der vorhergehenden Ansprüche, von einem Register (94) gekennzeichnet, der vom benannten Digitalprozessor (8) und/oder von der benannten Analyseschaltung (6) zugänglich ist und der angibt, ab welchem Moment die benannte Speicheradresse von der benannten Analyseschaltung (6) nach Eintreten des benannten Auslösesignals (T) zu ändern ist.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die benannte Analyseschaltung (6) zudem dem benannten Digitalprozessor (8) verarbeitete Resultate liefert.
Schaltung gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Abtastfrequenz des Analog-Digital-Umwandlers (1) grösser als die Arbeitsfrequenz des Digitalprozessors (8) ist.
Schaltung gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die benannte Analyseschaltung (6) in Echtzeit N parallele Analysesysteme umfasst.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass jedes Analysesystem einen Signalprozessor umfasst.
Schaltung gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die benannte Analyseschaltung (6) in Echtzeit ein oder mehrere Gate Arrays umfasst.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die benannte Analyseschaltung (6) in Echtzeit ein oder mehrere programmierbare Gate Arrays umfasst.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass die benannte Analyseschaltung (6) in Echtzeit ein oder mehrere feldprogrammierbare Gate Arrays umfasst, dessen Algorithmus in einem Schreib-Lesespeicher (RAM) enthalten ist.
Schaltung gemäss dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der benannte Schreib-Lesespeicher (RAM) vom benannten Digitalprozessor (8) lese- und/oder schreibzugänglich ist.
Schaltung gemäss einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der benannte Speicher (5) einen zweifachzugänglichen Speicher umfasst, der gleichzeitig vom benannten Digitalprozessor (8) und vom benannten Entmultiplexer (2) oder dem benannten Umwandler (1) zugänglich ist.
Oszilloskop mit einer Schaltung gemäss einem der vorhergehenden Ansprüche.