WO1998001940A1 - Convertisseur de puissance - Google Patents

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Hideki Miyazaki
Katsunori Suzuki
Shigeru Sugiyama
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Hitachi, Ltd.
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power converter, and particularly to a snubber circuit of a power semiconductor element, which suppresses overvoltage and reduces loss at the time of switching, and reduces noise malfunction that a high-frequency current exerts on a peripheral control circuit.
  • a power semiconductor device having a switching function when current supplied to a load is cut off, energy accumulated in wiring inductance together with a power supply voltage is applied to the device as a surge voltage.
  • the snapper circuit is a circuit that suppresses the voltage applied to the element within an allowable value.It has a capacitor for energy absorption, a resistor for discharging the capacitor, and a diode that bypasses the discharge resistor when the capacitor is charged. Many circuit schemes have been proposed.
  • Fig. 9 (a) shows the configuration and the current path.
  • capacitors C 1 and C 2 are connected in parallel to Q l and Q 2 via diodes D sl and D s 2, respectively.
  • a capacitor C 3 is provided between the force source of D s 1 and the anode of D s 2.
  • the inductance symbols L1 to L3, Lp, and Ln shown in the figure all represent the parasitic inductance of the wiring.
  • Fig. 9 (a) when the voltage of C2 is charged to the opposite polarity to C1, Ds2 conducts, and the current flowing through L1 thereafter becomes mainly Ds1, Cs It flows through 3, D s 2, 3 and L n, and charges the energy stored in L p and L n to C 3.
  • the capacity of C3 is selected to be 5 to 20 times larger than the capacity of C1 and C2.
  • capacitors C 1 and C 2 connected in parallel to Q l and Q 2, respectively, are called individual capacitors, and capacitor C 3 connected in parallel to the bridge of Q l and Q 2 is called a clamp capacitor.
  • the overvoltage is first suppressed by the combined capacitance CT1, and then the energy stored in the main circuit wiring is absorbed by the clamp capacitor.
  • Figure 9 (b) shows the voltage sharing when the snubber current changes from charging C1 and discharging C2 to a path that charges C3 independently.
  • an induced voltage VL3 having the polarity shown in FIG.
  • a snubber current and a circulating current of the load flow through the circulating diodes D 2 of D s 2 and Q 2, respectively, and high forward voltages V s 2 and V d 2 with the anode being positive are applied to them. Is done.
  • This voltage is called the forward recovery voltage.
  • the voltage is about 10 to 100 V. All these voltages in the closed circuit surrounding C 2 are of the same polarity, and C 2 is the sum of these voltages
  • the induced voltage of wiring that causes overdischarge is mainly determined by the wiring length, but there is a limit to shortening the wiring length.
  • the forward recovery voltage of the diode is determined by the device characteristics, and it is necessary to select a device with high-speed recovery characteristics.
  • the capacitance of C 1 is selected to be about 5 to 10 times larger than that of C 2, the overcharge of C 1 will decrease, but Q 1 will turn on and discharge the charge stored in C 1. Loss increases. Also, if the capacity of C 1 is increased, the time for charging C 1 when Q 1 is off increases. The increase in charging time is particularly noticeable when the load current is small. As the charging time of the snubber capacitor increases, the minimum off period of Q 1 needs to be increased. This has the adverse effect of lowering the voltage utilization factor when driving the converter with PWM control (pulse width modulation control).
  • This frequency f rl is as high as several hundred KHz, and if control signal wiring is arranged near the snubber circuit, inductive noise is generated in this signal line.
  • An object of the present invention is to provide a power conversion device provided with a snubber circuit that suppresses an overvoltage applied to a power semiconductor element and has a low loss and does not influence noise on an adjacent signal line. Disclosure of the invention
  • a power converter in which first and second self-extinguishing semiconductor elements are connected in series in a bridge configuration between terminals of a main power supply. At least two capacitive elements are connected in series between the connection points, and one of the capacitive elements is switched from a non-conductive state to a conductive state when the capacitive element transitions from a discharging state to a charging state.
  • This can be achieved by providing the changing switch elements in parallel, and connecting the other capacitive element to both ends of the bridge via resistance means.
  • the two capacitive elements connected in series in the power converter having the above configuration correspond to C3 and C2 in the configuration of the conventional example.
  • a diode referred to as D a
  • D a a diode
  • the voltage of C 2 is reverse-biased with respect to D a
  • D a is off and the voltage of C 2 When becomes forward biased with respect to Da
  • Da is turned on.
  • D a has a switching action that turns on and off according to the voltage of C 2.
  • the combined capacitance of the snubber capacitor acting in parallel with Q 1 is CT shown in equation (4), and the combined capacitance increases from the value of equation 1 to the value of equation (4) during the turn-off period of Q 1. .
  • the voltage of Q1 decreases because the combined capacitance increases in parallel.
  • FIG. 1 is a configuration diagram of one embodiment of a power converter according to the present invention
  • FIG. 2 is a diagram showing a current path when the self-extinguishing type power semiconductor element is turned off in the embodiment of FIG. 1
  • FIG. 4 is a diagram showing a current path when the self-extinguishing type power semiconductor device is turned off in the embodiment of FIG. 1
  • FIG. FIG. 2 is a diagram comparing a snubber charging period and a loss in the embodiment of FIG.
  • FIG. 6 is a configuration diagram of an embodiment of a three-level inverter according to the present invention.
  • FIG. 1 is a configuration diagram of one embodiment of a power converter according to the present invention
  • FIG. 2 is a diagram showing a current path when the self-extinguishing type power semiconductor element is turned off in the embodiment of FIG. 1
  • FIG. 7 is a diagram showing a current path when the self-extinguishing type power semiconductor element is turned off in the embodiment of FIG.
  • FIG. 8 is a configuration diagram of an embodiment of a motor control device according to the present invention
  • FIG. 9 is a configuration diagram of a conventional power converter.
  • FIG. 1 is a configuration diagram showing a first embodiment of a power conversion device according to the present invention.
  • bridge-connected power semiconductor elements Q 1 and Q 2 are insulated gate bipolar transistors (hereinafter referred to as IGBTs), and a collector terminal for inputting a current, an emitter terminal for outputting a current, And a gate terminal to which a control voltage is applied.
  • the current flowing between the collector and the emitter flows or is cut off by applying and removing the control voltage to and from the gate terminal.
  • Diodes D 1 and D 2 are connected in parallel to IGBT Q 1 and Q 2.
  • This main circuit configuration corresponds to one phase of a three-phase inverter used for driving a motor.
  • the collector terminal of Q 1 is connected to the positive terminal of power supply 1, and the emitter terminal of Q 2 is connected to the negative terminal of power supply 1.
  • the interconnection point between the emitter terminal of Q1 and the collector terminal of Q2 is the output terminal of the bridge, and load 2 is connected between this terminal and the negative terminal of power supply 1.
  • Load 2 is an inductive load such as a motor. After Q 1 turns off, the load current flows back to diode D 2.
  • a diode is connected in parallel with Q1 between the collector and emitter terminals of Q1.
  • An individual snubber circuit in which D s 1 and a capacitor C 1 are connected in series is provided.
  • an individual snubber circuit in which a capacitor C 2 and a diode D s 2 are connected in series with Q 2 is connected between the collector and emitter terminals of Q 2.
  • Dsl and Ds2 are connected so as to allow current to flow in the same polarity.
  • the resistors of R 1 and R 2 are connected in parallel to D s 1 and D s 2, respectively.
  • a clamp capacitor C3 is connected between the cathode terminal of Ds1 and the node terminal of Ds2, and C1, C2 and C3 are connected in a delta configuration.
  • diodes D s3 and D s 4 are connected in parallel to C 1 and C 2, respectively.
  • the polarities of D s3 and D s4 are chosen so that the forward directions are opposite to D s1 and D s2, respectively. That is, the anode of D s3 is connected to the emitter terminal of Q 1, and the force source is connected to the cathode of D s1. Similarly, the anode of D s4 is connected to the anode of D si, and the force source is connected to the collector terminal of Q 2.
  • the control means 3 applies on and off commands for PWM control to the gate terminals of Q1 and Q2, respectively.
  • FIG. 2 is a diagram showing a current path when Q1 is turned off in the embodiment of FIG.
  • Lp is the parasitic inductance of the wiring connecting the positive terminal of power supply 1 and the collector terminal of Q1
  • Ln is the parasitic inductance of the wiring connecting the emitter terminal of Q2 and the negative terminal of power supply
  • L1 is the parasitic inductance of Q1
  • L2 is the parasitic inductance of the wire connecting the emitter terminal of Q1 and the interconnection point of C1 and C2
  • L3 is the parasitic inductance of the wire connecting the collector terminal of Dsl and the node of Dsl. It represents the parasitic inductance of the wiring connecting the emitter terminal of Q2 and the force source terminal of Ds2.
  • These parasitic inductances are determined by the physical shape, such as the length of the wiring and how it bends. Since then, —
  • Each wiring will be referred to by a symbol of raw inductance.
  • Fig. 2 (b) shows the current path.
  • the voltage polarity of C2 shown is forward biased with respect to Ds4, and the current flowing through C2 in FIG. 2 (a) flows through Ds4. This causes the snubber current to flow through L 1,
  • the equivalent frequency of the current flowing through the snubber circuit is as follows.
  • FIG. 3 shows a current path when Q 1 is turned on in the embodiment of FIG. 3 (a) shows a current path for discharging or charging the snubber capacitor when Q1 is turned on, and the current flowing to the load through Q1 is not shown.
  • the power supply 1 supplies a current that discharges the voltage of C 1 and conversely charges C 2.
  • This current passes through Lp, Q1, and L2, where it splits into two components.
  • the former current discharges the charge that was charged when C1 was turned off and also charges C3.
  • the latter current also causes C 2 to charge from 0 V to a voltage equal to C 3.
  • C2 acts as an individual snubber capacitor for the reflux diode D2, which is changing to the reverse recovery state.
  • diode D s 3 When turned on, diode D s 3 performs the same function as D s 4 described in FIG. That is, D s 3 prevents overdischarge of C 1 and suppresses overcharge of C 2. With respect to D2, C3 is provided in parallel with C2 in addition to C2, thereby preventing an excessive reverse voltage from being applied to D2 due to the energy stored in Lp and Ln.
  • C3 is charged with energy stored in Lp and Ln when Q1 is turned off and on, respectively.
  • the difference voltage ⁇ VC3 (-VC3-E) between the voltage E of the power supply 1 and the voltage of C3 is discharged via the resistors Rl and R2 in the path shown in Fig. 3 (b).
  • Some of the energy discharged by C3 in the path shown in Fig. 3 (b) is consumed as thermal energy by resistors R1 and R2, but the rest is regenerated by power supply 1.
  • FIG. 4 is a comparison of the off-state operation waveforms of the conventional example shown in FIG. 9 and the embodiment of FIG. 1 under the same snubber capacitance condition.
  • Is is the snubber current flowing through L2
  • VQ1 is the voltage of IGBTQ1
  • VC3 is the voltage of clamp capacitor C3.
  • the maximum voltage of Q1 is higher than the voltage of VC3.
  • resonance of the snubber current Is described above occurs, and the resonance frequency is about 350 kHz, which changes to positive and negative polarities.
  • the maximum voltage of Q1 is almost equal to the voltage of VC3.
  • the maximum voltage value is 200 V lower than in the case of Fig. 4 (a).
  • no resonance occurs in the snubber current Is, and the equivalent frequency when this current decreases is as low as about 75 kHz.
  • FIG. 5 shows the results of comparison between the snapper charging period and the loss in the embodiment shown in FIG. 9 with the prior art shown in FIG. 9 under the condition that the maximum voltage of Q1 is made equal.
  • the capacitance of C1 is 2.6 times larger than that of the present invention shown in FIG. 5 (b).
  • Fig. 5 (a) and Fig. 5 (b) show the following two items: (1) the snapper charging period (the time from when Q1 is cut off until the discharge of C3 is started); Compare with the loss of 3.
  • the snubber charging period in the prior art is 1.4 times that of the present invention, and the present invention is better.
  • the loss is proportional to the square of the voltage ⁇ V C3 of the overcharged C 3, and is about 16 times smaller than that of the prior art in the present invention. The effect of the present invention is clear from such a quantitative comparison.
  • FIG. 6 shows the configuration of the second embodiment of the present invention.
  • the power supplies 1-1 and 1-2 connected in series have the same voltage E2
  • the high potential side of 1-1 is point P
  • the interconnection points of 1-1 and 1-2 Is called the neutral point C
  • the low potential side of 112 is called the N point.
  • IGBTs Q1, Q2, Q3, and Q4 are connected in series between points P and N
  • antiparallel diodes D1, D2, D3, and D are connected to each IGBT.
  • the interconnection point between Q 1 and Q 2 is point a
  • the interconnection point between Q 3 and Q 4 is point b.
  • a clamp diode D p is connected between C and a with a polarity having the neutral point C as an anode and the point a as a force source.
  • the second clamp diode D n is connected between b and C with the polarity with point b as the anode and point C as the force source.
  • the configuration is a common configuration called a neutral point clamp type inverter or a three-level inverter.
  • the interconnection point 0 of Q2 and Q3 is the output terminal connected to the load.
  • the snapper circuit has two sets of circuits with the same configuration as the circuit shown in Fig. 1. One set is provided between the collector terminal of Q 1 and points a and C, and the other set is provided between points C and b and the emitter terminal of Q 4.
  • the configuration of the first circuit is as follows.
  • a first individual snubber circuit in which a diode D s 1 and a capacitor C 1 are connected in series is provided between the collector terminal of Q 1 and the emitter terminal, and a capacitor is also connected in parallel between the collector terminal of Q 2 and point C.
  • a second individual snubber circuit in which C 2 and diode D s 2 are connected in series is provided.
  • D s 1 and D s 2 are connected so that currents flow in the same polarity.
  • a resistor of R 1 is provided in parallel with D s 1.
  • a clamp capacitor C3 is connected between the cathode terminal of Dsl and the anode terminal of Ds2, and CI, C2 and C3 are connected in a delta configuration.
  • diodes D s3 and D s 4 in parallel to (1 and ⁇ 2 respectively).
  • the anode of D s3 is the emitter terminal of Q1
  • the force source is the cathode of D sl.
  • the anode of D s 4 is connected to the anode of D s 1, and the force source is connected to the collector terminal of Q 2, respectively.
  • a third individual snubber circuit in which diode Ds5 and capacitor C4 are connected in series is provided in parallel between point C and the emitter terminal of Q3.
  • a fourth individual snubber circuit is provided in which the capacitor C 5 and the diode D s 6 are connected in series. Is provided with a resistor of R 3 in parallel.
  • Diodes Ds7 and Ds8 are connected in parallel to C4 and C5, respectively.
  • the anode of Ds7 is connected to the emitter terminal of Q3, and the cathode is connected to the cathode of Ds5.
  • the anode of Ds8 is connected to the anode of Ds6, and the force source is connected to the collector terminal of Q4.
  • a resistor R 2 is connected between the D s2 anode and the D s5 cathode, and is used as a discharge resistor common to the two sets of snubber circuits.
  • a neutral clamp inverter In a neutral clamp inverter, the operation of the snubber circuit for Q 2 and Q 3 is complicated.
  • the current path of the snubber circuit for Q2 is shown in Fig. 7. c
  • the individual snubbers for Q2 and Q3 are C4 and C2, respectively, which form a cross.
  • Lc, Ln, and L4 to L6 are parasitic inductances of the wiring.
  • D s 4 is applied to Q 1
  • 058 is applied to 3 ⁇ 42
  • D s 3 is applied to Q 3
  • D s 3 is applied to Q 4. 7 were provided respectively.
  • the effect of the snubber circuit on IGBTQ 1 to Q4 is the same as that of the embodiment of FIG. 1 and has the following features.
  • the snubber charging period is shorter than before. For this reason, the minimum off period of the PWM control can be shortened (in other words, the maximum on period becomes longer).
  • FIG. 8 shows an embodiment of a motor control device using a snubber circuit according to the present invention.
  • the motor control device shown in FIG. 8 receives power supply from an AC power supply 7, rectifies the current from AC to DC by a converter 9, and smoothes the voltage by a capacitor built in 9.
  • the same circuit configuration as in Fig. 6 is shown for the U phase, and similarly, the same configuration circuit is provided for the V and W phases.
  • snubber circuits of the same configuration are also provided for the V-phase and W-phase, respectively.
  • the control circuit 3 turns on the IGBTQ 1 to Q 4 of each phase based on the input speed command 8 and the signal from the current detector 6 which detects the output current of each phase, or Create a signal to turn off, and transmit it to each IGBT using drive circuit 5.
  • the current supplied to the motor is a sinusoidal current whose phase is shifted by 120 degrees for each phase. Therefore, in each phase There are two periods during which a small current flows. In such a case, the electromagnetic energy of the wiring is also close to zero, but the individual snubber capacitors provided in parallel with each IGBT need a current to charge the voltage to at least the power supply voltage EZ2. Therefore, even when the power element is turned off when the load current is small, the current for charging the capacitance of the snapper provided in parallel with this power element continues to flow through the load. In other words, the load current is not controlled as instructed by the control circuit. The period during which this current continues to flow increases as the capacity of the snapper provided in the arm increases. On the other hand, in the conventional example, as shown in Fig. 5 (a), it was necessary to suppress the overvoltage by increasing the capacity of the individual snubber capacitor.
  • the snubber circuit of the present invention suppresses overvoltage with the parallel combined capacitance of an individual capacitor and a clamp capacitor, but when the load current is small, it is shown in Fig. 2 (a).
  • the operation ends in mode 1 only.
  • the individual snubber capacitors C1, C2, C4 and C5 in the embodiment shown in FIG. 8 are set sufficiently smaller than the clamp capacitors C3 and C6. It is good.
  • the overvoltage applied to the self-extinguishing type power semiconductor element at the time of switching is suppressed, and the low loss and the noise generation
  • by utilizing the short snubber charging period it is possible to realize a power conversion device with less wasted time of PWM control.

Landscapes

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Description

明 細 書
電力変換装置 技術分野
本発明は、 電力変換装置に係わり、 特にパワー半導体素子のスナバ回 路で、 スイッチング時における過電圧の抑制と低損失化を両立し、 かつ 高周波電流が周辺の制御回路に及ぼすノィズ誤動作を軽減する電力変換 装置に関する 背景技術
スィツチング機能を有するパワー半導体素子において、 負荷に供給す る電流を遮断すると、 素子には電源電圧と共に配線ィンダクタンスに蓄 積したエネルギーがサージ電圧として印加される。 スナパ回路は、 素子 に印加される電圧を許容値以内に抑制する回路であり、 基本要素として エネルギー吸収のためのキャパシタとその放電用抵抗、 及びキャパシタ の充電時に放電抵抗をバイパスするダイオー ドを備えた回路方式が多数 提案されている。
このようなスナバ回路の構成は、 例えば特開平 6— 38506号公報に記載 されている。 第 9図 （ a ) にその構成と電流の経路を示す。 この回路は パワー半導体素子 Q 1 , Q 2 をブリッジ構成に接続したィンバータにお いて、 Q l , Q 2にそれぞれダイオー ド D s l と D s 2 を介してコンデ ンサ C 1 , C 2 を並列に接続すると共に、 D s 1 の力ソー ドと D s 2の アノー ドの間にコンデンサ C 3 を設けている。 尚、 図中に示したインダ クタンスの記号 L 1〜し 3、 及び L p， L nはいずれも配線の寄生イン ダクタンスを表す。 この回路でパワー半導体素子 Q 1 がオフした時、 ま ず、 L Iの配線から D s l， C I , L 2の配線を通って負荷に流れる電 流と、 し 1 の配線から 05 1 , C 3 , C 2 , L 2の配線を通り負荷に流 れる電流が同時に流れ、 C 1 を充電し、 逆に C 2を放電させる。 この時、 Q 1に対して並列に作用するスナバコンデンサの合成容量は式 （ 1 ) に 示す C T 1である。
C 2 · C 3
C丁 1 = C 1 + ( 1 )
C 2 + C 3
次に、 第 9図 （ a ) に示すように C 2の電圧が C 1 とは逆極性に充電 されると D s 2が導通し、 以後 L 1 を流れる電流は主に D s 1， C 3， D s 2 , し 3及び L nを通って流れ、 L pと L nに蓄積したエネルギー を C 3に充電してゆく。 尚、 C l， C 2の容量に比べて C 3の容量を 5 〜 2 0倍程度大きく選ぶ。 以後、 Q l , Q 2にそれぞれ並列に接続され るコンデンサ C 1及び C 2を個別コンデンサ、 Q l， Q 2のブリッジに 並列に接続されるコンデンサ C 3をクランプコンデンサと呼ぶ。 このよ うに、 従来例ではパワー半導体素子のオフ時には最初に合成容量 CT 1 で過電圧を抑制し、 続いて主回路配線に蓄積されたエネルギーをクラン プコンデンサに吸収させるという動作を行う。
第 9図 （ b) に、 スナバ電流が、 C 1の充電と C 2の放電から C 3を 単独に充電する経路に変わった時点の電圧分担を示す。 この時、 L 2を 流れる電流が减少するため第 9図 （ b) に示す極性の誘導電圧 V L 2 (= L 2 ( d i /d t ))が L 2に発生する。 逆に、 C 3を充電する電流が L 3を流れ始めるため、 L 3には同図に示す極性の誘導電圧 V L 3が発 生する。 また、 D s 2及び Q 2の環流ダイオー ド D 2には、 それぞれス ナバ電流と負荷の環流電流が流れ、 これらにはアノー ドを正とする高い 順電圧 V s 2， V d 2が印加される。 この電圧は順回復電圧と呼ばれ. 数 1 0〜 1 0 0 V程度の電圧である。 C 2 を囲む閉回路に生じたこれら の電圧はいずれも同極性であり、 C 2にはこれらの電圧の加算値
(V L 2 +V L 3 +V s 2 +V d 2 ) が図示した極性で印加される。 こ の状態を、 以後過放電と呼ぶ。 また、 C 2 と C 1の電圧の和は C 3の電 圧に等しいことから、 C 2の過放電は一方で C 1の過充電を招く。 過充 電された C 1の電圧と C 3の電圧の差 Δ Vは上記電圧の加算値 （ V L 2 + V L 3 + V s 2 +V d 2 ) にほぼ等しく、 実機では Δ Vが約 4 0 0 V にも達する場合がある。 △ Vはパワー素子 Q 1 にも印加される。
Δ Vを減少させるためには、 C 2の過放電を防ぐことが必要である。 過放電を招く配線の誘導電圧は主に配線長さで決まるが、 配線長を短く するには限界がある。 また、 ダイオー ドの順回復電圧は素子特性で決ま り、 高速な回復特性を持つ素子を選ぶ必要がある。
一方、 C 2に比べて C 1 の容量を 5〜 1 0倍程度大きく選ぶと、 C 1 の過充電は減少するが、 Q 1がオンして C 1 に充電された電荷を放電す る際の損失が大きくなる。 また、 C 1 の容量を大きくすると、 Q 1 のォ フ時に C 1 を充電する時間が長くなる。 充電時間の増加は負荷電流が小 さい場合に特に顕著である。 スナバコンデンサの充電時間が長くなると, Q 1 の最小オフ期間を長くする必要がある。 これは、 変換器を PWM制 御 （パルス幅変調制御） で駆動する場合、 電圧利用率の低下という悪影 響を招く。
上記従来技術のもう一つの課題は、 C 1 の過充電が発生すると前述の Δ Vを解消しょうとして C 1 と C 2、 及びこれらをつなぐ配線インダク タンスの間で共振が生じることである。 この共振の共振周波数 f rlは C 1 から C 2に電流を流す経路のインダクタンスと式 （ 2 ) に示す合成 容量 C T 2で決まり、 式 （ 3 ) で表すことができる。 C 1 · C 3
C T 2 = C 2 +— ( 2 )
C 1 + C 3
1
f rl= ■ ( 3 )
2 7r (L 2 + L 3) - C T 2
この周波数 f rlは数百 KH zと高く、 スナバ回路の付近に制御信号の 配線が配置されていると、 この信号線に誘導ノィズを発生させる。
本発明の目的は、 パワー半導体素子に印加される過電圧を抑制すると 共に、 低損失でかつ近接する信号線にノイズの影響を与えないスナバ回 路を備えた電力変換装置を提供することにある。 発明の開示
上記課題の解決は、 第 1， 第 2の自己消弧型半導体素子を主電源の端 子間に直列のプリ ッジ構成に接続した電力変換装置において、 プリッジ の片端と自己消弧型半導体素子相互の接続点の間に、 少なくとも 2つの 容量性素子を直列に接続し、 容量性素子の一方に、 この容量性素子が放 電状態から充電状態に移行する時、 非導通状態から導通状態に変化する スィ ッチ素子を、 並列に設けると共に、 抵抗手段を介して他方の容量性 素子をプリ ッジの両端に接続することで達成できる。
上記構成の電力変換装置で直列に接続した 2つの容量性素子は、 前記 従来例の構成を例にすると C 3と C 2に相当する。 ここで、 一方の C 2 に並列にダイオー ド （D aと呼称する） を設けると、 C 2の電圧が D a に対して逆バイアスであれば D aはオフ状態であり、 C 2の電圧が D a に対して順バイアスになると D aはオン状態になる。 このように、 D a は C 2の電圧に応じてオン， オフするスィツチ作用を持つ。
上記スィッチ手段 D aを前記従来例に付加する場合、 D aは、 C 2と C 3の相互接続点をァノ一ド側、 C 1 と C 2の接続点をカソ一 ド側にと る形に接続する。 この構成で、 スナバ電流が C 3 を単独に充電する前述 の経路に切り替わると、 C 2の逆充電電圧は D aに対して順バイァスで あるから D aがオン状態となリ、 以後は C 2の電圧を D aの順方向電圧 (約数 V ) に固定し、 C 2の過放電を発生させない。 D aがオンすると C 3 を流れる電流は D aを通って負荷に流れるため、 C 3は C 1 と同様 に Q 1 に対して並列に接続される。 即ち、 Q 1 に対して並列に作用する スナバコンデンサの合成容量は式 （4 ) に示す C Tになり、 合成容量は Q 1 のターンオフ期間に数 1 の値から式 （4 ) の値に増加する。 並列の 合成容量が増えるため Q 1 の電圧は低減する。
C T = C 1 + C 3 ( 4 ) 一方、 上記 C 3は抵抗手段を介してプリッジ両端に接続されているこ とから、 C 3に蓄積されたエネルギーは抵抗手段を通って電源側に回生 され、 損失を低減できる。 また、 従来例では C 2の過放電と C 1 の過充 電を解消するように高周波の電流共振が発生した。 本発明では C 2の電 圧は数 Vに固定されるため C i から C 2へ電流が流れようとする高周波 共振は生じない。 この時、 スナバ回路の電流は、 前述の配線 L 1 から流 入して L 2から流出する経路で流れ続けており、 スナバ電流の等価周波 数は共振していた従来例より数倍低い。 このため、 近接する信号配線に 及ぼすノイズを低減することができる。 図面の簡単な説明
第 1 図は本発明による電力変換装置の一実施例の構成図、 第 2図は第 1 図の実施例で自己消弧型パワー半導体素子がオフした時の電流経路を 示す図、 第 3図は第 1 図の実施例で自己消弧型パワー半導体素子がォン した時の電流経路を示す図、 第 4図は第 1 図の実施例で自己消弧型パヮ 一半導体素子がオフした時の動作波形を従来技術の場合と比較した図、 第 5図は第 1 図の実施例におけるスナバ充電期間と損失を従来技術の場 合と比較した図である。 また、 第 6図は本発明による 3 レベルインバ一 タのー実施例の構成図、 第 7図は第 6図の実施例で自己消弧型パワー半 導体素子がオフした時の電流経路示す図、 第 8図は本発明によるモータ 制御装置の一実施例の構成図、 第 9図は従来の電力変換装置の構成図で ある。 発明を実施するための最良の形態
以下、 本発明に係る電力変換装置を図面を用いて説明する。 第 1 図は, 本発明に係る電力変換装置の第 1 の実施例を示す構成図である。 第 1 図 において、 ブリ ッジ接続されたパワー半導体素子 Q 1， Q 2は絶縁ゲー 卜型バイポーラ トランジスタ （以下、 I G B Tと呼ぶ） であり、 電流を 入力するコレクタ端子， 電流を出力するェミッタ端子、 及び制御電圧を 印加されるゲー ト端子を備え、 ゲー ト端子への制御電圧の印加， 除去に よりコレクターェミッタ間に流れる電流を通流或いは遮断する。 I GBTQ 1 と Q 2には並列にダイオー ド D 1， D 2が接続される。 この主回路構成 はモータ駆動に用いられる 3相ィンバ一タの 1相分に相当する。 Q 1 の コレクタ端子は電源 1 の正極と接続され、 Q 2のェミツタ端子は電源 1 の負極に接続される。 Q 1 のエミ ッタ端子と Q 2のコレクタ端子の相互 接続点がプリッジの出力端子であり、 この端子と電源 1 の負極の間に負 荷 2 を接続する。 負荷 2はモータなどの誘導性の負荷である。 Q 1 がォ フした後、 負荷電流はダイォ一 ド D 2に還流する。
Q 1のコレクタ端子とエミ ッタ端子間には、 Q 1 と並列にダイオー ド D s 1 とキャパシタ C 1 を直列接続した個別スナバ回路を設け、 同じく Q 2のコレクタ端子とェミッタ端子間には、 Q 2と並列にキャパシタ C 2とダイオー ド D s 2を直列接続した個別スナバ回路を設ける。 Dsl と D s 2はそれぞれ同一極性に電流を通流させるように接続される。 ま た、 D s 1 と D s 2にはそれぞれ並列に R 1 と R 2の抵抗を接続する。
D s 1のカソ一 ド端子と D s 2のァノー ド端子の間にはクランプコンデ ンサ C 3を接続し、 C l， C 2及び C 3をデルタ型の構成に結線する。
C 1 , C 2の容量値に対して C 3の容量を 5〜2 0倍程度大きい値を選 ぶ。
次に、 C 1 と C 2には、 それぞれ並列にダイオー ド D s 3と D s 4を 接続する。 D s 3と D s 4の極性はそれぞれ D s 1 と D s 2に対して順 方向が逆になるよう選ばれる。 即ち、 D s 3のアノー ドは Q 1のェミツ タ端子と、 力ソー ドは D s 1のカソー ドとそれぞれ接続される。 同様に、 D s 4のアノー ドは D s iのアノー ドと、 力ソー ドは Q 2のコレクタ端 子とそれぞれ接続される。 また、 Q 1 と Q 2のゲー ト端子には、 制御手 段 3から PWM制御のためのオン， オフ指令をそれぞれ与える。
第 2図は、 第 1図の実施例で Q 1がオフした際の電流経路を示す図で ある。 この図で L pは電源 1の正極と Q 1のコレクタ端子をつなぐ配線 の寄生インダクタンス、 L nは Q 2のェミツタ端子と電源 1の負極端子 をつなぐ配線の寄生ィンダクタンス、 L 1は Q 1のコレクタ端子と Dsl のァノ一ドをつなぐ配線の寄生ィンダクタンス、 L 2は Q 1のエミッタ 端子と C l， C 2の相互接続点をつなぐ配線の寄生インダクタンス、 そ して、 L 3は Q 2のェミッタ端子と D s 2の力ソー ド端子をつなぐ配線 の寄生ィ ンダクタンスを表す。 これらの寄生ィンダクタンスは配線の長 さや、 曲がり方などの物理的な形状によって決まる。 以後、 これらの寄 —
生インダクタンスの記号により各配線を呼ぶことにする。
第 2図 （ a ) の動作モード 1 は Q 1がオフした直後の電流経路を示す Q 1 がォンしていた状態では、 C 1〜C 3にはそれぞれ図示した極性の 電圧が充電され、 C 1の電圧は C 2の電圧に比べて非常に小さく、 また C 2の電圧と C 3の電圧はほぼ等しいと仮定する。 C l， C 2の電圧は いずれも D s 3と D s 4に対して逆バイアスであり、 これらのダイォ一 ドはオフ状態にある。
Q 1 がオフすると、 Q 1 を流れていた電流は L 1 を通ってスナバ回路 に転流する。 スナバ回路に流入した電流は D s 1 で 2つの成分に分流す る。 一方は C 1 を通る電流であり、 他方は C 3 と C 2 を経由して流れる 電流である。 これらの電流はそれぞれ、 C 1 を充電、 C 2を放電する。 これらの電流は C 1 と C 2の接続点で再び合流し、 その後し 2を通って 負荷 2に流れ込み電源 1 に戻る。 この電流により、 C 1 の電圧は図示し た極性に電圧が増加し、 逆に C 2の電圧は減少する。
C 2の電圧が減少し、 その極性が第 2図 （ a ) と逆になつた時点、 す なわち C 2が放電状態から充電状態に移った時点以降を動作モ一 ド 2 と 呼び、 第 2図 （ b ) にその電流経路を示す。 図示する C 2の電圧極性は D s 4にとつて順バイアスであり、 第 2図 （ a ) で C 2を流れていた電 流は D s 4 を流れる。 このためスナバ電流は L 1 を通って流入し、
D s 1通過後 '2つの成分に分流し、 一方は C 1 を、 他方は C 3 と D s 4 を通って流れ、 C 1 と D s 4の接続箇所で再び合流する。 合流後は L 2 を通って負荷 2に流れ込み電源 1 に戻る。
モー ド 2における電流経路に関する重要な点は、 モー ド 1で C 2を流 れていた電流の経路が D s 4 を経由する経路に変わることである。 この 時、 C 2の電圧は D s 4の順方向電圧 （数 V ) に固定される。 このため, 上記従来技術で問題となった C 2の過放電は解消され、 また C 1 も過充 電されない。 その結果、 従来 Q 1 に印加された数百 Vの過電圧を大幅に 低滅することができる。
従来技術では、 C 2の過放電と C 1の過充電を解消するように高周波 の電流共振が発生したが、 第 2図 （ b) では C 2の電圧は数 V程度に固 定されるため高周波の共振は生じない。
スナバ回路を流れる電流の等価周波数は次のようになる。
モー ド 1で C 2に充電された電圧は環流ダイオー ド D 2に対して逆バ ィァス電圧として作用したが、 モ一 ド 2ではこの電圧は逆極性になるた め、 負荷 2を流れていた電流は L nと D 2を通って環流する。 このため、 D 2を流れる電流が増加するにつれ、 L 1 と L 2を流れるスナバ電流は 減少してゆく。 この電流変化 （ d iノ d t ) は、 寄生イ ンダクタンスの 和 （ L p + L 1 + L 2 + L n ) と Q 1の合成スナバ容量 （C 1 +C 3 ) で決ま り、 式 （ 5 ) に示す等価周波数 f rOを有する。
1
f r0= - … ( 5 )
2 π ( L p + L 1 + L 2 + L η ) · (C 1 + C 3 ) 式 （ 5 ) では、 式 （ 3 ) の場合と比べて容量が 5〜 2 0倍程度、 また インダクタンスの和も大きくなるため、 等価周波数は 1桁程度低くなる。 このため、 近接する信号配線に発生するノィズを低減することができる。 次に、 損失に関して述べる。 第 3図は第 1図の実施例で Q 1がターン オンした時の電流経路である。 第 3図 （a ) は Q 1がターンオンした際 にスナバコンデンサを放電、 或いは充電する電流の経路であり、 Q 1 を 通って負荷に流れる電流は図示されていない。 Q 1がオンした際、 C 1 の電圧を放電し、 逆に C 2を充電する電流が電源 1から供給される。 こ の電流は L p， Q 1 , L 2を通り、 ここで 2つの成分に分流する。 一つ は C 1から C 3を通り D s 2に到る電流であり、 もう一つは C 2から D s 2に到る電流成分である。 前者の電流は、 C 1のオフ時に充電した 電荷を放電させると共に、 C 3を充電させる。 また、 後者の電流は C 2 を 0 Vの状態から C 3に等しい電圧まで充電させる。 尚、 C 2は逆回復 の状態に変わりつつある環流ダイオー ド D 2に関して個別スナバコンデ ンサとして作用する。
オン時にはダイォー ド D s 3は、 第 2図で述べた D s 4と同じ働きを 果たす。 すなわち、 D s 3は C 1の過放截を防ぎ、 C 2の過充電を抑制 する。 D 2に対して、 C 2に加えて C 3が並列に設けられた構成となり , L p , L nに蓄積されたエネルギーにより D 2に過大な逆電圧が印加さ れることを防ぐ。
C 3には Q 1のオフ時とオン時にそれぞれ L p , L nに蓄積されたェ ネルギ一が充電される。 電源 1の電圧 Eと C 3の電圧の差電圧△ VC 3 (-VC 3— E) は第 3図 （ b ) に示す経路で抵抗 R l , R 2を介して 放電される。 第 3図 （ b) の経路で C 3が放電するエネルギーの一部は 抵抗 R 1 と R 2で熱エネルギーとして消費されるが、 残りは電源 1 に回 生される。
第 4図は、 同じスナバ容量の条件において、 第 9図に示した従来例と 第 1図の実施例におけるオフ時の動作波形を比較したものである。 この 図で I sは L 2を流れるスナバ電流、 V Q 1は I G B T Q 1の電圧、 VC 3はクランプコンデンサ C 3の電圧をそれぞれ表している。 第 4図 ( a ) の従来例では Q 1の最大電圧は V C 3の電圧以上に高くなってい る。 また、 上述のスナバ電流 I sの共振が起きており、 共振周波数は約 3 5 0 k H zで、 正負の極性に変化している。 これに対し第 4図 （ b) に示すように、 本発明では Q 1の最大電圧は V C 3の電圧にほぼ等しく 過電圧は抑制されている。 最大電圧値は第 4図 （ a ) の場合に比べて 2 0 0 Vも低くなつている。 また、 スナバ電流 I sには共振が生じてお らず、 この電流が減少する際の等価周波数は約 7 5 k H zと低い。
第 5図は、 Q 1の最大電圧を等しくするという条件の下で、 第 9図に 示した従来技術と第 1図の実施例におけるスナパ充電期間と損失を比較 した結果を示す。 第 5図 （ a ) の従来技術では C 1の容量を第 5図（ b ) の本発明の場合に比べて 2.6 倍大きく している。 第 5図 （ a) と第 5 図 （ b ) をそれぞれ次の 2項目、 即ち①スナパ充電期間 （Q 1遮断後か ら C 3の放電が開始されるまでの時間） 、 ②オン時の C 3の損失、 で比 較する。
スナバ充電期間が短いほど PWM制御のパルス幅を長くすることがで き、 電圧利用率が向上する。 従来技術におけるスナバ充電期間は本発明 の 1.4 倍であり、 本発明の方が良好である。 損失は過充電された C 3 の電圧 Δ V C 3の 2乗に比例し、 本発明では従来技術の約 1 6倍と小 さい。 こう した定量的な比較からも本発明の効果は明らかである。
第 6図に、 本発明の第 2の実施例の構成を示す。 第 6図において、 直 列に接続された電源 1 ― 1 と 1 — 2は等しい電圧 E 2を有し、 1 — 1 の高電位側を P点、 1 一 1 と 1 一 2の相互接続点を中性点 C、 そして 1 一 2の低電位側を N点と呼ぶ。 P点と N点の間には I G B T Q 1 , Q 2 , Q 3 , Q 4 を直列に接続し、 それぞれの I G B Tには逆並列ダイオー ド D 1， D 2， D 3 , D を接続する。 次に、 Q 1 と Q 2の相互接続点を a点、 Q 3と Q 4の相互接続点を b点とする。 そして、 中性点 Cをァノ ー ド、 a点を力ソー ドとする極性でクランプダイオー ド D pを C一 a間 に接続する。 また、 同様に b点をアノー ド、 C点を力ソー ドとする極性 で第 2のクランプダイォー ド D nを b— C間に接続する。 ここまでの構 成は中性点クランプ型ィンバータ、 或いは 3 レベルインバータと呼ばれ ている一般的な構成である。 Q 2と Q 3の相互接続点 0が負荷に接続さ れる出力端子である。
次に、 本発明の特徴であるスナパ回路の構成を述べる。 スナパ回路は， 第 1図に示した回路と構成が同じ回路を 2組備える。 1組は、 Q 1のコ レクタ端子と a点、 そして C点の間に設けられ、 他の 1組は C点と b点, そして Q 4のェミッタ端子間に設けられる。
1組目の回路の構成は次の通りである。 Q 1のコレクタ端子とエミ ッ タ端子間に並列にダイォー ド D s 1 とキャパシタ C 1 を直列接続した第 1の個別スナバ回路を設け、 同じく Q 2のコレクタ端子と C点間に並列 にキャパシタ C 2とダイオー ド D s 2を直列接続した第 2の個別スナバ 回路を設ける。 D s 1 と D s 2はそれぞれ同一極性に電流を通流させる ように接続する。 また、 D s 1 には並列に R 1の抵抗を設ける。 D s l のカソー ド端子と D s 2のアノー ド端子の間には、 クランプコンデンサ C 3を接続し、 C I , C 2及び C 3をデルタ型の構成に結線する。 そし て、 （ 1 と〇 2には、 それぞれ並列にダイオー ド D s 3と D s 4 を接続 する。 D s 3のアノー ドは Q 1のェミッタ端子と、 力ソー ドは D s lの カソー ドとそれぞれ接続される。 同様に、 D s 4のアノー ドは D s 1の アノー ドと、 力ソー ドは Q 2のコレクタ端子とそれぞれ接続される。 他の 1組の構成は次の通りである。 C点と Q 3のェミッタ端子間に並 列にダイオー ド D s 5とキャパシタ C 4を直列接続した第 3の個別スナ バ回路を設け、 同じく Q 4のコレクタ端子とェミッタ端子間に並列キヤ パシタ C 5とダイオー ド D s 6を直列接続した第 4の個別スナバ回路を 設ける。 D s 5と D s 6はそれぞれ同一極性に電流を通流させるように 接続する。 また、 D s 6には並列に R 3の抵抗を設ける。 D s 5のカソ 一ド端子と D s 6のアノー ド端子の間には、 クランプコンデンサ C 6 を 接続し、 C 4， C 5及び C 6 をデルタ型の構成に結線する。 C 4 と C 5 には、 それぞれ並列にダイォー ド D s 7 と D s 8を接続する。 D s 7の ァノ一 ドは Q 3のエミ ッタ端子と、 カソ一 ドは D s 5のカソ一 ドとそれ ぞれ接続される。 同様に、 D s 8のアノー ドは D s 6のアノー ドと、 力 ソー ドは Q 4のコレクタ端子とそれぞれ接続される。 尚、 D s 2のァノ 一ドと D s 5のカソー ド間には抵抗 R 2 を接続し、 2組のスナバ回路で 共通な放電用抵抗とする。
第 6図の構成において、 Q 1 がオフした際には、 第 2図の場合と同様 に、 D s 4のスィ ッチ動作によって C 1 と C 3が Q 1 に並列に接続され た形になり、 これらの容量を加算したキャパシタで配線に蓄積されたェ ネルギ一を吸収する。 また、 Q 4がオフした際には、 C 4の充電電圧に 応じてスィッチ動作をする D s 7の働きによって、 C 5と C 6が Q 4に 並列に接続された形になり、 これらの容量を加算した値で Q 4の過電圧 を抑制する。
中性点クランプ型ィンバータでは、 Q 2 と Q 3に対するスナバ回路の 動作が複雑である。 Q 2に対するスナバ回路の電流経路を第 7図に示す c Q 2 , Q 3に対する個別スナバはそれぞれ C 4 と C 2であり、 たすき掛 けの形になる。 第 7図で、 L c， L n， L 4〜 L 6はいずれも配線の寄 生イ ンダクタンスである。
第 7図で、 Q 2がオンしている期間には負荷電流は 1 — 2から、 D p , Q 2 を通る経路で負荷に供給されている。 Q 2がオフすると、 電源 1 — から負荷に供給していた電流は、 D s 5から C 4 を流れて C 4 を充電 すると共に、 D s 5から C 6 と C 5 を直列に流れて C 5を放電する。 こ れらの電流成分は L 5の配線で合流し、 Q 3の澴流ダイォー ド D 3 を通 つて負荷に流れ込む。 次に、 C 5が完全に放電され、 逆極性に充電され ようとすると D s 8が導通し、 前述のように C 4と C 6が Q 2に対して 並列に設けられた形となる。 スナバコンデンサ C 4と C 6を流れる電流 は、 L c， L nと L 5の配線に蓄積した電磁エネルギーが両コンデンサ に充電されるまで流れ、 充電が完了すると、 その後の負荷電流は Q4の 環流ダイォード D 4と D 3を通って環流する。
本実施例においては、 I G B Tの過電圧を抑制するためのダイオー ド として、 Q 1には D s 4， ¾ 2には上記05 8， Q 3には D s 3、 そし て Q 4には D s 7をそれぞれ設けた。 I G B TQ 1〜Q 4に対するスナ バ回路の効果は第 1図の実施例の場合と同じであり、 下記の特徴を有す る。
( 1 ) Q 1 に対しては （C 1 +C 3 ) 、 Q 2に対しては （C 4 + C 6 ) , Q 3に対しては （C 2 +C 3 ) 、 そして Q 4に対しては （C 5 + C 6 ) というように、 それぞれ個別コンデンサとクランプコンデンサの容量の 和で各 I G B Tに対する過電圧を抑制する。
( 2 ) スナバ回路に流れる電流は第 4図 （ b) に示したように高周波で 共振することはなく、 近接する位置にゲ一 ト信号線等の配線が配置され ている場合でも、 スナバ回路から信号配線にノィズを誘導する恐れが少 ない。
( 3 ) 第 5図で比較したように、 スナバ充電期間が従来に比べて短い。 このため、 PWM制御の最小オフ期間を短くすることができる （言い換 えれば、 最大オン期間が長くなる） 。
(4 ) 第 5図で比較したように、 パワー素子の最大電圧を同じにする条 件下では、 従来のスナバ回路に比べてスナバコンデンサが放電する際の 損失を低減することができる。 尚、 第 1 図及び第 6図の実施例において、 個別コンデンサ （例えば C 2 ) と、 これに並列に設けるダイオー ド （例えば D s 4 ) を接続する 配線長が長いと、 個別コンデンサ （C 2 ) からダイオー ド （D s 4 ) に 電流が転流した際に生じる誘導電圧が大きくなり、 第 9図 （ b ) と同様 な過放電を生じる。 そこで、 個別コンデンサとこれに並列なダイオー ド は配線長をできる限り短く し、 同一のパッケージ内に収納することが望 ましい。
第 8図に、 本発明によるスナバ回路を用いたモータ制御装置の実施例 を示す。 第 8図に示すモータ制御装置は、 交流の電源 7から電力の供給 を得て、 コンバータ 9で交流から直流に整流すると共に、 9に内蔵する コンデンサによって電圧を平滑化する。 コンバータ 9の出力側には、 第 6図の実施例を 1相分とする構成のィンバータを 3相分、 並列に設けて いる。 U相には第 6図と同じ回路の構成を図示しており、 同様に V相， W相にも同じ構成の回路を設ける。 U相で破線で囲んだスナバ回路の構 成を 4 とすると、 同じ構成のスナパ回路を V相と W相にもそれぞれ設け る。 U， V， Wの記号を図示した各相の出力端子からは負荷のモータ 2 に電流が供給される。 インバータの制御側の構成として、 制御回路 3は， 入力された速度指令 8 と各相の出力電流を検出する電流検出器 6からの 信号を基に各相の I G B T Q 1〜Q 4 をオン、 或いはオフさせる信号を 作り、 駆動回路 5を用いて各 I G B Tに伝える。
このような構成のモータ制御装置において本発明のスナバ回路を用い ると、 前述の過電圧抑制と損失の低減の他に、 負荷電流が小さい場合の 制御性を改善できる効果がある。 これについて説明する。
モータ制御用ィンバ一タでは、 モータに供給する電流は各相ごとに位 相が 1 2 0度ずれた正弦波の電流である。 従って、 各相とも零に近い微 小な電流を流す期間が一周期に 2回は生じる。 このような場合、 配線の 電磁エネルギーも零に近いが、 各 I G B Tに並列に設けられた個別スナ バコンデンサには、 電圧を最低でも電源電圧 E Z 2まで充電するための 電流が必要である。 そこで、 負荷電流が微小の場合にはパワー素子をォ フ状態にしても、 この素子に並列に設けられたスナパの容量を充電する ための電流が負荷を通って流れ続ける。 これは言い替えれば、 負荷電流 が制御回路の指令通りに制御されていないことである。 この電流が流れ 続ける期間はアームに設けたスナパの容量が大きいほど長くなる。 一方、 従来例では第 5図 （ a ) に示したように、 個別スナバコンデンサの容量 を大きく して過電圧を抑制する必要があった。
本発明のスナバ回路は前述のように、 過電圧については個別コンデン サとクランプコンデンサの並列合成容量で抑制するものであつたが、 負 荷電流が微小な場合には第 2図 （ a ) に示したモー ド 1 のみの動作で終 了する。 即ち、 個別コンデンサ容量だけの充電で済むため、 制御回路の 指令以上に負荷電流が流れ続ける期間は短縮化できる。 こう した特性を 重視する用途においては第 8図の実施例において、 個別スナバコンデン サ C l， C 2 , C 4及び C 5の容量をクランプコンデンサ C 3， C 6に 比べて十分、 小さく設定しておけば良い。 このようにすると微小電流時 にスナパの容量を充電する電流が小さく、 過電流時においては個別コン デンサとクランプコンデンサの並列合成容量で、 過電圧抑制効果を十分 に行うことができる。 産業上の利用可能性
本発明によればスィツチング時に自己消弧型パワー半導体素子に印加 される過電圧を抑制し、 かつ低損失でノィズの発生も抑制したスナパ回 路を提供できる。 さらに、 スナバ充電期間の短さを活かして PWM制御 の無駄時間が少ない電力変換装置を実現できる。

Claims

請 求 の 範 囲
1 . 第 〗 ， 第 2の自己消弧型半導体素子を主電源の端子間に直列のプリ ッジ構成に接続した電力変換装置において、
前記プリッジの片端と、 前記自己消弧型半導体素子相互の接続点の間 に、 少なく とも 2つの容量性素子を直列に接続し、
前記容量性素子の一方に、 この容量性素子が放電状態から充電状態に 移行する時、 非導通状態から導通状態に変化するスィ ッチ素子を、 並列 に設けると共に、
抵抗手段を介して他方の容量性素子を前記プリッジの両端に接続する ことを特徴とする電力変換装置。
2 . 第 1 ， 第 2の自己消弧型半導体素子を直列に接続したブリ ッジの両 端と、 これらの素子相互の接続点の 3点間に複数の容量性素子を結線し たデルタ型のスナパ回路手段を備える電力変換装置において、
前記複数の容量性素子の少なくとも 1つに、 この容量性素子が放電状 態から充電状態に移行する時、 非導通状態から導通状態に変化するスィ ツチ素子を、 並列に設けたことを特徴とする電力変換装置。
3 . 生電源の端子間に接続された第 1 , 第 2， 第 3及び第 4の自己消弧 型半導体素子の直列体と、 これらの素子に逆並列に接続された第 1 ， 第 2， 第 3及び第 4のダイオー ドと、 前記第 2及び第 3の自己消弧型半導 体素子の直列体と逆並列に接続され中性点に接続された第 5及び第 6の ダイォー ドを備えた電力変換装置において、
前記自己消弧型半導体素子の直列体の片端と、 前記第 1 ， 第 2 自己消 弧型半導体素子相互の接続点、 或いは前記第 3 , 第 4 自己消弧型半導体 素子相互の接続点の少なく とも一方の間に、 2つの容量性素子を直列に 接続し、 前記容量性素子の一方に、 この容量性素子が放電状態から充電状態に 移行する時、 非導通状態から導通状態に変化するスィ ッチ素子を、 並列 に設けると共に、
抵抗手段を介して前記他方の容量性素子を前記自己消弧型半導体素子 の直列体の片端と前記中性点の間に接続することを特徴とする電力変換 装置。
4 . 第 1 ， 第 2 , 第 3及び第 4の自己消弧型半導体素子を具備し、 一端 を中性点に接続された第 1及び第 2のダイォー ドを備える中性点クラン プ型ィ ンバータに複数の容量性素子を結線したデルタ型のスナバ回路手 段を備える電力変換装置において、
前記複数の容量性素子の少なく とも 1 つに、 この容量性素子が放電状 態から充電状態に移行する時、 非導通状態から導通状態に変化するスィ ツチ素子を、 並列に設けたことを特徴とする電力変換装置。
5 . 特許請求項 1 から 4記載の電力変換装置において、
前記スィツチ素子と、 該スィツチ素子に並列に接続された容量性素子 とを 1 つのパッケージ内に収納したことを特徴とする電力変換装置。
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