WO1997035316A1

WO1997035316A1 - Processeur a memoire dram integree

Info

Publication number: WO1997035316A1
Application number: PCT/JP1996/000730
Authority: WO
Inventors: Kazushige Yamagishi; Jun Sato; Takashi Miyamoto
Original assignee: Hitachi, Ltd.
Priority date: 1996-03-21
Filing date: 1996-03-21
Publication date: 1997-09-25
Also published as: US6295074B1; EP0889478A1; EP0889478A4; KR20000064680A; TW333626B

Description

-

1 明細香

D R A M内蔵データ処理装置

技術分野

本発明は、半導体集積回路装置に係り、特に、画像処理を行うデ —夕処理装置及び画像データ若しくは命令を格納するメモリ装置を内蔵する半導体集積回路装置に関する。

背景技術

近年、パソコンがワークステーションの分野に進出し、大型計算機の替わりをワークステーションのネットワーク化により実現しようとしている。また、最近家庭用ァミューズメント機器の発展に伴い、低コストで、高速グラフィック処理を実現するアーキテクチャが必要とされてきている。特に矩形のソースデータを自在にマッピングする変形スプライト処理は、 3次元グラフィックス処理の基本であり、よりリアルな表示を実現するためには数万ポリゴンノ秒程度の描画性能が期待されている。

そこで、グラフィック LSIの描画性能を高めるために、フレームバッファとの間のデータ転送速度を向上することが進められている _c データ転送速度を引き上げるための方法としては、（ 1 ) 高速なィンタフヱ一スを採用する方法と（ 2 ) フレームバッファとの間のデ一夕バス幅を広げる方法がある。

( 1 ) の方法の場合、高速ページモードを備える DRAMゃシンクロナス DRAMを使用して実現している。シンクロナス DRAMを使用するものとしては、特開平 7- 160249号がある。

( 2 ) の方法の場合、フレームバッファとグラフィックスコント口ーラをワンチップに内蔵し、内部バスのビット幅を 1 2 8 ビッ卜等にして実現している。 DRAM とグラフィックスコントロ一ラをヮ -

2 ンチップに内蔵する例は、日経エレクトロ二クスの 1 9 9 5年 4月 1 0 日号第 1 7頁の「フレームバッファ内蔵グラフィック LSIを開発」や日経マイクロデバイスの 1 9 9 6年 3月号第 4 4頁〜第 6 5 頁の「ロジックとワンチップ化— DRAMがシステムの中核に」に記載される。

前記日経エレク卜ロニクスに記載のフレームバッファ内蔵グラフィック LSIは、 1 6 Mビッ卜の汎用標準 DRAMのうち 9 Mビット分を取り除き、コントローラ等の論理回路を組み込んだものである。また、前記日経マイクロデバイスに記載される DRAM内蔵グラフィックコントローラについて、 DRAMが内蔵されるという点以外具体的な記載はない。

発明の開示

しかしながら、前記従来技術のように汎用標準 DRAM等を改良してフレームノッファをグラフィック LSIに内蔵すると、メモリのマット構成やデータの入出力方向等が汎用標準 DRAM の仕様で決まつているため、グラフィックコントローラの配置に制限が生じる。また、グラフィックコントローラとのインタフェースするためには、不要な配線の引き回しが生ずる。

すなわち、従来の汎用標準 DRAMやシンクロナス DRAMをそのまま内蔵するとチップサイズの最適なものを得るのは困難である。また、 DRAMの空いたスペースにグラフィックコントローラを埋め込み形になるので、既存のグラフィックコントローラのマクロセルをそのまま使用できなくなる。

また、 DRAMを内蔵することによって、グラフィックコントローラが DRAMをアクセスするバスは外部には現れなくなる。したがつて、従来のテスト方法が採れなくなる。すなわち、従来はグラフィ一

3 ックコントロ一ラとフレームバッファ等の画像メモリは、別チップ構成されていたため、グラフィックコントローラと画像メモリの接続端子の物理的な故障、また機能故障においても、直接に画像メモリの端子から検出できたのに対し、ワンチップ構成にすると画像メモリの端子と直接情報のやりとりをモニタすることができなくなる _c 本発明の目的は、画像メモリと画像プロセッサとを内蔵する半導体集積回路装置の最適なレイァゥトを実現することである。

また、本発明の別の目的は、ロジックとメモリを内蔵する半導体集積回路装置のメモリのテス卜に従来のテスト方法をそのまま使用できるようにすることである。

さらに、本発明の別の目的は、メモリアドレスの深さを増やし、画像用プロセッサからみて容量の大きな内蔵の画像メモリを実現することである。

また、本発明の別の目的は、ロジックとメモリを内蔵する半導体集積回路装置のロジックのステートマシンの制御論理を容易にすることである。

本願によって開示される発明のうち代表的なものの概要を以下に述べる。

画像メモリと画像プロセッサとを内蔵した半導体集積回路装置を、情報の流れに沿った配置とするものである。

また、半導体集積回路装置に、内蔵メモリ用のテストバスを設け外部に出力するものである。さらに、内蔵メモリに通常ポートとテス卜ポートを設けるものである。

さらに、半導体集積回路装置に内蔵される画像メモリのそれぞれ ' を、複数の同一のメモリモジュールから構成し、各メモリモジュ一ルに同一のロウァドレスを割り付けるものである。 ―

4 また、半導体集積回路装置に内蔵されるロジックがメモリをァクセスする場合、メモリのリード及びライト動作のレイテンシを等しくするものである。

図面の簡単な锐明

第 1 図には、本発明に係る半導体集積回路装置を利用したシステムの一例が示される。

第 2図には、画像操作の代表的なものが示される。

第 3図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの側辺演算部のブロック図が示される。

第 4図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの直線演算部のブロック図が示される。

第 5図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの画素演算部のブロック図が示される。

第 6図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッザと画像メモリとの接続関係が示される。

第 7図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールの読み出しと書き込みの基本タイミング図が示される < 第 8図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのロウァドレスが切り替わる場合のタイミング図が示される。

第 9図には、複数のバンクにまたがる描画が発生する場合が示される。

第 1 0図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの 4段パイプライン処理の様子が示される。

第 1 1 図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールの具体例が示される。一

5 第 1 2図には、本発明に係る半導体集積回路装置のレイアウトィメ一ジの概略構成が示される。

第 1 3図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのレイァゥ卜の一例が示される。

第 1 4図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのレイァゥ卜の他の例が示される。

第 1 5図には、本発明に係る半導体集積回路装置のテスト機構が示される。

第 1 6図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのテスト機能が示される。

第 1 7図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールの切り替え回路の一例が示される。

第 1 8図には、本発明に係る半導体集積回路装置のテスト制御ピンの割り付けが示される。

第 1 9図には、本発明に係る半導体集積回路装置のロジックテスト時のテス卜端子入出力が示される。

第 2 0図には、本発明に係る半導体集積回路装置の全体プロック図が示される。

第 2 1 図〜第 2 3図には、本発明に係る半導体集積回路装置の入出力ピンが示される。

発明を実施するための最良の形態

本発明をより詳細に説述するために、添付図面に従ってこれを説明する。

第 1 図には本発明の一実施例に係る半導体集積回路装置 SICを利用したシステムの一例が示される。第 1 図に示されるシステムは、パーソナルコンピュータ又はアミユーズメン卜機器等のデータ処理 -

6 システムの一部を構成する。

半導体集積回路装置 SICは、画像プロセッサ GP と、コマンド . ソースデータ画像用メモリ（以下、コマンド'メモリという。） VRAM と、描画 ' 表示用メモリ（以下、描画メモリという。） FB0、 FB I とで構成され、シリコン基板のような 1個の半導体基板に形成され、樹脂封止（プラスティックパッケージに封止）される。半導体集積回路装置 SICは、中央処理装置 CPU と、 CRT制御回路 DPに接続される。

中央処理装置 CPUは、バス制御回路 BC 1 を通じて画像プロセッサ GP をアクセスする。画像プロセッサ GP 内部では、バス制御回路 BC 1からの出力が CPUインタフヱースュニッ卜 CIUを経由し、描画コマンドフエツチ部 DCF をアクセスするバス BUS 1 とコマンド · メモリ VRAMをアクセスするバス BUS2に分かれる。

CPU インタフヱ一スュニット CIU から描画コマンドフヱツチ部 DCFをァクセスした場合は、処理すべきコマンドおよび入力データはコマンド · メモリ VRAMから読み出され、側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOTなどの画像処理演算を行う描画制御部 DMに与えられる。

具体的には、描画コマンドフヱツチ部 DCFは、実行開始コマンドを発行し、コマンド，メモリ VRAMからコマンドを取り出し、必要なパラメ一夕を側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOT に転送し、側辺演算部 EDGE を起動する。側辺演算部 EDGE では、入力データの格納されている座標および描画座標を端点単位で計算し、直線演算部 LINEを起動する。直線演算部 LINEでは、 1 ドッ卜単位で、入力データの格納されている座標および描画座標を演算し、データの加工を行う画素演算部 DOTに指示を行う。画素 -

7 演算部 DOTでは、コマンド · メモリ VRAMから入力データを取りだし、加工後、バス制御部 BC3と切り替えスィッチ SWを経由し、描画メモリ FB0若しくは描画メモリ FB I のいずれかに描画する。なお、どちらから描画を開始するかは、リセット後の状態で決められている。

描画メモリ FB0若しくは描画メモリ FB I のうち、描画されていない方のメモリは、表示制御部 DISPがバス制御部 BC4と切り替えスィッチ SWを経由し、読み出し処理を行い、表示出力バス BUS3 を経由し表示プロセッサ DPへデータ転送する。表示プロセッサ DP は、表示データをビデオ信号に変換し、表示装置 CRTに送る。

なお、 CPU インタフェースュニット CIU カヽらコマンド . メモリ VRAMをアクセスする場合としては、画像プロセッサ GPのテスティングの場合があり、ロジックテスタ等の外部のデータ処理装置が CPUインタフェースュニッ卜 CIUを介してコマンド 'メモリ VRAM にテス卜用のコマンドを格納する。そのコマンドを画像プロセッサ GP が外部のデータ処理装置の命令に基づいて実行することにより画像プロセッサ GPのテスティングが行われる

また、コマンド ' メモリ VRAMは、 4 M (M= 1048576)ビッ卜のダィナミック型 R A M (Random Access Memory：以下、 DRAM という。）で構成される。画像メモリ FB0 と画像メモリ FB Iは、それぞれ 2 Mビッ卜の DRAMで構成される。

画像プロセッサ GP の詳細を述べる前に、画像処理について述べる。 3次元対応の画像処理を実現するために、テクスチャ一マツピングと呼ばれる画像パターンを、物体の表面に張り付けることにより行う。これには変形スプライ卜処理と呼ばれる矩形のソースパタ —ンを任意の 4点で示したデスティネーションパターンへマツピン -

8 グする機能が必要になり、小領域の画像パターンを表示ハードに所定個数内蔵することで背景画像上を高速に移動させる。この変形スプライ卜処理を行うことにより遠近法による表現が可能になり、よりリアルな表示を実現できる。

矩形のソースパターンを任意の 4点で示したデスティネーションパターンへマツビングするに際し、元絵画像の拡大、縮小、回転の画像操作を行うことが必要となり、この画像操作の代表的なものが第 2図に示される。第 2図の（_a)には、矩形のソース画像 ABCDを任意の四角形 A' Β ' C D' に写像する機能が表されている。

画像プロセッサ GP では、このマッピングをラインコピーを複数回実行することにより実現する方式を用いる。ここで、ラインコピ一とは、第 2図の（b)に示されるようにソース画像の水平な画素列 ΡΟ(ΧρΟ,ΥρΟ)力、ら P l (Xpl，Ypl)をデステイネーション空間上の任意直線 Q0(Xq0,Yq0)から Q l (Xql，Yql)に写像するという画像操作をいう。画像プロセッサ GPでは、ラインコピーの始点 Q0と終点 Q 1を求める側辺演算と、 Q0と Q 1を結ぶ直線を求める直線演算を行っている。なお、画像プロセッサ GP は、外部のデータ処理装置からのマクロコマンドにより、変形スプライ卜処理を最高 2 9 M画素 Z秒で実行することができる。

第 3図には、側辺演算部 EDGEの詳細プロック図が示されている。側辺演算部 EDGEは、専用のリード、ライトバスを有する 2個の 1 3 ビット演算器（Arithmetic Uniり AUa、 AUb と、 2個の演算器 AUa、 AUbに共通の 1 3 ビットレジスタ（R l -Rn)と、各演算器 AUa、 AUb 専用の 1 3 ビットレジスタ（Ra l -Ran、 Rb l-Rbn)と、レジスタ（R 1 - Rn、 Ra l -Ran、 Rb 1-Rbn)を選択するためのアドレスデコーダ 121、演算器 AUa、 AUb等を制御する側辺演算部シ一ケンサ 122等で構成される。

側辺演算部 EDGEは、側辺描画アルゴリズ厶を実行するモジュ一ルである。また、側辺演算部 EDGEは、コマンド · メモリ VRAMより描画コマンドと描画ソースデータと描画パラメータをフェッチする。フェッチしたコマンドおよびパラメ一夕を側辺演算部 EGDEおよび画素演算部 DOT内にある内部レジス夕に格納する。側辺演算部 EGDEは、フヱツチした描画コマンド及び描画パラメータに従った側辺演算を実行し、直線演算部 LINE内にある内部レジスタに側辺演算結果を格納する。

第 4図には、直線演算部 LINEの詳細ブロック図が示される。直線演算部 LINEは、 1サイクルで DDA演算（減算を主に行う演算： Digital Differential Analizer)を行う 5個の DDA演算器（S-DDA、 D-DDA、 R-DDA G-DDA、 B-DDA)と、 1 3 ビッ卜のレジスタ群 132 と、レジスタ群 132を選択するためのァドレスデコーダ 131等とで構成される。

直線演算部 LINEは直線描画アルゴリズムを実行するモジュールである。側辺演算部 EGDEによって格納された側辺演算結果に従つて直線演算を実行する。直線演算部 LINEは、内蔵するレジスタ群 132により、側辺演算部 EDGEから引き渡されたラインコピーの始点終点のパラメータを記憶し、このパラメ一夕に基づき、直線演算を行う。

第 5図には、画素演算部 DOTの詳細ブロック図が示される。画素演算部 DOT は、ソース ' メモリ ' アドレス ' カウンタ S-Counter と、ディスティネーション ' メモリ ' アドレスカウン夕 D-Counter と、赤色、緑色、青色に対応した 3個の 5 ビットカウンタ R-Counter、 G-Counter. B-Counter と、専用のリード、ライトノスを持つ 3個 -

1 0 の 5 ビッ卜演算器 R-AU、 G-AU、 B-AU等とで構成される。

ソース ' メモリ ' アドレス ' カウンタ S-Counterおよびディステイネ一シヨン ' メモリ ' アドレス ' カウン夕 D-Counterは、演算の結果、桁上げが生じたときアドレスのカウン卜アップを行う。 3個の 5 ビットカウンタ R-Counter、 G-Counter、 B-Counter は、演算の結果、桁上げが生じたとき色データのカウン卜アップを行う。 3 個の 5 ビット演算器 R-AU、 G-AU、 B-AUは、それぞれソ一スデ一タ赤色、緑色、青色と 5 ビットカウンタ R-Counter、 G-Counter B-Counterで生成された赤色、緑色、青色との加算を行う。

画素演算部 DOT は画素コピーアルゴリズムを実行するモジュ一ルである。直線演算結果に従って描画メモリに対するァドレス演算及びデータの画素演算を行う。コマンド · メモリ VRAMへのソースデータのリードアクセス、画素演算、画素演算結果の描画メモリ FBO FB Iへのライトアクセスを実行する。画素演算は、ラインコピ一上のある画素のソース座標 P、ディスティネーション座標 Q、ディスティネーション座標 Qの色データ（R、 G、 B)を求める演算であり、初期値からのィンクリメン卜で求められる。

表示制御部 DISPは、描画メモリ FB0、 FB Iから表示データを読み出し、表示プロセッサ DP に読み出した表示データを送出する。また、表示制御部 DISPには、コマンド ' メモリ VRAMと描画メモリ FB0、 FB Iに対してリフレツシュを行うリフレツシュ回路が内蔵されている。リフレッシュ回路は、コマンド · メモリ VRAMと描画メモリ FB0、 FB I とを同時にリフレッシュし、そのリフレッシュサイクルはコマンド · メモリ VRAMを基準に行われる。

通常、 DRAMが画像プロセッサに外付けされている場合は、リフレッシュ回路には、各種 DRAMに対応できるようにリフレッシュサィクル用のレジスタがある。このレジスタに DRAMの仕様等に合わせて C P Uが書き込むことにより、リフレッシュサイクルが決められる。

しかし、本実施例では、画像プロセッサ GP と、コマンド . メモリ VRAMと、描画メモリ FB0、 FB I とが、 1つの半導体集積回路装置の上に構成されているので、コマンド ·メモリ VRAMと描画メモリ FBO、 FB I とのリフレッシュサイクル数、クロック数も予めわかつているので、固定することができる。

これにより、表示制御部 DISPは、コマンド ' メモリ VRAMに合わせたクロックを、コマンド'メモリ VRAMと描画メモリ FB0、 FB 1 とに入力し、これにより複数の DRAMを搭載する画像処理装置のリフレッシュ 'サイクルを統一している。また、表示制御部 DISPは、表示装置 CRTの帰線期間がわかるので帰線期間を利用して DRAM のリフレッシュが行われる。

なお、コマンド ' メモリ VRAM は、本実施例では 4 Mビットの DRAM を使用しているため、 2 Mビットの DRAM を使用している描画メモリ FB0、 FB 1は 2回リフレッシュされることになる。

第 6図には、画像プロセッサ GPと、コマンド ' メモリ VRAM及び描画メモリ FB0、 FB I との接続関係が示される。

コマンド ' メモリ VRAMの 4 Mビット DRAMは、 8バンク構成の 2 Mビッ卜の DRAMモジュールを 2個使用して構成される。また、描画メモリ FB0 と描画メモリ FB 1の 2 Mビッ卜 DRAMは、それぞれ 4バンク構成の 1 Mビッ卜の DRAM モジュールを 2個使用して構成される。以下、 DRAMモジュールをメモリモジュールともいう。

また、コマンド ' メモリ VRAMと描画メモリ FB0、 FB 1の各ノくンクは、 2 5 6本のヮード線と 1 0 2 4組のビッ卜線対でメモリァレィが構成され、カラム選択回路によって、 1 2 8組のビット線対が選択される（ロウアドレス AXが 8本、カラムアドレス AYiが 3本）。すなわち、 2 5 6 K(K= 1024)ビッ卜の記憶容量を有している。この構成を採ることによって、バンク数を増減することによって、 2 5 6 Κビット単位でメモリモジユールが構成できる。本実施例のような、ロジックとメモリが混載される半導体集積 nr路に適したメモリモジュールである。

メモリモジュールのノくンクの選択は、ロウバンクァドレス Ri(i = ノくンク数）、カラムバンクアドレス Ci で行う。また、バイ卜イネ一ブル BEによって、 1 2 8 ビッ卜のデータは 8 ビット（ 1 ノィ卜）の n 倍（n = l〜16)毎に入出力が可能とされる。

メモリモジュールは、クロック信号に同期してァドレスや制御信号が入力され、データもクロック信号に同期して入出力される、いわゆる同期型 DRAMである。従って、メモリモジュールは制御信号とアドレス信号とで指定されるいわゆるコマンドに従って動作する c また、汎用標準 DRAMのように、ロウァドレスとカラ厶ァドレスはマルチプレクス入力はされない。

画像プロセッサ GP とコマンド ' メモリ VRAMとの間には、 1 6 ビッ卜のデータバス DBUS 16、 1 1 ビッ卜のアドレスバス（A0-A10)、 8 ビットのロウバンクアドレス（R0-R7)、 8 ビッ卜のカラムノンク了ドレス（C0-C 7)、ロウァドレスコン卜口一ノレ CR、カラムァドレスコントローノレ CC0、 CC 1、 1 6 ビットのバイトイネ一ブル BE、リ

— ドライ卜 RW、アクティブコントロール AC、クロック CK等の信号が接続されている。

また、画像プロセッサ GP と描画メモリ FB0、 FB I との間には、

3 2 ビットのデ一タノくス DBUS32、 1 1 ビットのアドレスノくス一

1 3

(A0-A10)、 4 ビッ卜バンクァドレス（R0-R3)、口一ァドレスコント口一ノレ CR、カラムアドレスコントロール CC0、 CC U 1 6 ビットのバイトイネーブル BE、リードライト RW、アクティブコン卜ロール AC、クロック CK等の信号が接続されている。

第 7図には、メモリモジュールの読み出しと書き込みの基本タイミングが示されている。コマンド · メモリ VRAMからソースデータを読み出し、画像プロセッサ GP で画像変換し、これを描画メモリ FB0、 FB I へ書き込むまでの一連の動作に係わる基本タイミングを表したものである。

コマンド ' メモリ VRAM のァドレス ADDRVRAM、描画メモリ FB0、 FB Iのァドレス ADDRFBが画像プロセッサ GPで生成され、それぞれコマンド · メモリ VRAM と描画メモリ FBO、 FB 1に入力される。また、メモリモジュールに必要な制御信号も画像プロセッサ GPが生成し、コマンド · メモリ VRAMと描画メモリ FB0、 FB Iに入力される。そして、アクティブコントロール AC と、ロウアドレスコントロール CR と、ロウアドレス AX とがクロック CK の立ち下がりでメモリモジュールに取り込まれ、バンクが活性化する（T0)。

2 クロック後にカラムコント一ノレ CC と、リードライト RW と、力ラムァドレス AYiとがクロック CK の立ち下がりでメモリモジユールに取り込まれる（T2)。その 2 クロック後にデータの読み出しが行われる（Τ4)。

すなわち、コマンド · メモリ VRAMにロウァドレス AXが取り込まれてから、 4 クロック後にソースデータ（READ 1)が読み出される。同様に描画メモリ FB にロウアドレスが取り込まれてから、 4 クロック後に画素データ（READ2)が読み出される。

画像プロセッサ GPでは、コマンド ' メモリ VRAMから読み出さ ―

1 4 れたソースデータ（READ 1)と描画メモリ FB0、 FB Iから読み出された画素データ（READ2)とがバス制御部 BC2 にラッチされ（SET0)、画素演算部 DOTで合成データ（SET 1)が生成される。

さらに、画像プロセッサ GPは、描画メモリ FB0、 FB I に合成デ —夕（SET 1)を書き込むために、ァドレスや制御信号を出力する。そして、カラムコントール CC と、リードライト RW と、カラムアドレス AYiとがクロック CK の立ち下がりでメモリモジュールに取り込まる（T7)。その 2 クロック後にデータ（ WRITE 1 ) の書き込みが行われる（T9)。これで描画メモリ FB に合成データ（SET 1)書き込まれる。

本実施例では、メモリモジュールの読み出しのレイテンシ（リードコマンドを入力してからデータが読み出せるまでの時間）は 2 クロックで、書き込みのレイテンシ（ライトコマンドを入力してからデータが書き込まれるまでの時間）は 1 クロックとしている。そのため、書き込みの場合画像プロセッサ GPは、 NOPを 1 サイクル揷入して書き込みと読み出しのサイクルを合わせている。これによりステートマシン内でのリードとライ卜の処理を同一に扱うことができ、リード · ライト、ライ卜 · リード、リード · リード、ライ卜 - ライトというアクセスの組み合わせをステートマシン内で考慮する必要がなくなる。また、これにより、画像用プロセッサの論理ゲー- ト数を減らすことができる。

第 8図の（a)に示されるように、ロウアドレス AXが切り替わる場合は、ロウアドレス AXを与えてからカラムアドレス AY0の発行まで 2 クロックをプリチャージ時間として空ける必要がある。すなわち、ロウアドレス AX0を与えてから、 3 クロック後にカラムァドレス AY0 が発行される。その後同一のロウアドレス AX0 内のデータをアクセスする場合は、連続してカラムアドレス AY1及び AY2 を発行できる。また、第 9図に示されるように、複数のバンク間にまたがる 3 ドットを描画する場合には、ロウァドレス AX0を与えてからカラ厶ァドレス AY3 の発行までそれぞれ 2 クロックをプリチヤ —ジ時間として空ける必要があり、ロウアドレス AX2を与えてから、カラムァドレス AY4の発行も 2クロックをプリチャージ時間としてあける必要がある。すなわち、第 8図の（b)に示されるようにカラム了ドレス AYの発行を連続させることができなくなり、 3つ目の力ラムァドレス AY5の発行までに 1 1 クロックが必要になる。

そこでロウアドレス AXが替わる 3 クロック前にロウアドレス AX を発行することで見かけ上カラムァドレス AYの発行を連続させることができる。本実施例においては、第 1 0図に示すように 4段のパイプライン処理で実現している。

まず、バンク B0について、第 1段でロウァドレス AX切り替えを検出し（B0:X-Y)、ロウアドレス（B0_:AX0)を発行する（TO)。第 2段及び第 3段では NOPを実行し、プリチヤージ時間を確保する（T 1、T2)。第 4段で力ラムアドレス（Β0:ΑΥ3)を発行する（Τ3)。

次に、パ、ンク Β2について、第 1段でロウァドレス ΑΧ切り替えを検出し（Β2 :Χ-Υ)、ロウアドレス（Β2 :ΑΧ 1)を発行する（T l)。第 2段及び第 3段では NOPを実行し、プリチヤ一ジ時間を確保する（T2、T3)。第 4段でカラムァドレス（Β2:ΑΥ4)を発行する（Τ4)。

次に、バンク Β3について、第 1段でロウアドレス ΑΧ切り替えを検出し（Β3:Χ-Υ)、ロウアドレス（Β3:ΑΧ3)発行する（Τ2)。第 2段及び第 3段では NOPを実行し、プリチャージ時間を確保する（T3、 Τ4)。第 4段で力ラムァドレス（Β3:ΑΥ5)を発行する（Τ5)。

このように、 4段のパイプライン処理を行うことにより、 3つのノくンクのカラムァドレス AY は連続して発行することができる。これにより、通常の使用状態においては、ミスヒッ卜サイクルによるウェイ卜が無い分性能は上がることになる。

なお、ロウアドレス AXの切替えの検出は、バス制御部 BC2、 BC3、 BC4内で前のサイクルのロウァドレス AX と現サイクルのロウァドレス AXとを比較器で比較することによって実現できる。

コマンド ' メモリ VRAMと画像メモリ FB0、 FB Iのそれぞれに 2 個のメモリモジュールを使用しているのは、 2個のメモリモジュ一ルに同時に同一のロウァドレス AX を入力し、同一のロウァドレス AX でアクセスするビット数を 2倍にするためである。以下、その理由を説明する。

本実施例のメモリモジュールは、 1 回のロウァドレスの発行でァクティブにできるビット数は 1 0 2 4 ビッ卜である。同一のロウァドレス AXに存在するデータをアクセスする場合（ヒット）は、リードコマンド又はライトコマンドはすぐに発行できる。しかし、同一のロウァドレス AXに存在しないデータをアクセスする場合（ミスヒッ卜）は、プリチャージの時間を確保するため、リードコマンド又はラィトコマンドはすぐに発行できない。

そこで、 2個のメモリモジュールに同一のロウァドレス AX を割り当て、同時にロウアドレス AX を入力すれば、 1 回のロウアドレスアクセスで 1個の場合の 2倍の 2 0 4 8 ビットをアクティブにすることが可能となる。この場合、カラムアドレスコントロール CC はそれぞれのメモリモジュール固有のものを使用する。本実施例では、カラムアドレスコントロール CC0、 CC 1の 2つを使用して、力ラムの選択を行っている。

また、画像プロセッサ GP は、ミスヒッ卜の場合 3 クロックサイクルかけて、 2つのメモリモジュールの 2つのバンクを活性化している。すなわち、複数のバンクが同時に活性化され、バンク切り替え時のオーバへッドを低減している。

なお、コマンド · メモリ VRAMと画像メモリ FB0、 FB 1のそれぞれに 4個のメモリモジュールを使用する場合は、コマンド . メモリ VRAMは 1 Mのメモリモジュールを使用し、画像メモリ FB0、 FB I は 5 1 2 Kのメモリモジュールを使用する。この場合、 1 回のロウァドレスアクセスで 1 個の場合の 4倍の 4 0 9 6 ビッ卜をァクティブにすることが可能となる。

また、本実施例のメモリモジュールは、ロウアドレス AX がヒット中であれば、カラムアドレス AY のみを出力することで、リードもしくはライト処理を連続して実行できる。しかし、ロウアドレス AX がミスヒットするとプリチヤ一ジ後ロウアドレスを発行するため、何サイクルかコマンド発行を待たせる必要がある。従って、ソースデータがミスヒットせずに連続読み出し中に、デイスティネーションのデータ書き込み時にミスヒットが起こるとデータがオーバ一フローし消失してしまう。そこで、本実施例では、書き込み時にミスヒッ卜することを事前に検出し、ソースデータ側の読み出しがミスヒットしていなくても、ミスヒット動作を起こさせ、データの待ち合わせを行わせている。逆にソースデータ側の読み出しでミスヒットすればディスティネーション側の書き込みでもミスヒット処理を実行させている。

第 1 1 図には、本実施例におけるメモリモジュールの具体的な構成が示されている。メモリモジュールは、バンクモジュール BANK：、アンプモジュール AMP、電源モジュール PSの 3種類のモジュールから構成される。ノくンクモジュール BANKは、 BANK-0〜； BANK-nまであり、複数のサブメモリセルアレイ SUBARY (SUBARY-00 - SUBARY-i7)と、バンク制御回路 BNKCNT- 1 と、バンク制御回路 BNKCNT-2 とからなる。

サブメモリセルアレイ SUBARYは、複数対のビッ卜線 B、 /B と、複数本のヮ一ド線 Wと、複数のメモリセル（図では丸印により表示）と、メモリセルの読み出し前にビット線の電位を予め所定のレベルにするビッ卜線プリチャージ回路 PS と、メモリセルからの信号を増幅するセンスアンプ SA と、複数対のビット線 B、 /Bのうちの 1 対を選択する Y選択回路と、選択されたビッ卜線 B、 /Bをアンプモジュール AMPと接続するグローバルビッ卜線 GBL、 /GBLとからなる。なお、サブメモリセルアレイ SUBARY は、ノく'ンクモジュール BANK内の I/O線の分割単位である。

バンク制御回路 BNKCNT- 1は、ワード線 Wを選択する Xデコーダ XD とビット線 B、を選択する Yデコーダ YDなどを含む。バンク制御回路 BNKCNT- 1 は、後述のバンクアドレスや制御信号を受けてビット線プリチャージ、ワード線選択、センスアンプ起動等の一連のメモリセルの読み出し動作に必要な信号を自動的に発生する。 Xデコーダ XDにより 1本のワード線 Wが選択され、それと交差する（ n x 8 x i ) 対（第 1 1図では図面の大きさの関係で、 n = 2の場合が示されているが、本実施例では n = 8である。）ビット線 B、 Z B のうち（ 8 x i ) 対がさらに Yデコーダ YD の出力信号 YSiにより選択される。選択されたビット線 B、 /Bは、ビット線 B、 /B と平行に配置されるグローバルビッ卜線 GBL、 /GBLを通じてアンプモジュール AMPとデータの授受を行う。

ノくンク制御回路 BNKCNT-2 は、センスアンプ制御信号があるレベルに到達したことを検出するセンサ群を含む。

アンプモジュール AMP は、制御信号ゃァドレス信号等をク口ック信号と同期してバンクモジュール BANK に供給する主制御回路 MAINCNT と、上記バンクモジュール群（BANK-0〜： BANK-n) へのデータの読み書きを制御するバイト制御回路 BYTCNT とで構成される。メモリモジュール外からの（ 8 x i ) 本データ入出力線 DQ(DQOO, .. , DQ07, .. , DQ07 .. , DQi7)はここを通じてメモリセルに入力される。ここで、パ、イト制御信号 BEi は、データ入出力線 DQをバイ卜単位で開閉する信号である。

電源モジュール PSは、ノく'ンクモジュール BANKに供給されるヮ一ド線駆動回路 WDに必要なヮ―ド線電圧 VCH (〉電源電圧 VCC ) を発生する VCH発生回路 VCHG、ビット線プリチャージに必要な電圧 HVC (電源電圧 VCC Z 2 ) を発生するビット線プリチャージ電圧発生回路 HVCG、アレイ内基板電圧（バックバイァス電圧） VBB ( <電源電圧 VSS (グランド電位））を発生するアレイ内基板電圧発生回路 VBBG等の各種電圧を発生するモジュールである。

本実施例のバンクモジュール BANKは 2 5 6本のヮ一ド線、 1 ヮード線に（ 8 X 8 X i ) 対のビット線が交差し、 Yデコーダで 1 / 8に選択され、（ 8 X i ) 対のグローバルビット線が入出力する。また、本実施例では、 i = 1 6であり、 1 個のバンクモジュ一ノレ- BANKは 2 5 6 Kビッ卜の容量で 1 2 8 ビッ卜幅でデータが入出力する。すなわち、 2 5 6 Kビッ卜単位の大きさで容量が可変なメモリマクロモジユールが得られる。なお、パ'ンクモジュール BANK-n は、第 6図に示される複数のバンク（B0〜 B 7)の 1つのバンクに対応する。

本発明に係る半導体集積回路 SICのレイァゥ卜イメージの概略構 -

2 0 成が第 1 2図に示されている。半導体集積回路 SICは、横長の形状をしており、コマンド ' メモリ VRAMが左側に、描画メモリ FB0、 FB Iが右側に、画像プロセッサ PSがその間に配置されている。

メモリモジュールのレイアウトの一例が第 1 3図に示される。コマンド ' メモリ VRAMは、 2 Mビッ卜のメモリモジュールを鏡面対象に 2つ配置し、 2つのメモリモジュール間からアドレスバス、デ一夕バス、制御信号等が入出力するようにされている。描画メモリ FB0、 FB 1 は、それぞれ 1 Mビッ卜のメモリモジュールを鏡面対象に 2つ配置し、 2つのメモリモジュール間からアドレスバス、デー夕バス、制御信号等が入出力するようにされている。

なお、本実施例では、画像プロセッサ GP とメモリモジュールとのバス幅は、 1 6 ビット又は 3 2 ビッ卜と比較的狭い。メモリモジユールは、最大 1 2 8 ビッ卜の幅を有しているので、画像プロセッサ GP とメモリモジュールとのバス幅は 1 2 8 ビットまで拡大するすることができる。その場合、第 1 4図に示されるようにメモリモジュールの配置仕方を変更した方がデータ入出力のインタフ —スがとりやすくなる。

コマンド · メモリ VRAMと描画メモリ FB0、 FB Iは、記憶容量が同一であり、メモリモジュールの構成の仕方が異なるが、電源モジュ一ノレ PS とアンプモジュール AMP は、バンクモジュール BANK に比べて小さいので、ほぼ同一形状 · 同一面積にするこことができ

Ό o

すなわち、第 1 3図では、大きさが異なるように表されているが、実際にはそれほど大きさは異ならない。

本実施例によると、コマンド ' メモリ VRAMから描画コマンドフエッチ部 DCF、側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOT、描画メモリ FB0、 FB 1、表示制御部 DISP、描画メモリ FB0、 FB 1、表示制御部 DISPという流れに沿って情報がやりとりされる。すなわち、情報が第 1 2図の左から右へ流れるため、配線の引き回しが単純になり、配線長が短くなる。また、配線領域が少なくなり、チップ面積も小さくなる。さらに、配線長が短くなるため、信号遅延が小さくなり、高速動作が可能となる。

第 1 5図には、本実施例における半導体集積回路装置 SIC内部のテスト機構に係るプロック図が示されている。

半導体集積回路装置 SICは、画像プロセッサ GPに接続される通常動作時に使用される通常バス NB と、通常バス NB に接続される通常端子 NTと、画像プロセッサ GP とコマンド · メモリ VRAM と描画メモリ FB0、 FB I とに接続されるテス卜動作時に使用される共通テス卜バス TB と、共通テストバス TB に接続されるテス卜端子 TTと、通常モード、テストモ一ド等のモードを制御するモード選択端子 MSTとを備えている。なお、内部制御信号 TEM0〜5は、モード選択端子 MST から出力されるテス卜の対象になるメモリモジュールの選択信号である。また、内部バス IB0、 IB 1、 IB2は、外部とは接続されない通常動作時の內部バスである。

本実施例においては、コマンド · メモリ VRAMと描画メモリ FB0、 FB I とのメモリモジュールのテストと、描画プロセッサ GPのテストは独立した形式で行う。メモリモジュールのテス卜はメモリテス夕によって、描画プロセッサ GP のテス卜はロジックテスタによつて行う。

また、本実施例におけるメモリモジュールは、通常動作時に使用される通常ポ一ト NPとテス卜動作時に使用されるテストポート TP とを備える。これは、通常ポート NP側にメモリ制御などの制御口 ―

2 2 ジックが内部バス IB0、 IB 1、 IB2を介して接続されるため、ポートの負荷を通常動作時に最大限軽くするためである。ただし、必ずしも通常ポートとテストポートは別々である必要はなく、マルチプレクスなどの構成にすることにより 1つのポー卜とすることもできる, 各モジュールのテス卜は、モ一ド選択端子 MSTから出力される内部制御信号 TEM0〜5、モード選択信号 TLにより、画像プロセッサ GP、コマンド ' メモリ VRAM、描画メモリ FB0、 FB I のそれぞれのメモリモジュールが選択されテストされる。なお、モード選択端子 MSTの入力信号 TE0〜TE3 は、外部のテスト装置（テスタ）あるいは、外部の CPUから供給される。したがって、外部からの入力信号 TE0〜TE3 は、モード選択端子 MST を介して内部制御信号 TEM0 ~ 5、モード選択信号 TLを内部で生成し、各モジュールに入力されて各モジュールごとにテスティングが行われる。

また、各メモリモジュールと共通テストノ 'ス TB とは、ワイヤド 0 Rで接続されており、内部制御信号 TEM0〜5 により選択されたメモリモジュールの出力のみが共通テストパ'ス TBに出力される。これにより、テスト用の配線数の削減が図れ、半導体集積回路装置 SICのチップ面積縮小できる。

第 1 6図には、コマンド ' メモリ VRAMと描画メモリ FB0、 FB I のメモリモジュール内に設けられた通常ポート NP とテス卜ポート TP の具体的構成が示されている。通常ポ一ト NP とテストポート TPは、通常モード、テストモ一ドの各モ一ドごとに動作が異なるように構成されている。

第 1 6図の（a)には、半導体集積回路装置 SICが通常動作を行っている通常動作モードの場合が示されている。通常動作モードでは、メモリモジュールは通常ポート NPから画像プロセッサ GP によりアクセスされる。このとき、テストポート TP 側は選択信号に基づいてハイ · インピーダンス状態にされ、外部に対しては何の情報も出力しないようにされている。すなわち、通常動作モード時は、画像プロセッサ GP とメモリモジュールは直結される状態で動作を実行するようにされる。なお、選択信号は、内部制御信号 TEM0〜 5 とモ一ド選択信号 TLの ANDで生成される。

第 1 6図の（b)は、メモリテストモ一ドの場合が示されている。メモリテストモ一ドでは、メモリモジュールはテストポ一卜 TP カヽらアクセスされる。このとき、通常ポート NP側は選択信号に基づいてハイ · インピーダンス状態にされ、外部に対しては何の情報も出力しないようにされる。すなわち、メモリテストモード時は、画像プロセッサ GP とメモリモジュールは切り離され、メモリモジユールはテストポ一ト TP を介して、外部のテスト装置あるいは外部の

C P Uに直結される状態で動作を実行するようにされる。

これにより、半導体集積回路装置 SICに搭載されたメモリモジュールに対して、従来の汎用半導体メモリのテスト方法がそのまま使用することができることになる。

第 1 6図の（c)には、ロジックテストモ一ドの場合が示されている。ロジックテス卜モードとは、画像プロセッサ GP のテストモ一ドをいう。ロジックテストモードでは、メモリモジュールは通常ポート

NPからアクセスされる。また、テストポ一卜 TPを通じて外部でモニタすることができるようにされている。

すなわち、ロジックテストモード時は、画像プロセッサ GP とメモリモジュールは直結され、メモリモジュールはテストポート TP を介して、外部のテスト装置あるいは外部の CPUに直結される状態で動作を実行するようにされる。これによつて、ロジックテストモ -

2 4 一ド時は、画像プロセッサ GP はロジックテスタのテス卜パターンに従ってメモリモジュールとやりとりを行っているが、その時のメモリモジュールの状態をモニタすることができる。

図 1 7には、通常ポー卜 NP とテス卜ポート TP との切り替え回路の一例が示されている。 nチャネル MOS(nMOS)トランジスタ Q 1 と p チャネル MOS(pMOS)トランジスタ Q2 とで構成される卜ランスファ · ゲート TG 1 と、 nMOS トランジスタ Q3 と pMOS 卜ランジスタ Q4とで構成されるトランスファ ' ゲート TG2 とで切り替え回路が構成される。モジュール選択信号（TL、 TEM0〜TEM3)から生成された制御信号 SN、 STによって、トランスファ 'ゲー卜 TG 1、 TG2 は制御される。ただし、このトランスファ · ゲートに替えて、クロックド · インバー夕等でも同様の機能を実現することができる。第 1 8図には、モード選択端子 MSTのテス卜制御ピンの割り付けが示されている。テスト制御ピン（TE0〜TE3)は、 4 ビッ卜のェンコード化された信号受けつけ、この信号に基づいて内部制御信号 TEM0 - 5とモード選択信号 TLが第 1 8図に示すように生成される。なお、内部制御信号 TEM0〜5 とモ一ド選択信号 TLに基づいて、コマンド · メモリ VRAM、描画メモリ FB0、 FB 1の各メモリモジユールが選択されテス卜される。

内部制御信号 TEMは、テス卜制御ピン（TE0〜 TE3)に外部の入力信号のデコ一ド結果であり、画像プロセッサ GP、コマンド ' メモリ VRAM、描画メモリ FB0、 FB Iの各モジュールに入力され、テスト時の対象モジュールを決定する。なお、本実施例では、通常動作時、 STNBYモード時は「 0 0 0 0 0 0」とされる。

モード選択信号 TL は、通常動作モード、ロジックテストモード、メモリテストモ一ドの各モードを設定する。第 1 8図では、モード / ―

2 5 選択信号 TL 力「 1 」のときは、通常動作モード、ロジックテストモ一ドが設定され、「 0」のときはメモリテス卜モードが設定される。なお、本実施例では、通常動作モード、ロジックテストモード、メモリテストモ一ドの他にスタンバイモ一ドも設定できる。

なお、本実施例におけるテストモジュールは、第 1 8図に示すようにロジックテストモ一ドでは、 DRAM モジュール 2 個の単位 ( M0-M 1、 M2-M3、 M4-M5 ) でテストが行われ、メモリテストモード時では DRAMモジュール 1 個の単位（M0、 M l、 M2、M3、 M4、 M5 ) でテストが行われる。これは、ロジックテストモード、メモリテストモードのテスト方法の相違に基づくものであり、ロジックテストモ一ド時は、 FB0、 FB I の単位でテスティングが行われるのに対し、メモリテストモ一ド時では各 DRAMの単位でテスティングが行われるからである。

以上により、搭載されるメモリモジュール数、またはバンク数が増加しても、テスト制御ピン（TE0〜TE3)を増加させる必要がなく、また各テス卜方法に合致したモジュールをテス卜する事が可能になる。

なお、このテスト制御ピン（TE0〜TE3)は、必ずしも本実施例のようなエンコード化されている必要はなく、各テス卜制御ピンが、それぞれ特定のメモリモジュールを直接選択する構成であっても良い _c たとえば、 TE2力く「 1 」になれば、描画メモリ FB0の 1個のメモリモジュールが選択されて、テス卜が行われるような構成にしても良い o

第 1 9 図には、第 1 6図の（c)のロジックテストモード時の各端子の入出力を表したものが示される。

そのため、本実施例では、第 1 6 図に示されるテストポート NP -

2 6 を介して、外部のテスト装置あるいは外部の CPUに直結される状態にするとともに、図 1 9のように画像プロセッサ GP と、画像プロセッサ GPがアクセスする各メモリモジュールごとにテスティングできるようにされている。

本実施例における画像プロセッサ GP のテスティングは、通常端子 NTを通じて外部から入力されたテス卜用のコマンド及びテス卜ノ、。ターンを、画像プロセッサ GPが実行することにより行う。したがって、画像プロセッサ GP は通常端子 NT を使用して、テストパターンに基づいて、通常の動作を実行すれば良く、通常動作時と異なるところはない。

具体的には、外部のデータ処理装置が、前述した CPUインタフ —スュニット CIU を介して、コマンド ' メモリ VRAM にテス卜用のコマンド及びテス卜パターンを格納し、画像プロセッサ GPが外部のデータ処理装置の命令に基づいて、そのコマンドを実行することにより行われる。

本実施例においては、対象となる各メモリモジュールごとに画像プロセッサ GP はテストパターンを実行する。したがって、先ず描画メモリ FB0が対象になり、次いで描画メモリ FB 1、コマンド - メモリ VRAM がロジックテストモ一ドの対象のメモリモジュールになる。また、どのメモリモジュールをロジックテス卜モードで観測するかは、テス卜制御ピン（TE0〜TE3)に入力された外部の入力信号のデコード結果である観測切替信号 KS によって決められ、本実施例では、描画メモリ FB0 を観測するモード 1 、描画メモリ FB 1 を観測するモード 2、コマンド ' メモリ VRAMを観測するモード 3がある。

これにより、モード 1 の時は、第 1 6図の（c)に示されるテス卜ポ -

2 7 一ト TPを通じて、通常ポート NPから描画メモリ FB0をアクセスしている状態が、モード 2の時は描画メモリ FB Iをアクセスしている状態が、モード 3の時はコマンド · メモリ VRAMをアクセスしている状態が、外部からそれぞれモニタすることができることになる _c 第 2 0図は、半導体集積回路装置 SICのテストを主とした全体ブロック図が、第 2 1 図〜第 2 3図には、半導体集積回路装置 SICの入出力ピンの内容をまとめたものが示される。

各メモリモジユールは共通テス卜バス TB に接続されており、共通テストノス TB は、 1 1 ビットのアドレスノくス A、 8 ビットの力ラムノくンクァドレスノス C、 8 ビッ卜の口ウノくンクァドレスバス R、 1 6 ビッ卜のノンクアクティブ信号 B E、 1 6 ビッ卜のデータバス D Q、またはクロック C L K、アクティブコントロール A C、ロウァドレスコントロール CR、カラムアドレスコントローノレ CC、リ一ドライ卜 RW等からなる。

半導体集積回路装置 SICは、通常時の画像プロセッサ GPに必要な入力 ' 出力 ' 入出力端子を 3 4 、テストコントロール用の端子を 7、テスト専用の端子を 4 3、電源 ' グラウンドの端子を 1 6の計 1 0 0の入力 · 出力 · 入出力端子を有する。第 1 2図に示されるように、端子は 1辺に 2 5づっ配置される。

また、アドレス Zデータノくス VBUS、メモリノくィ卜イネ一ブル TEBE、メモリノくンクァドレス TERC はピン数を削減するため、それぞれマルチプレクスされている。例えば、アドレス Zデ一夕バス VBAS は通常動作時は外部のデータ処理装置から画像プロセッサ GP へのリード · ライトを行うァドレス Zデータバスであるが、テス卜モード時はテス卜バス TB のデータバス D Qに接続されて、テス卜バス TB のデータバス D Qの内容の入出力を行うようにされて -

2 8 いる。

本実施例によって得られる効果を簡単に説明すれば、以下の通りである。

( 1)本実施例によると、フレームパ、ッファとコマンド用のメモリと画像プロセッサをワンチップに内蔵した場合に、情報の流れに沿った最適な配置とすることにより、配線の引き回しが単純になり、配線長を短くすることができる。これにより配線領域が縮少し、チップ面積を小さくすることができる。さらに、配線長が短くなるため、信号遅延が小さくなり、高速動作が可能となる。

(2) また、フレームノく'ッファとコマンド用のメモリと画像プロセッサをワンチップに内蔵した画像処理装置にテス卜端子を設け、各メモリモジュールにテス卜ポートを設けて、テストバスに接続することにより、テス卜時に各内蔵メモリモジュールの内容を外部からモ二夕することができる。したがって、混載によりメモリ用の外部端子がなくなつても、従来のテス卜方法がそのまま使用できる。

(3)さらに、画像処理装置に内蔵されるフレームバッファ、コマンド * メモリのそれぞれを、複数の同一構成のメモリモジュールから構成し、各メモリモジュールに同一のロウァドレスを割り付けることによりメモリアドレスの深さを増やすことができる。これにより、応力、ねじれ等の物理的な制約からメモリモジュールの電流ライン、すなわち電流容量が制限されるような場合であっても、上限を満たす範囲内で複数の同一構成とすることにより、画像用プロセッサからみて容量の大きなフレームバッファ、コマンド ' メモリを実現することができる。さらに同一構成のメモリモジユールから構成することにより、フレームノくッファ、コマンド ' メモリのそれぞれにおけるテスティング、リフレッシュを統一することができる。一

2 9

(4) また、画像用のプロセッサの命令に基づく、フレームノッファ、コマンド · メモリのそれぞれのリード及びライト動作のレイテンシを等しくすることにより、ロジックのステ一卜マシンの制御論理を容易することができる。すなわち、画像用のプロセッサはライ卜 . ァドレスの出力後にノン · オペレーション命令を実行することにより、読み出し及び書き込み動作のレイテンシを等しくし、これによりステートマシン内でのリ一ドとライ卜の処理を同一に扱うことができる。したがって、リード · ライト、ライト · リード、リード . リード、ライト · ライトというアクセスの組み合わせをステ一トマシン内で考慮する必要がなくなる。また、これにより、画像用プロセッサの論理ゲート数を減らすことができる。

産業上の利用可能性

本発明は、ノ一ソナルコンピュータまたは、アミューズメント機器等の高速グラフィック処理を実現するアーキテクチャに導入可能なものであり、グラフィック LSIの描画性能を高めるために、フレームノッファとコマンド用のメモリとグラフィックスコントローラをワンチップに内蔵した場合に、情報の流れに沿った最適な配置とすること、又は、従来のメモリテスト、ロジックテストをそのまま使用できること、フレームバッファとコマンド用のメモリのそれぞれを、複数の同一構成のメモリモジュールから構成すること等によつて、搭載基板上での占有面積の縮小又は使い勝手の良い画像処理装置の実現に適している。

Claims

铺求の範囲

1 . 論理回路を集積した画像用のプロセッサと描画情報が格納される画像メモリとを 1つの半導体基板上に備え、

上記画像メモリは、複数の同一構成のメモリモジユールから構成され、上記各メモリモジュールには同一のロウアドレスが割り付けられ、前記メモリモジユールの個数に対応する力ラム制御信号が入力されることを特徴とする半導体集積装置。

2 . 上記画像メモリは、複数のメモリモジュールから構成されるとともに、各メモリモジュールは、それぞれ複数のバンクから構成され、同一アドレスでアクティブにされるデータ線のビット数が、各メモリモジュールで、それぞれ等しいことを特徴とする請求の範囲第 1項記載の半導体集積装置。

3 . 論理回路を集積した画像用のプロセッザと画像情報が格納される第 1及び第 2の画像メモリとを 1つの半導体基板上に備え、上記画像用のプロセッサの命令に基づいて、上記第 1及び第 2の画像メモリのリード及びライ卜動作が行われ、上記画像用のプロセッサはライ卜 · ァドレスの出力後にノン ' オペレーション命令を実行することにより、上記画像メモリの読み出し及び書き込み動作のレイテンシを等しくすることを特徴とする半導体集積装置。

4 . 上記第 1 の画像メモリは、ロウアドレスが取り込まれてから、第 1 の期間にソースデータが読み出され、

上記第 2のメモリは、ロウアドレスが取り込まれてから、上記第 1 の期間に画素データが読み出され、

上記画像用のプロセッサは、第 2の期間に上記ソースデ一夕と上記画素データとを合成し、ァドレス及び制御信号を出力し、上記第 2の画像メモリに書き込みが行われることを特徴とする請求の範囲第 3項記載の半導体集積装置。

5 . 論理回路を集積した画像用のプロセッサと画像情報が格納される第 1及び第 2のダイナミック型 R A Mとを 1つの半導体基板上に備え、

上記第 1 のダイナミック型 R A Mと上記第 2のダイナミック型 R A Mは、同時にリフレッシュされ、そのリフレッシュサイクルは、上記第 1 のダイナミック型 R A Mを基準にされていることを特徴とする半導体集積装置。

6 . 上記第 1又は第 2のダイナミック型 R A Mのリフレッシュ . サィクル及びリフレッシュのクロック数は、上記画像用のプロセッサ内に上記第 1 のダイナミック型 R A Mを基準に固定され、これにより複数のダイナミック型 R A Mのリフレッシュを統一して行うことを特徴とする請求の範囲第 5項記載の半導体集積装置。

7 - 論理回路を集積した画像用のプロセッザと画像情報が格納される画像メモリとを 1つの半導体基板上に備え、

上記画像用のプロセッサから上記画像メモリに発行されるロウァドレスは、パイプライン処理により与えられ、

上記画像用のプロセッサから上記画像メモリに発行されるカラムアドレスは、連続して与えられることを特徴とした半導体集積装置。 8 . 上記画像用のプロセッサから、複数のロウアドレスが発行された場合において、上記パイプライン処理は、初段で複数のロウアドレスの切替えを検出発行し、次段で切り替わったロウァドレスの対応するメモリセルをそれぞれプリチャージし、終段でカラムァドレスを発行することを特徴とした請求の範囲第 7項記載の半導体集積装置。