WO1996029739A1 - Festwert-speicherzellenanordnung und verfahren zu deren herstellung - Google Patents
Festwert-speicherzellenanordnung und verfahren zu deren herstellung Download PDFInfo
- Publication number
- WO1996029739A1 WO1996029739A1 PCT/DE1996/000380 DE9600380W WO9629739A1 WO 1996029739 A1 WO1996029739 A1 WO 1996029739A1 DE 9600380 W DE9600380 W DE 9600380W WO 9629739 A1 WO9629739 A1 WO 9629739A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- longitudinal trenches
- mos transistors
- adjacent
- semiconductor substrate
- rows
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
Eine Festwert-Speicherzellenanordnung umfaßt eine Vielzahl einzelner Speicherzellen, die jeweils einen MOS-Transistor umfassen und die in parallel verlaufenden Zeilen angeordnet sind. Benachbarte Zeilen verlaufen dabei jeweils abwechselnd am Boden von Längsgräben (6) und zwischen benachbarten Längsgräben (6) und sind gegeneinander isoliert. Die Festwert-Speicherzellenanordnung ist durch selbstjustierende Prozeßschritte mit einem Flächenbedarf pro Speicherzelle von 2 F2 (F: minimale Strukturgröße) herstellbar.
Description
Beschreibung
Festwert-SpeicherZeilenanordnung und Verfahren zu deren Herstellung.
Für viele elektronische Systeme werden Speicher benötigt, in die Daten fest eingeschrieben sind. Derartige Speicher werden unter anderem als Festwertspeicher, Lesespeicher oder Read- Only-Memory bezeichnet.
Für sehr große Datenmengen werden als Lesespeicher vielfach KunststoffScheiben verwendet, die mit Aluminium beschichtet sind. In der Beschichtung weisen diese KunststoffScheiben zweierlei punktartige Vertiefungen auf, die den logischen Werten Null und Eins zugeordnet werden. In der Anordnung dieser Vertiefungen ist die Information digital abgespei¬ chert. Derartige Scheiben werden als Compaktdisc bezeichnet und sind zur digitalen Abspeicherung von Musik verbreitet.
Zum Lesen der auf einer Compaktdisc gespeicherten Daten wird ein Lesegerät verwendet, in dem die Scheibe mechanisch ro¬ tiert. Die punktartigen Vertiefungen werden über eine Laser¬ diode und eine Photozelle abgetastet. Typische Abtastraten sind dabei 2 x 40 kHz. Auf einer Compaktdisc können fünf GBits Informationen gespeichert werden.
Das Lesegerät weist bewegte Teile auf, die mechanischem Verschleiß unterworfen sind, die vergleichsweise viel Volumen benötigen und die nur einen langsamen Datenzugriff erlauben. Das Lesegerät ist darüber hinaus empfindlich gegen Erschütte¬ rungen und daher in mobilen Systemen nur begrenzt einsetzbar.
Zur Speicherung kleinerer Datenmengen sind Festwertspeicher auf Halbleiterbasis bekannt. Vielfach werden diese als plana- re integrierte Siliziumschaltung realisiert, in der MOS- Transistoren verwendet werden. Die MOS-Transistoren werden
jeweils über die Gateelektrode, die mit der Wortleitung verbunden ist, ausgewählt. Der Eingang des MOS-Transistors ist mit einer Referenzleitung verbunden, der Ausgang mit einer Bitleitung. Beim Lesevorgang wird bewertet, ob ein Strom durch den Transistor fließt oder nicht. Entsprechend wird die gespeicherte Information zugeordnet. Technisch wird die Speicherung der Information meist dadurch bewirkt, daß die MOS-Transistoren durch unterschiedliche Implantationen im Kanalgebiet unterschiedliche Einsatzspannungen aufweisen.
Diese Speicher auf Halbleiterbasis erlauben einen wahlfreien Zugriff auf die gespeicherte Information. Die zum Lesen der Information erforderliche elektrische Leistung ist deutlich kleiner als bei einem Lesegerät mit einem mechanischen Lauf- werk. Da zum Lesen der Information kein mechanisches Laufwerk erforderlich ist, entfällt der mechanische Verschleiß und die Empfindlichkeit gegenüber Erschütterungen. Festwertspeicher auf Halbleiterbasis sind daher auch für mobile Systeme ein¬ setzbar.
Die beschriebenen Siliziumspeicher weisen einen planaren Aufbau auf. Damit wird pro Speicherzelle ein minimaler Flä¬ chenbedarf erforderlich, der bei etwa 6 bis 8 F2 liegt, wobei F die in der jeweiligen Technologie kleinste herstellbare Strukturgröße ist. Planare Siliziumspeicher sind damit in einer 1 μ -Technologie auf Speicherdichten um 0,14 Bit pro μ 2 begrenzt.
Es ist bekannt, bei planaren Siliziumspeichern die Speicher- dichte dadurch zu erhöhen, daß die MOS-Transistoren zeilen¬ weise angeordnet sind. In jeder Zeile sind die MOS-Transisto¬ ren in Reihe verschaltet. Durch zeilenweises Ansteuern im Sinne einer "NAND"-Architektur werden die MOS-Transistoren ausgelesen. Dazu sind pro Zeile nur zwei Anschlüsse erforder- lieh, zwischen denen die in der Zeile angeordneten MOS-Tran¬ sistoren in Reihe verschaltet sind. Miteinander verbundene Source/Drain-Gebiete benachbarter MOS-Transistoren können
dann als zusammenhängendes dotiertes Gebiet realisiert sein. Dadurch kann der Flächenbedarf pro Speicherzelle auf theore¬ tisch 4 F2 (F: in der jeweiligen Technologie kleinste her¬ stellbare Strukturgröße) reduziert werden. Eine solche Speicherzellenanordnung ist zum Beispiel aus H. Kawagoe und N. Tsuji in IEEE J. Solid-State Circuits, vol. SC-11, p. 360, 1976, bekannt.
Der Erfindung liegt das Problem zugrunde, eine Festwert- Speicherzellenanordnung auf Halbleiterbasis anzugeben, bei der eine erhöhte Speicherdichte erzielt wird und die mit wenigen Herstellungsschritten und hoher Ausbeute herstellbar ist. Desweiteren soll ein Verfahren zur Herstellung einer solchen Speicherzellenanordnung angegeben werden.
Dieses Problem wird gelöst durch eine Festwert-Speicherzel¬ lenanordnung gemäß Anspruch 1 sowie durch ein Verfahren zu deren Herstellung gemäß Anspruch 5. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In der erfindungsgemäßen Festwertspeicherzellenanordnung sind Speicherzellen jeweils in im wesentlichen parallel verlaufen¬ den Zeilen in einer Hauptfläche eines Halbleitersubstrats angeordnet. In der Hauptfläche des Halbleitersubstrats sind Längsgräben vorgesehen. Die Längsgräben verlaufen im wesent¬ lichen parallel zu den Zeilen. Sie sind mindestens so lang wie die Zeilen. Die Zeilen sind jeweils abwechselnd zwischen benachbarten Längsgräben und auf dem Boden der Längsgräben angeordnet. Die Hauptfläche des Halbleitersubstrats ist durch die Längsgräben strukturiert. Jede zweite der Zeilen ist am Boden der Längsgräben angeordnet, die dazwischen angeordneten Zeilen sind auf dem die Längsgräben begrenzenden Material angeordnet.
Benachbarte Zeilen sind durch eine Isolationsstruktur gegen¬ einander isoliert. Die Isolationsstruktur isoliert benach¬ barte Zeilen in vertikaler Richtung. Es liegt im Rahmen der
Erfindung, die Isolationsstruktur durch entlang den Seiten¬ wänden der Längsgräben angeordnete, isolierende Spacer und jeweils zwischen benachbarten Längsgräben im Halbleiter¬ substrat angeordnete, dotierte Schichten, die die Ausbildung leitender Kanäle im Halbleitersubstrat zwischen benachbarten Zeilen verhindern, sogenannte Channel-Stop-Schichten, auszu¬ bilden. Die dotierten Schichten sind vorzugsweise in dem Material des Halbleitersubstrats, das jeweils zwischen be¬ nachbarten Längsgräben angeordnet ist, ausgebildet und weisen eine Tiefe im Halbleitersubstrat auf, die geringer als die
Tiefe der Längsgräben ist. Diese Isolation benötigt zwischen benachbarten Zeilen keine Fläche. Parallel zur Hauptfläche des Halbleitersubstrats sind benachbarten Zeilen unmittelbar zueinander benachbart. Senkrecht zur Hauptfläche des Halblei- tersubstrats weisen benachbarten Zeilen einen Abstand ent¬ sprechend der Tiefe der Längsgräben auf.
Vorzugsweise sind die MOS-Transistoren von entlang einer Zeile angeordneten Speicherzellen in Reihe verschaltet. Miteinander verbundene Source/Drain-Gebiete von entlang einer Zeile benachbarten MOS-Transistoren sind dabei als zusammen¬ hängendes dotiertes Gebiet ausgebildet. Jede Zeile weist zwei Anschlüsse auf, zwischen denen in der Zeile angeordnete MOS- Transistoren in Reihe verschaltet sind. Über diese Anschlüsse können die in der jeweiligen Zeilen befindlichen MOS-Transi¬ storen im Sinne einer "NAND"-Architektur angesteuert werden.
Vorzugsweise wird die erfindungsgemäße Festwert-Speicherzel¬ lenanordnung mit einer Isolationsstruktur, die isolierende Spacer und dotierte Schichten, die die Ausbildung leitender Kanäle im Halbleitersubstrat zwischen benachbarten Zeilen verhindert, umfaßt, sowie mit in jeder Zeile in Reihe ver¬ schalteten MOS-Transistoren, in denen jeweils miteinander verbundene Source/Drain-Gebiete als zusammenhängendes dotier- tes Gebiet im Halbleitersubstrat ausgebildet sind, reali¬ siert. Werden in dieser Ausführungsform die Breite der Längs¬ gräben, der Abstand benachbarter Längsgräben, die Ausdehnung
der zusammenhängenden dotierten Gebiete und die Breite der Wortleitungen entsprechend einem in der jeweiligen Technolo¬ gie minimalen Strukturgröße F ausgebildet, so beträgt der Flächenbedarf pro Speicherzelle 2 F . Unter Zugrundelegung einer Technologie mit einer minimalen Strukturbreite F von 0,4 um ist damit eine Speicherdichte von 6,25 Bi /um2 erziel¬ bar.
Es liegt im Rahmen der Erfindung, daß die MOS-Transistoren je nach in der jeweiligen Speicherzelle eingespeicherter Infor¬ mation unterschiedliche SchwellenSpannungen aufweisen. Zur Abspeicherung der Daten in digitaler Form weisen die MOS- Transistoren zwei unterschiedliche Schwellenspannungen auf. Soll die Festwert-Speicherzellenanordnung für Mehrwertlogik eingesetzt werden, so weisen die MOS-Transistoren je nach eingespeicherter Information mehr als zwei unterschiedliche Schwellenspannungen auf.
Die Herstellung der erfindungsgemäßen Festwert-Speicherzel- lenanordnung erfolgt unter Einsatz selbstjustierender Proze߬ schritte, so daß der Platzbedarf pro Speicherzelle reduziert werden kann.
Zur Herstellung der Festwert-Speicherzellenanordnung wird zunächst eine erste Kanalimplantation zur Einstellung der Schwellenspannungen der MOS-Transistoren, die entlang zwi¬ schen benachbarten Längsgräben angeordneten Zeilen angeordnet sind, durchgeführt. Anschließend erfolgt die Ätzung der Längsgräben. Nach der Ätzung der Längsgräben erfolgt eine zweite Kanalimplantation zur Einstellung der Schwellenspan¬ nungen der MOS-Transistoren, die am Boden der Längsgräben angeordnet sind. Bei der zweiten Kanalimplantation sind die Bereiche zwischen benachbarten Längsgräben maskiert. Nach Erzeugung einer Gateoxidschicht für alle MOS-Transistoren werden quer zu den Zeilen verlaufende Wortleitungen erzeugt, die jeweils Gateelektroden von entlang unterschiedlichen Zeilen angeordneten MOS-Transistoren bilden. Schließlich wird
eine Source/Drain-Implantation durchgeführt, bei der die Wortleitungen als Maske verwendet werden und bei der gleich¬ zeitig die Source/Drain-Gebiete für die MOS-Transistoren, die am Boden der Längsgräben angeordnet sind und für die MOS- Transistoren, die zwischen benachbarten Längsgräben angeord¬ net sind, gebildet werden.
Vorzugsweise werden die Längsgräben unter Verwendung einer Siθ2-enthaltenden Grabenmaske als Ätzmaske geätzt. Die Gra- benmaske wird anschließend zur Maskierung der Bereiche zwi¬ schen benachbarten Längsgräben bei der zweiten Kanalimplanta¬ tion verwendet. Nach der zweiten Kanalimplantation wird die Grabenmaske entfernt.
Im folgenden wird die Erfindung anhand eines Ausführungsbei- spiels und der Figuren näher erläutert.
Figur 1 zeigt ein Siliziumsubstrat nach einer ersten Kanalim¬ plantation.
Figur 2 zeigt das Siliziumsubstrat nach einer Grabenätzung und einer zweiten Kanalimplantation.
Figur 3 zeigt das Siliziumsubstrat nach Bildung von Wortlei- tungen.
Figur 4 zeigt den in Figur 3 mit IV-IV bezeichneten Schnitt durch das Siliziumsubstrat.
Figur 5 zeigt den in Figur 3 mit V-V bezeichneten Schnitt durch das Siliziumsubstrat.
Figur 6 zeigt eine Aufsicht auf das in Figur 3 dargestellte Siliziumsubstrat.
Die Darstellungen in den Figuren sind nicht maßstäblich.
Zur Herstellung einer erfindungsgemäßen Festwert-Speicherzel¬ lenanordnung in einem Substrat 1 aus zum Beispiel monokri¬ stallinem Silizium wird zunächst an einer Hauptfläche 2 des Substrats 1 eine Isolationsstruktur erzeugt, die den Bereich für die Festwert-Speicherzellenanordnung definiert (nicht dargestellt) . Das Substrat 1 ist zum Beispiel p-dotiert mit einer Dotierstoffkonzentration von 10^-5 cm"3.
Anschließend wird eine Implantation mit Bor durchgeführt, zur Bildung einer Channel-Stop-Schicht 3. Die Borimplantation erfolgt mit einer Dosis von zum Beispiel 6 x 10^3 cm-2 und einer Energie von zum Beispiel 120 keV. Dadurch wird die Channel-Stop-Schicht 3 in einer Tiefe von zum Beispiel 0,3 um unterhalb der Hauptfläche 2 in einer Dicke von 0,3 um herge- stellt (siehe Figur 1) .
Mit Hilfe eines photolithographischen Verfahrens werden dann Bereiche für Depletion-Kanäle von MOS-Transistoren definiert. Mit Hilfe einer ersten Kanalimplantation mit Arsen mit einer Energie von 50 keV und einer Dosis von 4 x 10^-2 cm-2 werden die Depletion-Kanäle 4 gebildet. Die Ausdehnung der Deple¬ tion-Kanäle 4 parallel zur Hauptfläche 2 beträgt bei Verwen¬ dung einer 0,4 um-Technologie zum Beispiel 0,6 um x 0,6 um.
Durch Abscheidung einer Siθ2~Schicht in einer Dicke von zum Beispiel 200 nm mit Hilfe eines TEOS-Verfahrens wird durch Strukturierung der Siθ2"Schicht mit Hilfe photolithographi¬ scher Verfahren eine Grabenmaske 5 gebildet (siehe Figur 2) .
Durch anisotropes Ätzen zum Beispiel mit CI2 werden unter Verwendung der Grabenmaske 5 als Ätzmaske Längsgräben 6 geätzt. Die Längsgräben 6 weisen eine Tiefe von zum Beispiel 0,6 um auf. Die Längsgräben 6 reichen bis in das Substrat 1 hinein, sie durchtrennen die Channel-Stop-Schicht 3. Die Breite der Depletion-Kanäle 4 wird bei der Ätzung der Längs¬ gräben 6 eingestellt. Daher ist die Justierung der Graben¬ maske 5 relativ zu den Depletion-Kanälen 4 unkritisch.
Die Weite der Längsgräben 6 beträgt bei einer 0,4 μm-Techno- logie 0,4 μm, der Abstand benachbarter Längskanäle 6 beträgt ebenfalls 0,4 μm. Die Länge der Längsgräben 6 richtet sich nach der Größe der Speicherzellenanordnung und beträgt zum Beispiel 130 um.
Durch Abscheidung einer weiteren Siθ2-Schicht in einem TEOS- Verfahren und anschließendes anisotropes Ätzen werden an den Seitenwänden der Längsgräben 6 Spacer 7 aus Siθ2 gebildet. Mit Hilfe eines photolithographischen Verfahrens werden anschließend Bereiche für die Depletionkanäle für MOS-Transi¬ storen, die nachfolgend am Boden der Längsgräben 6 herge¬ stellt werden, definiert. Mit einer zweiten Kanalimplantation mit zum Beispiel Arsen und einer Energie von zum Beispiel 50 keV und einer Dosis von zum Beispiel 4 x 10^2 cm-2 werden wie die Depletionkanäle 8 am Boden der Längsgräben erzeugt. Die Bereiche zwischen benachbarten Längsgräben 6 sind dabei durch die Grabenmaske 5 und die Spacer 7 maskiert. Die Justierung bei der Definition der Depletionkanäle 8 ist daher unkriti¬ sch. Bezüglich der Seitenwände der Längsgräben 6 ist die zweite Kanalimplantation selbstjustiert .
Anschließend wird die Grabenmaske 5 naßchemisch zum Beispiel mit NH4F/HF entfernt. Dabei werden auch die Spacer 7 ent¬ fernt. Nach Aufwachsen und Wegätzen eines Sacrificial-Oxids wird eine Gateoxidschicht 9 in einer Dicke von zum Beispiel 10 n aufgewachsen. Die Gateoxidschicht 9 ist am Boden der Längsgräben 6 und zwischen den Längsgräben 6 auf der Haupt- fläche 2 angeordnet (siehe Figur 3, Figur 4, der den mit IV- IV bezeichneten Schnitt durch Figur 3 darstellt, und Figur 5, die den mit V-V bezeichneten Schnitt in Figur 3 darstellt . Der in Figur 3 dargestellte Schnitt ist in Figur 4 und Figur 5 jeweils mit III-III bezeichnet) .
In einem TEOS-Verfahren wird eine weitere Siθ2-Schicht abge¬ schieden, aus der durch anisotropes Trockenätzen an den
Seitenwänden der Längsgräben 6 wiederum Spacer 10 aus Siθ2 gebildet werden. Die Siθ2-Schicht wird in einer Dicke von zum Beispiel 60 n abgeschieden. Das Rückätzen erfolgt zum Bei¬ spiel mit CF4.
Es wird ganzflächig eine Polysiliziumschicht in einer Dicke von zum Beispiel 400 nm abgeschieden. Durch Strukturierung der Polysiliziumschicht in einem photolithographischen Prozeßschritt werden Wortleitungen 11 gebildet, die entlang der Hauptfläche 2 zum Beispiel senkrecht zu den Längsgräben 6 verlaufen. Die Wortleitungen 11 weisen eine Breite von 0,4 μm auf. Benachbarte Wortleitungen 11 weisen einen Abstand von 0,4 μm auf. Breite und Abstand der Wortleitungen 11 ent¬ spricht jeweils einer minimalen Strukturgröße 11. Die Wort- leitungen 11 verlaufen so, daß am Boden der Längsgräben 6 gebildete Depletion-Kanäle 8 jeweils unterhalb einer Wortlei- tung 11 angeordnet sind.
Anschließend wird eine Source/Drain-Implantation mit zum Beispiel Arsen bei einer Energie von zum Beispiel 25 keV und einer Dosis von zum Beispiel 5 x lO1^ cm-2 durchgeführt. Bei der Source/Drain-Implantation werden am Boden der Längsgräben 6 sowie in der Hauptfläche 2 zwischen den Längsgräben 6 dotierte Gebiete 12 erzeugt. Die dotierten Gebiete 12 wirken jeweils als gemeinsames Source/Drain-Gebiet für zwei entlang einer Zeile angeordnete, benachbarte MOS-Transistoren. Bei der Source/Drain-Implantation werden gleichzeitig die Wort¬ leitungen 11 dotiert.
Durch Abscheiden und anisotropes Rückätzen einer weiteren Siθ2-Schicht werden die Flanken der Wortleitungen 11 mit Spacern 13 bedeckt. Die Source/Drain-Implantation erfolgt selbstjustiert bezüglich der Wortleitungen 11. Da die dotier¬ ten Gebiete 12 vom gleichen Leitfähigkeitstyp wie die Deple- tion-Kanäle 4, 8 dotiert werden, ist die Justierung bei der Definition der Depletion-Kanäle in der Richtung parallel zum Verlauf der Längsgräben 6 unkritisch. Entsprechend dem Ab-
stand benachbarter Wortleitungen 11, dem Abstand benachbarter Längsgräben 6 sowie den Abmessungen der Längsgräben 6 beträgt die Fläche der dotierten Gebiete 12 parallel zur Hauptfläche 2 maximal F x F das heißt 0,4 μm x 0,4 μm. Je zwei benach- barte dotierte Gebiete 12 und die dazwischen angeordnete
Wortleitung 11 bilden jeweils einen MOS-Transistor. Am Boden der Längsgräben 6 sowie zwischen den Längsgräben 6 ist jeweils eine Zeile von in Reihe verschalteten MOS-Transisto¬ ren, die jeweils aus zwei dotierten Gebieten 12 und der dazwischen angeordneten Wortleitung 11 gebildet sind, ange¬ ordnet. Die am Boden eines Längsgrabens 6 angeordneten MOS- Transistoren sind von den benachbarten, zwischen den Längs¬ gräben 6 angeordneten MOS-Transistoren durch den Spacer 10 und die Channel-Stop-Schicht 3 isoliert. Die Dotierung der Channel-Stop-Schicht 3 von zum Beispiel 3 x 10^8 c " ge¬ währleistet gemeinsam mit den Spacern 10, daß die Schwellen¬ spannung des an den Flanken der Längsgräben 6 gebildeten, parasitären MOS-Transistoren ausreichend hoch ist, um einen Leckstrom zu unterbinden.
Jede Zeile ist am Rand der Festwert-Speicherzellenanordnung mit zwei Anschlüssen versehen, zwischen denen die in der Zeile angeordneten MOS-Transistoren in Reihe verschaltet sind (nicht dargestellt) .
Berücksichtigt man, daß jedes der dotierten Gebiete 12 Sour- ce/Drain-Gebiet für zwei angrenzende MOS-Transistoren ist, so beträgt die Länge jedes MOS-Transistors parallel zum Verlauf der Längsgräben 6 2F. Die Breite der MOS-Transistoren beträgt jeweils F. Herstellungsbedingt beträgt die Fläche für eine aus einem MOS-Transistor gebildete Speicherzelle daher 2 F . Entlang einer Wortleitung 11 benachbarte Speicherzellen, deren Konturen ZI, Z2 in der Aufsicht in Figur 6 als ver¬ stärkte Linie eingezeichnet sind, grenzen in der Projektion auf die Hauptfläche 2 unmittelbar aneinander. Die Speicher¬ zelle ZI ist am Boden eines der Längsgräben 6 angeordnet, die Speicherzelle Z2 dagegen auf der Hauptfläche 2 zwischen zwei
benachbarten Längsgräben 6. Durch die in der Höhe versetzte Anordnung benachbarter Speicherzellen wird die Packungsdichte erhöht, ohne daß die Isolation zwischen benachbarten Spei¬ cherzellen verschlechtert würde.
Die Programmierung der Festwert-Speicherzellenanordnung erfolgt bei der ersten Kanalimplantation und der zweiten Kanalimplantation. Die Depletion-Kanäle 4, 8 werden nur für diejenigen MOS-Transistoren gebildet, denen ein erster logi- scher Wert zugeordnet wird. Den anderen MOS-Transistoren wird ein zweiter logischer Wert zugeordnet.
Die Festwert-Speicherzellenanordnung wird durch Abscheidung eines Zwischenoxids, Kontaktlochätzungen und Aufbringen und Strukturieren einer Metallschicht fertiggestellt. Diese bekannten Prozeßschritte sind nicht dargestellt.
Claims
1. Festwert-Speicherzellenanordnung,
- bei der eine Vielzahl einzelner Speicherzellen in einem Halbleitersubstrat (1) vorgesehen sind,
- bei der die Speicherzellen jeweils in im wesentlichen parallel verlaufenden Zeilen angeordnet sind,
- bei der in einer Hauptfläche (2) des Halbleitersubstrats
(1) Längsgräben (6) vorgesehen sind, die im wesentlichen parallel zu den Zeilen verlaufen,
- bei der die Zeilen jeweils abwechselnd auf der Hauptfläche
(2) zwischen benachbarten Längsgräben (6) und auf dem Boden der Längsgräben (6) angeordnet sind,
- bei der Isolationsstrukturen (3, 10) vorgesehen sind, die benachbarten Zeilen gegeneinander isolieren,
- bei der die Speicherzellen jeweils mindestens einen MOS- Transistor (12, 11, 12) umfassen,
- bei der quer zu den Zeilen Wortleitungen (11) verlaufen, die jeweils mit den Gateelektroden von entlang unterschied¬ lichen Zeilen angeordneten MOS-Transistoren verbunden sind.
2. Festwert-Speicherzellenanordnung nach Anspruch 1, bei der die Isolationsstrukturen zur Isolation benachbarter Zeilen entlang den Seitenwänden der Längsgräben (6) angeord¬ nete, isolierende Spacer (10) und jeweils zwischen benachbar¬ ten Längsgräben (6) im Halbleitersubstrat (1) angeordnete, dotierte Schichten (3) umfassen, die die Ausbildung leitender Kanäle im Halbleitersubstrat (1) zwischen benachbarten Zeilen verhindern.
3. Festwert-Speicherzellenanordnung nach Anspruch 1 oder 2,
- bei der die MOS-Transistoren von entlang einer Zeile ange¬ ordneten Speicherzellen in Reihe verschaltet sind,
- bei der miteinander verbundene Source/Drain-Gebiete von entlang einer Zeile benachbarten MOS-Transistoren als zu¬ sammenhängendes dotiertes Gebiet (12) im Halbleitersubstrat ausgebildet sind,
- bei der jede Zeile zwei Anschlüsse aufweist, zwischen denen die in der Zeile angeordneten MOS-Transistoren in Reihe verschaltet sind.
4. Festwert-Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der die MOS-Transistoren je nach in der jeweiligen Spei¬ cherzelle eingespeicherter Information unterschiedliche Schwellenspannungen aufweisen.
5. Verfahren zur Herstellung einer Festwert-Speicherzellenan¬ ordnung,
- bei dem in einer Hauptfläche (2) eines Halbleitersubstrats (1) im wesentlichen parallel verlaufende Längsgräben (6) geätzt werden,
- bei dem eine Vielzahl in Zeilen angeordneter Speicherzel¬ len, die jeweils mindestens einen MOS-Transistor umfassen, erzeugt werden, wobei die Zeilen abwechselnd an der Haupt¬ fläche (2) zwischen benachbarten Längsgräben (6) und am Boden der Längsgräben (6) angeordnet sind,
- bei dem vor der Ätzung der Längsgräben (6) eine erste Kanalimplantation zur Einstellung der Schwellenspannungen der MOS-Transistoren, die an der Hauptfläche (2) zwischen benachbarten Längsgräben (6) angeordnet sind, durchgeführt wird,
- bei dem nach der Ätzung der Längsgräben (6) eine zweite Kanalimplantation zur Einstellung der Schwellenspannungen der MOS-Transistoren, die am Boden der Längsgräben (6) an¬ geordnet sind, durchgeführt wird,
- bei dem die Hauptfläche (2) zwischen benachbarten Längsgrä- ben (6) maskiert ist,
- bei dem eine Gateoxidschicht erzeugt wird,
- bei dem quer zu den Zeilen verlaufende Wortleitungen (11) erzeugt werden, die jeweils mit Gateelektroden von entlang unterschiedlichen Zeilen angeordneten MOS-Transistoren ver¬ bunden sind,
- bei dem eine Source/Drain-Implantation für die MOS-Transi- stören durchgeführt wird, bei der die Wortleitungen (11) als Maske verwendet werden,
- bei dem Isolationsstrukturen (3, 10) erzeugt werden, die die MOS-Transistoren benachbarter Zeilen gegeneinander iso- lieren.
6. Verfahren nach Anspruch 5,
- bei dem zur Bildung der Isolationsstrukturen vor der ersten Kanalimplantation eine dotierte Schicht (3) im Halbleiter¬ substrat erzeugt wird, die beim Ätzen der Längsgräben (6) durchätzt wird und die die Ausbildung leitender Kanäle im Halbleitersubstrat (1) zwischen benachbarten Zeilen verhin¬ dert, - bei dem zur Bildung der Isolationsstrukturen (3, 10) ferner nach dem Ätzen der Längsgräben (6) an den Seitenwänden der Längsgräben (6) isolierende Spacer (10) erzeugt werden.
7. Verfahren nach Anspruch 5,
- bei dem die Ätzung der Längsgräben (6) unter Verwendung einer Siθ2-enthaltenden Grabenmaske (5) als Ätzmaske er¬ folgt,
- bei dem die Siθ2-enthaltende Grabenmaske (5) bei der zwei¬ ten Kanalimplantation die Hauptfläche (2) zwischen benach¬ barten Längsgräben (6) maskiert,
- bei dem die Grabenmaske (5) nach der Kanalimplantation entfernt wird.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/913,332 US5920099A (en) | 1995-03-20 | 1996-03-04 | Read-only memory cell array and process for manufacturing it |
| EP96905680A EP0815594B1 (de) | 1995-03-20 | 1996-03-04 | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
| DE59602872T DE59602872D1 (de) | 1995-03-20 | 1996-03-04 | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
| JP8527962A JPH11502370A (ja) | 1995-03-20 | 1996-03-04 | 固定メモリセル装置及びその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19510042A DE19510042C2 (de) | 1995-03-20 | 1995-03-20 | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19510042.5 | 1995-03-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO1996029739A1 true WO1996029739A1 (de) | 1996-09-26 |
Family
ID=7757156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/DE1996/000380 WO1996029739A1 (de) | 1995-03-20 | 1996-03-04 | Festwert-speicherzellenanordnung und verfahren zu deren herstellung |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5920099A (de) |
| EP (1) | EP0815594B1 (de) |
| JP (1) | JPH11502370A (de) |
| KR (1) | KR19980703121A (de) |
| CN (1) | CN1079994C (de) |
| AR (1) | AR001255A1 (de) |
| DE (2) | DE19510042C2 (de) |
| IN (1) | IN187131B (de) |
| WO (1) | WO1996029739A1 (de) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19545903C2 (de) * | 1995-12-08 | 1997-09-18 | Siemens Ag | Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19630050B4 (de) * | 1996-07-25 | 2005-03-10 | Infineon Technologies Ag | Herstellverfahren für eine Lackmaske auf einem Substrat mit einem Graben |
| DE19640235C2 (de) | 1996-09-30 | 2001-10-25 | Infineon Technologies Ag | Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung |
| DE19652547C2 (de) | 1996-12-17 | 2002-04-25 | Infineon Technologies Ag | Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung |
| KR19980084469A (ko) * | 1997-05-23 | 1998-12-05 | 문정환 | 마스크 롬 및 그의 제조방법 |
| DE19742397C2 (de) * | 1997-09-25 | 2000-07-06 | Siemens Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben |
| TW406419B (en) * | 1998-01-15 | 2000-09-21 | Siemens Ag | Memory-cells arrangement and its production method |
| DE19805712A1 (de) | 1998-02-12 | 1999-08-26 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| DE19807776A1 (de) * | 1998-02-24 | 1999-09-02 | Siemens Ag | Halbleitervorrichtung und entsprechendes Herstellungsverfahren |
| DE19807920A1 (de) * | 1998-02-25 | 1999-09-02 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| CN1165999C (zh) | 1998-03-24 | 2004-09-08 | 因芬尼昂技术股份公司 | 存储器单元装置及其制造方法 |
| DE19843979C1 (de) * | 1998-09-24 | 2000-03-02 | Siemens Ag | Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306941A (en) * | 1991-10-09 | 1994-04-26 | Ricoh Company, Ltd. | Semiconductor memory device and production process thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226071A (ja) * | 1990-05-16 | 1992-08-14 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH04354159A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05110036A (ja) * | 1991-10-18 | 1993-04-30 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
-
1995
- 1995-03-20 DE DE19510042A patent/DE19510042C2/de not_active Expired - Fee Related
-
1996
- 1996-01-31 IN IN165CA1996 patent/IN187131B/en unknown
- 1996-03-04 WO PCT/DE1996/000380 patent/WO1996029739A1/de not_active Application Discontinuation
- 1996-03-04 EP EP96905680A patent/EP0815594B1/de not_active Expired - Lifetime
- 1996-03-04 US US08/913,332 patent/US5920099A/en not_active Expired - Fee Related
- 1996-03-04 CN CN96192693A patent/CN1079994C/zh not_active Expired - Fee Related
- 1996-03-04 DE DE59602872T patent/DE59602872D1/de not_active Expired - Fee Related
- 1996-03-04 KR KR1019970706523A patent/KR19980703121A/ko not_active Application Discontinuation
- 1996-03-04 JP JP8527962A patent/JPH11502370A/ja not_active Ceased
- 1996-03-15 AR AR33577196A patent/AR001255A1/es unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306941A (en) * | 1991-10-09 | 1994-04-26 | Ricoh Company, Ltd. | Semiconductor memory device and production process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| AR001255A1 (es) | 1997-09-24 |
| IN187131B (de) | 2002-02-09 |
| DE19510042A1 (de) | 1996-09-26 |
| CN1079994C (zh) | 2002-02-27 |
| DE59602872D1 (de) | 1999-09-30 |
| US5920099A (en) | 1999-07-06 |
| EP0815594A1 (de) | 1998-01-07 |
| JPH11502370A (ja) | 1999-02-23 |
| CN1179234A (zh) | 1998-04-15 |
| DE19510042C2 (de) | 1997-01-23 |
| EP0815594B1 (de) | 1999-08-25 |
| KR19980703121A (ko) | 1998-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19600422C1 (de) | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung | |
| EP0784866B1 (de) | Festwert-speicherzellenanordnung und verfahren zu deren herstellung | |
| EP0788165B1 (de) | Speicherzellenanordnung und Verfahren zu deren Herstellung | |
| EP0836747B1 (de) | Verfahren zur herstellung einer festwertspeicherzellenanordnung | |
| EP0787355B1 (de) | Verfahren zur herstellung einer festwertspeicherzellenanordnung mit vertikalen mos-transistoren | |
| DE19514834C1 (de) | Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung | |
| EP0783181A1 (de) | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung | |
| EP0838092B1 (de) | Elektrisch schreib- und löschbare festwertspeicherzellenanordnung und verfahren zu deren herstellung | |
| EP0946985B1 (de) | Speicherzellenanordnung und verfahren zu deren herstellung | |
| EP0815594B1 (de) | Festwert-speicherzellenanordnung und verfahren zu deren herstellung | |
| DE19646419C1 (de) | Verfahren zur Herstellung einer elektrisch schreib- und löschbaren Festwertspeicherzellenanordnung | |
| EP0865667B1 (de) | Festwertspeicherzellenanordnung und verfahren zu deren herstellung | |
| DE19617646C2 (de) | Speicherzellenanordnung und ein Verfahren zu deren Herstellung | |
| EP0864177B1 (de) | Festwert-speicherzellenanordnung und verfahren zu deren herstellung | |
| EP0887862A2 (de) | DRAM mit selbstverstärkenden Speicherzellen | |
| DE19653107C2 (de) | Verfahren zur Herstellung einer Speicherzellenanordnung | |
| DE4001872C2 (de) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WWE | Wipo information: entry into national phase |
Ref document number: 96192693.7 Country of ref document: CN |
|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): BR CN JP KR RU US |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE |
|
| DFPE | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101) | ||
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
| WWE | Wipo information: entry into national phase |
Ref document number: 1996905680 Country of ref document: EP |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 08913332 Country of ref document: US |
|
| ENP | Entry into the national phase |
Ref document number: 1996 527962 Country of ref document: JP Kind code of ref document: A |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 1019970706523 Country of ref document: KR |
|
| WWP | Wipo information: published in national office |
Ref document number: 1996905680 Country of ref document: EP |
|
| WWP | Wipo information: published in national office |
Ref document number: 1019970706523 Country of ref document: KR |
|
| WWG | Wipo information: grant in national office |
Ref document number: 1996905680 Country of ref document: EP |
|
| WWR | Wipo information: refused in national office |
Ref document number: 1019970706523 Country of ref document: KR |