WO1993005403A1 - Spectrum analyzer - Google Patents

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WO1993005403A1
WO1993005403A1 PCT/JP1992/001114 JP9201114W WO9305403A1 WO 1993005403 A1 WO1993005403 A1 WO 1993005403A1 JP 9201114 W JP9201114 W JP 9201114W WO 9305403 A1 WO9305403 A1 WO 9305403A1
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WO
WIPO (PCT)
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signal
sweep
trigger
frequency
control
Prior art date
Application number
PCT/JP1992/001114
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English (en)
French (fr)
Inventor
Shigeo Tomikawa
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority claimed from JP03227261A external-priority patent/JP3102651B2/ja
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to US08/050,352 priority Critical patent/US5869959A/en
Priority to EP92918555A priority patent/EP0555491B1/en
Priority to DE69227824T priority patent/DE69227824T2/de
Publication of WO1993005403A1 publication Critical patent/WO1993005403A1/ja

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/16—Spectrum analysis; Fourier analysis
    • G01R23/173—Wobbulating devices similar to swept panoramic receivers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/16—Spectrum analysis; Fourier analysis

Definitions

  • the present invention relates to a spectrum analyzer having a function of analyzing frequency components contained in various signals and displaying a frequency spectrum.
  • the spectrum analyzer continuously sweeps the local signal frequency that mixes the frequency with respect to the measurement frequency band of the input signal, so that each frequency component in the measurement frequency band is sequentially changed to a constant frequency (difference). Frequency), and the level is displayed on the display screen with the horizontal axis as frequency.
  • a spectrum analyzer is generally designed to observe a waveform of a desired frequency component in an input signal in a time domain. In such a waveform observation, a desired observation frequency component is intermediate.
  • the local signal frequency is fixed at a constant value so that it is converted into a frequency signal and detected, and the amplitude envelope of the obtained intermediate frequency signal is displayed on the screen with the horizontal axis as the time axis.
  • FIG. 1 is a block diagram showing the basic configuration of such a conventional spectrum analyzer.
  • the selection switch 17 selects the output lamp voltage VR of the lamp ⁇ address generator 23 to the local oscillator 16.
  • the selection switch 29 selects, for example, the output of the trigger signal generator 26 and outputs a signal generated by the trigger signal generator 26 from the demodulated signal of the signal under test S x supplied to the input terminal 11.
  • the trigger signal Tr is supplied to a ramp address generator 23.
  • the sweep control signal SC is given to the input terminal 27.
  • the signal under test SX supplied to the input terminal 11 is frequency-mixed with the local signal SL from the local oscillator 16 by the mixer 12, and the frequency component of the difference is mixed by an intermediate frequency filter (band-pass filter). Yes, hereafter referred to as 1F filters).
  • the local oscillator 16 has its oscillation frequency swept over a certain range by the ramp voltage VR from the ramp address generator 23, so that the output of the IF filter 13 has the measured frequency of the input signal.
  • Each frequency component of the band is obtained by being sequentially converted to a medium frequency signal.
  • the output of IF filter 13 is logarithmically amplified by logarithmic amplifier 14, and the amplitude of the output is envelope-detected by detector 15.
  • the detection output level is sequentially converted to a digital value for each high clock CK by the AD converter 18 and a signal is generated by the address AD sequentially generated for each clock CK by the ramp address generator 23. It is recorded in the memory for capture 19.
  • the signal data fetched into the memory 19 is transferred to the image display memory 20 by using the transfer read / write address TAD supplied from the control unit 31.
  • the image signal generator 21 reads the signal data from a series of addresses in the data storage area of the memory 20 for each horizontal scanning line corresponding to each height (corresponding to the signal level) on the display screen. If there is a signal data value (level value) that matches the level corresponding to each horizontal scanning line number, the position on the horizontal scanning line corresponding to the address value of the signal data (level value) (Corresponding to the time position), a high-level image signal is generated at other positions, and a low-level image signal is generated at the other positions.
  • the horizontal axis of the display screen indicates frequency, and the vertical axis indicates level.
  • the ramp address generator 23 is initialized in advance by a reset signal RST from the control unit 31 and the sweep control signal SC supplied to the input terminal 27 is set to H level.
  • the high-speed clock CK is counted from a predetermined minimum value to a maximum value given as data DATA from the control unit 31, and the counted value is sequentially output as an address AD and the total is counted.
  • the value is converted to an analog value and output as the lamp voltage VR.
  • an interrupt signal INT is generated and given to the control unit 31.
  • the control unit 31 reads and writes data for data transfer.
  • this observation mode When observing the waveform in the time domain of the desired frequency component in the input signal (this observation mode is called the zero span mode), select the variable voltage source 24 using the selection switch 17 and set the desired constant.
  • the voltage is applied to the local oscillator 16 and the local signal SL having a constant frequency is applied to the mixer # 2. Therefore, in this case, the output of the detector 15 becomes an envelope waveform of the amplitude of the specific frequency component in the input signal over time.
  • the selection switch 29 is connected to the output of the trigger signal generator 26, for example.
  • the signal under test S x is a burst wave
  • the rising level of each burst is detected by comparing the output level of the detector 15 with a predetermined level determined by the comparator 25, and the detection output is output.
  • a trigger pulse signal Tr having a constant width by the trigger signal generator 26 in response to the above, a trigger signal Tr synchronized with each burst can be generated.
  • the ramp address generator 23 counts the clock CK from a predetermined minimum value to a maximum value each time the trigger signal Tr is given, and captures each count value as an address AD signal.
  • the detection output of the detector 15 is sequentially converted to a digital value in the same manner as described above, and the area of the memory 19 designated by a series of address ADs from the lamp address generator 23 is used.
  • the received signal data is transferred to the image display memory 20.
  • the signal data read from the memory 20 is converted into an image signal by the image signal generator 21 and displayed on the display screen of the display 22.
  • the horizontal axis of the display screen indicates time, and the vertical axis indicates level.
  • the constant voltage applied to the local oscillator 16 in the zero span mode is obtained from the variable voltage source 24 through the selection switch 17.
  • the spectrum analyzer has sweep control terminals 27 and 28 in addition to the input terminal 11 for inputting the signal under test S x as described above. While the sweep control signal SC (for example, shown in FIG. 2, row B) applied to the sweep control terminal 27 is at the H logic level, the ramp address generator 23 as shown in FIG. For example, the output voltage VR is linearly increased at a constant slope by a predetermined maximum value K, and during that time, the oscillation frequency of the local oscillator 16 increases linearly. The sweep control signal SC becomes the L logical level. The trap address generator 23 stops the sweep of the output voltage V R, so that the local oscillator 16 stops the frequency sweep.
  • the sweep control signal SC for example, shown in FIG. 2, row B
  • the sweep control comb terminal 27 By using the sweep control comb terminal 27 in this way, the frequency sweep operation of the local oscillator 16 can be controlled from the outside to be continued or stopped.
  • the ramp address generator 23 sweeps the output voltage VR from the minimum value to the maximum value in the I plane.
  • a practical example of the sweep control terminal 27 is used, for example, to divide a frequency component contained in a carrier wave CY of a burst wave as shown in row A of FIG.
  • the burst wave which is the signal under test S x
  • the frequency is divided in J continuous time ranges covering a plurality of bursts.
  • the frequency spectrum S ⁇ ⁇ ⁇ of the pulse which is a burst modulated wave, is also displayed. This causes inconveniences such as the inability to observe the presence or absence of the carrier CY harmonics.
  • a sweep control signal SC synchronized with the burst wave was generated outside the spectrum analyzer as shown in row B of Fig. 2 and this sweep control signal SC was used as the spectrum analyzer.
  • Input to the sweep control terminal 27 provided in the controller sweeps the oscillation frequency of the local oscillator 16 only during the period when the carrier wave CY of the burst wave exists, and stops the frequency sweep during the period when the carrier wave CY does not exist. Do.
  • this control only the frequency spectrum SP cy of the carrier CY is displayed on the display 22 of the spectrum analyzer as shown in FIG. This control state is called gated sweep.
  • the ramp address generator 23 In the mode for displaying the time-domain waveform of the input signal (zero-span mode), the ramp address generator 23 outputs a series of addresses AD (accordingly, for each given trigger signal Tr (or EXTr)). 5
  • the ramp voltage (VR) shown in row C of Fig. 5 is generated, so it is used for signal capture.
  • the start of data capture to memory 19 starts external trigger applied to sweep control terminal 28 as described above. in synchronization with the trigger signal T r output from the signal E r or trigger signal generator 2 6 have been made. Therefore, for example, if the signal under test SX is a burst wave as shown in FIG. 5, row A, the trigger signal Tr is synchronized with each burst, but is shown in FIG. 5, row B.
  • the trigger signal Tr is not always generated during the period in which the burst occurs, and depending on the time position relationship between the trigger signal Tr and the burst wave CY, the trigger signal T r is generated.
  • a period T s during which there is no signal is generated from the timing of r to the section where the burst wave carrier CY exists.
  • the ramp voltage VR in response to each trigger signal Tr, as shown in row C, the ramp voltage VR (
  • the AD conversion output which is easily obtained during the non-ft signal period T s is also taken into the signal acquisition memory 19 and is transferred to the image display memory 10.
  • the carrier wave CY which is originally desired to be observed cannot be displayed on the entire display surface.
  • the time axis of the display 1 and 2 is enlarged and displayed, the period T s of no signal is enlarged and displayed in the time axis direction as shown in row D in Fig. 5, and the carrier CY to be observed is displayed.
  • a first object of the present invention is to apply a function of generating a sweep control signal to a spectrum analyzer, and to supply a burst signal to be measured and a synchronization signal synchronized with the signal to be measured from outside.
  • a spectrum analyzer configured to execute a gated sweep.
  • a second object of the present invention is to provide a spectrum analyzer that can display a waveform of a signal under measurement from a given timing in a display in a zero span mode (time domain waveform display mode). It is intended to be provided.
  • a synchronization signal capturing terminal for capturing a synchronization signal synchronized with a burst wave, and a synchronization signal captured from the synchronization signal capturing terminal.
  • Sweep with arbitrary time delay ⁇ Provide a sweep control signal generator that generates a control signal.
  • the synchronization signal acquired through the synchronization signal acquisition terminal is input to the sweep control signal generator, and the sweep control signal generator outputs a sweep control signal synchronized with the burst wave.
  • This signal is supplied to the ramp-address generator of the spectrum analyzer to control the execution and stop of the frequency sweep. Therefore, according to the first aspect of the present invention, a gated sweep can be executed by inputting a synchronization signal synchronized with the measured signal in addition to the measured signal to the synchronization signal capturing terminal. Therefore, easy handling
  • a variable delay circuit for delaying a trigger signal as desired in a spectrum analyzer.
  • the trigger signal output from the trigger signal generator or an externally applied trigger signal is delayed for a desired time by a variable delay circuit and given to the ramp / address generator to capture the signal.
  • the generation start timing of the address given to the memory for use can be set to an arbitrary timing.
  • the capture start timing of the evening can be selected to be arbitrarily delayed from the trigger signal timing, so even if the signal under test is an intermittent signal such as a burst wave
  • only the target signal portion can be captured in the signal capturing memory. Therefore, only the waveform of the target signal can be displayed on the entire display screen, and the observation accuracy of the waveform can be improved.
  • Fig. 1 is a block diagram showing the configuration of a conventional spectrum analyzer.
  • Fig. 2 is a burst wave and a sweep control signal used to divide the frequency of this burst wave in the gated sweep mode.
  • FIG. 6 is a waveform chart for explaining an example of the embodiment.
  • Fig. 3 is a graph showing the results of frequency analysis of a perspective wave in a state other than the gated sweep mode.
  • Fig. 4 is a graph showing the result of frequency division of the burst wave in the gated sweep mode.
  • FIG. 5 is a waveform chart for explaining the drawbacks of the prior art in the zero span mode.
  • FIG. 6 is a block diagram for explaining an embodiment according to the first aspect of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration example of a lamp address generator 23 in FIG.
  • FIG. 8 is a circuit diagram showing a configuration example of a sweep control signal generator 32 in FIG.
  • FIG. 9 is a waveform chart for explaining the operation of the embodiment of FIG.
  • FIG. 10 is a block diagram showing an embodiment according to the second aspect of the present invention.
  • FIG. 11 is a waveform diagram for explaining the zero span mode operation of the embodiment shown in FIG.
  • FIG. 12 is a diagram showing a configuration example of the variable delay circuit 33 in FIG. 10.
  • FIG. 13 is a waveform diagram for explaining the operation of the variable delay circuit shown in FIG. .
  • FIG. 14 is a block diagram showing an embodiment when the sweep control signal generator 32 also serves as the variable delay area 33.
  • FIG. 15 is a circuit diagram showing a configuration example of the sweep control generator 32 in FIG.
  • FIG. 6 shows an embodiment according to the first aspect of the present invention.
  • This example shows a case where the present invention is applied to the conventional general spectrum analyzer shown in FIG. 1, and corresponding parts are denoted by the same reference numerals.
  • a synchronization signal take-in terminal 27 A and a sweep-control comb signal generator 32 are further provided in the configuration of FIG.
  • the signal S x is provided to the mixer 12 and frequency-mixed with the local signal SL from the local oscillator 16, and an intermediate frequency signal having a difference frequency is extracted from the IF filter 14. Therefore, by sweeping the oscillation frequency of the local oscillator 16 with the ramp voltage VR from the ramp address generator 23, the output side of the IF filter 14 has a corresponding frequency as the sweep time elapses. An intermediate frequency signal representing the component level is obtained. This intermediate frequency signal is logarithmically amplified by the log amplifier 14, and the logarithmic amplified output is detected by the detector 15. The detection output of the detector 15 is converted into a digital value by the AD converter 18 and is taken into the memory 19 according to the address AD given from the ramp address generator 23. When the signal data capture is completed, the data is transferred from the memory 19 to the image display memory 20. After the data transfer, the signal data read from the memory 20 is transferred to the image signal generator. 21 Converts it to an image signal and displays it on the display 22.
  • the ramp address generator 33 has a counter 23A, a DA converter 23B, an AND gate 23C, a monostable multivibrator (one-shot multi) 23D. , OR gate 23E, D-type flip-flops 23F and 23G, and selection switches 23H and 23S.
  • the selection switch 23H selects the sweep control signal SC in the gated sweep mode, and selects the H logic level in the zero span mode and supplies it to the enable terminal EN of the counter 23A.
  • the selection switch 23S selects the trigger enable signal TE in the gated sweep mode, selects the trigger signal Tr or EXTr in the zero span mode, and sets the flip-flop 23G to the trigger. -Give to Riga terminal.
  • the H logic level is always applied to the data terminal D.
  • the reset signal RST is supplied from the control unit 31 (FIG. 6) to the flip-up 23F through the 0R gate 23E, and this is output. Reset, resulting in flip flop 2 3 F
  • the counter 23A presets the data value DATA when the clock CK is given while the terminal LOAD is held at the L logic level, and is ready to start measurement.
  • the control unit 31 supplies the trigger enable signal TE to the flip-flop 23 and sets the inverted output Q to the L logic level, the reset holding state of the flip-flop 23 G is released. Trigger is enabled. In the gated sweep mode, the trigger enable signal TE immediately triggers the flip-flop 23 G force, and the Q output goes to the H logic level. In the zero sweep mode, the flip-flop 23 G is triggered by the trigger signal Tr or EXTr.
  • the AND gate 23C outputs the logical product between all the bits of the count output, so that when the count reaches the full power point (all 1s), the output of the AND gate 23C becomes the H logic level.
  • the monostable multivibrator 23D generates a pulse having a constant width. This pulse resets the flip-flop 23 F through the 0 R gate 23 E, and the flip-flop Q inverts the flip-flop 23 F.
  • New paper Flop 23 Reset forcefully and its Q output goes to L logic level. Therefore, the counter 23A stops counting and resets the data value DATA again at the next clock CK.
  • the H logic level output from the AND gate 23C is supplied to the control unit 31 as an interrupt signal INT indicating the end of signal data capture to the memory 19.
  • the control unit 31 receives the interrupt signal INT, the read / write address TAD for transferring the contents of the memory 19 to the image display memory 20 is stored in the memories 19, 20.
  • the control unit 31 generates a trigger enable signal TE, which is applied to the flip-flop 23 F of the lamp address generator 23 to set it, thereby inverting the same.
  • the same operation is repeated.
  • the sweep control terminal 27 is a conventionally provided terminal. For example, by giving an L logic level, the sweep operation of the ramp addressless generator 23 (addressless step) is performed. And the ramp voltage increase), and the frequency sweeping operation of the local oscillator 16 and the sweeping (stepping) operation of the address AD applied to the memory 19 can be stopped. Also, by giving an H logic level to this sweep control terminal 27, the sweep operation of the ramp address generator 23 can be restarted, and the oscillation frequency of the local oscillator 16 and the address AD You can restart your progress.
  • sweep control is performed on a synchronization signal acquisition terminal 27 A and a synchronization signal SY synchronized with a burst wave input to the synchronization signal acquisition terminal 27 A.
  • the sweep control signal SC is provided to the signal generator 32 to generate the sweep control signal SC.
  • the sweep control signal SC is provided to the ramp address generator 23 to control the sustaining and stopping of the sweep operation.
  • the sweep control signal generator 32 may be configured as shown in FIG.
  • the sweep control signal generator 32 has a circuit 32 A for controlling the rising timing of the sweep control signal SC, a circuit 32 2 B for controlling the falling timing, and a 0 R gate 32. It is composed of C and D-type flip-flop 32D.
  • a circuit 20 that controls the timing of the rising edge of the sweep control signal SC. If the data latch circuit 1A and the data latched on the data latch circuit 1A are preset, the data is preset.
  • a counter 2A that starts counting the clock from the value, an AND gate 3A that detects that the count of the counter 2A has reached the full count, and an AND gate 3A that detects that the count of the counter 2A has reached the full count.
  • the flip-flop 4A for timing that reads the inversion of the output of 3A to the H logic level at the next clock CK, and the load terminal LOAD of the counter 2A
  • a monostable multivibrator 5 A that gives an instantaneous H logic level and gives a command signal to read the latched data into the data latch circuit 1 A, and a power counter 2 A from the point of supply of the synchronization signal SY
  • An H logic level is given to terminal EN, and this H logic level Counter 2 A constituted by the flip Ppufu ⁇ -up 6 Alpha counting force to initiate ⁇ down bets control of.
  • an initialization signal SET (FIG. 9, row A) is supplied from the control unit 31 to the monostable multivibrator 5A through the gate 32C. Then, the monostable multivibrator 5A is triggered, and a load signal of H logic level is given to the load terminal LOAD of the counter 2A. With this load signal, the counter 2A gives the data DATA corresponding to the time TR from the data latch surface 1A to the rise of the sweep control signal SC (row F in FIG. 9) from the control unit 31. Read it.
  • Set counter 2A to be, for example, a hexadecimal counter, and set the sweep control signal SC to rise at the timing of the clock CK from the timing of the synchronizing signal SY to the timing of two clocks of the clock CK. In this case, make sure that the full force detection & force by AND gate 3A is taken into flip-flop 4A with one clock delay.
  • sync signal SY is input to flip-flop 6A at the time shown in Fig. 9, row B through sync signal input terminal 27A. Then, the counter 2A starts counting the clock CK shown in FIG. Counter 2A enters the full count state when one clock CK is counted, and gate 3A outputs the H logic level.
  • timing flip-flop 4A reads the H logic level at the timing of the next clock CK, and starts control signal from output terminal Q.
  • Outputs TA (Fig. 9, row D), triggers flip-flop 32D at the rising edge of this signal TA, raises its non-inverted output Q, and sets it as sweep control signal SC. Output.
  • the circuit 32B that performs the control to lower the sweep control signal SC is the data latch circuit 1B, the counter 2B, the AND gate 3B, and the timer for timing, as with the start-up control circuit 32A. It is composed of a flip-flop 4B, a monostable multivibrator 5B, and a flip-flop 6B for count control.
  • the fall control signal TB is applied to the reset terminal R of the flip-flop 32D to reset the flip-flop 32D. By this reset operation, the frequency sweep control signal SC falls. At the same time, the fall control signal TB is supplied to the reset terminals R of the count control flip-flops 6A and 6B through the OR gate 32C, and the flip-flops 6A and 6B are supplied. Reset B. By this reset operation, the counters 2A and 2B stop the counting operation. Further, the falling control signal TB is also given to the monostable multivibrators 5A and 5B, and triggers the monostable multivibrators 5A and 5B.
  • counters 2A and 2B read data corresponding to rise time TR and fall time TS from data latch circuits 1A and 1B, respectively. Wait until the next synchronization signal SY is input.
  • the sweep control signal SC whose rise and fall are controlled in a time corresponding to the data value latched in the data latch areas 1A and 1B is output.
  • the sweep control signal SC can rise and fall, so that the gate sweep as shown in FIG. 2 can be executed.
  • the switching is performed.
  • a sweep control signal SC is generated from the sweep control signal generator 32 incorporated in the spectrum analyzer, and the sweep control signal SC is supplied to the ramp address generator 25 to obtain the AD of the address AD and the ramp voltage VR. Since the start and stop are controlled, it can be easily operated in the gated sweep mode. Therefore, handling of the spectrum analyzer becomes easy.
  • the rising and falling timings of the frequency sweep control signal s C can be freely set, so that any timing in the burst wave can be set. The effect that the frequency division of the mining section can be performed is obtained.
  • FIG. 10 shows an embodiment of a spectrum analyzer according to the second aspect of the present invention.
  • parts corresponding to those in FIG. 6 are denoted by the same reference numerals, and the description thereof will not be repeated.
  • a variable delay circuit is connected between the output side of the selection switch 29 for selecting one of the trigger signal generator 26 and the external trigger terminal 28 and the lamp. 33 is provided, for example, when a burst wave as shown in row A of FIG. 11 is displayed in the zero span mode, the trigger signal Tr (or EX signal) supplied to the ramp address generator 23 is provided. Tr) is delayed by the delay time set in the variable delay circuit 33 as shown in FIG. 11, rows B and C. As a result, the start of generation of the address AD given to the signal acquisition memory 19 is delayed by an arbitrary time, and the rise of the ramp voltage VR and the signal acquisition start point of the signal acquisition memory 19 are determined. Are synchronized as shown in FIG. 11, rows D and E.
  • variable delay circuit 33 can be configured in the same manner as the falling control picture area 32B in FIG.
  • reference numeral 33 A denotes a data latch circuit for setting delay time data supplied from the control unit 31.
  • the data set in the data latch circuit 33A is loaded into the counter 33B, and the count value until the counter 33B reaches the full count is controlled.
  • the counter 33B is a 16-power counter and the data latch circuit 33A is latched with a numerical value "10"
  • the counter 33B will set the clock CK to 5 Counted to full count
  • the delayed trigger signal PD obtained on the Q output of the flip-flop 33D is delayed from the input trigger signal Tr by a period corresponding to six clocks CK. In this way, the number of clocks until the counter 33B reaches the full count can be controlled according to the value latched in the data latch circuit 33A.
  • the clock input terminal CLK of the counter 33B is supplied with the clock (K shown in row A in Fig. 13 for the clock CLK.
  • the load input terminal LOAD is supplied with the instantaneous H from the monostable multivibrator 33F.
  • the load command pulse PL (FIG. 13, row F) which becomes a logic level is given.
  • the counter 33B receives the data latched to the data latch circuit 33A every time the load command pulse PL is given.
  • the monostable multivibrator 3 3 F outputs the load command pulse PL each time the initial setting signal SET (Fig. 13, row B) or the delay pulse PE (Fig. 13, row D) is given.
  • the D-type flip-flop 33 for count control is applied to the 3G clock input terminal CLK.
  • D-type flip-flop 3 3 G data input The H logic level is always supplied to the input terminal D, and this H logic level is read at the rising timing of the trigger signal Tr.
  • Flip flop 33 H logic level output from 3G The pulse PE (Fig. 13, row D) is applied to the enable terminal EN of the counter 33 B. While the H logic level is applied to the enable terminal EN, the counter is stopped. 33 B If the clock CK is counted and the count value reaches the full count, the gate 33 C outputs an H logic level, and this H logic level changes to the next clock CK.
  • D-type flip-flop for time-setting 3 Reads into 3D, and outputs delayed trigger signal to its Q output terminal.
  • the delayed trigger signal PD output to the Q output terminal passes through the OR gate 33H to the trigger terminal of the monostable multivibrator 33F and the reset terminal R of the flip-flop 33G. give.
  • the monostable multivibrator 33 F outputs a command pulse PL (FIG. 13, row F) at the falling edge of the signal PD.
  • the flip-flop 33G is reset, and the counting operation of the counter 33B is stopped. In this state, the variable delay circuit 33 is in a standby state until the next trigger signal Tr is input.
  • the delay trigger signal PD output from the variable delay circuit 33 is shown in FIG. ⁇
  • the start address of the memory 19 is matched with the start of the data acquisition of the memory 19 and the timing of the rise of the ramp voltage VR.
  • the data acquisition is started from the timing when the delay time TS given by the variable delay circuit 33 has elapsed since the start of the operation, so that the burst wave carrier CY shown in row A in FIG. Data from memory to memory 19. Accordingly, only the carrier C Y can be enlarged and displayed on the display 22 as shown in FIG. 11, row E.
  • the delay time TS (see FIG. 11) in which the signal portion CY of the signal under test S x to be observed is located at the head of the variable delay circuit 33.
  • the signal part CY (see row A in Fig. 11) to be observed can be started from the first address of memory 19. Therefore, if the time axis of the display 22 is enlarged, the signal portion CY to be observed can be enlarged and displayed on the display 22 as shown in row E of FIG. 11 for accurate observation. Can be.
  • the sweep control signal generator 32 used in the embodiment of FIG. 6 is provided to obtain a desired signal from the synchronization signal SY externally applied to the terminal 27 A. Can generate sweep control signal SC You can do it.
  • the variable delay circuit 33 has the same configuration as the fall control circuit 32 of the sweep control signal generator 32 shown in FIG. 8 as shown in FIG. Can be done.
  • FIG. 14 shows an embodiment of the spectrum analyzer in that case, and
  • FIG. 15 shows the configuration of the sweep control signal generator 32 also used as a variable delay circuit.
  • the selection switch 29 selects one of the internal trigger signal Tr, the external trigger signal EXTr, and the external signal S #, and selects the sweep control signal generator 3 shown in FIG. Apply to the ⁇ pin terminals CLK of flip flops 6 A and 6 B in 2.
  • the sweep control signal generator 32 outputs the Q output of the flip-flop 32 D as the sweep control signal SC, as shown in FIG. 15, and outputs the ramp address.
  • the selection switch 23H of the generator 23 (see FIG. 7) is provided.
  • the falling output control circuit 32 used as a variable delay circuit 32 The timing output flip-flop 4 B Q output TB of 2 B is output as the delay trigger signal PD, and the ramp address generator 23 is selected. Given to switch 23S.
  • the switch 32E In the frequency division mode, when the sweep control signal SC is generated from the external signal SY, the switch 32E is turned on. In this case, the rise control circuit 32A and the fall control west road 32B operate in the same manner as described with reference to FIG. 8 to output the sweep control signal SC through the switch 32E, and the Give to address generator 2 3.
  • the zero span mode that is, when inputting the internal trigger signal Tr or the external trigger signal EXTr from the selection switch 29, turn off the switch 32 3. At this time, the operation of the rise control circuit 32 is ignored, and the fall control area 32B operates similarly to the variable delay circuit 33 shown in FIG. e the output TB is output as ⁇ trigger signal PD via sweep rate Tutsi 3 2 F, are given in the ramp ' ⁇ address generator 2 3

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Description

明 細 書
スぺク ト ラ ムアナラ イ ザ
技術分野
本発明は各種の信号に舍まれる周波数成分を分析して周波数スぺ ク ト ラムを表示する機能を備えたスぺク トラムアナライザに関する 背景技術
スぺク トラ ムアナライザは周知のように入力信号の測定周波数帯 域に対し周波数混合する局部信号周波数を連続的に掃引する事によ り測定周波数帯域内の各周波数成分を順次一定周波数 （差周波数） の中間周波信号に変換し、 そのレベルを表示画面に横軸を周波数と して表示するものである。 またこのようなスぺク トラムアナライザ は、 通常、 入力信号中の所望の周波数成分の時間領域における波形 も観測できるようにされており、 この様な波形観測の場合は所望の 観測周波数成分が中間周波信号に変換されて検出されるように局部 信号周波数を一定の値に固定し、 得られた中間周波信号の振幅ェン ベロープが横軸を時間軸として画面に表示される。
第 1図はこの様な従来のスぺク ト ラムアナライザの原理的構成を 示すブロ ック図である。 この装置が周波数分析モー ド （周波数掃引 モー ド） で使用される場合、 選択スィ ツチ 1 7 はラ ンプ ♦ ァ ド レス 発生器 2 3 の出カラ ンプ電圧 V Rを選択して局部発振器 1 6 に与え 、 選択スィ ツチ 2 9 は例えばドリガ信号発生器 2 6の出力を選択し て入力端子 1 1 に与えられた被測定信号 S x の復調信号から ト リガ 信号発生器 2 6により発生された ト リガ信号 T r をラ ンプ · ァ ド レ ス発生器 2 3 に与える。 また入力端子 2 7 に掃引制御信号 S Cが与 えられる。 入力端子 1 1 に与えられた被測定信号 S X はミキサ 1 2 で局部発信器 1 6からの局部信号 S L と周波数混合され、 その差の 周波数成分が中間周波フ ィ ルタ （バン ドパス フ ィ ルタであり、 以降 1 F フ ィ ルタ と呼ぶ） 1 3によって抽出される。
1 た ^ 周波数分折モー ドでは局部発信器 1 6 はランプ · ァ ドレス発生器 2 3からのランプ電圧 V Rにより発振周波数が一定範囲を掃引され 、 従って I Fフ ィルタ 1 3の出力には入力信号の測定周波数帯の各 周波数成分が順次中簡周波信号に変換されて得られる。 I Fフィ ル タ 1 3の出力は対数増幅器 1 4で対数増幅され、 その出力の振幅は 検波器 1 5でエンベロープ検波される。 検波出力レベルは順次 A D 変換器 1 8で高逮クロ ック C K毎にディジタル値に変換され、 ラン プ · ア ドレス発生器 2 3によりクロ ック C K毎に順次発生されたァ ドレス A Dにより信号取り込み用メモリ 1 9 に記億される。 メ モリ 1 9に取り込まれた信号データば制御部 3 1 から供給された転送用 の読み · 書きァ ドレス T A Dを使って画像表示用メ モリ 2 0に転送 される。 転送終了後、 画像信号発生器 2 1 はメ モリ 2 0 のデータ格 納領域の一連のァ ドレスから信号データを表示画面上の各高さ （信 号レベルに対応） に対応する水平走査線毎に繰り返して読みだし、 各水平走査線番号に対応するレベルと一致する信号データの値 （レ ベル値） が存在すれば、 その信号データのア ドレス値に対応する、 その水平走査線上の位置 （時間位置に対応） で高レベルとなり、 そ れ以外の位置で低レベルとなる画像信号を発生し、 ラスタ一走査表 示器 2 2に与え、 表示を行う。 表示画面の横軸ば周波数、 縦軸はレ ベルを表す。
この様な動作を行うため、 ラ ンプ · ァ ドレス発生器 2 3ば予め制 御部 3 1からのリセッ ト信号 R S Tにより初期状態にされ、 入力端 子 2 7 に与えられる掃引制御信号 S Cが H論理レベルの間、 高速ク ロ ック C Kを制御部 3 1からデータ DATAとして与えられる予め決め た最小値から最大値まで計数し、 その計数値を順次ァ ドレス A Dと して出力すると共にその計数値をアナログ値に変換してランプ電圧 V Rとして出力する。 ア ドレス A Dの最大値に達するとイ ンタラプ ト信号 I N Tを発生して制御部 3 1 に与える。 制御部 3 1 はイ ンタ ラプト信号 I N Tを受けると、 データ転送のための読み '書きァ ド
9 新たな レス T A Dを供給して信号取り込み用メ モ リ 1 9から信号データを 画像表示用メモリ 2 0に転送させ、 転送が終了すると ト リガイ ネ一 ブル信号 T Eを発生し、 ラ ンプ . ア ド レス発生器 2 3を再び最小値 からク ロ ック C Kの計数可能状態とさせる。
入力信号中の所望の周波数成分の時間領域における波形を観測す る場合 （この観測モー ドをゼロスパンモー ドと呼ぶ） は、 選択スィ ツチ 1 7 により可変電圧源 2 4を選択して所望の一定電圧を局部発 信器 1 6に与え、 一定周波数の局部信号 S Lをミキサ 〗 2に与える 。 従ってこの場合、 検波器 1 5の出力は時間経過にともなう入力信 号中の特定周波数成分の振幅のエンベロープ波形となる。 一方、 選 択スィ ツチ 2 9 は例えば ト リガ信号発生器 2 6 の出力に接続されて いる。 例えば被測定信号 S x がバース ト波の場合、 検波器 1 5 の出 カレベルを比較器 2 5で予め決めた一定レベルと比較することによ り各バース トの立ち上がりを検出し、 その検出出力に応答して ト リ ガ信号発生器 2 6により一定幅の ト リガパルス信号 T r を発生する ことにより各バース トに同期した ト リガ信号 T r を発生することが できる。
ラ ンプ ' ァ ドレス発生器 2 3 は ト リ ガ信号 T r が与えられる毎に ク ロ ック C Kを予め決めた最小値から最大値まで計数し、 各計数値 をア ド レス A Dとして信号取り込み用メ モ リ 1 9に与える。 従って 検波器 1 5 の検波出力が前述と同様に順次ディ ジタル値に変換さ れ、 ラ ンプ ' ア ドレス発生器 2 3 からの一連のァ ド レス A Dにより 指定されたメ モ リ 1 9の領域に取り込まれ、 その後、 その取り込ま れた信号データが画像表示用メ モ リ 2 0 に転送される。 メ モ リ 2 0 から読み出された信号データは画像信号発生器 2 1 で画像信号に変 換され、 表示器 2 2の表示画面上に表示される。 表示画面の横軸は 時間、 縦軸はレベルを表す。
なお、 ゼロスパンモー ドの場合に局部発信器 1 6に与える一定電 圧は選択スィ ツチ 1 7を通して可変電圧源 2 4から得ているように
3 新たな用羝 説明したが、 実際のスぺク トラムアナライザにおいてはこの様な可 変電圧源 2 4を設けず、 単にランプ電圧 V Rの掃引を所望の電圧値 で停止し、 その一定に保持された電圧を局部発信器 1 6に与えるよ う構成されるのが普通である。 しかしここでは周波数分折モー ドと ゼロスパンモードの動作を分かりやすくするために選択スィ ッチ 1 7 と可変電圧源 2 4を使って説明した。
スぺク トラムアナライザには上述のように被測定信号 S x を入力 する入力端子 1 1 の他に掃引制御端子 2 7、 2 8を具備している。 掃引制御端子 2 7 に与えられる掃引制御信号 S C (例えば第 2図、 行 Bに示す） が H論理レベルの間は、 第 2図、 行 Cに示すようにラ ンブ ' ァ ドレス発生器 2 3 ばその出力電圧 V Rを所定の最大値に K かって一定の勾配で直線的に増加させ、 従ってそのあいだ局部発振 器 1 6の発振周波数ば直線的に高くなる。 掃引制御信号 S Cが L論 理レベルになる トラ ンプ . ア ドレス発生器 2 3 は出力電圧 V Rの掃 引を停止し、 従って局部発振器 1 6の周波数掃引が停止される。 こ - の様に掃引制櫛端子 2 7を利用することにより外部から局部発振器 1 6の周波数掃引動作を継続、 停止制御することができる。 一方、 掃引制御端子 2 8 に外部ト リガパルス EXTrが与えられる毎に、 ラン プ * ァ ドレス発生器 2 3 は最小値から最大値まで出力電圧 V Rを I 面掃引する。
この掃引制御端子 2 7の実用例としては例えば第 2図、 行 Aに示 すようなバース ト波の搬送波 C Yに舍まれる周波数成分を分折する 場合に利用される。 つまり、 被測定信号 S x であるバース ト波をス ぺク トラムアナライザに入力し、 複数のバース トを舍む連続した J つの時間範囲で周波数分折すると、 第 3図に示すように搬送波 C Y の周波数スぺク ト ラム S P c yに加えて、 バース ト変調波であるパル スの周波数スぺク トラム S Ρ Ρ ϋも表示されてしま う。 このため搬送 波 C Yの高調波の有無を観測することができない等の不都合が生じ る。
4 新たな用羝 このため従来は、 スぺク ト ラムアナライザの外部において、 第 2 図、 行 Bに示すようにバース ト波に同期した掃引制御信号 S Cを生 成し、 この掃引制御信号 S Cをスペク ト ラムアナライザに設けた掃 引制御端子 2 7 に入力し、 バース ト波の搬送波 C Yが存在する期間 だけ局部発振器 1 6 の発振周波数を掃引させ、 搬送波 C Yが存在し ない期間は周波数掃引を停止させる制御を行なう。 この制御により スぺク ト ラムアナライザの表示器 2 2に第 4図に示すように搬送波 C Yの周波数スぺク ト ラム S P c yだけを表示させている。 尚、 この 制御状態をゲーテッ ドスイープと呼んでいる。
この様に従来はスぺク トラムアナライザの外部で掃引制御信号 S Cを生成しなければなせないから、 バース ト波に同期した掃引制御 信号 S Cを生成するための回路を別に用意しなければならない不都 合が生じる。 また被測定信号 S X は低周波数信号から G H Z帯域に 至る超高周波数信号も測定対象としているから、 バース ト波から直 接波形整形して掃引制御信号 S Cを得ることは困難である。
入力信号の時間領域波形を表示するモー ド （ゼロスパンモー ド） において、 ラ ンプ · ァ ドレス発生器 2 3 は与えられる ト リ ガ信号 T r (又は EXTr ) 毎に一連のァ ドレス A D (従って第 5図、 行 Cに示 すラ ンプ電圧 V R ) を発生するので、 信号取込み用.メ モリ 1 9への データの取込開始は前述のように掃引制御端子 2 8 に与えられる外 部 ト リガ信号 E rまたは ト リガ信号発生器 2 6から出力される ト リ ガ信号 T r に同期して行なわれている。 このため例えば第 5図、 行 Aに示すように被測定信号 S X がバース ト波であったとすると、 ト リガ信号 T r は各バース トに同期してはいるが、 第 5図、 行 Bに示 す様に ト リ ガ信号 T r が必ずしもバース トが生じている期間に発生 されるとは限らず、 ト リ ガ信号 T r とバース ト波 C Yの時間位置閬 係によっては ト リガ信号 T r のタイ ミ ングからバース ト波の搬送波 C Yが存在する区間までに信号の無い期間 T s が発生する。 第 5図 、 行 Cに示すよう に各 ト リ ガ信号 T r に応答してラ ンプ電圧 V R (
新たな用敏 従ってア ドレス A D ) が発生開始されると、 この無 ft号期間 T s の 簡に得られる A D変換出力も信号取込用メモリ 1 9に取込まれ、 画 像表示用メモリ 1 0 に転送されるので、 本来観測したい搬送波 C Y だけを表示面の全体に表示することができない不都合が生じる。 つ まり表示器 1 2の時間軸を拡大して表示させると、 第 5図、 行 Dに 示すように無信号の期間 T s が時間軸方向に拡大されて表示され、 観測したい搬送波 C Yを表示面全体に拡大して表示するこ とができ ない欠点が生じる。
この発明の第 1 の目的はスぺク トラムアナライザに掃引制御信号 を生成する機能を印加し、 外部からはバース ト波状の被測定信号と 、 この被測定信号に同期した同期信号とを供給すればゲーテツ ドス ィープを実行できるように構成したスぺク トラムアナライザを提供 しょう とするものである。
この発明の第 2の目的はゼロスパンモー ド （時間ドメ イ ン波形表 示モード） において、 被測定信号の任意のタィ ミ ングからその波形 を表示器に表示することができるスぺク トラムアナライザを提供し よう とするものである。
発明の開示
この発明の第 1 の観点によれば、 スぺク トラムアナライザにおい てバース ト波に同期した同期信号を取込む同期信号取込端子と、 こ の同期信号取込端子から取込んだ同期信号から任意の時間遅延した 掃弓 ί制御信号を生成する掃引制御信号発生器を設ける。 同期信号取 込端子を通じて取込まれた同期信号は掃引制御信号発生器に入力さ れ、 掃弓 ί制御信号発生器からバース ト波に同期した掃引制御信号を 出力させ、 この掃引制御信号をスぺク トラムアナライザのラ ンプ - ア ドレス発生器に与え、 周波数掃引の実行と停止の制御を行なわせ る。 従ってこの発明の第 1 の観点によれば、 被測定信号の他に被測 定信号に同期した同期信号を同期信号取込端子に入力すればゲーテ ッ トスイープを実行することができる。 よって取扱が容易なスぺク
6 新たな用紙 ト ラムアナ ラ イ ザを提供する こ とができ る。
この発明の第 2 の観点によれば、 スぺク ト ラムアナライ ザにおい て ト リ ガ信号を所望に遅延する可変遅延回路が設けられる。 ト リ ガ 信号発生器から出力される ト リ ガ信号又は外部から与えられる ト リ ガ信号を可変遅延回路により所望の時間遅延してラ ンプ · ア ド レス 発生器に与える こ とにより信号取込用メ モ リ に与えるァ ド レスの発 生開始タィ ミ ングを任意のタ ィ ミ ングに設定できるよう に構成する この発明の第 2 の観点による構成によれば信号取込用メ モリ のデ 一夕の取込開始タイ ミ ングを ト リ ガ信号のタイ ミ ングから任意に遅 延したタ イ ミ ングに選定できるから、 被測定信号がバース ト波のよ う な間欠信号であっても、 目的とする信号部分だけを信号取込用メ モ リ に取込むこ とができる。 従って表示器の画面全体に目的とする 信号の波形だけを表示するこ とができ、 波形の観測精度を高める こ とができる。
図面の簡単な説明
第 1 図は従来のスぺク ト ラムアナライ ザの構成を示すプロ ッ ク図 第 2図はバース ト波と このバース ト波をゲ一テツ ドスイ ープモー ドで周波数分折する場合に用いる掃引制御信号の一例を説明するた めの波形図。
第 3図はパース ト波をゲ一テツ ドス イ ープモー ドでない状態で周 波数分析した場合の分折結果を表わすダラフ。
第 4図はバース ト波をゲ一テ ツ ドスイ ープモー ドによって周波数 分折した結果を表わすグラフ。
第 5図はゼロスパンモ一 ドにおける従来技術の欠点を説明するた めの波形図。
第 6図はこの発明の第 1 の観点による実施例を説明するためのブ ロ ッ ク図。
たな 第 7図は第 6図におけるラ ンプ · ァ ドレス 生器 2 3 の構成例を 示す回路図。
第 8図ば第 6図における掃引制御信号発生器 3 2 の構成例を示す 回路図。
第 9図ば第 6図の実施例の動作を説明するための波形図。
第 1 0図はこの発明の第 2の観点による実施例を示すプロ ック図 第 1 1図ば第 1 0図の実施例のゼロスパンモ一ド動作を説明する ための波形図。
第 1 2図ば第 1 0図における可変遅延回路 3 3の構成例を示す図 第 1 3図は第 1 2図に示した可変遅延酉路の動作を説明するため の波形図。 .
第 1 4図ば掃引制御信号発生器 3 2が可変遅延面路 3 3を兼用し た場合の実施例を示すプロ ック図。
第 1 5図ば第 1 4図における掃引制御発生器 3 2の構成例を示す 回路図。
発明を実施するための最良の形態
第 6図にこの発明の第 1 の観点による実施例を示す。 この例では 第 1図に示す従来の一般的なスぺク トラムアナライザにこの発明を 適用した場合を示し、 対応する部分には同じ番号を付けてある。 こ の実施例でば第 1図の構成に対し、 更に同期信号取込端子 2 7 Aと 掃引制櫛信号発生器 3 2が設けられる。
ミキサ 1 2、 I Fフ ィ ルタ 1 3、 ログアンプ 1 4、 検波器 1 5、 局部 ¾信器 1 6、 A D変換器 1 8、 信号取り込み用メ モ リ 1 9 、 画 像表示用メモ リ 2 0、 画像信号発生器 2 1、 表示器 2 2、 可変電圧 源 2 4、 比較器 2 5、 ト リガ信号発生器 2 6、 ランプ · ア ドレス発 生器 3 1、 等から構成されるスぺク トラムアナライザの基本的動作 は第 1図の場合と同様である。 即ち、 端子 I 1 に入力された被測定
8
新たな用紙 信号 S x はミキサ 1 2に与えられ、 局部発振器 1 6からの局部信号 S Lと周波数混合され、 差の周波数の中間周波信号が I Fフ ィ ルタ 1 4から取出される。 従ってランプ · ァ ドレス発生器 2 3からのラ ンプ電圧 V Rによって局部発信器 1 6 の発信周波数を掃引する事に より、 I F フ ィ ルタ 1 4の出力側には掃引時間の経過とともに対応 する周波数成分レベルを表す中間周波信号が得られる。 この中間周 波信号はログアンプ 1 4で対数増幅され、 この対数増幅出力は検波 器 1 5で検波される。 検波器 1 5の検波出力は A D変換器 1 8によ りディ ジタル値に変換され、 ラ ンプ ' ア ドレス発生器 2 3から与え られたア ドレス A Dに従ってメ モリ 1 9に取り込まれる。 信号デー タの取り込みが終了すると、 メ モ リ 1 9から画像表示用メ モ リ 2 0 にデータが転送され、 データ転送後、 メ モ リ 2 0から読み出された 信号データを画像信号発生器 2 1で画像信号に変換し、 表示器 2 2 に表 。
ランプ ' ア ドレス発生器 3 3 は第 7図に示すように、 カウ ンタ 2 3 A、 D A変換器 2 3 B 、 A N Dゲー ト 2 3 C、 単安定マルチバイ ブレータ （ワ ンショ ッ トマルチ） 2 3 D 、 O Rゲー ト 2 3 E、 D型 フリ ップフロ ップ 2 3 F 、 2 3 G、 及び選択スィ ッチ 2 3 H 、 2 3 Sから構成されている。 選択スィ ツチ 2 3 Hはゲーテツ ドスイ ープ モー ドの場合には掃引制御信号 S Cを選択し、 ゼロスパンモードの 場合は H論理レベルを選択してカウ ンタ 2 3 Aのィ ネーブル端子 E Nに与える。 選択スィ ツチ 2 3 Sはゲーテツ ドスイープモー ドの場 合に ト リ ガイ ネーブル信号 T Eを選択し、 ゼロスパンモー ドの場合 に ト リガ信号 T r 又は EXTrを選択し、 フリ ップフロ ップ 2 3 Gの ト -リガ端子に与える。 フリ ップフロ ップ 2 3 F 、 2 3 Gはデータ端子 Dにそれぞれ H論理レベルが常時与えられている。 スぺク トラムァ ナライザの動作を開始させると、 制御部 3 1 (第 6図） からリ セ ッ ト信号 R S Tが 0 Rゲー ト 2 3 Eを通してフリ ップフ口 ップ 2 3 F に与えられ、 これをリ セ ッ ト し、 その結果フ リ ップフロ ップ 2 3 F
9 新たな用紙 の反転出力 Qが H論理レベルとなってフ リ ツプフ σ ップ 2 3 Gのリ セッ ト端子 Rを Η論理レベルに保持する。 従って、 フリ ップフロ ッ プ 2 3 Gはリセッ ト状態に保持されるので、 トリガ信号 T r 又は Ελ' Trが与えられても状態ば変化せず、 カウ ンタ 2 3 Aのロード端子 L0 は L論理レベルに保持される。
カウ ンタ 2 3 Aは端子 LOADが L論理レベルに保持されている時に クロ ック C Kが与えられるとデータ値 DATAをプリセッ トし、 測定開 始可能状態となる。 次に制御部 3 1 ば ト リガイネーブル信号 T Eを フリ ップフ口 ッブ 2 3 Fに与え、 その反転出力 Qを L論理レベルに するとフリ ップフロ ップ 2 3 Gのリセッ ト保持状態が解除され、 ト リガ可能状態となる。 ゲーテツ ドスイープモー ドの場合ばこの ト リ ガイ ネーブル信号 T Eによって直ちにフ リ ップフロ ッブ 2 3 G力 ト リガされ、 その Q出力が H論理レベルとなるが、 ゼロスバンモー ド の場合はフリ ップフロ ップ 2 3 Gは ト リガ信号 T r 又は EXTrにより ト リガされる。
例えば被測定信号 S x から作られた内部 ト リガ信号 T r 又は端子 2 8からの外部ト リガ信号 EXTrがフリ ップフロ ップ 2 3 Gに与えら れトリガされると、 その非反転出力 Qが Η論理レベルとなり、 カウ ンタ 2 3 Αの端子 LOADが Η論理レベルに保持される。 カウ ンタ 2 3 Aばそのィネーブル端子 E Nが H論理レベルに保持されている間口 一ド端子 LOADが H論理レベルになるとプ セッ トされたデータ値 DA TAから計数を開始する。 カウンタ 2 3 Aの計数値は順次ァ ドレス A Dとして岀力されると共に、 D A変換器 2 3 Bによりアナ σグ値に 変換されランプ電圧 V Rとして出力される。 A N Dゲート 2 3 Cは 計数値出力の全ビッ ト間の論理積を出力し、 従って計数値がフル力 ゥ ン ト （オール 1 ) になる と A N Dゲー ト 2 3 Cの出力が H論理レ ベルとなり、 それに応答して単安定マルチバイブレータ 2 3 Dがー 定幅のパルスを発生する。 このパルスは 0 Rゲー ト 2 3 Eを通して フ リ ップフロ ップ 2 3 Fをリセッ ト し、 その反転出力 Qにより フ リ
1 0
新たな用紙 ップフロ ップ 2 3 G力くリ セ ッ トされその Q出力が L論理レベルにな る。 従ってカウ ンタ 2 3 Aは計数を停止し、 次のク ロ ック C Kで再 びデータ値 DATAをプリ セ ッ トする。
—方、 A N Dゲー ト 2 3 Cから出力された H論理レベルはメ モ リ 1 9 への信号データの取り込み終了を表すイ ンタラブ ト信号 I N T と して制御部 3 1 に与えられる。 制御部 3 1 はイ ンタ ラプ ト信号 I N Tを受けるとメ モ リ 1 9 の内容を画像表示用メ モリ 2 0 に転送す るための読み ' 書きア ドレス T A Dをメ モ リ 1 9、 2 0 に与えてデ —タ転送を行う。 転送が終了すると制御部 3 1 は ト リガイ ネーブル 信号 T Eを発生し、 ラ ンプ ' ア ドレス発生器 2 3 のフリ ップフロ ッ プ 2 3 Fに与えてそれをセ ッ ト し、 それによつてその反転出力 Qを L論理レベルにしてフリ ップフロ ップ 2 3 Gを ト リガ可能状態にす る。 以下同様の動作を操り返す。
上述の説明から明らかなように掃引制御端子 2 7 は従来から設け られている端子であり、 例えば L論理レベルを与えることにより ラ ンプ · ァ ド レス発生器 2 3 の掃引動作 （ァ ド レス歩進及びラ ンプ電 圧増大） を停止させ、 局部発信器 1 6 の周波数掃引動作及びメ モリ 1 9に与えるア ド レス A Dの掃引 （歩進） 動作を停止させることが できる。 またこの掃引制御端子 2 7 に H論理レベルを与えるこ とに より ラ ンプ ' ア ドレス発生器 2 3 の掃引動作を再開させる こ とがで き、 局部発振器 1 6 の発信周波数掃引及びァ ドレス A Dの歩進を再 開させる こ とができる。
この実施例では例えばこのような構成のスペク トラムアナライザ において、 同期信号取込端子 2 7 Aと、 この同期信号取込端子 2 7 Aに入力されたバース ト波と同期した同期信号 S Yを掃引制御信号 発生器 3 2 に与え、 掃引制御信号 S Cを生成し、 この掃引制御信号 S Cをランプ · ァ ドレス発生器 2 3 に与え、 掃引動作の維続、 停止 の制御を実行する。
掃引制御信号発生器 3 2 は例えば第 S図に示すように構成するこ
1 I 新たな用抵 とができる。 この掃引制御信号発生器 3 2ば掃引制御信号 S Cの立 上りのタイ ミ ングを制御する回路 3 2 Aと、 立下りのタイ ミ ングを 制御する回路 3 2 B と、 0 Rゲー ト 3 2 Cと、 D形フリ ップフ ロ ッ プ 3 2 Dとによつて構成される。
掃 制御信号 S Cの立上りのタイ ミ ングを制御する回路 2 0 ばデ 一タラツチ画路 1 Aと、 このデータラッチ回路 1 Aにラ ツチされた データがプリ セッ トされて、 そのプリセッ トされた値からクロ ック の計数を開始する力ゥ ンタ 2 Aと、 このカ ウ ンタ 2 Aの計数がフル カウ ン トに達したことを検出するァン ドゲー ト 3 Aと、 このア ン ド ゲ一ト 3 Aの出力が H論理レベルに反転したことを次のクロ ッ ク C Kのタイ ミ ングで読込む整時用フ リ ップフロ ップ 4 Aと、 カウ ンタ 2 Aのロー ド端子 LOADに瞬時 H論理レベルを与えデータ ラ ッチ回路 1 Aにラ ッチしたデータを読込むための指令信号を与える単安定マ ルチバイブレータ 5 Aと、 同期信号 S Yの供給時点から力ゥ ンタ 2 Aのィ ネーブル端子 E Nに H論理レベルを与え、 この H論理レベル によりカウンタ 2 Aの計数動作を開始させる力ゥン ト制御用のフリ ップフ σップ 6 Αとによって構成される。
スぺク トラムアナライザがゲーテッ ドスィ一プモー ドに設定され るとオアゲ一ト 3 2 Cを通じて制御部 3 1から初期設定信号 S E T (第 9図、 行 A ) が単安定マルチバイブレータ 5 Aに与えられ、 単 安定マルチバイ ブレ一タ 5 Aを ト リ ガし、 カウ ンタ 2 Aのロード端 子 LOADに H論理レベルの口一ド信号を与える。 このロー ド信号によ りカウ ンタ 2 Aはデータ ラ ツチ面路 1 Aから掃引制御信号 S C (第 9図、 行 F ) の立上りまでの時間 T Rに相当するデータ DATAを制御 部 3 1から与えられ、 それを読み込む。 カウ ンタ 2 Aが例えば 1 6 進カウ ンタで、 同期信号 S Yのタイ ミ ングからク ロ ッ ク C Kの 2 力 ゥ ン ト百のタイ ミ ングで掃 制御信号 S Cを立上げるように設定し よう とする場合には、 A N Dゲ一 ト 3 Aによるフル力ゥ ン ト検岀 & 力が 1 クロ ック遅れてフリ ップフロップ 4 Aに取り込まれることを
1 2 新たな用紙 考慮して、 データラ ッチ画路 1 Aには 1 6 — 2 = 1 4がラ ッチされ 、 カウ ンタ 2 Aに" 1 4 "がプリ セ ッ ト される。
カ ウ ンタ 2 Aに" 1 4 "がプリ セッ トされた後に、 同期信号取込 端子 2 7 Aを通じて第 9図、 行 Bに示す時点で同期信号 S Yがフ リ ップフロ ップ 6 Aに入力されると、 カウ ンタ 2 Aは第 9図、 行じに 示すク ロ ック C Kの計数を始める。 カウ ンタ 2 Aはク ロ ック C Kを 1個カウ ン トするとフルカウ ン ト状態となり、 ア ン ドゲー ト 3 Aは H論理レベルを出力する。 ア ン ドゲー ト 3 Aが H論理レベルを出力 すると整時用フリ ップフロ ップ 4 Aは次のク ロ ック C Kのタイ ミ ン グで H論理レベルを読込み、 出力端子 Qから立上げ制御信号 T A ( 第 9図、 行 D ) を出力し、 この信号 TAの立上りのタイ ミ ングでフ リ ップフロ ップ 3 2 Dを ト リガし、 その非反転出力 Qを立ち上げ、 掃引制御信号 S Cとして出力させる。
掃引制御信号 S Cを立下げる制御を行なう回路 3 2 Bは立上げ制 御回路 3 2 Aと同様にデータ ラ ッチ回路 1 B、 カウ ンタ 2 B、 ア ン ドゲー ト 3 B、 整時用フ リ ップフロ ップ 4 B、 単安定マルチバィ ブ レータ 5 B、 カウ ン ト制御用フ リ ップフロ ップ 6 B とによって構成 される。
データラ ツチ回路 1 Bには同期信号 S Yの立上りのタイ ミ ングか ら掃引制御信号 S Cを立下げたいタイ ミ ングまでの時間 T S (第 9 図、 行 F参照） に相当する制御部 3 1 から与えられたデータ DATAを ラ ッチさせる。 時間 T Sがク ロ ック C Kの 5個分の時間に相当する ものとすると、 カウ ンタ 2 Bが 1 6進の場合、 カウ ンタ 2 Bには 1 6 - 5 = 1 1が読込まれる。 従ってカウンタ 2 Bは同期信号 S Yの 立上りのタイ ミ ングからク 口 ック C Kを 4個計数するとフルカウ ン ト状態となりア ン ドゲー ト 3 Bは H論理レベルを出力する。
アン ドゲー ト 3 Bが出力した H論理レベルが整時用フリ ップフ口 ップ 4 Bに次のクロ ック C Kのタイ ミ ングで読込まれることにより フ リ ップフロ ップ 4 Bは立下げ制御信号 T B (第 9図、 行 E ) を出
1 3
新たな用紙 力する。 この立下げ制御信号 T Bをフ '/ ップフロ ップ 3 2 Dのリ セ ッ ト端子 Rに与えることによりフリ ップフロ ップ 3 2 Dをリ セッ 卜 する。 このリセッ ト動作によつて周波数掃 制御信号 S Cは立下が る。 これと同時に立下げ制御信号 T Bはオアゲ一 ト 3 2 Cを通じて カウ ン ト制御用フリ ップフロ ップ 6 A及び 6 Bのリ セ ッ ト端子 Rに 与えられ、 フ リ ップフロ ップ 6 A、 6 Bをリ セ ッ トする。 このリ セ ッ ト動作によりカウ ンタ 2 Aと 2 Bはカウ ン ト動作を停止する。 更 に立下げ制御信号 T Bば単安定マルチバイブレータ 5 Aと 5 Bにも 与えられ、 単安定マルチバイブレータ 5 Aと 5 Bを ト リガする。 よ つて単安定マルチバイブレータは瞬時 H論理レベルを出力するから 、 カウ ンタ 2 Aと 2 Bはデータラッチ回路 1 Aと 1 Bから立上げ時 間 T Rと立下げ時間 T Sに相当するデータをそれぞれ読込み、 次の 同期信号 S Yが入力されるまで待機する。
このようにして同期信号 S Yが入力される毎にデータラ ッチ面路 1 Aと 1 Bにラツチされたデータ値に対応した時間で立上り と立下 りが制御された掃引制御信号 S Cを出力する。 またデータラ ツチ回 路 1 Aと 1 Bにラッチする立上げ時間 T Rと立下げ時間 T Sを任意 に設定することにより同期信号 S Yの前緣から任意のタイ ミ ング （ バース ト波の緞送波が存在する範囲内） で掃引制御信号 S Cを立上 げ、 立下げることができ、 従って第 2図に示すようなゲ一テツ ト ス ィープを実行させることができる。
以上説明したように、 この発明の第 1 の観点によればゲーテツ ド スイープモードで動作させる場合、 被測定信号 に同期した同期 信号 S Yを同期信号取込端子 2 7 Aに入力すれば、 スぺク ト ラムァ ナライザに内蔵した掃引制御信号発生器 3 2から掃引制御信号 S C が生成され、 この掃引制御信号 S Cがラ ンプ · ア ドレス発生器 2 5 に与えられァ ドレス A D及びランブ電圧 V Rの ¾生、 停止を制御す るから、 容易にゲ一テツ トスイープモードで動作させるこ とができ る。 よってスぺク トラムアナライ ザの取扱いが容易となる。 然も上
1 新たな用紙 述した実施例のように周波数掃引制御信号 s Cの立上りのタイ ミ ン グ及び立下りのタイ ミ ングを自由に設定可能な構成とすることによ り、 バース ト波の中の任意のタイ ミ ング区間の周波数分折を行なう ことができる効果が得られる。
第 1 0図はこの発明の第 2 の観点によるスぺク ト ラムアナライザ の実施例を示す。 第 1 0図において第 6図と対応する部分には同一 符号を付し、 その重複説明は省略する力 こ の発明においては ト リ ガ信号発生器 2 6から出力される ト リガ信号 T r 又は端子 2 8 に与 えられる外部 ト リガ信号 EXTrを、 可変遅延回路 3 3を通じてラ ンプ • ァ ド レス発生器 2 3 のフ リ ッ プフ ロ ッ プ 2 3 G (第 7図参照） に 与える構造とするものである。
つまり この例では ト リガ信号発生器 2 6 と外部 ト リガ端子 2 8 の いずれかを選択する選択スイ ッ チ 2 9 の出力側とラ ンプ . ア ドレス 発生器 2 3 との間に可変遅延回路 3 3を設け、 例えば第 1 1図、 行 Aに示すようなバース ト波をゼロスパンモー ドで波形表示する場合 にラ ンプ ' ア ドレス発生器 2 3 に供給する ト リガ信号 T r (又は EX Tr ) を第 1 1図、 行 B , Cに示すよ う に可変遅延回路 3 3 に設定し た遅延時間だけ遅延させる。 それによつて信号取込用メ モリ 1 9に 与えるァ ド レス A Dの発生開始を任意の時間だけ遅延させ、 ラ ンプ 電圧 V Rの立上り と信号取込用メ モリ 1 9 の信号取込開始点とを第 1 1図、 行 D、 Eに示すように同期させる。
可変遅延回路 3 3 は例えば第 1 2図に示すように第 8図の立ち下 がり制御画路 3 2 Bと同じに構成することができる。 第 1 2図にお いて 3 3 Aは制御部 3 1から与えられる遅延時間データを設定する データラ ッチ回路を示す。 データラ ッチ回路 3 3 Aに設定したデー タをカ ウ ンタ 3 3 Bにロー ド し、 カ ウ ンタ 3 3 Bがフルカ ウ ン ト に 達するまでの計数値を制御する。 例えばカウ ンタ 3 3 Bが 1 6進力 ゥ ンタで、 データラ ッチ回路 3 3 Aに数値" 1 0 "をラ ッチした場 合、 カ ウ ンタ 3 3 B はク ロ ッ ク C Kを 5個計数する とフルカ ウ ン ト
1 δ
' 新たな用紙 に達し、 A N Dゲート 3 3 Cの出力が H論理レベルとなる。 この H 論理レベルが次のクロ ック C Kでフリ ップフ口 ップ 3 3 Dに読み込 まれ、 その出力 Qが H論理レベルとなる。 従ってフリ ップフロ ップ 3 3 Dの Q出力に得られる遅延ト リガ信号 P Dは入力 トリガ信号 T r に対しクロ ック C Kの 6個分の期間だけ遅延している。 このよう にしてデータラ ッチ回路 3 3 Aにラッチする数値に応じてカウンタ 3 3 Bのフルカ ウ ン トに至るまでのク ロック数を制御することがで きる。
カ ウ ンタ 3 3 B のクロ ック入力端子 C L Kには第 1 3図、 行 Aに 示すクロ ック （ Kを与える。 またロード入力端子 LOADには単安定マ ルチバイブレータ 3 3 Fから瞬時 H論理レベルとなるロード指令パ ルス P L (第 1 3図、 行 F ) を与える。 カウ ンタ 3 3 Bはこのロー ド指令パルス P Lが与えられる毎に、 データラッチ回路 3 3 Aにラ ツチしたデータをロードする。 単安定マルチバイブレータ 3 3 Fは 初期設定信号 S E T (第 1 3図、 行 B ) 又は、 遅延パルス P E (第 1 3図、 行 D ) が与えられる毎にロード指令パルス P Lを出力する トリガ信号発生器 2 6から出力される ト リガ信号 T r (又は端子 2 8に与えられる外部 トリガ信号 EXTr ) ばカウン ト制御用 D型フリ ップフロ ップ 3 3 Gのクロック入力端子 C L Kに与えられる。 D型 フ リ ップフ ロ ップ 3 3 Gのデータ入力端子 Dに常時 H論理レベルを 与えておき、 トリガ信号 T r の立上りのタイ ミ ングでこの H論理レ ベルを読込む。 フ リ ップフロ ップ 3 3 Gから出力される H論理レベ ルのパルス P E (第 1 3図、 行 D ) はカ ウ ンタ 3 3 B のイネ一ブル 端子 E Nに与えられる。 イ ネ一ブル端子 E Nに H論理レべルが与え られている間、 カ ウ ンタ 3 3 Bばクロ ック C Kの計数を行い、 計数 値がフルカ ウ ン ト に達すると、 ア ン ドゲー ト 3 3 Cが H論理レベル を出力し、 この H論理レベルが次のクロ ック C Kで整時用 D型フリ ップフロ ップ 3 3 Dに読み込まれ、 その Q出力端子に遅延ト リガ信
I 6 新たな泪紙 号 P D (第 1 3図、 行 E ) を出力する。
Q出力端子に出力した遅延 ト リガ信号 P Dはオアゲー ト 3 3 Hを 通じて単安定マルチバイ ブレータ 3 3 Fの ト リ ガ端子とフ リ ップフ ロ ップ 3 3 Gのリ セ ッ ト端子 Rに与える。 単安定マルチバイ ブレー タ 3 3 Fは信号 P Dの立ち下がりヱ ッジで口一ド指令パルス P L ( 第 1 3図、 行 F ) を出力する。 またフ リ ップフロ ップ 3 3 Gはリ セ ッ ト されカウ ンタ 3 3 Bのカウ ン ト動作を停止させる。 この状態で 次の ト リガ信号 T r が入力されるまでの間、 可変遅延回路 3 3 は待 期状態となる。
可変遅延回路 3 3から出力される遅延 ト リガ信号 P Dを第 1 0図 に示したラ ンフ。 · ア ドレス発生器 2 3 に与え、 メ モ リ 1 9 のデータ の取込開始と、 ラ ンプ電圧 V Rの立上がりのタイ ミ ングとを合致さ せることにより メ モ リ 1 9にはその先頭番地から可変遅延回路 3 3 で与えられた遅延時間 T Sを経過したタイ ミ ングからデータの取込 を開始するので、 第 1 1図、 行 Aに示したバース ト波の搬送波 C Y が存在するタィ ミ ングからメ モ リ 1 9にデータを取込むことができ る。 よって表示器 2 2には第 1 1図、 行 Eに示すように搬送波 C Y だけを拡大して表示することができる。
以上説明したように、 この発明の第 2の観点によれば可変遅延回 路 3 3に被測定信号 S x の観測したい信号部分 C Yが先頭に位置す るような遅延時間 T S (第 1 1図、 行 C参照） を設定するこ とによ り観測したい信号部分 C Y (第 1 1図、 行 A参照） の部分をメ モ リ 1 9 の先頭番地から取込を開始するこ とができる。 従って表示器 2 2 の時間軸を拡大すれば表示器 2 2 には観測したい信号部分 C Yを 第 1 1図、 行 Eに示すように拡大して表示することができ、 精度よ く観測する こ とができる。
第 1 0図の実施例において破線で示すように第 6図の実施例で使 用された掃引制御信号発生器 3 2を設けて外部から端子 2 7 Aに与 えられる同期信号 S Yから所望の掃引制御信号 S Cを発生できるよ うにしても良い。 その場合、 可変遅延回路 3 3 は第 1 2図で示した ように第 8図に示す掃引制御信号発生器 3 2 の立ち下がり制御回路 3 2 Bと構成が同じなので兼用するように構成することが出来る。 その場合のスぺク トラムアナライザの実施例を第 1 4図に示し、 可 変遅延回路と兼用した掃引制御信号発生器 3 2の構成を第 1 5図に 示す。
第 1 4図に示すように選択スィ ツチ 2 9 は内部 ト リガ信号 T r 、 外部トリガ信号 EXTr、 外部同斯信号 S Υの何れかを選択し、 第 1 5 図の掃引制御信号発生器 3 2内のフリ ップフロ ップ 6 A , 6 Bのク π ツク端子 C L Kに与える。 掃引制御信号発生器 3 2 ば第 1 5図に 示すように第 8図のものと同様に、 フリ ップフロ ップ 3 2 Dの Q出 力を掃引制御信号 S Cとして出力され、 ラ ンプ · ァ ドレス発生器 2 3の選択スィ ツチ 2 3 H (図 7参照） に与えられる。 又、 可変遅延 回路として使用される立ち下がり制御回路 3 2 Bの整時用フリ ップ フロップ 4 Bの Q出力 T Bが遅延ト リガ信号 P Dとして出力され、 ランプ · ア ドレス発生器 2 3の選択スイ ッチ 2 3 Sに与えられる。 周波数分折モードにおいて、 外部同斯信号 S Yから掃引制御信号 S Cを生成する場合はスィ ッチ 3 2 Eをオンとする。 この場合は第 8図で説明したと同様に立ち上がり制御回路 3 2 Aと立ち下がり制 御西路 3 2 Bが鷇作してスィ ツチ 3 2 Eを通して掃引制御信号 S C を出力し、 ラ ンプ ' ア ドレス発生器 2 3に与える。 ゼロスパンモー ドの場合、 即ち選択スイ ッチ 2 9から内部ト リガ信号 T r 又ば外部 ト リガ信号 EXTrを入力する場合は、 スィ ッチ 3 2 Εをオフとする。 この時は立ち上がり制御回路 3 2 Αの動作は無視され、 立ち下がり 制御面路 3 2 Bが図. 1 2に示す可変遅延回路 3 3 と同様の動作をし 、 フリ ップフ口 ップ 4 Bの出力 T Bがスィ ツチ 3 2 Fを通して違延 ト リガ信号 P Dとして出力され、 ラ ンプ ' ァ ドレス発生器 2 3に与 られる e
1 8 新たな用抵

Claims

請求の範囲
1 . 周波数掃引可能な局部信号を発生する局部発振手段と、 上記局 部信号と被測定信号を周波数混合して中間周波信号を出力する周波 数混合手段と、 上記中間周波信号の振幅を検波する検波手段と、 上 記検波手段の検波出力をディ ジタル信号に変換して信号データを出 力する A D変換手段と、 上記信号データを取り込み記憶する信号取 り込み用メ モ リ手段と、 発振周波数を掃引する掃引電圧を上記局部 発振手段に供給すると共に上記信号取り込み用メモリ手段に書き込 み用の一連の掃引ァ ドレスを供給するラ ンプ . ァ ド レス発生手段と 、 上記信号取り込み用メ モリ手段から読み出された信号データを画 像信号に変換し表示する表示手段と、 上記ランプ · ァ ドレス発生手 段のァ ドレス掃引終了毎に上記信号取り込み用メ モリ手段から上記 表示手段へ上記信号データを転送する制御を行う制御部とを舍むス ぺク ト ラムアナライザにおいて、
周波数分折モードにおいて上記被測定信号に同期した外部同期信 号を取込む同期信号取込端子と、
上記同期信号取込端子から取込んだ同期信号から所望の時間遅延 した掃引制御信号を生成する掃引制御信号発生手段、
とを舍み、 上記掃引制御信号は上記ランプ · ァ ドレス発生手段に与 えられてその掃引動作の開始、 停止が制御される。
2 . ク レーム 1 のスペク ト ラムアナライザにおいて、 上記掃引制御 信号発生手段は上記外部同期信号から第 1 の時間後に第 1制御信号 を発生する立ち上がり制御回路と、 上記外部同期信号から上記第 1 の時間より長い第 2 の時間後に第 2制御信号を発生する立ち下がり 制御回路と、 上記第 1制御信号に応答して立ち上がり、 上記第 2制 御信号に応答して立ち下がる上記掃引制御信号を生成するフリ ップ フロ ップ手段とを舍む。
1 9 新たな用抵
3 . ク レーム 2 のスぺク トラムアナライ ザにおいて、 ゼロスパンモ 一ドにおいて与えられた ト リガ信号を上記立ち下がり制御回路に与 えるための選択スィ ツチ手段を更に舍み、 上記 ト リガ信号に応答し て上記立ち下がり制御回路が出力した上記第 2制御信号を遅延ト リ ガ信号として上記ランプ · ァ ドレス発生手段に与え、 その掃引動作 を開始させる。
4 . ク レーム 1 のスペク トラムアナライザにおいて、 ゼロスパンモ 一ドにおいて与えられた ト リガ信号を所望の設定された時間だけ遅 延して遅延ト リガ信号を発生する可変遅延手段を含み、 上記遅延 ト リガ信号は上記ランプ · ァ ドレス発生手段に与えられてその掃引動 作を開始させる。
5 . 周波数掃引可能な局部信号を発生する局部発振手段と、 上記局 部信号と被測定信号を周波数混合して中間周波信号を出力する周波 数混合手段と、 上記中間周波信号の振幅を検波する検波手段と、 上 記検波手段の検波出力をディ ジタル信号に変換して信号データを出 力する A D変換手段と、 上記信号データを取り込み記憶する信号取 り込み用メモリ手段と、 発振周波数を制御する制御電圧を上記局部 発振手段に供耠すると共に上記信号取り込み用メモリ手段に書き込 み用の一連の掃弓 ίァ ドレスを供給するランプ · ア ドレス発生手段と 、 上記信号取り込み用メモリ手段から読み出された信号データを画 像信号に変換し表示する表示手段と、 上記ランプ ♦ ァ ドレス発生手 段のァ ドレス掃 終了毎に上記信号取り込み用メモリ手段から上記 表示手段へ上記信号データを転送する制御を行う制御部とを舍むス ぺク トラムアナライザにおいて、
ゼロスバンモードにおいて、 与えられた ト リガ信号を所望の設定 された時間だけ遅延して遅延トリガ信号を発生する可変遅延手段を 舍み、 上記遅延ト リガ信号は上記ランプ · ァ ドレス 生手段に与え られてその掃引勖作を開始させる。
6 . ク レーム 1又は 5 のスぺク トラムアナライザにおいて、 上記検
2 0 新たな用羝 波手段の検波出力から上記被測定信号に同期した内部 ト リ ガ信号を 生成する ト リ ガ信号生成手段と、 外部 ト リガ信号を入力するための 外部 ト リガ入力端子と、 上記 ト リ ガ信号生成手段の出力と上記外部 ト リガ入力端子とのいずれかを選択し、 上記 ト リガ信号として上記 ラ ンプ · ア ドレス発生手段に与える選択スィ ッチ手段とを更に含む
7 . ク レーム 1 又は 5 のスペク ト ラムアナライ ザにおいて、 上記ラ ンプ · ア ドレス発生手段はク口 ックを計数してその計数値を上記掃 引ァ ドレスとして上記信号取り込み用メ モ リ手段に供給する力ゥ ン タ手段と、 上記カウ ンタ手段の計数値が予め設定された値に達した ことを検出して検出信号を出力する検出手段と、 上記検出手段から の検出信号に応答して ト リガ信号を禁止状態とし、 ト リガイ ネーブ ル信号に応答して上記禁止状態を解除し、 その状態で ドリガ信号に 応答して上記カウンタ手段に計数開始させる計数制御信号を与える 計数制御手段と、 上記計数値をアナログ電圧に変換し、 上記局部発 振手段の発振周波数を制御するランプ電圧として出力する D A変換 手段とを舍み、 上記掃引制御信号は上記力ゥ ンタ手段のィネーブル 端子に与えられて計数可能状態を制御し、 上記制御部は上記検出信 号に応答して、 上記取り込み用メ モリ手段から上記信号データを上 記表示手段に転送する制御を行い、 その転送終了後に上記 ト リガイ ネーブル信号を出力する。
8 . ク レーム 5 のスぺク ト ラムアナライザにおいて、 上記可変遅延 手段は上記遅延 ト リガ信号によってリセ ッ 卜され ト リガ可能状態と なり、 次の上記 ト リガ信号によって ト リ ガされ計数可能信号を出力 するフリ ップフロ ップ手段と、 上記計数可能信号によって計数可能 状態とされ、 クロ ックを計数するカウ ンタ手段と、 上記カウ ンタ手 段の計数値が上記設定された時間に対応した値に達したことを検出 して上記遅延ト リガ信号を発生する検出手段とを舍む。
2 1 新たな ¾紙
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