WO1991016676A1

WO1991016676A1 - Personal computer

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Publication number: WO1991016676A1
Application number: PCT/JP1991/000512
Authority: WO
Inventors: Kouji Takeda
Original assignee: Seiko Epson Corporation
Priority date: 1990-04-17
Filing date: 1991-04-17
Publication date: 1991-10-31
Also published as: JP3170797B2; EP0551514A1

Description

明細書

一ソナノレコンピュータ

技術分野

本発明はパーソナルコンピュー夕の回路基板のモジュール化に関するものであり、さらに詳しく言えば、 C P U ボ一ドと I 0 ボ一ドを別々のモジノレとして設計し各種の C P U ごとに C P U ボードを設計し、 I 0 ボードはすべて共通とすることにより、数機種のパーソナルコンビュー夕を効率的にかつ短期間に開発することを可能にしたものである。

背景技術

従来のパーソナルコンピュータの例を第 6 図に示す。。一ソナルコンピュー夕の本体 1 〇の内部を上力、らたときの各ュニットカ《示してある。そして、電源 2 F D D ( フロッピ一ディスクドライブ） 3 H D D ( ハードディスクドライブ） 4 を備えている。メイン基板 3 0 0 上には C P U ( 中央処理ュニット）をはじめとして、数値演算コプロセッサ（ N P X ) を拡張するためのソケット、 B I 0 S ( Basic input out ut system ) すなわち基本入出力プログラムを格納する R O M ( Read only memory) 、メインメモリ、拡張メモリ用コネクタ、パラレノレインターフェース（ P I F ：) 、シリアノレインターフエース（ S I F ) 、キーボードイン夕一フェース（ K I F ) 、マウスインタ一フェース（ M I F ) F D D インターフェース（ F I F ) H D D インターフェース（ H I F ) 、リアノレタイムクロック（ R T C ) D M A コントロ一ラ、割込コントローラおよびタイマ等力《マウントされている。

マウスィン夕ーフェースコネクタ 2 0 1 にはマウス力《接続され、キーボードインタ一フェースコネクタ 2 0 2 にはキーボードが接続され、シリアノレインターフヱ一スコネクタ 2 0 3 にはモデム等が接続される。パラレルインタ一フェースコネクタ 2 0 4 にはプリンタ等が接铳される。ォプションコネクタ 2 0 5 は一般的にはォプションスロッ卜とも呼ばれており、ここには数多くの拡張ボ ― ドが接続される。パ一ソナノレコンピュータ 1 0 においては 3 枚までの拡張ボードを接続することができる。拡張ボ一ドとは、メイン基扳 3 0 0 上の機能の他に、別の機能を拡張するためのボ一ドのことであり、これにはビデォボードや L A N ( 口一カノレエリアネットワーク）ボ一ド力《ある。

第 6 図に示すように従来のパーソナルコンピュータにおいては、一枚のメィン基板 3 0 ◦ 上にすべての回路をマウントしていた。逆に言うと、ーソナノレコンビ夕の機能のすべてを一枚の基板で実現していた。一部の一ソナノレコンピュータにおいては、機能の一部分（ビデォボードや、 P I F F I F S I F 、メインメモリ等）を取り出して別の小さなボードで実現しているものもある。し力、し、この場合もほとんどの機能はメイン基板 3 0 0 上に設けられており、非常に規模の大きなメイン基板になっている。従来のパーソナルコンピュ一夕で機能の一部分を別の基板で実現しているのは、主にスぺース上、実装上の問題を解決するためであり、本来は一枚の基板上にすべての機能を備えてしまいたいが、メイン基板 3 ◦ ◦ の大きさの制限から、一部の機能を別基板にすること力く必要になっている。

最近のパーソナルコンピュー夕の技術の進歩には著しいものがある。特に C P U の動作の高速化とメモリの高速化は急速に進んでいる。又、次々と性能を向上させた新しい C P U 力《登場してきている。このような状況下にあって、ノ、。一ソナルコンピュータのメーカは毎年これらの技術の進歩に台わせて、性能を向上させた新製品を数機種開発していかなければならない。従来は C P U 及びメモリの高速化、および新型の C P U の登場に合わせて第 6 図のメィン基板 3 0 0 の部分をすベて設計し直さなければならなかった。これには多くの開発工数を要し、メーカーにとって大きな負荷になっている。又、大きなメィン基板を設計するのには開発期間も長くなってしまい、製品ができ上力くつたころには、すでに世の中の技術がー歩進んでしまい、その製品の市場での競争力が落ちてしまう。これはメーカ一によって致命的なことである，又、最近のパーソナルコンピュ一夕の技術の進歩が激しいゆえに、新製品の開発周期も非常に短く、新製品が発表されると、旧製品（今まで売っていた製品）が売れなくなり、在庫となってしまう。在庫になるとメイン基板は処分しなければならず、大きな利益のロスとなってしまう。ただし、電源， F D D * H D D 等メイン基板以外は新製品でもそのまま使えるので処分しなくてもよい。

以上述べたように、第 6 図の従来のパーソナルコンピユー夕ではメイン基板 3 0 0 が一枚となっており、そのため、 C P U 、メモリの高速化等の技術の進歩に合わせて、メイン基板 3 0 0 の部分すベてをその都度設計しなければならないため、開発工数、開発期間、在庫リスクの点で非常に不利であった。

発明の開示

本発明の目的は以上のような従来の課題を解決することにより、パーソナルコンピュータを短時間に効率よく開発することであり、そのための手段はメイン基板を 2 つのモジュ一ノレに分けることである。

分けるといってもただメィン基板を 2 枚以上の基板で構成するというのは、「背景技術」の項でも述べたように従来力、ら存在するわけであり、本発明はこれとはちがい、この分け方にポイント力《ある。この分け方を一言で説明するならば、（ 1 ) 技術が進歩してもあまりこれに影響されず、むしろ従来の製品とのコンパチビリティが重要であり、ほとんど機能、スピードのかわらない部分 (おもに I / O に係わる部分）と、（ 2 ) 技術の進歩を最大限にとり入れ、その都度設計し直さなければならない部分（おもに C P U 、メモリに係わる部分）との 2 つの部分にメィン基板を分けるということである。すなわち本発明のパーソナルコンピュー夕は、中央処理ュニット（ C P U ) と、数値演算用コプロセッサを揷入するための N P X ソケッ卜と、基本入出力プログラムを格納する R O M と、メインメモリとして機能する R A と、このメインメモリを増設するためのメモリを接続する拡張メモリ用コネクタと、外部にプリンタを接続することのできるノ、。ラレノレインタ一フェースと、外部にモデムを接統することのできるシリアノレイン夕一フェースと、外部にキーボードを接続することのできるキーボードインタ一フェースと、フロッピディスクドライブ装置を制御する F D D インターフヱ一スと、機能を拡張するためのォプションボードを揷入するォプションコネクタとを有するパーソナノレコンピュータにおいて、前記 C P U 、 R O M , R A M , N P X ソケットおよび拡張メモリ用コネクタを含む C P U ボードと、前記パラレルインタ — フェース、シリアルインターフェース、キ一ボードィンターフェースおよび F D D ィン夕一フェースと前記ォプションコネクタを含む I 0 ボ一ドとが別々の基板で構成され、前記 C P U ボードと前記 I 0 ボードはボ一ド結合コネクタで結台され、前記 C P U ボード上の前記中央処理ュニッ卜と、前記 N P X ソケッ卜に揷入された数値演算用コプロセッサと、前記 R A M と、前記拡張メモリ用コネクタに挿入された拡張メモリは C P U クロックに同期して動作し、前記 I 0 ボード上の前記パラレルイン夕一フェース、シリアノレインターフェース、キーボードインターフェースおよび F D D インターフェースと、前記ォプションコネクタに揷入された前記ォプションボードは前記 C P U クロック〖こ等しい力、又はこの C P U クロックより遅い I 0 クロックに同期したアドレス信号、デ一夕信号及び制御信号によって制御され、前記 C P U ボ

― ドはタイミング変換回路を有し、前記タイミング変換回路は前記 C P U クロックに同期して出力された前記中央処理ュニットのァドレス信号、データ信号、制御信号をタイミング変換し、前記 I 0 クロックに同期したァドレス信号、データ信号、制御信号に変換して前記ボード結合コネクタに出していることを特徴とする。

図面の簡単な説明

第 1 図（ A ) は本発明によるパーソナルコンピュータの実施例を示す図であり、

第 1 図（ B ) および（ C ) はノ、。一ソナノレコンピュータの中の C P U ボードと I 0 ボードを説明した図であり、第 2 図（ A ) は第 1 図（ C ) のパーソナノレコンビユー夕の要部の詳細な説明を示す図であり、

第 2 図（ B ) および（ C ) はその動作を示す図であり第 3 図は本発明の第 2 の実施例を示す図であり、ケ一スの大きさの異なる 2 種類以上のパーソナノレコンピュー夕の間で、 C P U ボ一ドに互換性をもたせたシステムの図であり、

第 4 図は本発明の第 3 の実施例にかかわる図（シールドおよび放熱）であり、第 5 図は本発明の第 4 の実施例にかかわる図（ C P U カートリツヂ）であり、

第 6 図は従来のパーソナルコンピュータの例を示す図である。

発明を実施するための最良の形態

第 1 図（ A ) が本発明によるノ、。一ソナノレコンピュータの実施例である。パーソナノレコンピュー夕の本体 1 は、第 6 図の従来のパーソナルコンピュータ 1 ◦ と全く同じ機能をもっており、電源 2 、 F D D 3 、 H D D 4 については第 6 図と同じものである。第 1 図（ A ) と第 6 図の構成のち力くいは、第 6 図のメィン基扳 3 0 0 の部分が、第 1 図（ A ) では 2 枚の基板 1 0 0 と 2 0 0 に分かれているという点である。 C P U ボード 1 0 0 には、 C P U のほ力、にメモリ等が搭載されている。 I 0 ボード 2 0 〇はシリアルインターフェースゃノ、。ラレルインターフェ一ス等を搭載している。ボード結合コネクタ 1 0 1 は、 C P U ボード 1 0 0 と I 0 ボード 2 0 0 とを結合している，マウスイタ一フェースコネクタ 2 0 1 、キーボードイン夕一フェースコネクタ 2 0 2 、シリアノレインターフエ一スコネクタ 2 0 3 、ノヽ。ラレノレインタ一フェースコネクタ 2 0 4 、オプションコネクタ 2 0 5 は第 6 図と同じものである。

第 1 図（ A ) の C P U ボード 1 0 0 と 1 0 ボード 2 0 0 の機能を合せたものは、第 6 図のメイン基板 3 0 0 機能と全く同じであり、したがって第 1 図（ A ) のパーソナノレコンピュ一夕 1 と第 6 図のノ、。一ソナルコンピュータ 1 0 は機能的に全く同じものである。ち力くいは、従来 1 枚の基板を本実施例では 2 枚に分けたという点だけであるが、この 2 つのグループの分け方が本発明のボイントであり、以下順次説明していくが、これによつて非常に大きなメリッ卜が生じてくる。

なお本発明においては、 C P U ボ一ド 1 0 0 および I 0 ボード 2 0 0 はそれぞれ 1 枚の基板力、らなるものとして説明していくが、実際には C P U ボードに相当する部分が物理的には 2 枚以上の基板で構成されていてもよいし、又、 I 0 ボードに相当する部分が物理的には 2 枚以上の基板で構成されていてもよい。それぞれを C P U ボ一ド群および I 0 ボード群としたとき、これらの 2 つの群の分割が、以下に説明する本発明のデバイス群の分割方式に従って別々に分けられて配置されていれば、本発明の効果がそのまま生じられる。

第 1 図（ A ) の C P U ボード 1 0 0 と 1 0 ボード 2 〇 0 の分割のしかたを説明するためのプロック図が第 1 図

( B ) である。 C P U ボード 1 0 0 の中には C P U 1 0 2 (本例では C P U はィンテル社製の 8 0 2 8 6 — 1 2 M H z ) の他に、数値演算用コプロセッサ（本例ではコプロセッサはインテル社製の 8 0 2 8 7 ) を挿入するためのソケット 1 0 3 、 B I O S を格納している R O M

1 〇 4 、 D R A M (Dynamic random access memory)で構成されたメインメモリ 1 0 5 およびメインメモリを増設するための拡張メモリコネクタ 1 0 6 力含まれている。さらに、クロック信号を出力するクロックオシレ一タ

( O S C ) 1 5 1 も含まれている。 C P U 1 0 2 は 8 0 2 8 6 の 1 2 M H z ジョンであり、 1 2 M H z で動作している。メモリコントローラ 1 0 7 は R O M 1 0 4 、メインメモリ 1 0 5 およびコネクタ 1 0 6 に装着された拡張メモリの制御を行なってる。 C P U 1 0 2 力、らメモリへのアクセスはできるだけ高速であることが好ましく、メモリコントローラ 1 0 7 は C P U 1 0 2 の出す 1 2 M H z のアドレス信号、データ信号、コントル信号を R O Mおよび R A M用の適当な信号に変換して

( タイミングは 1 2 M H z のままの信号である） R O M および R A Mに供給している。すなわち、 C P U ボード 1 〇 0 上の素子は、ほとんど C P U 1 0 2 の基本クロックである 1 2 M H z に同期して動作している。

第 1 図（ A ) の C P U ボード 1 1 0 1 2 0 1 3 0 はいずれも C P U ボード 1 ◦ 0 の力、わりに I 0 ボード 2 0 0 に接続できるものである。これらの C P U ボードの有するボード結合コネクタ 1 0 1 はすべて同じであり互換性がある。 C P U ボード 1 1 0 の C P U はインテル社製の 8 0 3 8 6 S X の 1 6 M H z バージョン品であり， C P U ボード 1 2 0 の C P U はインテル社製の 8 0 3 8 6 D X の 3 3 M H z ' ージョン品であり、 C P U ボード 1 3 〇の C P U はインテノレ社製の 8 0 4 8 6 の 2 5 M H z ジョン品である。 C P U ボ 1 1 ◦ 1 2 0 1 3 0 にも、それぞれメインメモリ、拡張メモリ用コネクタおよびメモリコントロ一ラカマウン卜されており、メインメモリ及び拡張メモリはそれぞれの C P U クロックに同期して動作している。すなわち、 C P U ボード 1 1 0 のメモリは 1 6 M H z で動作しており、 C P U ボ — ド 1 2 0 のメモリは 3 3 M H z で動作しており、 C P U ボード 1 3 0 のメモリは 2 5 M H z で動作している。なお、 C P U ボード 1 1 0 、 1 2 0 、 1 3 0 のブロック図は特に示していないが、第 1 図（ B ) の C P U ボード 1 0 0 又は第 1 図（ C ) の C P U ボード 1 0 0 A とほとんど同じ構成である。 C P U とコプロセッサが各 C P U ボードごとに異なる点と、メモリコントロ一ラの方式が異なる点以外はほとんど同じである。

C P U のクロック周波数； f _{e p u} は技術の進歩とともに年々高速化されてきている。 D R A Mをはじめとするメモリ素子の動作も同様に高速化されてきており、またメモリコントロ一ノレ技術例えばべ一ジィン夕リーブ方式やキヤッシュ方式等を用いることで、メモリ素子の高速化とメモリコントロール技術の進歩によって、メインメモリは常に C P U クロックの高速化についてきている。この技術によって、 C P U ボード上のメモリは C P U クロックに同期して動作すること力《できるわけである。タイミング変換回路 1 0 8 は C P U より出されたァドレス信号、デ一夕信号、コントロール信号をタイミング変換して、ボード結合コネクタ 1 0 1 〖こ出力している。 C P U より出力される信号はすべて、 C P U クロック 1 2 M H z に同期した高速の信号であるが、これをタイミング変換して低速の 1 0 クロック； f 】 ₀= 6 M H z に同期させてこれをボード結合コネクタ 1 0 1 に出している。すなわち、ボード結合コネクタ 1 0 1 に出力されるアドレス信号、データ信号、コントロール信号はすべて抵速の 1 0 クロック（ 6 M H z ) に同期した信号である C P U ボード 1 0 0 の内部の回路はほとんど、高速の C P U クロック（ 1 2 M H z ) に同期して動作しているが、その出口であるボード結合コネクタ 1 0 1 のところではすベて、低速の 1 0 クロック（ 6 M H z ) に同期した信号となっている。本来は 1 枚の基板で構成される回路を 2 枚の基板で構成すると、回路の動作は不安定になりがちであるが、本発明では 2 枚の基板の切口をすベて低速の信号にタイミング変換することによって、この問題を解決ている。

C P U ボード 1 1 0 、 1 2 0 、 1 3 0 にも、それぞれ前述の回路 1 0 8 と同様のタイミング変換回路がマウン卜されており、ボード結合コネクタの信号はすべて低速クロックに同期している。 C P U ボ一ド 1 1 0 の内部はほとんど 1 6 M H z で動作しているが、ボード結合コネクタの信号は 8 M H z となっている。 C P U ボ一ド 1 2 0 の内部はほとんど 3 3 M H z で動作しているが、ボード結合コネクタの信号は 8 , 3 M H z となっている。 C P U ボ一ド 1 3 0 の内部はほとんど 2 5 M H z で動作している力、ボード結合コネクタの信号は 8 . 3 M H z となつている。

次に I 0 ボード 2 0 0 について説明する。コントローラ 2 0 9 の中には D M A コントローラ（インテル社製の 8 2 3 7 ) 、割込みコントローラ（インテル社製の 8 2 5 9 ) 、夕イマ（インテル社製の 8 2 5 4 ) 等が入っている。参照番号 2 1 0 はリアノレタイムクロックである。 H D D インターフェース 2 1 1 は、 H D D インターフエースコネクタ 2 0 6 を介して、ケーブルによって第 1 図 ( A ) の H D D 4 と接続される。 F D D インタフェース 2 1 2 は F D D インターフェースコネクタ 2 0 7 を介して、ケーブルによって第 1 図（ A ) の F D D 3 と接続される。マウスインタ一フェース 2 1 3 はマウスインターフェースコネクタ 2 0 1 を介してノヽ' 一ソナルコンピュー夕本体 1 の外側でマウスと接続される。キーボードィン夕一フェース 2 1 4 はキーボードィンターフェースコネクタ 2 0 2 を介して、パーソナルコンピュータ本体 1 の外側でキ一ボードと接続される。シリアルインターフェース 2 1 5 は、シリアノレインターフェースコネクタ 2 〇 3 を介して、パーソナルコンピュー夕本体 1 の外側でモデム等と接続される。パラレルイン夕一フェース 2 1 6 はパラレノレインターフェースコネクタ 2 0 4 を介して、パーソナルコンピュータ本体 1 の外側でプリン夕等と接続される。コネクタ 2 0 6 と 2 0 7 は本体 1 の内部にあり、コネクタ 2 0 1 、 2 0 2 、 2 0 3 、 2 0 4 は本体 1 の外側に出ている。バッファ 2 0 8 はボード結合コネク夕 1 0 1 を介して、 C P U ボード 1 0 0 より送られてきた低速のアドレス信号、データ信号、コントロール信号をバッファリングしてォプションコネクタ 2 0 5 に出している。オプションスロット 2 0 5 には拡張ボード（ォプシヨンボードとも呼ばれる）が揷入される。

C P U ボード 1 0 0 のタイミング変換回路 1 0 8 よりボード結合コネクタ 1 〇 1 を介して I 0 ボ一ド 2 ◦ 0 に送られたァドレス信号、データ信号およびコン卜ロール信号は、 C P U クロック（ 1 2 M H z ) より低速の 1 0 クロック（ 6 M H z ) に同期した信号であり、コント口 — ラおよびインターフェース回路 2 0 9 ~ 2 1 6 と、ォプションコネクタ 2 0 5 に揷入された拡張ボ一ドはいずれもこれの I 0 クロックに同期した低速の信号によって制御されている。すなわち、 I 0 ボード 2 0 0 上の回路はすべて低速の I 0 クロックに同期して動作している。

I 0 ボード 2 0 ◦ 上の回路は、ほとんどが入出力装置に関係する回路であり、従来からあまり高速では動作できなかったし、又、高速に動作する必要もなかった。なぜなら、 C P U 力、らの各種 I 0 装置に対するアクセスは . C P U 力、らのメモリに対するアクセスに比べて、力、なり頻度が低く、 I 0 へアクセスがかなり低速であっても、 — ソナルコンピュー夕全体のフォーマンスにはあまり影響しな力、つた力、らである（ただし、 H I F 2 1 1 については高速化の必要性が強くなつてきそうである）。第 1 図（ B ) の 1 0 ボード 2 0 0 も 6 〜： L O M H z までの I 0 クロックに対して動作することができ、 1 0 M H z 以上の I 0 クロック〖こ対しては動作することができない。すなわち、 C P U ボード 1 0 0 力、らボード結合コネクタ 1 0 1 に出されるアドレス信号、データ信号、コントロール信号は 6 〜 1 0 M H z の I 0 クロックに同期した信号でなければならない。

C P U の高速化およびメモリの高速化は年々進み、これにともない C P U クロックの周波数は年々高くなり、 C P U ボードはどんどん高速で動作するようになる。これに比べると、 I 0 装置はあまり高速化が進んでいかない。又、 I 0 装置関係（拡張ボードも含む）は従来の低速のものがそのまま使える必要性があるため、従来との互換性を維持して、あえて高速化しないということもある。すなわち、ノ、。一ソナノレコンピュータにおいては、

C P U クロックは 6 M H z 力、ら 8 、 1 0 、 1 2 、 1 6 、 2 0 、 2 5 、 3 3 、 M H z へと高速化されていっても 1 0 クロックは従来の低速のまま（ 6 〜： L O M H z の範囲内）である。又、現在のパーソナルコンピュータの機能は各社ごとにほとんど標準化されており、パ一ソナルコンピュータメ一力一各社が毎年新製品を発売するといつても、多くの部分、特に第 1 図（ B ) の 1 0 ボード 2 0 0 の部分は、従来品とほとんど同じである。変る部分は C P U ( クロック周波数の変化も含めて）とメモリ関係がほとんどであるといえる。したがって新製品を設計するといつても、全く変更する必要のない I 0 ボード 2 0 0 の部分を 1 枚の基板で作ってしまい、これを全機種で共通に使うようにして、 C P U ボード 1 0 0 の部分だけをその都度設計すれば、開発工数開発期間等の点で非常に大きな効果があるのではないか、というのが本発明の主旨である。

従来、パソコン各社は C P U のクロックを高速化したり、 C P U の種類をかえたり、メモリの容量を増やしたり、使用するメモリ素子を最新のものにかえたり（たとえば 1 M b i t の D R A M力、ら 4 M b i t の D R A Mへ変更する）、又、一部機能を追加したりするというような場合、その都度メイン基板全体（第 6 図のメイン基板 3 〇 0 の部分）を設計していた。ノ、' 一ソナルコンピュータ技術の進歩が非常に激しく、開発される新製品の数は各社年々增えてきており、こうした中にあって、メイン基板全体を新たに設計するという従来の方法では、開発工数及び開発期間の点で非常に大きな問題がある。新製品といっても、前にも述べたようにパソコン各社とも機能はかなり標準化されており、多くの部分が共通にできるはずである。そこで本発明では、機能が標準化されており、各機種で完全に共通の部分をできるだけ多く取り出し、これを I 0 ボードとして 1 枚の基板で構成した。 I 0 ボードに含まれる部分は、低速動作の部分のみでもある。そして I 0 ボード以外の部分（これはほとんど C P U とメモリである）を C P U ボードとして一枚の基板で構成した。基板を 2 枚に分割した場合、 1 枚の基板に比べて、動作安定性の面で多少問題となるが、この問題は 2 枚の基板をつなぐコネクタの信号を、すべて低速の 1 0 クロック（ 6 〜： L O M H z ) に同期した低速の信号（アドレス信号、データ信号、コントロール信号）と. することによって解決した。 C P U ボード上にタイミング変換回路をもたせ、高速の C P U クロックに同期したアドレス信号、データ信号、コントロール ί言号を、低速の I 0 クロックに同期した信号にタイミング変換しているわけである。

このようにすることによって、新製品の開発は C P U ボードのみでよく、第 1 図（ A ) の実施例において C P U ボードは全体の 1 Z 3 ほどであり、開発工数は従来の 1 Z 3 、又開発期間は従来の半分以下になる。

又、第 1 図（ A ) において、 I 0 ボード 2 0 0 は C P U ボード 1 0 0 ( C P U は 8 0 2 8 6 、 1 2 M H z ) _s C P U ボード 1 1 0 ( C P U は 8 0 3 8 6 S X、 1 6 M H z ) 、 C P U ボード 1 2 0 C C P U 8 0 3 8 6 D X , 3 3 M H z ) 、 C P U ボード 1 3 0 ( C P U は 8 0 4 8 6 、 2 5 M H z ) のいずれとも接続して動作することが可能であり、ユーザ一はコストとパフォーマンスの関係で C P U ボ一ドを自由に選択することができる。

第 1 図（ C ) は第 1 図（ B ) の C P U ボード 1 0 〇のもうひとつの実施例である。 B I O S — R O M 1 0 4 A 力《メモリコントロ一ラ 1 0 7 A ではなく、タイミング変換回路 1 0 8 A の変換後の信号（ 1 0 クロックに同期した低速のアドレス信号、データ信号、コントロール信号）に接続されている点のみが第 1 図（ B ) の C P U ボード 1 0 0 と異なっており、他は同じである。 B I O S — R O M 1 0 4 A が低速の R O Mである場合、メモリコントローラには接統せず、この実施例のようになる。

次に、第 2 図（ A ) ，（ B ) , ( C ) を参照して、第 1 図（ C ) に示したタイミング変換回路 1 0 8 と C P U 1 〇 2 の関係および動作を詳細に説明する。第 2 図（ A ) はその回路構成図である。発振回路（ O S C ) 1 5 1 は 2 4 M H z のクロック（ C P U Z C L K ) を生成し、 3 分周回路 1 5 2 はこれを 3 分周して f ι ο= 8 Μ Η _Ζ のクロック（ I O / C L K ) を生成している。 C P U 1 0 2 の内部の動作クロック f _{C P U} は 1 2 M H z である力《、 2 倍の周波数のクロック信号を与える必要がある。 M

ΊΓ~σ、 "ST、 ~S~Uは C P U 1 0 2 のコマンド信号であり、 C P U 1 0 2 の実行するコマンドの種類を識別するための信号である。この信号 Mノ τ~σ、 "S~T、 "s~xrと c p u

1 〇 2 の実行するコマンドの関係は、第 2 図（ B ) のようになつている。第 2 図（ A ) の A 2 3 〜 A 0 は C P U 1 〇 2 のアドレスノくスであり、 D 1 5 〜 D 0 は C P U 1 0 2 のデ一夕バスである。上記の C P U 1 0 2 力、ら出力される信号は、全て f _{C P U} - 2 4 M H z の C P U Z C L K に同期している（第 2 図（ C ) 参照）。

タイミング変換回路 1 0 8 は C P U 1 0 2 力、らの上記信号をいつたんラッチし、 f _{I 0}= 8 M H z の I O / C L K に同期して出力する回路であり、 I O W C I O ライト）、 I 0 R ( I 0 リード）、 M W ( メモリリード）および M R ( メモリライト）の各信号は、 8 M H z に変換されたコマンド信号である。また、 S D 1 5 〜 S D 0 は 8 M H z に変換されたデータバス信号であり、 S A 2 3 〜 S A 0 は 8 M H z に変換されたァドレスバス信号である（第 2 図（ C ) 参照）。そして、これらのタイミング変換回路 1 0 8 の出力は第 1 図（ C ) のボード結合コネクタ 1 0 1 に接続されている。

タイミング変換回路 1 0 8 は 2 段のラッチ回路 1 5 3 1 5 4 を含み、ラッチ回路 1 5 3 は 2 4 M H z の C P U Z C L K に同期したラッチ信号 L C I で動作し、ラッチ回路 1 5 4 は 8 M H z の I 0 / C L K に同期したラッチ信号 L C 2 で動作する。なお、 S D 1 5 〜 S D 0 を介してタイミング変換回路 1 0 8 力、らデ一夕力くボードコネク夕 1 0 1 へ出力される以前に、 D 1 5 〜 D 0 を介して C P U 1 0 2 力、ら夕ィミング変換回路 1 0 8 へ次のデー夕が送られてこないようにするために、タイミング変換回路 1 0 8 力、ら C P U 1 0 2 へは第 2 図（ C ) のような W A I T 信号が送られている。

第 3 図は本発明の第 2 の実施例である。非常にコンパク卜なケースに納められたデスクトップタイプのパ一ソナノレコンピュータ本体 4 0 0 およびその I 0 ボード 4 1 〇と、通常の比較的大きなケースに納められたデスクトップタイプのノ一ソナルコンピュー夕本体 5 0 0 およびその I 0 ボード 5 1 0 と、ノート型のパ一ソナノレコンビユー夕本体 6 0 ◦ およびその I 0 ボード 6 1 0 を有している。また、比較的大きなラップトップタイプのパーソナルコンピュータ本体 7 0 0 およびその I 0 ボード 7 1 0 を有している。いずれのパーソナルコンピュー夕も C P U ボードと I 0 ボードが別々の基板で構成され、これらカ < ボード結台コネクタで結合されており、かつ、 C P U ボードとボード結合コネクタ力《、すべてのパ一ソナノレコンピュータの間で互換性をもっている。した力くつて、 C P U ボード 1 0 0 はパーソナルコンピュータ本体 4 0 0 、 5 0 0 6 0 0 、 7 0 0 のすべてに共通に使うこと力できる。同様に C P U ボード 1 1 ◦ 、 1 2 0 、 1 3 0 もすベてのパーソナルコンピュータに共通に使うことができる。すなわち、第 3 図では 4 枚の C P U ボ一ド（ 1 0 0 、 1 1 0 、 1 2 0 、 1 3 0 ) と 4 枚の 1 0 ボ — ド（ 4 1 0 、 5 1 0 . 6 1 0 、 7 1 0 ) を設計することによって、 1 6 品種（すべての組み合わせを考えると 4 X 4 = 1 6 ) の製品が開発できることになり非常に効率的である。

第 4 図は本発明の第 3 の実施例にかかわる図であり、 C P U ボードのシールドと C P U の放熱に関するものである。 C P U 8 2 0 をマウントした C P U ボード 8 1 0 はシールドケース 8 0 0 の中に入れられ、電磁気的にシ一ノレドされている。 C P U ボ一ド 8 1 ◦ 上の回路は大部分が高速の C P U クロックに同期して動作しており、 C P U ク口ックの整数倍の周波数の電磁波ノィズが基扳上のパターンや、電子部品のリードなど力、ら放射されている力く、これらが磁気シールドケース 8 0 ◦ によって抑えられている。第 6 図のようにメイン基板力 1 枚の場合これ全体をシールドしょうとすると、かなり大きなシ一ルドケースになってしまう。又、メイン基板 3 0 0 上には多くのコネクタ力あるため、シールドするのも大変である力く、本発明のように C P U ポードと I 0 ボードカ《別々の基板の場合、 C P U ボードを重点的にシールドすればよく、シールドケースも小さくてすみ、低コストでシ — ルドが簡単にできる。放熱板 8 3 0 は、シーノレドケース 8 0 0 に接着されており、シールドケースとともに C P U 8 2 0 の放熱をしている。放熱板 8 3 0 がなくてシーノレドケース 8 0 0 力く直接 C P U 8 2 0 に接触して C P U の放熱をしてもよい。

第 5 図は本発明の第 4 の実施例にかかわるものであり C P U カートリッジに関するものである。ノ、。 — ソナノレコンピュー夕本体 9 0 0 には C P U 力一トリッジ 9 1 0 を挿入するための挿入穴が設けられている。 C P U カートリッジ 9 1 0 は C P U ボ一ドをケースに入れたものであり、これをパーソナノレコンピュータ本体 9 0 0 のケースを開けずに、外側力、ら、 C P U 力一トリッジ揷入穴 9 2 0 に挿入することができ、又同様に取り出すこともできる。 C P U カートリッジ 9 1 0 を揷入すると、 C P U 力一トリッジの中の C P U ボード力く、ノヽ" ーソナノレコンビュ一夕 9 0 0 の中の I 0 ボードとボード接合コネクタによつて接続される。このように C P U ボードをカートリッジ形式にすることによって、ユーザは C P U ボードを容易にバージョンアップすること力《できる。たとえば、数値演算用コプロセッサをソケットに揷入したり、拡張メモリを増設したりするのが非常に容易になる。又、 B ¹ 0 S — R O M の変更も非常に簡単にできる。

以上が本発明の説明であるが、本発明の最大のボイントは C P U ボ一ドと I 0 ボ一ドを分割したということであり、この分割の仕方が重要な意味をもっている。そこで最後に、表 1 に I 0 ボードと C P U ボードの特徴をまとめておく。

C P U ボ ― I 0 ボ一ド

できるだけ小さくしでさるだけ大くした小 Γ たい（含む回路をでたい（含む回路を " T⁷' ききるだけ少なヽ 1しナ- きるだけ名くしたい）い )

C P U 、メモ，ソJ 坊 IX 標準化されており技術術の進歩とと i ιτ ノ"? 力《進； * してもほとんど

— ンョンアツプが必恋更の必力《なく各機る共適にできる（おもに又、機種ごとに使 I 0 関係である）用のバラエティがあ

る（おちに C P U メ

モリ関係である）

ほとんどの回路が高ォべての问路カ《 ί氏 i束 I 動作速度速の C P U クロック〇</ ク n 'ソク - C、 fi！〜 1 0 に同期して動作する M H z ) に同期して動作する作する

高速の C P U ク π ッ外部にでるコネクタクによる電磁波ノィ ( キーード、マウス、ズ力《、空間にでる。シリァノレ、ラレノレ）磁波シールド等でこれを力、らお ^ に雷磁 ' ノィ障害対策重点的におさえればズ力くでる

よい o

コネクタにでる信

号を重点的に対策す

ればよい o 産業上の利用可能性

本発明の効果をまとめると次のようになる。

( 1 ) C P U ボ一ドと I 0 ボ一ドを分割してモジュール化したことによる効果、

[ a ] 開発工数の削減及び開発期間の短縮

C P U ボード以外はすべて共通であり、 C P U ボードのみを技術の進歩に合わせて設計すればよいので、新製品の開発工数の削減及び開発期間の短縮が可能となる。

[ b ] 在庫リスクの低減

在庫処分（廃却）の場合、 C P U ボードのみを処分すればよく、従来の基板全体を処分するのに比べて、損失金額を少なくすることができる。

[ c ] 基板のコストダウン

I 0 ボードと C P U ボ一ドの層数（ 2 層基板、 4 層基板、 6 層基板等）を別々に最適に決めることができ、基板全体の低コスト化が可能となる。たとえば、第 6 図のメイン基板 3 0 0 力《 6 層基板で、第 1 図（ A ) の C P U ボード 1 0 0 が 6 層基板で、 I 0 ボード 2 0 0 力《 4 層基板で設計できたとすると、基板のトータルコストが下が o

[ d ] リードタイムの短縮

C P ϋ ボード以外は常に一定数量製造して、 C P U ボ

― ドのみを注文に合わせて製造することによりリード夕ィムを短縮すること力できる。

[ e ] 部品の共用化によるコストダウン数機種のパーソナノレコンピュータにおいて I 0 ボードが共通であるため、 I 0 ボード上の各部品の数量が増加し、メーカーが低価格で部品を購入することが可能となる。又、部品の共通化により管理費も削減できる。

[ f ] ユーザ一によるアップグレード

ユーザーが例えば、最初 8 0 2 8 6 の C P U ボードを購入し、後に 8 0 3 8 6 の C P U ボードにアップグレードしたい場合、 8 0 3 8 6 の C P U ボードのみを購入すればよく、アップグレードしやすい。

[ g ] 品質の均一化（高品質化）

I 0 ボードが共通であるため、旧製品の I 0 ボードで発見されたバグ等が時間とともに解決されていき、品質は時間とともにどんどん上がっていく。かつ各機種の品質が均一化される。

[ h ] 効率的な合理化

—枚の I 0 ボードの合理化によって、数機種のコストダウンが同時に可能となり効率的である。

( 2 ) ケースケースの大きさの異なるノ、。一ソナゾレコンビュ一夕の間で C P U ボードの互換性をもたせることによる効果

[ i ] 開発工数の著しい削減（効率的な開発）

例えば第 3 図の例では従来の 4 機種分に相当する開発工数で 1 6 機種の製品ができ上がる。

( 3 ) C P U ボードのシ一ノレドによる効果（第 4 図） [ j ] 電磁波ノイズ対策を集中的かつ効率的に行なうことができる。又 C P U の放熱も簡単に行なえる。

( 4 ) C P U ボ一ドの力一トリッジ化による効果（第 5 図） [ k ] C P U ボード上のバージョンアップが容易に行なえる（数値演算用コプロセッサの挿入、拡張メモリの増設、 B I O S の変更等）。

Claims

請求の範囲

1 . 中央処理ュニット（ 1 0 2 ) と、数値演算用コプロセッサを揷入するための N P X ソケット（ 1 0 3 ) と、基本入出力プログラムを格納する R O M ( 1 0 4 ) ' と、メインメモリとして機能する R A M ( 1 0 5 ) と、このメインメモリを增設するためのメモリを接続する拡張メモリ用コネクタ（ 1 0 6 ) と、外部にプリンタを接続することのできるパラレノレインタ一フェース（ 2 1 6 ) と、外部にモデムを接続することのできるシリアルイン夕一フェース（ 2 1 5 ) と、外部にキーボードを接続することのできるキーボ一ドィンタ一フェース（ 2 1 4 ) と、フロッピディスクドライブ装置を制御する F D D ィン夕一フェース（ 2 1 2 ) と、機能を拡張するためのォプションボ一ドを揷入するォプションコネクタ 2 0 5 ) とを有するパーソナルコンピュー夕において、

( ) 前記中央処理ュニット（ 1 0 2 ) 、 R O M ( 1 0 4 ) 、 R A M ( 1 0 5 ) 、 N P X ソケット（ 1 0 3 ) および拡張メモリ用コネクタを含む C P U ボード（ 1 ◦ 〇）と、前記ノ、。ラレノレインタ一フェース（ 2 1 6 ) 、シリアルインターフェース（ 2 1 5 ) 、キーボードインターフエース（ 2 1 4 ) および F D D インターフェース（ 2 1 2 ) と前記オプションコネクタを含む I 0 ボード（ 2 0 0 ) とが別々の基板で構成され、前記 C P U ボードと前記 I 0 ボードはボード結合コネクタ（ 1 0 1 ) で結合され、

( b ) 前記 C P U ボード上の前記中央処理ュニット

( 1 0 2 ) と、前記 N P X ソケット（ 1 0 3 ) に揷入された数値演算用コプロセッサと、前記 R A M ( 1 0 5 ) と、前記拡張メモリ用コネクタ（ 1 0 6 ) に揷入された拡張メモリは、 C P U クロックに同期して動作し、

( c ) 前記 I 0 ボード上の前記パラレルィンターフェ一ス（ 2 1 6 ) 、シリアノレインタ一フェース（ 2 1 5 ) 、キ一ボードインターフェース（ 2 1 4 ) および F D D ィン夕一フェース（ 2 1 2 ) と、前記オプションコネクタに挿入された前記ォプションボ一ドは、前記 C P ϋ クロックに等しい力、又はこの C P U クロックより遅い I 0 クロックに同期したアドレス信号、データ信号及び制御信号によって制御され、

( d ) 前記 C P U ボードはタイミング変換回路（ 1 0 8 ) を有し、前記タイミング変換回路は前記 C P U クロックに同期して出力された前記中央処理ュニッ卜のァドレス信号、データ信号および制御信号をタイミング変換し、前記 I 0 クロックに同期したアドレス信号、データ信号および制御信号に変換して前記ボ一ド結合コネクタに出力していることを特徴とするノ、。ーソナルコンピュー夕。

2 . 前記 C P U クロックの周波数； f _{C P U} は 8 M H z 力、ら 5 0 M H z の間にあり、前記 I 0 クロックの周波数； f ) 0は 6 M H z 力、ら 1 〇 M H z の間にあって、 f _c P

U ； f i οであることを特徴とする請求項 1 記載のパ一ソナルコンピュータ。

3 . C P U ボードと I O ボードとが別々の基板で構成された一ソナノレコンピュータであって、 C P U の種類ごとに異なる 2 種類以上の C P U ボードが用意されており、これらの C P U ボードはいずれも I 0 ボ一ドとボ一ド結合コネクタで結合して動作することが可能であることを特徴とする請求項 1 記載のパーソナルコンビ夕

4 . 前記 C P U ボードが金属ケース（ 9 0 0 ) によつて磁気シールドされていることを特徴とする請求項 1 記載の — ソナノレコンピュー夕。

5 . 前記 C P U ボードが金属ケースによって磁気シ — ルドされ、かつ、前記 C P U ボード上の中央処理ュニッ卜が前記金属ケースに接触していることを特徴とする請求項 1 記載のパーソナルコンピュータ。

6 . 前記 C P U ボード力《メツキされたプラスチックケース又は磁性材料の混合されたプラスチックケースによって磁気シールドされていることを特徴とする請求項 1 記載のノヽ。— ソナノレコンピュ一夕。

7 . 前記 C P U ボードが金属ケース又はプラスチックケースに収容されて C P ϋ カートリッジが構成され、前記 C P U 力一トリッジカパーソナルコンピュータの本体ケースの外側力、ら、本体ケースを開けずに挿入可能に構成されていることを特徴とする請求項 1 記載のパーソナルコンピュータ。

8 . 前記 C P U ボードが物理的に 2 枚以上の基板で構成されていることを特徴とする請求項 ¹ 記載のパーソナノレコンピュータ。

9 . 前記 I 0 ボードが物理的に 2 枚以上の基板で構成されていることを特徴とする請求項 1 記載のパ — ソナルコンピュータ。

1 0 . 前記制御信号が、 I 0 ライ卜、 I 0 リード、メモリリ — ドおよびメモリライトの各コマンド信号を含むことを特徴とする請求項 1 記載のパーソナルコンビュータ。