WO1991006119A1 - Method of producing semiconductor integrated circuit devices - Google Patents

Method of producing semiconductor integrated circuit devices Download PDF

Info

Publication number
WO1991006119A1
WO1991006119A1 PCT/JP1990/001321 JP9001321W WO9106119A1 WO 1991006119 A1 WO1991006119 A1 WO 1991006119A1 JP 9001321 W JP9001321 W JP 9001321W WO 9106119 A1 WO9106119 A1 WO 9106119A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon
silicon nitride
groove
film
oxide film
Prior art date
Application number
PCT/JP1990/001321
Other languages
English (en)
French (fr)
Inventor
Ikuya Matsushita
Original Assignee
Oki Electric Industry Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co., Ltd. filed Critical Oki Electric Industry Co., Ltd.
Publication of WO1991006119A1 publication Critical patent/WO1991006119A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Definitions

  • a U-shaped trench is formed in a self-aligned manner at an end portion of a silicon oxide crotch in a field region to have a structure directly in contact with an element forming region.
  • the present invention relates to a method of manufacturing a circuit device. '
  • R.I.E. reactive ion etching
  • the trench separation method is one of the technologies that are being promoted, especially with ⁇ for i! S.
  • Examples of this French separation method include H. Goto, etal, "A new isolation technolygy for bipolar VLSI logic (IOP-L)" 1985 VLSI Symposium, pp 4 2 — 4 3, described in JP-B-59-208744, JP-A-61-264736, etc.
  • a selective oxidation method (L ⁇ C0S method), which is a known technique, is applied to an arbitrary region on a silicon substrate 20I.
  • L ⁇ C0S method which is a known technique
  • a mask silicon oxide film 203 is formed by a CVD method, a known photolithography technique is applied, and a region to be an element isolation region is formed using the photo resist 204 as a mask. Is provided with an opening 205.
  • the mask silicon oxide layer 203 is used as a mask, and the R.I. Then, the silicon substrate 201 is etched almost vertically to form 206.
  • the inner surface of the silicon oxide film is formed on the entire surface by thermal oxidation or CVD. 0 7 is formed.
  • an oxidation-resistant silicon nitride layer may be formed on the inner silicon oxide film 207 by IK. Then, as shown in FIG. 2 (D). A thick silicon layer 208 on the entire surface and completely fill back the grooves 206 Next, as shown in FIG. 2 (E), the polycrystalline silicon layer 208 is etched back by a known etching technique to planarize the surface, and then the polycrystalline silicon layer 208 is formed. Is converted to a CAP silicon oxide film 209, and the inner silicon oxide film 2.07 on the element forming region 21Q is removed, thereby completing the separation step.
  • FIG. 4 shows a cross-sectional view of the oxide film separation method and the trench separation method after the separation step.
  • FIG. 4 (A) is a cross-sectional view showing the separation of the oxide film.
  • 401 is a field oxide film
  • 402 is an element formation region
  • 4003 is an N-diffusion layer
  • FIG. 04 is a P 'diffusion layer
  • 405 is a substrate.
  • FIG. 4 (B) shows a trench separation method, wherein 406 is a field oxide film, 407 is an element formation region, 408 is an N-diffusion layer, and 409 is a P diffusion.
  • the layer, 410 is a substrate, and 411 is a groove.
  • the N-diffusion layer 403 as the buried diffusion and the P diffusion layer 404 as the '-channel stopper are in direct contact. Therefore, the bonding capacity during this period is large.
  • the groove 4 11 is formed almost vertically from the field oxide film 406 to a deep region penetrating the N-buried diffusion layer.
  • the N-diffusion layer 408 and the P'-diffusion layer 409 are not in direct contact.
  • the junction capacitance only needs to consider the question of the N 'diffusion layer 408 as the buried diffusion layer and the substrate 410. For this reason, the capacity will be significantly reduced as compared with the oxidative separation method. This will provide a dramatic improvement in speed.
  • the structure shown in FIG. 3B can be achieved by reversing the current order of forming the field silicon oxide film 302 and the groove 303.
  • the side wall oxidation formed on the side wall of the M303 is possible. Oxidation in the vertical direction progresses along the film, and the generation of crystal defects due to volume increase becomes a problem.
  • the present invention has a problem that a short circuit occurs between a wiring metal layer and a substrate, and a problem that a vertical oxidation occurs along a sidewall oxide film formed on a sidewall. It is another object of the present invention to provide a method of manufacturing a semiconductor integrated circuit device which solves the problem that a crystal defect is generated due to an increase in the rest. Disclosure of the birthplace
  • a three-layer film including a first silicon nitride film, a first silicon oxide film, and a second silicon nitride film is formed on a part of the silicon substrate.
  • a forming step is
  • FIGS. 1 (A) to 1 (F) are sectional views showing steps of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention
  • FIGS. 2 (A) to 2 (E) are conventional semiconductor devices
  • FIGS. 3A to 3C are cross-sectional views showing the basic steps of the trench separation method in the method of manufacturing an integrated circuit device, illustrating the problems in the conventional trench separation method.
  • FIG. 4 (A) is a cross-sectional view after the separation step by the conventional oxide film separation method
  • FIG. 4 (B) is a cross-sectional view after the separation step by the conventional Trench separation method.
  • FIGS. 1 (A) to 1 (F) are diagrams for explaining the steps of one embodiment.
  • a silicon nitride film 102 having a thickness of about 0.2 to 0.3 m is formed on the entire surface of a silicon substrate 101 by a CVD method.
  • a silicon oxide film 103 of about Hm is formed.
  • a silicon nitride film 104 having a thickness of about 0.5 to 0.8 m is formed by the CVD method, and a photo resist 105 is applied.
  • a known photolithography is performed. Using the photo resist 105 as a mask, the silicon nitride film 104, silicon oxide film 103, and silicon nitride film 102 An opening is provided.
  • both the silicon nitride film 104 and the silicon oxide film 103 are made to have substantially vertical side walls by anisotropic etching.
  • a silicon nitride film 106 is formed on the entire surface. It is formed to be approximately equal to the sum of the crotch thicknesses of the oxidized crotch 103 and the silicon nitrogen crotch 102 (that is, 1.0 to 1.6 m).
  • silicon nitride denitrification 106 is anisotropically etched using a known etching technique to form a silicon nitride film 102, a silicon oxide layer 103, and a silicon nitride layer 104.
  • the silicon nitride film 106 is formed only on the side wall of the crotch composed of the above three applications.
  • the width of the remaining silicon decondensation 1 ⁇ G is equal to the width of the groove of the wrench to be formed later.
  • the I portion of the silicon substrate I 01 extracted from the I; U portion is siliconized using the silicon oxide layers 104 and 106 as masks.
  • anisotropic etching of about m to form the first groove, the field region 107 is determined.
  • a silicon oxide layer 108 is formed by the CVD method, and 07 is formed in the field region.
  • the silicon oxide layer 108 is removed, and the amount of etching of the silicon substrate 101 plus the silicon oxide film 103 is about 1.3 to 1.5 m. Is preferred.
  • a photo resist 10 is formed as a dummy pattern for flattening the silicon oxide film 108 at a low step portion.
  • Form 9. The mask alignment here does not require strict accuracy.
  • the photoresist 110 is applied to the entire surface to make the surface flat.
  • a well-known method in which the photoselection ratio of the photo-resistors i 10 and 109 to the silicon oxide layer 108 becomes 1 is as follows.
  • the etch back is performed by the constant velocity etching technique, and the etching is stopped when the photo resists 110 and 109 are completely removed.
  • the etching at this time may be isotropic.
  • the silicon nitride layers 104 and 106 are removed by a known isotropic etching technique. To remove.
  • anisotropic etching is performed on the exposed silicon substrate 101 using the silicon oxide films 103 and 108 as a mask, and the silicon substrate 101 having a depth of about 2 to 4 m and a substantially vertical side wall is formed.
  • the groove 1 1 1 as the groove 2 is formed.
  • a silicon oxide film 112 is formed on the entire surface including the inner wall of the groove 111 by CVD, and then a polycrystalline silicon is formed by CVD. ⁇ Thickly deposit 1 1 3 on the entire surface and completely refill groove 1 1 1. Thereafter, the polycrystalline silicon layer 113 is etched back by a known etching technique. Then, the silicon oxide films 112 and 103 are known anisotropically. Then, the surface of the polycrystalline silicon layer 113 is converted into silicon oxide layer 114 using the silicon nitride film 102 as a mask.
  • three legs formed of a silicon nitride film, a silicon oxide film, and a silicon nitride film are formed in an arbitrary region of the silicon substrate.
  • a silicon nitride film is formed on the side wall, the silicon substrate is anisotropically etched, back-filled with silicon oxide, the silicon nitride film is removed, and the silicon Since the grooves are formed by anisotropic etching, A self-aligned U-shaped trench groove can be formed at the edge of the silicon oxide film in the field region, enabling a structure directly in contact with the element formation region, and a groove width formed on the side wall of the three-layer film The width of the silicon nitride film.
  • the device since the minimum value of the parasitic capacitance between the collector substrates can be obtained, the device has a constant element formation region width and a constant groove width which are particularly excellent in high speed and also contribute to improvement of the dyeing degree. A trench separation structure can be obtained with good reproducibility. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Description

明 細 書 半導体桀嵇回路装 ΪΚの製造方法 技術分野
この発明は、 自己整合的に U字形の ト レンチ溝をフィ ール ド領域内のシリ コン酸化股の端部に形成し、 素子形成領域と 直接接する構造とするようにした、 半 ¾t休 ί¾ ¾回路装 ί の製 造方法に関するものである。 '
背景技術 ·
半導体桀穑回路装置の素子分離は古く は、 Ρ Ν接合分離法 によっていたが、 素子が微細化され、 集積度が增大するにつ れ、 酸化股分離法 （いわゆるアイ ソプレーナ） に移行してい つた ο
しかし、 近^、 素子の微細化はさ らに進み、 化のた めには、 さ らに分離 域の面稅を縮小する必要が生じている r また、 高速化のためにも、 寄生容 ¾の削減が必要なことか ら、 素子形成領域の面積を縮小することが不可欠とされるよ うになつてきている。
¾近、 ¾板面に対して垂直に胶をエッチングする異方性ェ ッチング技術である反応性ィ.オンエッチング （ Reac t i ve I on E t ch i ng 、 以下 R . I . Eと呼ぶ) が :川化され、 酸化股分 離法に代わる新たな素子分離法が 発されている。
これまでに提案された新分離技術のなかで、 特に ^を i!S め、 突川化が進められている技術として、 ト レ ンチ分離法が 挙げられる。 この ト レンチ分離法の例として、 たとえば H. Goto, etal, " A new isolation technolygy for bipolar VLSI logic ( IOP-L) " 1985 VLSI Symposium (ブイ エル エス アイ シ ンポ ジウム） 、 pp 4 2 — 4 3 、 特閗昭 59— 208744号公報、 特開昭 61— 264736号公報などに記彼されている
こ こで、 従来の半導体 ½嵇回路装 の製造方法における 卜 レ ンチ分離法の基本ェ fSを第 2 図の工程説明図にしたがって 説明する c
まず、 第 2 図 （ A ) に示すように、 シリ コ ン ¾板 2 0 I 上 の任意の領域に公知の技術である選択酸化法 （ L〇 C 0 S法） を用いて、 フ ィ一-ノレドシリ コン酸化股 2 0 2を形成する
この後、 C V D法により、 マスク シリ コン酸化膜 2 0 3 を 形成し、 公知のフ ォ ト リ ソグラフィ技術を川いて、 フオ ト レ ジス ト 2 0 4 をマスクとして、 素子分離領域となるべき領域 に開口部 2 0 5 を設ける。
次に、 第 2図 （ B )"に示すように、 フ ォ ト レ ジ ス ト 2 ϋ 4 を取り除いた後、 マスク シ リ コ ン酸化胶 2 0 3をマスク とし て、 R. I . Ε . により シ リ コ ン基板 2 0 1 をほぼ垂直にェ ツチングし、 2 0 6を形成 る。
続いて、 · 第 2図 （ C ) に示すように、 マスク シ リ コ ン酸化 膜 2 0 3を除去した後、 熱酸化法、 または C V D法により、 全表面に内壁シ リ コ ン酸化股 2 0 7を形成する。
このとき、 必要があれば、 内壁シリ コ ン酸化膜 2 0 7上に さ らに耐酸化性のシリ コン窒化胶を IKねて形成してもよい その後、 第 2図 （D) に示すように、 全表面に多結品シリ コン層 2 0 8 を厚く堆積し、 溝 2 0 6 を完全に埋め戻す 次に、 第 2図 （E ) に示すように、 公知のエッチング技術 により、 多結晶シリ コン層 2 0 8をエツチバッ ク し、 表面を 平坦化した後、 多結晶シ リ コ ン層 2 0 8 の表面を C A P シ リ コ ン酸化膜 2 0 9 に変換し、 素子形成領域 2 1 Q上の内壁シ リ コン酸化膜 2 .0 7を除去して、 分離工程を終了する。
ここで、 第 4 図に、 酸化膜分離法およびト レンチ分離法の 分離工程終了後の断面図を示す。
第 4 図 （A ) は酸化膜分離を示す断面図であり、 図中の 4 0 1 はフ ィ ール ド酸化膜、 4 0 2 は素子形成領域、 4 0 3 は N · 拡散層、 4 0 4 は P ' 拡散層、 4 0 5 は基板である。 また、 第 4 図 （B ) は ト レンチ分離法を示すもので、 406 はフィ ール ド酸化膜、 4 0 7 は素子形成領域、 4 0 8 はN - 拡散層、 4 0 9 は P 拡散層、 4 1 0 は基板、 4 1 1 は溝で ある。
第 4 図 （A ) に示す酸化膜分離法では、 埋込拡散としての N - 拡散層 4 0 3 と、 '-チャ ンネルス ト ッパと しての P 拡散 層 4 0 4 とが直に接するため、 この間の接合容盘が大きなも のとなるが、 第 4 図 （ B ) に示す ト レンチ分離法では、 R . I . E . により シ リ コ ンの基板 4 1 0 に対し、 溝 4 1 1 をほ ぼ垂直にフィールド酸化膜 4 0 6 より N · 埋込拡散層を貫く 深い領域まで形成する。
すなわち、 N · 拡散層 4 0 8 と、 P ' 拡散層 4 0 9が直に 接することがない。
したがって、 接合容量は、 埋込拡散層としての N ' 拡散層 4 0 8 と、 基板 4 1 0 との問のみを考慮すればよいことにな る o このため、 酸化胶分離法と比べると、 容量は大幅に低減す ることになる。 これによつて、 高速性に対して、 飛躍的な改 善が得られることになる。
上記の方法によれば、 第 3図 （A ) に示すように素子形成 領域 3 0 1 と溝 3 0 3 との間にフ ィールドシリ コン酸化膜 3 0 2 の一部を挟んだような構造となる。
今後、 さらに高速化を図るためには、 コ レク タ一基板問容 量の低減がより重要なものとなり、 素子形成領域 3 0 1 と溝 3 0 3が直に接する第 3図 （B ) に示すような構造が理想と 考えられる。
しかしながら、 溝 3 0 3の位置は、 マスグ合わせによって 決定されるため、 合わせずれを考慮する必要があり、 第 3図 ( A ) のような構造にせざるを得ない。 すなわち、 合せ余裕 を加えない場合、 ずれが生じると、 第 3図 （C ) のように素 子形成領域 3 0 1以外にもシリ コン面が露出してしまい、 配 線金属層と基板間の短絡が発生するという問題点がある。
また、 現状でのフィ ールドシリ コン酸化膜 3 0 2 と溝 303 の形成順序を逆にすれば第 3図 （B ) の構造は可能となるが. M 3 0 3の側壁に形成された側壁酸化膜に沿って縦方向への 酸化が進行し、 体積増大に伴なう結晶欠陥の発生が問題とな る
この発明は、 前記従来技術が持-つている問題点のうち、 配 線金厲層と基板問の短絡が発生するという問題点と、 側壁に 形成された側壁酸化膜に沿って縦方向に酸化し、 休 増大に 伴う結晶欠陥が発生するという問題点について解決した半導 体集積回路装置の製造方法を提供するものである。 発叨の開示
この発明によれば、 シリ コン基板の一部に、 第 1 のシリ コ ン窒化膜、 第 1 のシリ コン酸化膜及び第 2のシリ コ ン窒化膜 から成る 3層膜を形成し、 この 3層膜の側壁部に第 3のシリ コン窒化膜を形成する工程と、 露出しているシ リ コ ン基板を エッチングし、 おおむね垂直な側壁をもつ第 1 の溝を形成し. シ リ コ ン酸化膜で第 1 の溝を埋め戻す工程と、 第 2、 第 3 の シ リ コン窒化膜を除去して露出したシ リ コン基板に対してお おむね垂直な側壁をもつ第 2の溝を形成する工程とを導入し たものである。
従って、 自己整合によって ト レンチ溝となる第 2の溝がフ ィ 一ルド領域内のシリ コン酸化膜の端部に形成され、 素子形 成領域と直接接する構造となるとともに、 溝幅を第 3のシリ コン窒化膜の幅に一定となり、 コ レク タ一基板間の寄生容量 が最小となる。 図面の簡単な説明
第 1 図 （A ) ないし第 1 図 （F ) はこの発明の半導体集積 回路装置の製造方法の一実施例の工程断面図、 第 2図 （A ) ないし第 2図 （E ) は従来の半導体集積回路装置の製造方法 における ト レンチ分離法の基本工程を示す工程断面図、 第 3 図 （A ) ないし第 3図 （C ) の従来の ト レンチ分離法におけ る問題点を説明するための断面図、 第 4 図 （A ) は従来の酸 化膜分離法による分離工程終了後の断面図、 第 4 図 （B ) は 従来の ト レンチ分離法の分離工程終了後の断面図である。 発明を実施するための最良の形態
以下、 この発明の半導体集嵇回路装置の製造方法の実施例 について、 図面に ¾づき説明する。 第 1 図 （A ) 〜第 1 図 ( F ) は、 その一実施例の工程説明図である。
まず、 第 1 図 （A ) に示すように、 シリ.コン基板 1 0 1 の 全面に C V D法によって、 0. 2〜 0. 3 ^ m程度のシリ コン窒 化膜 1 0 2を形成し、 次に C V D法によって、 0. 3〜 0, 5
H m程度のシリ コン酸化膜 1 0 3を形成する。
さらに、 C V D法によって、 0. 5〜 0. 8 m程度のシリ コ ン窒化膜 1 0 4を形成し、 フォ ト レジス ト 1 0 5 を.塗布する c 次に、 公知のフ ォ ト リ ソグラフィ技術を用いて、 フオ ト レ ジス夕 1 0 5をマスクとして、 フィールド領域となるべき領 域のシリ コン窒化膜 1 0 4、 シリ コン酸化膜 1 0 3、 シリ コ ン窒化膜 1 0 2の開口部を設ける。
このとき、 シリ コン窒化膜 1 0 4、 シリ コン酸化膜 1 0 3 シリ コン窒化膜 1 0 Γはいずれも異方性ェツチングにより、 側壁がおおむね垂直となるようにする。
次に、 第 1 図 （ B ) に示すように、 フ ォ ト レ ジス ト 1 0 5 を除去した後、 全面にシリ コン窒化股 1 0 6をシリ コン窒化 膜 1 0 4 , シ リ コ ン酸化股 1 0 3 、 シ リ コ ン窒素股 1 0 2 の 股厚の総和とほぼ等しい （すなわち 1. 0〜 1. 6 m) 程^に 形成する。
この後、 公知のエッチング技術を用いて、 シ リ コ ン窒化脱 1 0 6 を異方性ェツチングし、 シリ コン窒化膜 1 0 2、 シリ コン酸化胶 1 0 3、 シリ コン窒化股 1 0 4の 3愿から'成る股 の側壁のみに、 シリ コン窒化膜 1 0 6 を残存形成させる。 この残 //·したシ リ コ ン ¾¾化脱 1 ϋ G の巾"';が後のェ nで形成 する 卜 レンチの溝幅に等しく一定となる。
次に、 シリ コン¾板 I 0 1 の¾出した I; U部をシリ コン 化胶 1 0 4 および 1 0 6をマスク として、 公知の- 方性ェッ チング技術を用いて、 1. 0 m程度の異方性エッチングを行 ない、 第 1 の溝を形成するこ とにより、 フ ィ ール ド領域 1 07 を決定する。
続いて、 第 1 図 （ C ) に示すように、 C V D法によって、 シ リ コン酸化股 1 0 8を形成して、 フ ィ ール ド領域 に 0 7 を ¾め す。 シ リ コ ン酸化胶 1 0 8 の脱 どして'は.、 シ リ コ ン 基板 1 0 1 のェッチング量にシ リ コン酸化膜 1 0 3 を加えた 1. 3 〜 1. 5 m程度が好ま しい。
この後、 公知のフ ォ ト リ ソグラフィ技術を用いて、 シ リ コ ン酸化膜 1 0 8の段差形状の低い部分に平坦化用のダミ ーパ ターンと して、 フ ォ ト レジス ト 1 0 9 を形成する。 なお、 こ こでのマスク合せでは、 厳密な精度を必要と しない。
次に、 フ ォ ト レジス 卜 1 1 0 ·を全面に塗布して表面の平坦 化を図る。
次に、 第 1 図 （D ) に示すように、 フ ォ ト レジス 卜 i 1 0 および 1 0 9 とシ リ コン酸化胶 1 0 8 との [¾のエッチング選 択比が 1 となる公知の等速ェッチング技術によるエツチバッ クを行ない、 フォ ト レジス ト 1 1 0および 1 0 9が完全に除 去された時点でエッチングを停止する。 なお、 このときのェ ッチングは等方性によるものでも構わない。
この後、 第 1 図 （E ) に示すように、 公知の等方性エッチ ング技術により、 シ リ コン窒化股 1 0 4 および 1 0 6 をすベ て除去する。
続いて、 シリ コン酸化膜 1 0 3および 1 0 8をマスク とし て露出したシリ コン基板 1 0 1 に対して異方性ェッチングを 行ない、 深さ 2〜 4 m程度で側壁がおおむね垂直な第 2の 溝としての溝 1 1 1 を形成する。
さらに、 第 1 図 （F ) に示すように、 溝 1 1 1 の内壁を含 む全表面に C V D法によってシ リ コ ン酸化膜 1 1 2を形成し 続いて C V D法によって、 多結晶シリ コン恧 1 1 3 を全 ¾面 に厚く堆積し、 溝 1 1 1 を完全に埋め戻す。 このあと、 公知 のエツチ ング技術によ り、 この多結晶シ リ コ ン層 1 1 3をェ ツチバック した後.、 シ リ コ ン酸化膜 1 1 2および 1 · 0 3を公 知の異方性エッチングによって取り除き、 表面を平坦化する, その後、 シリ コン窒化膜 1 0 2をマスクとして、 多結晶シ リ コ ン恧 1 1 3 の表而をシリ コ ン酸化股 1 1 4 に変換し、 こ のときのマスク となった素子形成領域 1 1 5上に残存するシ リ コン窒化膜 1 0 2を除去することにより、 表而が平坦で、 素子形成領域 1 i 5 と、 理想的な U字形状の溝 1 1 1 が直に 接する構造が実現できる。 - 産業上の利用可能性
この発明によれば、 シ リ コ ン基板の任意の領域にシ リ コ ン 窒化膜、 シ リ コ ン酸化胶、 シ リ コ ン窒化膜から成る 3履股を 形成し、 この 3層膜の側壁にシ リ コ ン窒化膜を形成し、 シリ コン基板を異方的にェッチ ングし、 シリ コン酸化股で埋め戻 し、 シリ コン窒化膜を除去し、 溝の開口部として、 シリ コン の異方性ェッチングによって溝を形成するようにしたので、 自己整合によって U字形の ト レンチ溝がフィ ール ド領域のシ リ コン酸化膜の端部に形成でき、 素子形成領域と直に接する 構造が可能となり、 溝幅も 3層膜の側壁に形成したシリ コ ン 窒化膜の幅に一定化される。
したがって、 コ レクター基板間の寄生容量について最小の 値が得られることになるため、 高速性に特に優れ、 また染積 度向上にも寄与する一定の素子形成領域幅、 一定の溝幅をも つ ト レンチ分離構造を再現性よく得ることができる。 .

Claims

請求の範囲
(a) 半導体基板表面の素子形成領域上に、 第 1 のシリ コ ン 窒化膜、 第 1 のシリ コン酸化膜及び第 2 のシリ コン窒化膜か らなる 3層膜を形成する工程と、
(b) 前記 3層膜の側壁に第 3 のシ リ コン窒化膜を形成する 工程と、
(c) 前記第 2及び第 3 のシリ コン窒化膜をマスクにして露 出している前記半導体基板に対して、 おおむね垂直な側壁を もつ第 1 の溝を異方性ェツチングにより形成し、 この第 1 の 溝を第 2のシ リ コ ン酸化膜で埋め戻す工程と、
(d) 前記第 2及び第 3のシ リ コ ン窒化膜を除去し、 この第 3のシリ コン窒化膜を除去することにより露出した前記半導 体基板に対して、 前記第 1 及び第 2 のシリ コ ン酸化膜をマス クにして、 おおむね垂直な側壁をもつ第 2の溝を異方性ェッ チングにより形成する工程とを有することを特徴とする半導 体集積回路装置の製造方法。
PCT/JP1990/001321 1989-10-20 1990-10-12 Method of producing semiconductor integrated circuit devices WO1991006119A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1/271453 1989-10-20
JP27145389 1989-10-20

Publications (1)

Publication Number Publication Date
WO1991006119A1 true WO1991006119A1 (en) 1991-05-02

Family

ID=17500241

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1990/001321 WO1991006119A1 (en) 1989-10-20 1990-10-12 Method of producing semiconductor integrated circuit devices

Country Status (3)

Country Link
EP (1) EP0450091A4 (ja)
KR (1) KR0140979B1 (ja)
WO (1) WO1991006119A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5411913A (en) * 1994-04-29 1995-05-02 National Semiconductor Corporation Simple planarized trench isolation and field oxide formation using poly-silicon
US5674769A (en) * 1996-06-14 1997-10-07 Siemens Aktiengesellschaft Process for forming deep trench DRAMs with sub-groundrule gates
US6013937A (en) * 1997-09-26 2000-01-11 Siemens Aktiengesellshaft Buffer layer for improving control of layer thickness
US6329124B1 (en) * 1999-05-26 2001-12-11 Advanced Micro Devices Method to produce high density memory cells and small spaces by using nitride spacer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58210634A (ja) * 1982-05-31 1983-12-07 Toshiba Corp 半導体装置の製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS535706B2 (ja) * 1971-10-14 1978-03-01
US4333964A (en) * 1980-09-15 1982-06-08 General Electric Company Method of making integrated circuits
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS59139643A (ja) * 1983-01-31 1984-08-10 Hitachi Ltd 半導体装置およびその製造方法
NL8700640A (nl) * 1987-03-18 1988-10-17 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58210634A (ja) * 1982-05-31 1983-12-07 Toshiba Corp 半導体装置の製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0450091A4 *

Also Published As

Publication number Publication date
EP0450091A1 (en) 1991-10-09
KR0140979B1 (ko) 1998-07-15
EP0450091A4 (en) 1993-12-22

Similar Documents

Publication Publication Date Title
US4636281A (en) Process for the autopositioning of a local field oxide with respect to an insulating trench
US6461934B2 (en) Method of manufacturing semiconductor device having trench type element isolation regions
EP0375632B1 (en) A process for excavating trenches with a rounded bottom in a silicon substrate for making trench isolation structures
JPS6352468B2 (ja)
US6251734B1 (en) Method for fabricating trench isolation and trench substrate contact
US20080050920A1 (en) Method of manufacturing semiconductor device
US5397731A (en) Method of manufacturing semiconductor integrated circuit device
US4445967A (en) Method for manufacturing semiconductor device
US5512509A (en) Method for forming an isolation layer in a semiconductor device
JPH10335441A (ja) 半導体装置の製造方法
US5371036A (en) Locos technology with narrow silicon trench
JP2745970B2 (ja) 半導体装置の製造方法
WO1991006119A1 (en) Method of producing semiconductor integrated circuit devices
US5256592A (en) Method for fabricating a semiconductor integrated circuit device
US20010046750A1 (en) Method for manufacturing semiconductor device having a STI structure
JP2765965B2 (ja) 半導体集積回路装置の製造方法
JP3190144B2 (ja) 半導体集積回路の製造方法
JPH06104334A (ja) 半導体装置
JPS6167932A (ja) 半導体集積回路装置の製造方法
KR100361763B1 (ko) 반도체소자의소자분리막제조방법
JPH0346346A (ja) 半導体集積回路装置
KR950005273B1 (ko) 반도체장치의 제조방법
JPH0420267B2 (ja)
KR970009273B1 (ko) 반도체소자의 필드산화막 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE

WWE Wipo information: entry into national phase

Ref document number: 1990915172

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1990915172

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1990915172

Country of ref document: EP