WO1990013886A2 - Monitorsteuerschaltung - Google Patents

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WO1990013886A2
WO1990013886A2 PCT/EP1990/000466 EP9000466W WO9013886A2 WO 1990013886 A2 WO1990013886 A2 WO 1990013886A2 EP 9000466 W EP9000466 W EP 9000466W WO 9013886 A2 WO9013886 A2 WO 9013886A2
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Stefan Schwarz
Ian Cartwright
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Spea Software Ag
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Definitions

  • the present invention relates to a monitor control circuit for controlling a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency.
  • Computer monitors are known to be controlled as a function of the requirements with regard to the required screen resolution by graphics cards of different categories, which differ from one another by the horizontal and vertical resolution, that is to say the number of pixels, in the horizontal and vertical directions and by the pixel frequencies .
  • Known graphics card standards are, for example, MDA (320 x 200 pixels, black and white, at 16 MHz pixel frequency), CGA (320 x 200 pixels, color, at 20 MHz pixel frequency), HERCULES (740 x 400 pixels, black and white, at 27 MHz pixel frequency), EGA (640 x 350 pixels, color, at 30 MHz pixel frequency), VGA (640 x 480 pixels, color, at 32 MHz pixel frequency), SUPER-EGA (800 x 600 or 1024 X 768 pixels , Color, at a pixel frequency of 50 MHz, and more recently the so-called HR (high resolution) graphics systems with 1024 x 768, 1080 x 1024 and 1600 x 1280 pixels, color, at pixel frequencies between 60 MHz and 170 MHz It is obvious that these different graphics standards also differ with regard to the line frequencies, that is to say the reciprocal of the horizontal synchronization signal periods, for the systems mentioned at 17 kHz, 22 kHz, 25 kHz, 31.5 kHz,
  • DE-Al-38 04 460 already discloses a monitor control circuit for actuating a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency, with an input-side serial-parallel converter in the form of a shift register , at the output of which a video storage device is connected, into which the input-side image signal can be stored after its serial-to-parallel conversion. Since the memory is only a shift register for serial-parallel conversion, which is clocked for the purpose of serial-parallel conversion with the clock of the subsystem after the occurrence of the blank signal of the subsystem, the input-side image signal becomes frequency of its subsystem clock is written into the video storage device.
  • the present invention has for its object to provide a monitor control circuit with which a monitor operating at a second pixel frequency can be controlled by means of a digital image signal having a first pixel frequency, the Image signals to be displayed are each to be updated.
  • monitor control circuit for the control of a monitor operating at a second pixel frequency on the basis of a digital image signal having a first pixel frequency according to the preamble of patent claim 1 by the features specified in the characterizing part of patent claim 1.
  • the invention is based on the knowledge that the Control of the monitor working with the second pixel frequency, which is neither synchronized with the first pixel frequency nor usually has a fixed, even numerical ratio, is possible by means of the image signal of the first pixel frequency if the data words of the digital image signal are initially in one FIFO storage devices are buffered before they are stored in a video storage device which can be read out in a manner known per se in synchronization with the operation of the monitor at the second pixel frequency in order to generate the monitor display.
  • the transmission of the data words from the FIFO storage device into the video storage device causes a control device which is connected to the video storage device and the FIFO storage device and controls them in such a way that data words from the Fifo storage device is writable in the video storage device.
  • FIG. 1 is a block diagram of an embodiment of the monitor control circuit according to the invention.
  • FIG. 2 shows a temporal representation of signal curves to explain the functioning of a first control device according to FIG. 1;
  • FIG. 3 shows a block diagram of the first control device shown in FIG. 1;
  • Fig. 4 is a block diagram of a register device shown in Fig. 1;
  • FIG. 5 shows a temporal representation of signal curves to explain the mode of operation of a display counter device shown in FIG. 1;
  • FIG. 6 shows a block diagram of a detail of the display counter device according to FIG. 1;
  • FIG. 7 shows a time representation of signal curves to explain the function of a further part of the display counter device shown in FIG. 1;
  • FIG. 8 shows a block diagram of a further part of the display counter device shown in FIG. 1;
  • FIG. 9 shows a schematic representation of the memory organization of a video memory device shown in FIG. 1;
  • FIG. 10 is a block diagram of the structure of a second control device shown in FIG. 1.
  • FIG. 1 which is designated in its entirety by reference numeral 1, comprises a register device 2, a first storage device 3 designed as a FIFO storage device, a video storage device 4, and a first one Control device 5, a second control device 6, an oscillator 7, a display counter device 8 and a serial readout control device 9.
  • the register device 2 is connected on the input side to an input data bus 10 on which data words of a digital image signal with the first pixel frequency are present.
  • the input data bus 10 can extend, for example, to a VGA interface.
  • the input data bus 10 each has a connection for the three primary colors R, G, B and a connection for a brightness bit I.
  • Each data word represents a pixel with a depth of 4 bits.
  • the register device 2 is also on the input side a clock signal input 11 for a clock signal with the first pixel frequency.
  • the register device 2 receives selection signals SELO, SEL1, SEL2, SEL3 from the first control device 5 via a selection data bus 12 which has four bits.
  • the register device 2 is connected via a first data bus 13 to inputs of the FIFO memory device 3, which furthermore has a reset input 14 to which a vertical synchronization signal VS (1) of the first image signal can be fed.
  • the FIFO storage device is also on the input side a clock signal input 11 for a clock signal with the first pixel frequency.
  • the register device 2 receives selection signals SELO, SEL1, SEL2, SEL3 from the first control device 5 via a selection data bus 12 which has four bits.
  • the register device 2 is connected via a first data bus 13 to inputs of the FIFO memory device 3, which furthermore has a reset input 14 to which a vertical
  • a write command signal WF is fed from the first control device 5 at its write input 15.
  • the first control device 5 has a clock input 16 for the first clock signal CLK (1), a blank input 17 for the blank signal BL (1) of the first image signal.
  • the FIFO storage device 3 is connected to the video storage device via a second data bus 20
  • the display counter device 8 has a clock input 21 for the first clock signal CLK (1), a blank input 22 for the blank signal BL (1) of the first image signal, a vertical synchronization input 23 for the vertical synchronization signal VS (1) and a horizontal synchronization input 24 for the horizontal synchronization signal HS (1).
  • the display counter device 8 is connected to the second control device 6 and to the serial readout control device 9 by means of a third data bus 25 for a horizontal count value HC. Furthermore, the display counter device 8 is connected to the serial readout control device via a fourth data bus 26 for a vertical count value VC.
  • the second control device 6 is connected to inputs of the video storage device via a control bus 27 and an address bus 28.
  • the control bus 27 each includes a line for a row address takeover signal RAS, a column address takeover signal CAS, a write command signal WB / WE and a data transfer signal DT / OE for the takeover of a data line from the video memory device 4 into a readout slide (not shown) ghosts of the same.
  • the serial read-out control device 9 is connected on the output side via a second control bus 29 for control signals SC, SOE for reading out the video memory device 4 to control inputs of the latter.
  • the video storage device 4 is in turn connected via a fifth data bus 30 to a data input of the serial read-out control device 9, which in turn has a vertical synchronization input 31 for the vertical synchronization signal VS (2) of the second image signal on the monitor side, a clock input 32 for a second Clock signal CLK (2) with the second pixel frequency, a blank input 33 for the second blank signal BL (2) and a horizontal synchronization input 34 for the horizontal synchronization signal HS (2) of the second monitor-side image signal.
  • the serial readout control device is on the output side 9 via a sixth data bus 35 in connection with the digital-to-analog converter DAC of the monitor (not shown). Since the structure of the monitor corresponds to that customary in the prior art, it is not necessary to explain it.
  • the register device 2 carries out a serial-parallel conversion of four successive data words each, which are present at the pixel frequency on the input data bus 10, the data words generated on the output side having four times the number of bits, ie data words with a length of 16 bits, which are parallel be given to the first data bus 13.
  • This conversion of 4-bit data words into 16-bit data words takes place under the control of the first control device 5 by means of the selection signals SELO,... SEL3, which supplies a write command signal 15 to the FIFO storage device 3 after completion of this conversion.
  • the flag EF supplied by it to the second control device 6 goes out about the empty storage state of the fifo storage device, whereby the second control device informs that in the Fifo storage device 3 in the video storage device 4 rewritable data words.
  • the FIFO memory device 3 is constructed in such a way that when it is activated by the read command RF, data words which are first read into it are first read into the video memory device 4 via the second data bus 20.
  • the second control device effects each write cycle of the video memory device 4 or read cycle of the fifo storage device.
  • a re-storage of a plurality of data words from the first storage device 3 into the video storage device 4 can vary from case to case.
  • the second control device 6 needs information about the number of pixels per line of the image signal present on the input side for the correct storage of the digital image signal in the video memory device, which information is also required by the serial readout control device 9 , which additionally requires the number of lines of the image of the input image signal for the readout control.
  • the display counter device 8 in the preferred exemplary embodiment shown determines a horizontal count HC (0 ... 9) by counting the clock signals CLK (1) between two blank signals BL (1) and by counting the number of blank signals BL (1) between two vertical synchronization signals VS (l) the number of lines of the image represented by the first image signal as the vertical count VC (0 ... 9).
  • the second control device works on a time basis which is determined by the oscillator 7, the beginning of a cycle being determined by the occurrence of the vertical synchronization signal VS (1) at the reset input.
  • the second (output-side) blank signal BL (2) likewise supplied to the second control device is used solely for controlling the refreshing of the dynamic video memory device 4 and for controlling the shift register transfer, which takes over a whole memory line from the video memory device 4 in the output shift register (not shown) enables, and for this purpose interrupts the cycle control for the control of the FIFO memory device 3 and the video memory device 4.
  • the device begins addressing the first row and the first column of the video memory device 4 in the absence of the flag EF, the address transfer being controlled by the row address transfer signal RAS and the column address transfer signal CAS, the write command signal WB / WE being "low” during the write mode "is.
  • the data words are taken over from the FIFO memory device 3 into the video memory device 4 in the so-called "page mode", the row addressing and the row address takeover signal RAS remaining unchanged while data words are being stored in the various columns of this row, which means that the writing speed of the video memory is known to be increased.
  • the exact sequence of the individual control signals depends on the manufacturer's specification of the video memory device 4 for the "page mode" write mode provided in these devices. Details of the addressing are explained in more detail with reference to FIGS. 9 and 10.
  • the serial readout of the video memory device is controlled by the serial readout control device 9 in synchronization with the second horizontal synchronization signal HS (2), vertical synchronization signal VS (2), clock signal CLK (2) and blank signal BL (2) present on the monitor familiar way.
  • any first image signal which is present at the input 10, 11 of the circuit, with any second image signal originating from another graphics standard in such a way that the first image signal is displayed on a partial area of the monitor and the second Image signal is shown on the remaining monitor surface.
  • the first blank signal BL (1) sets the first control device 5 into an initial state in order to reset a zero selection signal SELO and to set a first selection signal SEL1 when a first clock pulse CLK (1) occurs (with a delay caused by circuitry) , with the second clock pulse CLK (l) the first selection signal being reset and the second selection signal SEL2 being set, etc., finally the third selection signal SEL3 being reset and the fifo write signal WF being set after the third pulse, and then after the fourth Clock pulse, the third selection signal is reset and the Fifo write signal is reset after the subsequent first clock.
  • These staggered selection signals SELO to SEL3 are used to control the register device 2, the detailed structure of which is explained in more detail below with reference to FIG. 4.
  • the register device 2 comprises three 4-bit registers 36, 37, 38 and a 16-bit register 39, all of which are connected to the clock signal input 11 and to the input data bus 10.
  • the outputs of the 4-bit registers 36 to 38 are connected to inputs of the 16-bit register 39.
  • the registers 36 to 39 are actuated in the order of their reference symbols by the selection signals SELO to SEL3, so that actuation of the 16-bit register 39 by the fourth selection signal SEL3 converts four 4-bit data words on the input side into one 16-bit output side.
  • Data word u II Data word u II
  • FIGS. 5 to 8. 5 shows the temporal relation of the first horizontal synchronization signal HS (1), the first blank signal BL (1) and the first clock signal CLK (1).
  • the display counter device 8 comprises a horizontal counter 40, the clock input of which is supplied with the first clock signal CLK (1) and the reset input of which is supplied with the first horizontal synchronization signal HS (1).
  • the first blank signal BL (1) controls the transfer of the counter reading of the horizontal counter 40 into the register 41 for the horizontal count value HC, which appears on the output side on the bus 25.
  • FIG. 7 shows (of course with a streamlined time base compared to FIG. 1) the schematic temporal relationship between the first blank signal BL (1), the first horizontal synchronization signal HS (1) and the first vertical synchronization signal VS (1).
  • the display counter device 8 shows the portion of the display counter device 8 relating to the vertical count or line count, which comprises a vertical counter 42, the clock input of which is supplied with the first blank signal BL (1) and the reset input of which is supplied with the first vertical synchronization signal VS (1), and the output side is connected to a register 43 for the vertical count value VC, the clock input of which is in turn controlled by the first vertical synchronization signal and which is connected on the output side to the fourth data bus 26 on which the vertical count value VC is present.
  • FIG. 9 shows the structure of the video storage device 4, which in the example shown is in four storage levels ( 3rd
  • each of the memory levels 44 to 47 is provided with 512 x .512 memory locations, each of the memory levels 44 to 47 being divided in two at the horizontal address 256.
  • the memory organization is 1024 x 1024 spaces.
  • the horizontal address counter (still to be described) jumps to horizontal address 256, at which the memory level is divided, to continue counting from this horizontal address value to a value increased by the horizontal count HC divided by the number of memory levels Before the second line of the first image signal has been deposited, the third line of the first image signal is then placed in the second line of the video memory device 44 to 47; 4 is filed.
  • the row address counter is incremented after every second reaching of the horizontal count HC divided by the number of memory levels.
  • a block diagram of the second control device is shown in FIG. 10 and comprises a column address counter 48, a row address counter 49 and a control signal generator for generating the control signals for the video storage device 4.
  • the column address counter 48 is at its clock input 51 by the Fifolesesignal RF clocked and is reset by the first vertical synchronization signal VS (1) at its reset input 52 and is
  • the column address counter 48 After resetting the column address counter 48, it performs the horizontal address count just explained with reference to FIG. 9. In the example, this is a count increasing from zero to a quarter of the horizontal count HC with a subsequent jump to the center horizontal address 256, in order then to increment the address again continuously until this center address by a quarter of the horizontal count HC is exceeded. At this time, a "1" appears at the control output TC of the column address counter 48, which is connected to the clock input 53 of the row address counter 49, which is incremented by this signal pulse until it is reset by the occurrence of the first vertical synchronization signal VS (1) .
  • the control signal generator 50 receives the clock signal CLK * from the oscillator 7 at its clock input 54, the flag EF from the fifo memory device 3 at its flag input 55, the control signal TC from the column address counter 48 at its control signal input 56 and the secondary-side horizontal synchronization signal HS (2) whose horizontal synchronization input 57 is fed.
  • the row address takeover signal RAS, the column address takeover signal CAS, the data takeover signal DT / OE for the takeover of data from the video memory device in its output shift register and the write signal WB / WE for the video memory device are generated in accordance with the specification of the particular one used Video storage device for operating in "page-mode" write mode.
  • the readout signal RF can be generated by ANDing the column address takeover signal CAS and the second horizontal synchronization signal HS (2) by means of a gate 58. .5
  • a register device is used to generate the data words on the input side with the first pixel frequency into data words of multiple bit length at a first pixel frequency divided by the plurality, which means that the requirements for the storage speed in the FIFO Storage device can be lowered.
  • the register device on the input side becomes unnecessary if the first image signal has a correspondingly low data word rate or if a FIFO memory device with a correspondingly high operating speed is used. In this case, the first control device is also unnecessary.
  • the storage in the video memory device is carried out in each case starting from a horizontal address 0 and a vertical address 0, that is to say starting from the upper left corner of the video memory device.
  • the subject matter of the invention is not limited to a specific number of bits of the data words of the processed image signal and is equally applicable to black and white image signals as well as color image signals. If, for example, a color variety of 256 colors is desired, which corresponds to input data words of 8 bits, two circuits according to FIG. 1 can be connected in parallel.
  • the monitor control Circuit essentially for controlling a monitor whose pixel frequency is different from that of the digital image signal to be displayed on this.
  • first pixel frequency of the image signal and the term “second pixel frequency” of the monitor should be understood so broadly that this also includes signals which are identical in terms of frequency or similar with a different phase or synchronization.
  • the invention does not necessarily work with a FIFO memory, but rather comprises, as the first memory device, all such memories from which stored data or data groups can first be read out again, the order of the data being irrelevant in the alternative of the data groups Data within the data groups can be read out.

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Abstract

Eine Monitorsteuerschaltung für die Ansteuerung eines bei einer zweiten Pixelfrequenz arbeitenden Monitores aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales hat eine erste Speichervorrichtung (3), in die das Bildsignal mittels einer ersten Steuervorrichtung (5) mit einer von der ersten Pixelfrequenz abhängigen Frequenz einlesbar ist, und eine mit dem Ausgang der ersten Speichervorrichtung (3) in Wirkverbindung stehende Videospeichervorrichtung. Eine ständige Aktualisierung des anzuzeigenden Bildsignales wird dadurch erreicht, daß die erste Speichervorrichtung eine Fifo-Speichervorrichtung (3) ist, und daß eine zweite Steuervorrichtung (6) mit der Videospeichervorrichtung (4) und der Fifo-Speichervorrichtung (3) verbunden ist, mit der Datenworte aus der Fifo-Speichervorrichtung (3) derart auslesbar und in die Videospeichervorrichtung (4) einschreibbar sind, daß das Auslesen der Fifo-Speichervorrichtung (3) während des Auslesens von Datenworten aus der Videospeichervorrichtung (4) unterbrochen wird, wodurch die umspeicherbare Datenwortzahl von der Fifo-Speichervorrichtung (3) in die Videospeichervorrichtung (4) variieren kann.

Description

Monitorsteuerschaltung
Die vorliegende Erfindung befaßt sich mit einer Monitor¬ steuerschaltung für die Ansteuerung eines bei einer zwei¬ ten Pixelfrequenz arbeitenden Monitors aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales.
Computermonitore werden bekannterweise in Abhängigkeit von den Anforderungen bezüglich der geforderten Bildschirmauf¬ lösung durch Graphikkarten unterschiedlicher Kategorien angesteuert, die sich untereinander durch die horizontale und vertikale Auflösung, also die Anzahl der Pixel, in ho¬ rizontaler und vertikaler Richtung sowie durch die Pixel¬ frequenzen unterscheiden. Bekannte Graphikkarten-Standards sind beispielsweise MDA (320 x 200 Bildpunkte, Schwarz¬ weiß, bei 16 MHz Pixelfrequenz) , CGA (320 x 200 Bildpunk¬ te, Farbe, bei 20 MHz Pixelfrequenz) , HERCULES (740 x 400 Bildpunkte, Schwarzweiß, bei 27 MHz Pixelfrequenz) , EGA (640 x 350 Bildpunkte, Farbe, bei 30 MHz Pixelfrequenz) , VGA (640 x 480 Bildpunkte, Farbe, bei 32 MHz Pixelfre¬ quenz) , SUPER-EGA (800 x 600 bzw. 1024 X 768 Bildpunkte, Farbe, bei 50 MHz Pixelfrequenz, sowie neuerdings die so¬ genannten HR (High Resolution)-Graphiksysteme mit 1024 x 768, 1080 x 1024 sowie 1600 x 1280 Bildpunkten, Farbe, bei Pixelfrequenzen zwischen 60 MHz und 170 MHz. Für den Fach¬ mann ist es offensichtlich, daß sich diese verschiedenen Graphik-Standards auch bezüglich der Zeilenfrequenzen, al¬ so dem Kehrwert der Horizontalsynchronisationssignalperio- den, unterscheiden, die für die genannten Systeme bei 17 kHz, 22 kHz, 25 kHz, 31,5 kHz, 50 kHz sowie 64 bis 84 kHz liegen.
Es besteht seit längerer Zeit der Wunsch, die Ausgangssig¬ nale der verschiedenen Graphik-Standards mittels eines einzigen Monitores zu Bildschirmbildern umwandeln zu kön¬ nen. Zu diesem Zweck bedient man sich derzeit sogenannter "Multisync"-Monitore, die in der Lage sind, mittels um¬ schaltbarer Schwingkreise mit verschiedenen Horizontal- synchronisationssignalfrequenzen zu arbeiten. Da die Um¬ schaltung des "Multisync"-Monitores von einer Graphiknorm auf die nächste und somit von einer Arbeitsfrequenz auf die nächste mit einer gewissen Einschwingzeit verbunden ist, führt die Umschaltung der Bildschirmdarstellung von einer Graphiknorm auf eine nächste zu zeitlichen Unterbre¬ chungen der Bildschirmanzeige oder anfänglichen Bildstö¬ rungen. Selbstredend steigt die Komplexität eines "Multi¬ sync"-Monitores mit zunehmender Anzahl der durch diesen bewältigbaren Graphikkarten-Standards an. Eine Anzeige zweier Teilbilder, die von zwei verschiedenen Graphikkar¬ ten kreiert werden, auf einem gemeinsamen Bildschirm ist bei den bekannten "Multisync"-Monitoren gleichfalls nicht möglich.
Die DE-Al-38 04 460 offenbart bereits eine Monitorsteuer¬ schaltung für Ansteuerung eines bei einer zweiten Pixel¬ frequenz arbeitenden Monitores aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales, mit ei¬ nem eingangsseitigen Seriell-Parallel-Wandler in Form ei¬ nes Schieberegisters, an dessen Ausgang eine Videospei¬ chervorrichtung angeschlossen ist, in die das eingangssei- tige Bildsignal nach seiner Seriell-Parallel-Wandlung ab¬ legbar ist. Da es sich bei dem Speicher lediglich um ein Schieberegister zur Seriell-Parallel-Wandlung handelt, das zum Zwecke der Seriell-Parallel-Wandlung mit dem Takt des Subsystems nach dem jeweiligen Auftreten des Blanksignales des Subsystemes getaktet wird, wird das eingangsseitige Bildsignal mit der Frequenz seines Subsystemtaktes in die Videospeichervorrichtung eingeschrieben. Wegen der feh¬ lenden Synchronität des Einschreibens des Bildsignales in die Videospeichervorrichung mit dem ersten Subsystemtakt und des Auslesens aus dem Videospeicher mit dem Hauptsy- stemtakt können Überschneidungen des Einschreibens und des Auslesens auftreten. Diese Überschneidungen werden nach dem Stand der Technik dadurch ausgeräumt, daß einige Bild¬ elemente eines jeden Teilbildes nicht aktualisiert werden, indem dem Transferzyklus und somit dem Auslesen des Video¬ speichers ein Vorrang gegenüber dem Auffrischen eingeräumt wird. Die Folge dieser Art der Steuerung ist ein teilweise nicht aktueller Bildinhalt der jeweiligen Teilbilder.
Aus der DE-Al-34 25 636 ist es bekannt, bei einer Raster- AufZeichnungseinrichtung, deren Rasterelemente in einer vorbestimmten Folge angesteuert werden müssen, und die einen Bildspeicher aufweist, zwischen einem Prozessor und der AufZeichnungseinrichtung einen Fifo-Speicher anzuord¬ nen. Sobald der Fifo-Speicher leer ist, unterbricht ein Interrupt-Befehl das im Prozessor laufende Programm, wo¬ raufhin neue Daten in den Fifo-Speicher eingeschrieben werden, wobei nach dessen Füllen der Prozessor den unter¬ brochenen Programmlauf wieder aufnimmt.
Im Hinblick auf diesen Stand der Technik liegt der vorlie¬ genden Erfindung die Aufgabe zugrunde, eine Monitorsteuer¬ schaltung zu schaffen, mit der ein bei einer zweiten Pi¬ xelfrequenz arbeitender Monitor mittels eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales ansteu¬ erbar ist, wobei die anzuzeigenden Bildsignale jeweils ak¬ tualisiert sein sollen.
Diese Aufgabe wird erfindungsgemäß durch eine Monitorsteu¬ erschaltung für die Ansteuerung eines bei einer zweiten Pixelfrequenz, arbeitenden Monitores aufgrund eines eine erste Pixelfrequenz aufweisenden digitalen Bildsignales gemäß dem Oberbegriff des Patentanspruchs 1 durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Der Erfindung liegt die Erkenntnis zugrunde, daß die An- Steuerung des mit der zweiten Pixelfrequenz arbeitenden Monitores, die mit der ersten Pixelfrequenz weder synchro¬ nisiert ist noch üblicherweise in einem festen, geraden Zahlenverhältnis steht, mittels des Bildsignales der er¬ sten Pixelfrequenz dann möglich ist, wenn die Datenworte des digitalen Bildsignales zunächst in einer Fifo-Spei¬ chervorrichtung zwischengespeichert werden, bevor sie in eine Videospeichervorrichtung abgelegt werden, die in Syn¬ chronisation mit dem Betrieb des Monitores bei der zweiten Pixelfrequenz in einer an sich bekannten Weise auslesbar ist, um die Monitoranzeige zu erzeugen. Wie noch näher er¬ läutert wird, bewirkt die Übertragung der Datenworte von der Fifo-Speichervorrichtung in die Videospeichervorrich¬ tung eine Steuervorrichtung, die mit der Videospeichervor¬ richtung und der Fifo-Speichervorrichtung verbunden ist und diese in der Weise ansteuert, daß Datenworte aus der Fifo-Speichervorrichtung in die Videospeichervorrichtung einschreibbar ist.
Bevorzugte Weiterbildungen sind in den Unteransprüchen an¬ gegeben.
Nachfolgend wird unter Bezugnahme auf die beiliegenden Zeichnungen eine bevorzugte Ausführungsform der erfin- dungsgemäβen Monitorsteuerschaltung näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm einer Ausführungsform der erfindungsgemäßen Monitorsteuerschaltung;
Fig. 2 _ eine zeitliche Darstellung von Signalverläu¬ fen zur Erläuterung der Funktionsweise einer ersten Steuervorrichtung gemäß Fig. 1;
Fig. 3 eine Blockdarstellung der in Fig. 1 gezeig¬ ten ersten Steuervorrichtung; Fig. 4 ein Blockdiagramm einer in Fig. 1 gezeigten Registervorrichtung;
Fig. 5 eine zeitliche Darstellung von Signalverläu¬ fen zur Erläuterung der Funktionsweise einer in Fig. 1 gezeigten Anzeigezählervorrich¬ tung;
Fig. 6 ein Blockdiagramm eines Details der Anzeige¬ zählervorrichtung gemäß Fig. 1;
Fig. 7 eine zeitliche Darstellung von Signalverläu¬ fen zur Erläuterung der Funktion eines wei¬ teren Teiles der in Fig. 1 gezeigten Anzei¬ gezählervorrichtung;
Fig. 8 ein Blockdiagramm eines weiteren Teiles der in Fig. 1 gezeigten Anzeigezählervorrich¬ tung;
Fig. 9 eine schematische Darstellung der Speicher¬ organisation einer in Fig. 1 gezeigten Vi¬ deospeichervorrichtung; und
Fig. 10 Bockdiagramme der Struktur einer in Fig. 1 gezeigten zweiten Steuervorrichtung.
Die in Fig. 1 gezeigte Ausführungsform einer Monitorsteu¬ ervorrichtung gemäß der vorliegenden Erfindung, die in ihrer Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist, umfaßt eine Registervorrichtung 2, eine als Fifo-Speicher¬ vorrichtung ausgebildete erste Speichervorrichtung 3, eine Videospeichervorrichtung 4, eine erste Steuervorrichtung 5, eine zweite Steuervorrichtung 6, einen Oszillator 7, eine Anzeigezählervorrichtung 8 und eine serielle Auslese¬ steuervorrichtung 9. Die Registervorrichtung 2 ist eingangsseitig mit einem Eingangsdatenbus 10 verbunden, auf dem Datenworte eines digitalen Bildsignales mit der ersten Pixelfrequenz vor¬ liegen. Der Eingangsdatenbus 10 kann sich beispielsweise zu einer VGA-Schnittstelle erstrecken. Der Eingangsdaten¬ bus 10 umfaßt im Beispielsfall je einen Anschluß für die drei Grundfarben R, G, B und einen Anschluß für ein Hel¬ ligkeitsbit I. Jedes Datenwort stellt ein Pixel mit 4 bit Tiefe dar. Die Registervorrichtung 2 ist ferner eingangs¬ seitig mit einem Taktsignaleingang 11 für ein Taktsignal mit der ersten Pixelfrequenz versehen. Die Registervor¬ richtung 2 empfängt von der ersten Steuervorrichtung 5 Auswahlsignale SELO, SEL1, SEL2, SEL3 über einen Auswahl¬ datenbus 12, der vier Bit hat. Ausgangsseitig steht die Registervorrichtung 2 über einen ersten Datenbus 13 mit Eingängen der Fifo-Speichervorrichtung 3 in Verbindung, welche ferner einen Rücksetzeingang 14 hat, dem ein Verti- kalsynchronisationssignal VS(1) des ersten Bildsignales zuführbar ist. Ferner werden der Fifo-Speichervorrichtung
3 von der ersten Steuervorrichtung 5 an ihrem Schreibein¬ gang 15 ein Schreibbefehlssignal WF zugeführt. Die erste Steuervorrichtung 5 hat einen Takteingang 16 für das erste Taktsignal CLK(l) , einen Blankeingang 17 für das Blanksig¬ nal BL(1) des ersten Bildsignales.
Ausgangsseitig steht die Fifo-Speichervorrichtung 3 über einen zweiten Datenbus 20 mit der Videospeichervorrichtung
4 in Verbindung.
Die Anzeigezählervorrichtung 8 hat einen Takteingang 21 für das erste Taktsignal CLK(l) , einen Blankeingang 22 für das Blanksignal BL(1) des ersten Bildsignales, einen Ver¬ tikalsynchronisationseingang 23 für das Vertikalsynchroni- sationssignal VS (1) und einen Horizontalsynchronisations¬ eingang 24 für das Horizontalsynchronisationssignal HS (1) . T
Ausgangsseitig steht die Anzeigezählervorrichtung 8 mit¬ tels eines dritten Datenbusses 25 für einen Horizontal¬ zählwert HC mit der zweiten Steuervorrichtung 6 sowie mit der seriellen Auslesesteuervorrichtung 9 in Verbindung. Ferner steht die Anzeigezählervorrichtung 8 über einen vierten Datenbus 26 für einen Vertikalzählwert VC mit der seriellen Auslesesteuervorrichtung in Verbindung.
Ausgangsseitig steht die zweite Steuervorrichtung 6 mit Eingängen der Videospeichervorrichtung über einen Steuer¬ bus 27 und einen Adreßbus 28 in Verbindung. Der Steuerbus 27 umfaßt je eine Leitung für ein Reihenadreßübernahmesig- nal RAS, ein Spaltenadreßübernähmesignal CAS, ein Schreib¬ befehlssignal WB/WE und ein Datenübertragungssignal DT/OE für die Übernahme einer Datenzeile aus der Videospeicher¬ vorrichtung 4 in ein (nicht gezeigtes) Ausleseschiebere¬ gister derselben.
Die serielle Auslesesteuervorrichtung 9 steht ausgangssei¬ tig über einen zweiten Steuerbus 29 für Steuersignale SC, SOE für das Auslesen der Videospeichervorrichtung 4 mit Steuereingängen der letztgenannten in Verbindung. Die Vi¬ deospeichervorrichtung 4 steht wiederum über einen fünften Datenbus 30 mit einem Dateneingang der seriellen Auslese¬ steuervorrichtung 9 in Verbindung, die ihrerseits einen Vertikalsynchronisationseingang 31 für das Vertikalsyn- chronisationssignal VS(2) des zweiten, onitorseitigen Bildsignales, einen Takteingang 32 für ein zweites Takt¬ signal CLK(2) mit der zweiten Pixelfrequenz, einen Blank¬ eingang 33 für das zweite Blanksignal BL(2) sowie einen Horizontalsynchronisationseingang 34 für das Horizontal- synchronisationssignal HS(2) des zweiten, monitorseitigen Bildsignales aufweist.
Ausgangsseitig steht die serielle Auslesesteuervorrichtung 9 über einen sechsten Datenbus 35 mit dem Digital-Analog- Wandler DAC des (nicht dargestellten) Monitors in Verbin¬ dung. Da die Struktur des Monitors der im Stand der Tech¬ nik üblichen entspricht, bedarf es nicht deren Erläute¬ rung.
Nachfolgend wird die Funktionsweise der bevorzugten Aus¬ führungsform gemäß Fig. 1 erläutert, wobei jedoch bezüg¬ lich schaltungsmäßigen und funktionellen Details auf die nachfolgende Erläuterung zu den Fig. 2 bis 10 verwiesen wird.
Die Registervorrichtung 2 führt eine Seriell-Parallel-Um- setzung von jeweils vier aufeinanderfolgenden Datenworten, die mit der Pixelfrequenz am Eingangsdatenbus 10 anliegen, durch, wobei die ausgangsseitig erzeugten Datenworte die vierfache Bitzahl haben, also Datenworte einer Länge von 16 Bit sind, die parallel auf den ersten Datenbus 13 gege¬ ben werden. Diese Umsetzung von 4-bit-Datenworten in 16- bit-Datenworte erfolgt unter der Steuerung der ersten Steuervorrichtung 5 mittels der Auswahlsignale SELO, ... SEL3, die nach Abschluß dieser Umsetzung der Fifo-Spei¬ chervorrichtung 3 ein Schreibbefehlssignal 15 zuführt. So¬ bald mindestens ein Datenwort in der Fifo-Speichervorrich¬ tung 3 abgespeichert ist, erlischt das von dieser der zweiten Steuervorrichtung 6 zugeführte Flag EF über den leeren Speicherzustand der Fifo-Speichervorrichtung, wo¬ durch die zweite Steuervorrichtung darüber informiert wird, daß in der Fifo-Speichervorrichtung 3 in die Video¬ speichervorrichtung 4 umspeicherbare Datenworte vorliegen. Wie der Name _sagt, ist die Fifo-Speichervorrichtung 3 der¬ art aufgebaut, daß in diese zuerst eingelesene Datenworte bei Ansteuerung durch den Lesebefehl RF zuerst über den zweiten Datenbus 20 in die Videospeichervorrichtung 4 ein¬ gelesen werden. Wie nachfolgend noch näher erläutert wird, bewirkt die zweite Steuervorrichtung pro Schreibzyklus der Videospeichervorrichtung 4 bzw. Lesezyklus der Fifo-Spei- 53
chervorrichtung 3 eine Umspeicherung einer Mehrzahl von Datenworten aus der ersten Speichervorrichtung 3 in die Videospeichervorrichtung 4, wobei die jeweils umgespei¬ cherte Datenwortzahl, wie noch erläutert wird, von Fall zu Fall variieren kann.
Wie noch näher erläutert wird, benötigt die zweite Steuer¬ vorrichtung 6 für die richtige Abspeicherung des digitalen Bildsignales in der Videospeichervorrichtung eine Informa¬ tion über die Anzahl der Pixel pro Zeile des eingangssei- tig anliegenden Bildsignales, die auch durch die serielle Auslesesteuervorrichtung 9 benötigt wird, welche zusätz¬ lich die Anzahl der Zeilen des Bildes des eingangsseitigen Bildsignales für die Auslesesteuerung benötigt. Zu diesem Zwecke ermittelt die Anzeigezählervorrichtung 8 bei dem gezeigten, bevorzugten Ausführungsbeispiel durch Zählen der Taktsignale CLK(l) zwischen zwei Blanksignalen BL(1) einen Horizontalzählwert HC(0...9) sowie durch Zählen der Anzahl der Blanksignale BL(1) zwischen zwei Vertikalsyn- chronisationssignalen VS(l) die Anzahl der Zeilen des durch das erste Bildsignal dargestellten Bildes als Verti¬ kalzählwert VC(0...9).
Die zweite Steuervorrichtung arbeitet auf einer Zeitbasis, die durch den Oszillator 7 festgelegt wird, wobei der An¬ fang eines Zyklus durch das Auftreten des Vertikalsynchro- nisationssignales VS(1) am Rücksetzeingang festgelegt wird. Das der zweiten Steuervorrichtung gleichfalls zuge¬ führte zweite (ausgangsseitige) Blanksignal BL(2) dient allein zur Steuerung des Auffrischens der dynamischen Vi¬ deospeichervorrichtung 4 und zur Steuerung der Schiebere¬ gisterübernahme, das die Übernahme einer ganzen Speicher¬ zeile aus der Videospeichervorrichtung 4 in das Ausgangs¬ schieberegister (nicht dargestellt) ermöglicht, und unter¬ bricht zu diesem Zweck die Zyklussteuerung für die An¬ steuerung der Fifo-Speichervorrichtung 3 und der Video¬ speichervorrichtung 4. Die Ansteuerung der Videospeicher- \
Vorrichtung beginnt mit der Adressierung der ersten Zeile und der ersten Spalte der Videospeichervorrichtung 4 bei Nicht-Vorliegen des Flag EF, wobei die Adressenübernahme durch das Reihenadreßübernahmesignal RAS und das Spalten- adreßübernahmesignal CAS gesteuert werden, wobei während des Schreibmodus das Schreibbefehlssignal WB/WE "tief" ist. Die Übernahme der Datenworte von der Fifo-Speicher¬ vorrichtung 3 in die Videospeichervorrichtung 4 geschieht im sogenannten "page-mode", wobei die Zeilenadressierung und das Zeilenadreßübernahmesignal RAS während des Ein- speicherns von Datenworten in die verschiedenen Spalten dieser Zeile unverändert bleiben, wodurch in an sich be¬ kannter Weise die Einschreibgeschwindigkeit des Videospei¬ chers erhöht wird. Die genaue Abfolge der einzelnen Steu¬ ersignale hängt von der Herstellerspezifikation der Video¬ speichervorrichtung 4 für den bei diesen Vorrichtungen vorgesehenen "page-mode"-Schreibmodus. Details der Adres¬ sierung werden unter Bezugnahme auf die Fig. 9 und 10 näher erläutert.
Die Steuerung des seriellen Auslesens der Videospeicher¬ vorrichtung durch die serielle Auslesesteuervorrichtung 9 erfolgt in Synchronisation mit dem monitorseitig vorlie¬ genden zweiten Horizontalsynchronisationssignal HS(2), Verikalsynchronisationssignal VS(2), Taktsignal CLK(2) und Blanksignal BL(2) in einer an sich bekannten Weise.
An dieser Stelle sei auf einen wesentlichen Aspekt der Erfindung hingewiesen, der sich aus der erfindungsgemäßen Umsetzung des Bildsignales der ersten Pixelfrequenz in ein Bildsignal der zweiten Pixelfrequenz ergibt. Es ist mög¬ lich, nicht nur das am ausgangsseitigen sechsten Datenbus 35 generierte Bildsignal dem Monitor zuzuführen, sondern auch dieses Bildsignal mit einem zweiten, synchronen Bild¬ signal zu kombinieren, von dem die ausgangssei ige Zeit¬ basis (VS(2), CLK(2), BL(2), HS(2)) erhalten wurde. Damit .1
ist eine Kombination eines beliebigen ersten Bildsignales, der am Eingang 10, 11 der Schaltung anliegt, mit einem beliebigen zweiten, von einem anderen Graphikstandard stammenden Bildsignal in der Weise möglich, daß das erste Bildsignal auf einer Teilfläche des Monitors zur Anzeige gebracht wird und das zweite Bildsignal auf der restlichen Monitorfläche gezeigt wird.
Die Fig. 2 und 3 verdeutlichen die Betriebsweise der er¬ sten Steuervorrichtung 5, die im wesentlichen als Zähler arbeitet. Durch das erste Blanksignal BL(1) wird die erste Steuervorrichtung 5 in einen Anfangszustand gesetzt, um bei Auftreten eines ersten Taktpulses CLK(l) (mit schal¬ tungstechnisch bedingter Verzögerung) ein nulltes Auswahl¬ signal SELO rückzusetzen und ein erstes Auswahlsignal SEL1 zu setzen, wobei beim zweiten Taktpuls CLK(l) das erste Auswahlsignal rückgesetzt und das zweite Auswahlsignal SEL2 gesetzt wird, usw., wobei schließlich nach dem drit¬ ten Puls das dritte Auswahlsignal SEL3 rückgesetzt und das Fifo- Schreibsignal WF gesetzt wird, woraufhin nach dem vierten Taktpuls das dritte Auswahlsignal rückgesetzt und das Fifo-Schreibsignal nach dem darauffolgenden ersten Takt rückgesetzt wird. Diese gestaffelten Auswahlsignale SELO bis SEL3 werden zur Steuerung der Registervorrichtung 2 verwendet, deren detaillierter Aufbau nachfolgend unter Bezugnahme auf Fig. 4 näher erläutert wird.
Die Registervorrichtung 2 umfaßt drei 4-bit-Register 36, 37, 38 und ein 16-bit-Register 39, die sämtlich mit dem Taktsignaleingang 11 und mit dem Eingangsdatenbus 10 in Verbindung stehen. Die Ausgänge der 4-bit-Register 36 bis 38 sind mit Eingängen des 16-bit-Registers 39 verbunden. Die Register 36 bis 39 werden in der Reihenfolge ihrer Bezugszeichen von den Auswahlsignalen SELO bis SEL3 ange¬ steuert, so daß Ansteuerung des 16-bit-Registers 39 durch das vierte Auswahlsignal SEL3 vier eingangsseitige 4-bit- Datenworte in ein ausgangsseitiges 16-bit-Datenwort u ge- II
wandelt sind.
Nachfolgend wird unter Bezugnahme auf die Fig. 5 bis 8 die Struktur und Funktion der Anzeigezählervorrichtung 8 näher erläutert. Fig. 5 zeigt die zeitliche Relation des ersten Horizontalsynchronisationssignales HS(1), des ersten Blanksignales BL(1) und des ersten Taktsignales CLK(l) .
Wie in Fig. 6 gezeigt ist, umfaßt die Anzeigezählervor¬ richtung 8 einen Horizontalzähler 40, dessen Takteingang das erste Taktsignal CLK(l) und dessen Rücksetzeingang das erste Horizontalsynchronisationssignal HS(1) zugeführt werden. Das erste Blanksignal BL(1) steuert die Übernahme des Zählerstandes des HorizontalZählers 40 in das Register 41 für den Horizontalzählwert HC, der ausgangsseitig am Bus 25 erscheint.
Fig. 7 zeigt (selbstverständlich mit einer gegenüber Fig. 1 gestrafften Zeitbasis) den schematisierten zeitlichen Zusammenhang zwischen dem ersten Blanksignal BL(1) , dem ersten Horizontalsynchronisationssignal HS(1) und dem er¬ sten Vertikalsynchronisationssignal VS(1).
Fig. 8 zeigt den die Vertikalzählung oder Zeilenzählung betreffenden Anteil der Anzeigezählervorrichtung 8, wel¬ cher einen Vertikalzähler 42 umfaßt, dessen Takteingang das erste Blanksignal BL(1) und dessen Rücksetzeingang das erste Vertikalsynchronisationssignal VS(1) zugeführt wer¬ den, und der ausgangsseitig mit einem Register 43 für den Vertikal-Zählwert VC verbunden ist, dessen Takteingang wiederum durch das erste Vertikalsynchronisationssignal angesteuert, und das ausgangsseitig mit dem vierten Daten¬ bus 26 in Verbindung steht, auf dem der Vertikalzählwert VC ansteht.
Fig. 9 zeigt die Struktur der Videospeichervorrichtung 4, die in dem gezeigten Beispielsfall in vier Speicherebenen (3
44 bis 47 unterteilt ist. Diese Unterteilung der Video¬ speichervorrichtung ermöglicht eine Reduktion der Daten- flußrate bei der Einspeicherung und eine vereinfachte Adressierung. Bei dem gezeigten Beispielsfall ist jede der Speicherebenen 44 bis 47 mit 512 x .512 Speicherplätzen versehen, wobei jede der Speicherebenen 44 bis 47 bei der Horizontaladresse 256 gezweiteilt ist. Es ergibt sich eine Speicherorganisation von 1024 x 1024 Plätzen. Beim Ablegen der Datenworte in der Videospeichervorrichtung werden die Daten jeweils gleichzeitig den Eingängen DO bis D3 zuge¬ führt, wobei in der beschriebenen "page-mode"-Speicherwei- se zunächst die erste Zeile des Bildes in den jeweiligen ersten Speicherzeilen zwischen den Horizontaladressen 0 und einer Maximaladresse abgelegt werden, die dem Horizon¬ talzählwert HC geteilt durch die Anzahl 4 der Speicherebe¬ nen entspricht. Nach Erreichen dieser Horizontaladresse vollführt der (noch zu beschreibende) Horizontaladreßzäh- ler einen Sprung zu der Horizontaladresse 256, bei der die Speicherebene unterteilt ist, um fortfahrend von diesem Horizontaladreβwert bis zu einem um den Horizontalzählwert HC geteilt durch die Anzahl der Speicherebenen erhöhten Wert zu zählen, bevor nach erfolgtem Ablegen der zweiten Zeile des ersten Bildsignales die dritte Zeile des ersten Bildsignales sodann in die zweite Zeile der Videospeicher¬ vorrichtung 44 bis 47; 4 abgelegt wird. Das Inkrementieren des Reihenadreßzählers erfolgt nach jedem zweiten Errei¬ chen des um die Anzahl der Speicherebenen geteilten Hori¬ zontalzählwertes HC.
Ein Blockdiagramm der zweiten Steuervorrichtung ist in Fig. 10 wiedergegeben, und umfaßt einen Spaltenadreßzähler 48, einen Reihenadreßzähler 49 und einen Steuersignalgene¬ rator zum Erzeugen der Steuersignale für die Videospei¬ chereinrichtung 4. Der Spaltenadreßzähler 48 wird an sei¬ nem Takteingang 51 durch das Fifolesesignal RF getaktet und wird durch das erste Vertikalsynchronisationssignal VS(1) an seinem Rücksetzeingang 52 rückgesetzt und ist
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ferner an den dritten Datenbus 25 zum Empfangen des Hori¬ zontalzählwertes HC angeschlossen.
Nach Rücksetzen des Spaltenadreßzahlers 48 vollführt dieser die soeben unter Bezugnahme auf Fig. 9 erläuterte Horizontaladreßzählung. Im Beispielsfall ist dies eine von Null bis zu einem Viertel des Horizontalzählwertes HC an¬ steigende Zählung mit nachfolgendem Sprung auf die Mitten- horizontaladresse 256, um anschließend wiederum die Adres¬ se kontinuierlich zu inkrementieren, bis diese Mittenad¬ resse um ein Viertel des Horizontalzählwertes HC übertrof¬ fen ist. Zu diesem Zeitpunkt erscheint eine "1" am Steuer¬ ausgang TC des Spaltenadreßzahlers 48, welcher mit dem Takteingang 53 des Reihenadreßzählers 49 verbunden ist, der durch diesen Signalpuls inkrementiert wird, bis er durch Auftreten des ersten Vertikalsynchronisationssigna- les VS(1) rückgesetzt wird.
Dem Steuersignalgenerator 50 werden das Taktsignal CLK* vom Oszillator 7 an dessen Takteingang 54, das Flag EF von der Fifo-Speichervorrichtung 3 an dessen Flageingang 55 das Steuersignal TC vom Spaltenadreßzähler 48 an dessen Steuersignaleingang 56 sowie das sekundärseitige Horizon- talsynchronisationssignal HS(2) an dessen Horizontalsyn¬ chronisationseingang 57 zugeführt. Die Erzeugung des Rei- henadreßübernahmesignals RAS, des Spaltenadreβübernahme- signal CAS, des Datenübernahmesignales DT/OE für die Über¬ nahme von Daten aus der Videospeichervorrichtung in dessen Ausgangsschieberegister und des Schreibsignales WB/WE für die Videospeichervorrichtung erfolgt gemäß der Spezifika¬ tion der jeweils verwendeten Videospeichervorrichtung für deren Betrieb in den "page-mode"-Schreibmodus. Das Ausle¬ sesignal RF kann durch UND-Verknüpfen des Spaltenadreß- übernahmesignales CAS und des zweiten Horizontalsynchro- nisationssignales HS(2) mittels eines Gatters 58 erzeugt werden. .5
Bei dem beschriebenen Ausführungsbeispiel wird eine Regi¬ stervorrichtung verwendet, um die eingangsseitig anlie¬ genden Datenworte mit der ersten Pixelfrequenz in Daten¬ worte von mehrfacher Bitlänge bei einer durch die Mehrzahl geteilten ersten Pixelfrequenz zu erzeugen, wodurch die Anforderungen an die Einspeicherungsgeschwindigkeit in die Fifo-Speichervorrichtung gesenkt werden können. Die ein- gangsseitige Registervorrichtung wird jedoch dann entbehr¬ lich, wenn das erste Bildsignal eine entsprechende niedri¬ ge Datenwortrate hat oder wenn eine Fifo-Speichervorrich¬ tung mit entsprechend hoher Arbeitsgeschwindigkeit verwen¬ det wird. In diesem Fall ist auch die erste Steuervorrich¬ tung entbehrlich.
Bei der erläuterten Ausführungsform wird die Abspeicherung in die Videospeichervorrichtung jeweils ausgehend von ei¬ ner Horizontaladresse 0 und einer Vertikaladresse 0, also ausgehend von der linken oberen Ecke der Videospeichervor¬ richtung vorgenommen.
Der Erfindungsgegenstand ist nicht beschränkt auf eine be¬ stimmte Anzahl von Bits der Datenworte des verarbeiteten Bildsignales und ist ebenso auf Schwarzweiß-Bildsignale wie Farb-Bildsignale anwendbar. Wenn beispielsweise eine Farbvielfalt von 256 Farben gewünscht ist, was Eingangsda¬ tenworten von 8 bit entspricht, so können zwei Schaltungen gemäß Fig. 1 parallel geschaltet werden.
Obwohl die bevorzugte Ausführungsform des Erfindungsgegen¬ stande hardware-mäßig mittels Gate-Arrays implementiert ist, ist es_ denkbar, Zählervorrichtungen und Steuervor¬ richtungen sowie eine geeignete Ansteuervorrichtung für die erste Speichervorrichtung, die diese als Fifo-Spei¬ chervorrichtung arbeiten läßt, software-mäßig zu realisie¬ ren.
Grundsätzlich dient die erfindungsgemäße Monitorsteuer- Schaltung im wesentlichen zur Ansteuerung eines Monitors, dessen Pixelfrequenz verschieden ist von der des auf die¬ sem darzustellenden digitalen Bildsignales. Jedoch soll der Begriff der "ersten Pixelfrequenz" des Bildsignales und der Begriff der "zweiten Pixelfrequenz" des Monitors so breit verstanden werden, daß hierunter auch frequenz- äßig gleiche oder ähnliche Signale mit unterschiedlicher Phase bzw. Synchronisation fallen.
Die Erfindung arbeitet nicht notwendigerweise mit einem Fifo-Speicher, sondern umfaßt als erste Speichervorrich¬ tung alle solchen Speicher, aus denen zuerst abgespeicher¬ te Daten oder Datengruppen zuerst wieder auslesbar sind, wobei es bei der Alternative der Datengruppen unmaßgeblich ist, in welcher Reihenfolge die Daten innerhalb der Daten¬ gruppen ausgelesen werden.

Claims

lτ-Patentansprüche
1. Monitorsteuerschaltung für die Ansteuerung eines bei einer zweiten Pixelfrequenz arbeitenden Monitores auf¬ grund eines eine erste Pixelfrequenz aufweisenden di¬ gitalen Bildsignales,
mit einer ersten Speichervorrichtung (3) , in die das Bildsignal mittels einer ersten Steuervorrichtung (5) mit einer von der ersten Pixelfrequenz abhängigen Fre¬ quenz einlesbar ist, und
mit einer mit dem Ausgang der ersten Speichervorrich¬ tung (3) in Wirkerverbindung stehende Videospeicher¬ vorrichtung (4) ,
dadurch gekennzeichnet,
daß eine erste Speichervorrichtung eine Fifo-Spei¬ chervorrichtung (3) ist, und
daß eine zweite Steuervorrichtung (6) mit der Video¬ speichervorrichtung (4) und der Fifo-Speichervorrich¬ tung (3) verbunden ist, mit der Datenworte des digita¬ len Bildsignales aus der Fifo-Speichervorrichtung (3) derart auslesbar und in die Videospeichervorrichtung (4) einschreibbar sind, daß das Auslesen der Fifo- Speichervorrichung (3) während des Auslesens von Da¬ tenworten aus der Videospeichervorrichung (4) unter¬ brochen wird, wodurch die u speicherbare Datenwortzahl von der Fifo-Speichervorrichtung (3) in die Viedospei- cherung (4) varriieren kann.
2. Monitorsteuerschaltung nach Anspruch 1,
gekennzeichnet durch
eine eingangsseitig mit der Fifo-Speichervorrichtung (3) verbundene Registervorrichtung (2) , mittels der die bei der ersten Pixelfrequenz empfangenen Daten¬ worte des digitalen Bildsignales in Datenworte mit einer Mehrzahl-fachen Bitzahl bezogen auf die Bitzahl der empfangenen Datenworte bei einer durch die Mehr¬ zahl geteilten ersten Pixelfrequenz umwandelbar sind.
3. Monitorsteuerschaltung nach Anspruch 2,
dadurch gekennzeichnet,
daß die Registervorrichtung (2) eine gegenüber der Mehrzahl um eins niedrigere Anzahl von ersten Regi¬ stern (36, 37, 38) zur Aufnahme je eines der empfan¬ genen Datenworte aufweist,
daß die Registervorrichtung (2) ferner ein zweites Register (39) zur Aufnahme des Datenwortes mit der Mehrzahl-fachen Bitzahl aufweist, daß mit einem Teil seiner Eingänge an Ausgänge der ersten Register (36, 37, 38) und mit einem weiteren Teil seiner Eingänge an einen Bus (10) zur Aufnahme eines der empfangenen Da¬ tenworte angeschlossen ist, und
daß die erste Steuervorrichtung (5) sequentiell jedes der ersten Register (36, 37, 38) und das zweite Regi¬ ster (39) mit einem Auswahlsignal (SELO, SEL1, SEL2, SEL3) zur Übernahme eingangsseitig anstehender Daten¬ worte ansteuert. .9
4. Monitorsteuerschaltung nach Anspruch 3,
dadurch gekennzeichnet,
daß die erste Steuervorrichtung (5) einen Takteingang
(16) aufweist, dem ein Taktsignal (CLK(l)) der ersten Pixelfrequenz zuführbar ist, und einen Halteeingang
(17) aufweist, dem ein Blanksignal (BL(1)) des ersten Bildsignales zuführbar ist, und
daß die erste Steuervorrichtung (5) eine der Mehrzahl entsprechende Zahl von Auswahlausgängen (12) hat und derart aufgebaut ist, daß die Auswahlsignale (SELO, SEL1, SEL2, SEL3) an den Auswahlausgängen (12) jeweils um eine erste Pixelperiode gegeneinander versetzt sind.
5. Monitorsteuerschaltung nach Anspruch 3 oder 4,
dadurch gekennzeichnet,
daß die erste Steuervorrichtung (5) ferner einen Schreibbefehlausgang zum Erzeugen eines Schreibbefeh¬ les (WF) für die Fifo-Speichervorrichtung (3) auf¬ weist, wobei der Schreibbefehl (WF) gegenüber dem Auswahlsignal (SEL3) für das zweite Register (39) um wenigstens eine erste Pixelperiode versetzt ist, und daß die Fifo-Speichervorrichtung (3) einen Schreibe¬ fehleingang (15) hat und bei Anliegen eines Schreib¬ befehles ein anstehendes Datenwort aufnimmt. 2θ
6. Monitorsteuerschaltung nach einem der Ansprüche 1 bis 5,
gekennzeichnet durch
eine Anzeigezählervorrichtung (8) , der das erste Takt¬ signal (CLK(l)) der ersten Pixelfrequenz und das erste Blanksignal (BL(1)) des ersten Bildsignales zuführbar sind, wobei die Anzeigezählervorrichtung (8) einen Horizontalzähler (40, 41) zum Zählen der ersten Takt¬ signale (CLK(l)) zwischen zwei ersten Blanksignalen (BL(1)) aufweist.
7. Monitorsteuerschaltung nach Anspruch 6,
dadurch gekennzeichnet,
daß die Anzeigezählervorrichtung (8) ferner einen Ver¬ tikalzähler (42, 43) aufweist, dem die ersten Blank¬ signale (BL(1)) und die ersten Vertikalsynchronisa- tionssignale (VS(1)) zuführbar sind und mittels dessen die Anzahl von ersten Blanksignalen (BL(1) ) zwischen zwei ersten Vertikalsynσhronisationssignalen (VS(1)) ermittelbar ist.
8. Monitorsteuerschaltung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
daß die Fifo-Speichervorrichtung (3) einen Rücksetz¬ eingang (14) aufweist, dem das erste Vertikalsynchro¬ nisationssignal (VS(1)) zuführbar ist. % \
9. Monitorsteuerschaltung nach Anspruch 8,
dadurch gekennzeichnet,
daß die Fifo-Speichervorrichtung (3) einen Flag-Aus- gang für ein einen leeren Zustand der Speicherbereiche der Fifo-Speichervorrichtung (3) anzeigendes Flag (EF) aufweist, und
daß der Flag-Ausgang mit einem Flag-Eingang der zwei¬ ten Steuervorrichtung (6) verbunden ist.
10. Monitorsteuerschaltung nach einem der Ansprüche 7 bis 9,
dadurch gekennzeichnet,
daß die zweite Steuervorrichtung (6) einen Lesebe¬ fehlsausgang (RF) aufweist, der mit einem Lesesteuer¬ eingang der Fifo-Speichervorrichtung verbunden ist, und
daß die Fifo-Speichervorrichtung (3) derart ausgebil¬ det ist, daß sie bei jedem Lesebefehlspuls (RF) an ihrem Lesesteuereingang ein Datenwort an die Video¬ speichervorrichtung (4) abgibt.
11. Monitorsteuerschaltung nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet,
daß die zweite Steuervorrichtung (6) einen Rücksetz¬ eingang aufweist, dem das Vertikalsynchronisations¬ signal (VS(1)) des ersten Bildsignales zuführbar ist, und 2.2.
daß die zweite Steuervorrichtung (6) ferner einen Takteingang aufweist, an den ein Oszillator (7) an¬ geschlossen ist.
12. Monitorsteuerschaltung nach einem der Ansprüche 6 bis 11.
dadurch gekennzeichnet,
daß die zweite Steuervorrichtung (6) mit der Anzeige¬ zählervorrichtung (8) verbunden ist und von dieser zu¬ mindest den Zählwert (HC) des Horizontalzählers (40, 41) empfängt.
13. Monitorsteuerschaltung nach Anspruch 11 oder 12 in Rückbeziehung auf Anspruch 10,
dadurch gekennzeichnet,
daß die zweite Steuervorrichtung (6) zur Ansteuerung der Videospeichervorrichtung (4) auf der Zeitbasis des durch den Oszillator (7) vorgebenen Taktes ausgehend von einem logischen Anfangszustand bei Auftreten des ersten Vertikalsynchronisationssignales (VS(1)) pro Auslesetakt jeweils einen Lesebefehlspuls (RF) für die Fifo-Speichervorrichtung (3), ein Horizontaladreßsig- nal (ADR) und ein Vertikaladreßsignal (ADR) für die Adressierung der Videospeichervorrichtung (4) und Videospeichersteuersignale (RAS, CAS, WB/WE, DT/OE) erzeugt.
14. Monitorsteuerschaltung nach Anspruch 13,
dadurch gekennzeichnet,
daß die Videospeichervorrichtung (4) ein Ausgangs¬ schieberegister aufweist, und 23
daß die Videospeichersteuersignale ein Spaltenadres- senübernahmesignal (CAS) , ein Zeilenadressenübernahme- signal (RAS) , ein den Schreibzustand für das Ein¬ schreiben in die Videospeichervorrichtung (4) darstel¬ lendes Schreibsignal (WB/WE) und ein Schieberegister¬ übernahmesignal (DT/OE) , das die Übernahme eines Da¬ tenwortes aus der Videospeichervorrichtung (4) in das Ausgangsschieberegister ermöglicht, umfassen.
15. Monitorsteuerschaltung nach Anspruch 14,
dadurch gekennzeichnet,
daß die zweite Steuervorrichtung (6) die genannten Steuersignale für die Videospeichervorrichtung (4) in einer solchen, von der Spezifikation der verwendeten Videospeichervorrichtung (4) abhängigen Art erzeugt, daß das Einschreiben der von der Fifo-Speichervorrich¬ tung (3) gelieferten Datenworte in die Videospeicher¬ vorrichtung (4) in der sogenannten "page-mode"-Spei- cheransteuerungsart erfolgt, bei der das Zeilenadreß- signal (ADR) und das Zeilenadreßübernahmesignal (RAS) für die Videospeichervorrichtung (4) während der Ein¬ speicherung von Daten in eine Zeile der Videospeicher¬ vorrichtung (4) unverändert bleiben.
16. Monitorsteuerschaltung nach einem der Ansprüche 1 bis 15,
dadurch gekennzeichnet,
daß die Videospeichervorrichtung (4) in mehrere, je¬ weils gleichzeitig horizontal und vertikal adressier¬ bare und gleichzeitig beschreibbare oder auslesbare Speicherebenen (44 bis 47) unterteilt ist. Z
17. Monitorsteuerschaltung nach einem der Ansprüche 1 bis 16,
dadurch gekennzeichnet,
daß die Videospeichervorrichtung (4) bei wenigstens einer Horizontaladresse (256) in wenigstens einen er¬ sten und zweiten Speicherbereich (0 bis 255, 256 bis 512) unterteilt ist,
daß die zweite Steuervorrichtung (6) derart ausgebil¬ det ist, daß sie die Horizontaladresse zunächst an¬ steigend von null bis zu dem Zählwert (HC) des Hori¬ zontalzählers (40, 41) und anschließend, nach einem Sprung, fortfahrend ab der die Horizontalteilung der Videospeichervorrichtung (4, 44 bis 47) festlegenden Horizontaladresse (256) ansteigend zu bis zu der um den Zählwert (HC) des Horizontalzählers (40, 41) erhöhten Horizontalteilungsadresse (256) zählt, und daß die Horizontaladresse, die durch die zweite Steu¬ ervorrichtung (6) erzeugt wird, durch das erste Ver¬ tikalsynchronisationssignal (VS(1)) rückgesetzt wird.
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