TWI856448B - 封裝結構 - Google Patents

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TWI856448B TW111147059A TW111147059A TWI856448B TW I856448 B TWI856448 B TW I856448B TW 111147059 A TW111147059 A TW 111147059A TW 111147059 A TW111147059 A TW 111147059A TW I856448 B TWI856448 B TW I856448B
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大為 邢
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大陸商先進半導體材料（深圳）有限公司
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  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種封裝結構，包括：引線框結構，所述引線框結構包括相對的第一面和第二面，所述引線框結構包括：若干晶片裝載區；位於各晶片裝載區周圍的引線區，所述引線區內具有若干凸起的引線部，相鄰引線部之間、以及引線部和晶片裝載區之間具有自第一面向第二面延伸的凹槽，所述凹槽具有沿垂直於基板表面方向上分佈的最窄部和最寬部，所述最窄部與基板第一面表面之間的間距小於所述最寬部與基板第一面表面之間的間距；固定於晶片裝載區第一面表面的晶片；電連接晶片和引線部的引線；位於引線框上、晶片上和引線上的塑封層，所述塑封層包覆所述晶片、引線部和引線，所述塑封層還位於所述凹槽內。所述封裝結構的可靠性得到提升。

Description

封裝結構
本發明涉及半導體封裝領域，尤其涉及一種封裝結構。
本發明要求於2021年12月17日提交中國專利局、申請號為202111550508.5、發明名稱為“封裝結構”的中國專利申請的優先權，其全部內容通過引用結合在本發明中。
近年來，隨著半導體器件的尺寸和體積不斷向小型化發展，這就使得半導體制程後段的封裝要求越來越高。為了滿足這樣的要求，人們提出了各種四方扁平無引腳封裝(Quad Flat No-leads Package,QFN)型半導體器件，該半導體器件使用引線框架，用密封樹脂密封安裝在其安裝面上的半導體元件，同時使引線的一部分露出背面而構成。
現有的封裝工藝還需要不斷改善以滿足更高的要求。
本發明解決的技術問題是提供一種封裝結構，以滿足更高的要求的封裝工藝。
為解決上述技術問題，本發明技術方案提供一種封裝結構，包括：引線框結構，所述引線框結構包括相對的第一面和第二面，所述引線框結構包括：若干晶片裝載區；位於各晶片裝載區周圍的引線區，所述引線區內具有若干凸起的引線部，相鄰引線部之間、以及引線部和晶片裝載區之間具有自第一面向第二面延伸的凹槽，所述凹槽具有沿垂直於基板表面方向上分佈的最窄部和最寬部，所述最窄部與基板第一面表面之間的間距小於所述最寬部與基板第一面表面之間的間距；固定於晶片裝載區第一面表面的晶片；電連接晶片和引線部的引線；位於引線框上、晶片上和引線上的塑封層，所述塑封層 包覆所述晶片、引線部和引線，所述塑封層還位於所述凹槽內。
可選的，所述凹槽包括第一分部和位於第一分部底部的第二分部，所述第二分部的頂部與第一分部的底部相連通，所述第二分部的側壁表面為凹陷表面。
可選的，所述最窄部為第一分部的底部和第二分部的頂部，所述第一分部在平行於引線框表面的第一方向和第二方向上的頂部具有第一尺寸，所述最窄部在第一方向和第二方向上具有第二尺寸，所述最寬部在第一方向和第二方向上的最大尺寸為第三尺寸，所述第一方向和第二方向垂直，所述第一尺寸大於第二尺寸，所述第二尺寸小於第三尺寸。
可選的，所述第二分部的底部表面為凹陷表面，或者，所述第二分部的底部表面為平面。
可選的，所述凹槽在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸單側大於第二尺寸的範圍為大於10微米。
可選的，所述凹槽還包括：位於第二分部底部的第三分部，所述第三分部的頂部與第二分部的底部相連通，所述第三分部的側壁向引線框內凹陷。
可選的，所述第二分部在第一方向和第二方向上的底部和第三分部在第一方向和第二方向上的頂部具有第四尺寸，所述第三分部在第一方向上的最大尺寸為最寬部的第三尺寸，所述第四尺寸小於第三尺寸，所述第四尺寸大於第二尺寸。
可選的，所述凹槽在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸單側大於第四尺寸的範圍為大於10微米。
可選的，所述第三分部的底部表面為凹陷表面，或者，所述第三分部的底部表面為平面。
可選的，所述塑封層的材料包括環氧樹脂。
可選的，所述晶片裝載區在基板表面的投影圖形為矩形。
可選的，所述引線區包括若干圈子區域，若干圈所述子區域環 繞所述晶片裝載區同心分佈，任一圈子區域內具有若干相互分立的引線部。
可選的，相鄰兩圈引線部的中軸線不重合。
可選的，所述引線框結構還包括自引線框第一面向第二面貫穿的通孔，所述通孔位於部分所述引線區之間，或者所述通孔位於部分晶片裝載區和引線區之間；所述塑封層還位於所述通孔內。
可選的，所述引線框結構還包括：若干自第二面向第一面延伸且與所述凹槽相連通的開口；所述塑封層還位於所述開口內。
可選的，所述引線框結構的材料包括金屬，所述金屬包括銅、銅合金或鎳含量為42%的鐵鎳合金。
可選的，相鄰引線部的中心點在第一方向或第二方向之間的尺寸範圍為大於等於0.4毫米。
可選的，所述凹槽最窄部的尺寸範圍為大於等於0.1毫米；所述凹槽的深度為所述基板厚度的50%~70%。
與現有技術相比，本發明的技術方案具有以下有益效果：
本發明的技術方案，所述引線框結構相鄰引線部之間、以及引線部和晶片裝載區之間具有自第一面和第二面延伸的凹槽，所述凹槽具有沿垂直於基板表面方向上分佈的最窄部和最寬部，所述最窄部與基板第一面表面之間的間距小於所述最寬部與基板第一面表面之間的間距。從而所述凹槽沿垂直於引線框表面的方向上的尺寸是不規則變化的，使得在塑封時填入到凹槽內的塑封層與凹槽能夠實現物理上的卡位元結構，提升塑封層與凹槽側壁的結合力，能夠提升塑封後器件的可靠性。
進一步，所述凹槽包括第一分部和位於第一分部底部的第二分部，所述第一分部在平行於引線框表面的第一方向上的頂部具有第一尺寸，所述第一分部在第一方向上的底部和第二分部在第一方向上的頂部具有第二尺寸，所述第二分部在第一方向上的最大尺寸為第三尺寸，所述第一尺寸大於第二尺寸，所述第二尺寸小於第三尺寸。所述第二尺寸小於第三尺寸，從而填入到凹槽內的塑封層與凹槽能夠實現物理上的卡位元結構，提升塑封層與凹槽 側壁的結合力，提升封裝後器件的可靠性。
100:引線框
101,205:凹槽
102,232,432,632,732:晶片
103,231,431,631,731:引線
104,230,430,630,730:塑封層
200:基板
201:第一面
202:第二面
204:引線部
206,406:第一分部
207,407:第二分部
408:第三分部
620,720:開口
AA1,BB1:方向
d1:第一尺寸
d2:第二尺寸
d3:第三尺寸
d4:第四尺寸
I:晶片裝載區
II:子區域
X:第一方向
Y:第二方向
圖1和圖2是一實施例中封裝結構形成過程的剖面結構示意圖；
圖3至圖6是本發明一實施例中封裝結構的示意圖；
圖7和圖8是本發明另一實施例中封裝結構的示意圖；
圖9和圖10是本發明另一實施例中封裝結構的示意圖；
圖11和圖12是本發明另一實施例中封裝結構的示意圖。
如先前技術所述，現有的封裝工藝還需要不斷改善以滿足更高的要求。現結合具體的實施例進行分析說明。
圖1和圖2是一實施例中封裝結構形成過程的剖面結構示意圖。
請參考圖1，提供引線框100，所述引線框100包括焊盤區(未標示)、引線部(未標示)以及位於焊盤區和引線部之間的凹槽101；提供晶片102，將所述晶片102固定於焊盤區上；提供引線103，所述引線電連接所述晶片102和引線部。
請參考圖2，在引線框100上形成塑封層104，所述晶片102和引線103位於所述塑封層104內，所述塑封層104還位於所述凹槽101內。
所述封裝結構，所述塑封層104位於所述凹槽101內，從而所述塑封層104與引線框100表面的接觸面積變大，從而使得所述塑封層104與引線框100之間的結合力變大，有利於提升所述封裝結構的可靠性。
然而，由於所述凹槽101是上寬下窄的碗狀結構，所述塑封層104與引線框100之間完全靠表面結合力黏結，當遇到溫度變化或有外力時，很容易發生塑封層104與引線框100的分層而導致晶片失效。
為了解決上述問題，本發明技術方案提供一種封裝結構，所述封裝結構的引線框結構相鄰引線部之間、以及引線部和晶片裝載區之間具有 自第一面和第二面延伸的凹槽，所述凹槽具有沿垂直於基板表面方向上分佈的最窄部和最寬部，所述最窄部與基板第一面表面之間的間距小於所述最寬部與基板第一面表面之間的間距。從而所述凹槽沿垂直於引線框表面的方向上的尺寸是不規則變化的，使得在塑封時填入到凹槽內的塑封層與凹槽能夠實現物理上的卡位元結構，提升塑封層與凹槽側壁的結合力，能夠提升塑封後器件的可靠性。
為使本發明的上述目的、特徵和有益效果能夠更為明顯易懂，下面結合圖式對本發明的具體實施例做詳細的說明。
圖3至圖6是本發明一實施例中封裝結構的示意圖。
請參考圖3至圖6，所述封裝結構，包括：
引線框結構，所述引線框結構請參考圖3至圖5，圖3是圖4和圖5的俯視圖，圖4是圖3沿剖面線AA1方向的結構示意圖，圖5是圖3沿剖面線BB1方向的結構示意圖，所述引線框結構包括相對的第一面201和第二面202，所述引線框結構包括：若干晶片裝載區I；位於各晶片裝載區I周圍的引線區，所述引線區包括若干凸起的引線部204，相鄰引線部204之間、以及引線部204和晶片裝載區I之間具有自第一面201向第二面202延伸的凹槽205，所述凹槽205具有沿垂直於基板200表面方向上分佈的最窄部和最寬部，所述最窄部與基板200第一面201表面之間的間距小於所述最寬部與基板200第一面201表面之間的間距；
固定於晶片裝載區I第一面表面的晶片232；
電連接晶片232和引線部204的引線231；
位於引線框上、晶片232上和引線231上的塑封層230，所述塑封層230包覆所述晶片232、引線部204和引線231，所述塑封層230還位於所述凹槽205內。
所述引線框結構相鄰引線部204之間、以及引線部204和晶片裝載區I之間具有自第一面201向第二面202延伸的凹槽205，所述凹槽205具有沿垂直於基板200表面方向上分佈的最窄部和最寬部，所述最窄部與基板200第一面201表面之間的間距小於所述最寬部與基板200第一面201表 面之間的間距。從而所述凹槽205沿垂直於引線框表面的方向上的尺寸是不規則變化的，使得在塑封時填入到凹槽205內的塑封層230與凹槽205能夠實現物理上的卡位元結構，提升塑封層230與凹槽205側壁的結合力，能夠提升塑封後器件的可靠性。
在本實施例中，所述引線框結構的包括金屬，所述金屬包括銅、銅合金或鎳含量為42%的鐵鎳合金(42合金)。
所述塑封層230的材料包括環氧樹脂。
在本實施例中，相鄰引線部204的中心點在第一方向或第二方向之間的尺寸範圍為大於等於0.4毫米。
在其他實施例中，所述引線框結構還包括自引線框第一面向第二面貫穿的通孔，所述通孔位於部分所述引線區之間，或者所述通孔位於部分晶片裝載區和引線區之間；所述塑封層還位於所述通孔內。
請繼續參考圖3至圖5，在本實施例中，所述晶片裝載區I在基板200表面的投影圖形為矩形。
在本實施例中，所述引線區包括若干圈子區域II，若干圈所述子區域II環繞所述晶片裝載區I同心分佈，任一圈子區域II內具有若干相互分立的引線部204。
在本實施例中，相鄰兩圈子區域II內的引線部204的中軸線不重合。以便後續在引線部204和晶片裝載區I之間實現多層引線。
請繼續參考圖3至圖5，在本實施例中，所述凹槽205包括第一分部206和位於第一分部206底部的第二分部207，所述第二分部207的頂部與第一分部206的底部相連通，所述第二分部207的側壁表面為凹陷表面。
所述最窄部為第一分部206的底部和第二分部207的頂部，所述第一分部206在平行於引線框表面的第一方向X和第二方向Y上的頂部具有第一尺寸d1，所述最窄部在第一方向X和第二方向Y上具有第二尺寸d2，所述最寬部在第一方向X和第二方向Y上的最大尺寸為第三尺寸d3，所述第一尺寸d1大於第二尺寸d2，所述第二尺寸d2小於第三尺寸d3，所述第一方 向X和第二方向Y相互垂直。
從而所述凹槽205沿垂直於引線框表面的方向上的尺寸是不規則變化的，所述第一尺寸d1大於第二尺寸d2，所述第二尺寸d2小於第三尺寸d3。使得在塑封時填入到凹槽205內的塑封層230與凹槽205的最窄部能夠實現物理上的卡位元結構，提升塑封層230與凹槽205側壁的結合力，能夠提升塑封後器件的可靠性。
在本實施例中，所述第二分部207的底部表面為凹陷表面。
在其他實施例中，所述第二分部的底部表面為平面。
在本實施例中，所述凹槽205在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸d3單側大於第二尺寸d2的範圍為大於10微米。以保證後續填入到凹槽205內的塑封材料，位於第二分部207內的塑封材料與凹槽205的最窄部能夠實現物理上的卡位元結構，提升塑封材料與凹槽205側壁的結合力。
在本實施例中，所述凹槽205最窄部的尺寸範圍為大於等於0.1毫米；所述凹槽205的深度為所述基板厚度的50%~70%。
圖7和圖8為本發明另一實施例中封裝結構的示意圖。
請參考圖7，圖7為引線框的結構示意圖，圖7與圖5視角一致，在本實施例中，所述凹槽205包括第一分部406和位於第一分部406底部的第二分部407，所述第二分部407的頂部與第一分部406的底部相連通，所述第二分部407的側壁表面為凹陷表面；所述凹槽205還包括：位於第二分部407底部的第三分部408，所述第三分部408的頂部與第二分部407的底部相連通，所述第三分部408的側壁表面為凹陷表面。
請參考圖8，圖8為封裝結構示意圖，所述封裝結構包括：如圖7所述的引線框結構；固定於晶片裝載區I第一面表面的晶片432；電連接晶片432和引線部204的引線431；位於引線框上、晶片432上和引線431上的塑封層430，所述塑封層430包覆所述晶片432、引線部204和引線431，所述塑封層430還位於所述凹槽205內。
所述最窄部為第一分部406的底部和第二分部407的頂部，所述第一分部406在平行於引線框表面的第一方向X和第二方向Y上的頂部具有第一尺寸d1，所述最窄部在第一方向X和第二方向Y上具有第二尺寸d2，所述最寬部在第一方向X和第二方向Y上的最大尺寸為第三尺寸d3，所述第一尺寸d1大於第二尺寸d2，所述第二尺寸d2小於第三尺寸d3。
所述第二分部407在第一方向X和第二方向Y上的底部和第三分部408在第一方向X和第二方向Y上的頂部具有第四尺寸d4，所述第三分部408在第一方向上的最大尺寸為最寬部的第三尺寸d3，所述第四尺寸d4小於第三尺寸d3，所述第四尺寸d4大於第二尺寸d2。
所述凹槽205沿垂直於引線框表面的方向上的尺寸是不規則變化的，所述第一尺寸d1大於第二尺寸d2，所述第二尺寸d2小於第三尺寸d3，所述第四尺寸d4小於第三尺寸d3，所述第四尺寸d4大於第二尺寸d2。使得在塑封時填入到凹槽205內的塑封層430與凹槽205的最窄部能夠實現物理上的卡位元結構，提升塑封材料與凹槽205側壁的結合力，能夠提升塑封後器件的可靠性。
在本實施例中，所述凹槽205在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸d3單側大於第四尺寸d4的範圍為大於10微米。
在本實施例中，所述凹槽205所述第三分部408的底部表面為凹陷表面。
在其他實施例中，所述第三分部的底部表面為平面。
圖9和圖10為本發明另一實施例中封裝結構的示意圖。
請參考圖9，圖9為引線框的結構示意圖，圖9為在圖5基礎上的結構示意圖，圖9的結構與圖5的結構區別在於，所述引線框結構還包括：若干自第二面202向第一面201延伸且與所述凹槽205相連通的開口620。
請參考圖10，圖10為封裝結構的示意圖，所述封裝結構包括：如圖9所述的引線框結構；固定於晶片裝載區I第一面表面的晶片632；電連接晶片632和引線部204的引線631；位於引線框上、晶片632上和引線631 上的塑封層630，所述塑封層630包覆所述晶片632、引線部204和引線631，所述塑封層630還位於所述凹槽205內；所述塑封層630還位於所述開口620內。
從而塑封層630還可以填充到開口620內，後續在引線部204和晶片裝載區I之間實現多層引線時，位於開口620內的塑封層630起到進一步的隔離作用，有利於實現多層引線。
圖11和圖12為本發明另一實施例中封裝結構的示意圖。
請參考圖11，圖11為引線框的結構示意圖，圖11為在圖7基礎上的結構示意圖，圖11的結構與圖7的結構區別在於，所述引線框結構還包括：若干自第二面202向第一面201延伸且與所述凹槽205相連通的開口720。
請參考圖12，圖12為封裝結構的示意圖，所述封裝結構包括：如圖11所述的引線框結構；固定於晶片裝載區I第一面表面的晶片732；電連接晶片732和引線部204的引線731；位於引線框上、晶片732上和引線731上的塑封層730，所述塑封層730包覆所述晶片732、引線部204和引線731，所述塑封層730還位於所述凹槽205內；所述塑封層730還位於所述開口720內。
從而塑封層730還可以填充到開口720內，後續在引線部204和晶片裝載區I之間實現多層引線時，位於開口720內的塑封層730起到進一步的隔離作用，有利於實現多層引線。
雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以請求項所限定的範圍為準。
200:基板
201:第一面
202:第二面
204:引線部
230:塑封層
231:引線
232:晶片
I:晶片裝載區
X:第一方向

Claims (12)

  1. 一種封裝結構，其特徵在於，包括：引線框結構，所述引線框結構包括相對的第一面和第二面，所述引線框結構包括：若干晶片裝載區；位於各晶片裝載區周圍的引線區，所述引線區內具有若干凸起的引線部，相鄰引線部之間、以及引線部和晶片裝載區之間具有自第一面向第二面延伸的凹槽，所述凹槽具有沿垂直於基板表面方向上分佈的最窄部和最寬部，所述最窄部與基板第一面表面之間的間距小於所述最寬部與基板第一面表面之間的間距；所述凹槽包括第一分部、位於所述第一分部底部的第二分部和位於所述第二分部底部的第三分部，所述第二分部的頂部與所述第一分部的底部相連通，所述第三分部的頂部與所述第二分部的底部相連通，所述第二分部的側壁表面為凹陷表面，所述第三分部的側壁表面為凹陷表面，所述第一分部在平行於引線框表面的第一方向和第二方向上的頂部具有第一尺寸，所述最窄部為所述第一分部的底部和所述第二分部的頂部，所述最窄部在第一方向上和第二方向上具有第二尺寸，所述第三分部在第一方向上的最大尺寸為最寬部的第三尺寸，所述第二分部在第一方向和第二方向上的底部和所述第三分部在第一方向和第二方向上的頂部具有第四尺寸，所述第一方向和所述第二方向垂直，所述第一尺寸大於第二尺寸，所述第二尺寸小於第三尺寸，所述第四尺寸小於第三尺寸，所述第四尺寸大於第二尺寸，所述第三分部的底部位於所述引線框內，所述第三分部的底部表面為凹陷表面，或者所述第三分部的底部表面為平面；固定於晶片裝載區第一面表面的晶片；電連接晶片和引線部的引線；位於引線框上、晶片上和引線上的塑封層，所述塑封層包覆所述晶片、引線部和引線，所述塑封層還位於所述凹槽內，所述塑封層填滿所述第一分部、所述第二分部和所述第三分部。
  2. 如請求項1所述的封裝結構，其中，所述凹槽在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸單側大於第二尺寸的範 圍為大於10微米。
  3. 如請求項1所述的封裝結構，其中，所述凹槽在垂直於引線框表面的方向上的截面為軸對稱圖形，所述第三尺寸單側大於第四尺寸的範圍為大於10微米。
  4. 如請求項1所述的封裝結構，其中，所述塑封層的材料包括環氧樹脂。
  5. 如請求項1所述的封裝結構，其中，所述晶片裝載區在基板表面的投影圖形為矩形。
  6. 如請求項5所述的封裝結構，其中，所述引線區包括若干圈子區域，若干圈所述子區域環繞所述晶片裝載區同心分佈，任一圈子區域內具有若干相互分立的引線部。
  7. 如請求項6所述的封裝結構，其中，相鄰兩圈引線部的中軸線不重合。
  8. 如請求項1所述的封裝結構，其中，所述引線框結構還包括自引線框第一面向第二面貫穿的通孔，所述通孔位於部分所述引線區之間，或者所述通孔位於部分晶片裝載區和引線區之間；所述塑封層還位於所述通孔內。
  9. 如請求項1所述的封裝結構，其中，所述引線框結構還包括：若干自第二面向第一面延伸且與所述凹槽相連通的開口；所述塑封層還位於所述開口內。
  10. 如請求項1所述的封裝結構，其中，所述引線框結構的材料包括金屬，所述金屬包括銅、銅合金或鎳含量為42%的鐵鎳合金。
  11. 如請求項1所述的封裝結構，其中，相鄰引線部的中心點在第一方向或第二方向之間的尺寸範圍為大於等於0.4毫米。
  12. 如請求項1所述的封裝結構，其中，所述凹槽最窄部的尺寸範圍為大於等於0.1毫米；所述凹槽的深度為所述基板厚度的50%~70%。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072946A (ja) * 2013-10-01 2015-04-16 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置の製造方法
US20160233152A1 (en) * 2014-06-24 2016-08-11 Ibis Innotech Inc. Package structure
US20160254214A1 (en) * 2014-03-27 2016-09-01 Renesas Electronics Corporaton Method of manufacturing semiconductor device and semiconductor device
TW201732959A (zh) * 2015-12-02 2017-09-16 新光電氣工業股份有限公司 導線架、電子零件裝置及其製造方法
TW201901899A (zh) * 2017-05-15 2019-01-01 日商新光電氣工業股份有限公司 導線架及其製造方法
TW201933499A (zh) * 2018-01-16 2019-08-16 鈺橋半導體股份有限公司 線路基板、其堆疊式半導體組體及其製作方法
TW202113991A (zh) * 2016-04-20 2021-04-01 美商艾馬克科技公司 形成具有導電的互連框的半導體封裝之方法及結構
TW202121611A (zh) * 2019-11-22 2021-06-01 日月光半導體製造股份有限公司 引線架、封裝結構及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001908A (ko) * 1998-06-15 2000-01-15 윤종용 내습성이 개선된 반도체 패키지 및 이에 사용되는 리드프레임제조방법
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
JP2012084810A (ja) * 2010-10-14 2012-04-26 Toppan Printing Co Ltd Ｌｅｄ素子用リードフレーム基板及び発光素子
JP6539928B2 (ja) * 2015-12-14 2019-07-10 大口マテリアル株式会社 半導体素子搭載用リードフレーム及びその製造方法
US10147673B2 (en) * 2016-09-30 2018-12-04 Stmicroelectronics, Inc. Tapeless leadframe package with underside resin and solder contact

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015072946A (ja) * 2013-10-01 2015-04-16 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置の製造方法
US20160254214A1 (en) * 2014-03-27 2016-09-01 Renesas Electronics Corporaton Method of manufacturing semiconductor device and semiconductor device
US20160233152A1 (en) * 2014-06-24 2016-08-11 Ibis Innotech Inc. Package structure
TW201732959A (zh) * 2015-12-02 2017-09-16 新光電氣工業股份有限公司 導線架、電子零件裝置及其製造方法
TW202113991A (zh) * 2016-04-20 2021-04-01 美商艾馬克科技公司 形成具有導電的互連框的半導體封裝之方法及結構
TW201901899A (zh) * 2017-05-15 2019-01-01 日商新光電氣工業股份有限公司 導線架及其製造方法
TW201933499A (zh) * 2018-01-16 2019-08-16 鈺橋半導體股份有限公司 線路基板、其堆疊式半導體組體及其製作方法
TW202121611A (zh) * 2019-11-22 2021-06-01 日月光半導體製造股份有限公司 引線架、封裝結構及其製造方法

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