TWI842392B

TWI842392B - 積體電路、積體電路的單元佈局及其形成方法

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Publication number: TWI842392B
Application number: TW112105201A
Authority: TW
Inventors: 陳和祥; 林紀賢; 呂盈達; 廖顯原; 吳秀雯; 李潔涵; 葉子禎
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-03-03
Filing date: 2023-02-14
Publication date: 2024-05-11

Abstract

一種積體電路的單元佈局設計。在一個實施例中，積體電路包括雙閘極單元，所述雙閘極單元以經由共用源極/汲極端子彼此連接的兩個電晶體形成。雙閘極單元包括：主動區；兩條閘極線，延伸而橫越主動區；至少一個第一閘極通孔，設置於所述兩條閘極線中的一者或兩者上，且與主動區交疊；以及第二閘極通孔，設置於所述兩條閘極線中的一者或兩者上且位於所述主動區外部。

Description

積體電路、積體電路的單元佈局及其形成方法

本揭露實施例是有關於一種積體電路、積體電路的單元佈局及其形成方法。

射頻(radio frequency，RF)電路(例如，用於收發器前端電路系統的RF電路)是由包括低雜訊放大器(low noise amplifier，LNA)、電壓控制振盪器(voltage-controlled oscillator，VCO)及RF混頻器的建構區塊(building block)製成。由於在此種裝置中使用較小的金屬線及通孔，因此寄生電容(parasitic capacitance)及寄生電阻趨於增大。對於採用雙重圖案化技術(double-patterning technology)的中段製程(middle-end-of-line，MEOL)層而言，此種趨勢會限制電路佈局的自由度。舉例而言，電路佈局在水平方向上的節距受到臨界閘極節距(critical gate pitch)的限制，而電路佈局在垂直方向上的節距受到鰭節距(fin pitch)及/或奈米片寬度(nanosheet width)的限制。

本揭露的一態樣提供一種積體電路，包括：雙閘極單元，以經由共用源極/汲極端子彼此連接的兩個電晶體形成。所述雙閘極單元包括：主動區；兩條閘極線，延伸而橫越所述主動區；至少一個第一閘極通孔，設置於所述兩條閘極線中的一者或兩者上，且與所述主動區交疊；以及第二閘極通孔，設置於所述兩條閘極線中的一者或兩者上且位於所述主動區外部。

本揭露的另一態樣提供一種積體電路的單元佈局，用於對電路的電晶體進行連接，且包括：主動區；多對電晶體，位於所述電路中，所述多對電晶體中的每一對電晶體經由共用的源極/汲極端子連接，且每一對電晶體具有在所述主動區之上延伸的各自的閘極；至少一個第一閘極通孔，設置於所述多對電晶體中的每一對電晶體的一或兩個閘極上，且與所述主動區交疊；以及第二閘極通孔，設置於所述多對電晶體中的每一對電晶體的閘極中的一者或兩者上，且位於所述主動區外部。

本揭露的又一態樣提供一種形成積體電路的單元佈局的方法，包括：在基底之上形成所述單元佈局的主動區；在所述主動區之上設置第一電晶體的第一閘極及第二電晶體的第二閘極；在所述第一閘極與所述第二閘極中的一者或兩者上設置至少一個第一閘極通孔，所述至少一個第一閘極通孔與所述主動區交疊；以及在所述第一閘極與所述第二閘極中的一者或兩者上設置第二閘極通孔，所述第二閘極通孔位於所述主動區外部。

100、190、200、280、290、420、440、450、520、530、620、820、910:單元佈局

110:第一類型雙閘極設計

150、150-1、150-2、150-3:閘極上通孔(via over gate，VG)

160:串接電晶體配置

170:低雜訊放大器電路

171、LOI+、LOI-、LOQ+、LOQ-:輸入節點

172:第二節點

173:第三節點

174、IFI+、IFI-、IFQ+、IFQ-:輸出節點

191、191-1、191-2、191-3、191-4:通孔接觸件

193:M₀切割區(cut M₀，C_M0)

195:MD切割區(cut MD，CMD)

197:切割多晶矽區(cut poly region，CPO)

210:第二類型雙閘極設計

212、222:通孔連接部

214:差分輸出

216、218:區

231:第一差分輸出

232:第二差分輸出

260:閘極疊接電晶體配置

270:電壓控制振盪器電路

271:四閘極疊接單元

271-1:第一電晶體對

271-2:第二電晶體對

272:雙閘極疊接單元

291:閘極連接

410、512、810:八閘極電路

410-1:第一八閘極電路

410-2:第二八閘極電路

412:四閘極電路

430:正交電壓控制振盪器電路

510、830:RF混頻器電路

512-1:第一八閘極電路

512-2:第二八閘極電路

610:十六閘極電路

710:正交吉爾伯特單元電路

912、G1、G2、G3、G4、G5、G6、G7、G8、G9、G10、G11、G12、G13、G14、G15、G16、G17、G18、G19、G20、PO:閘極

914:MD層軌道

916:連接通孔

920:切割金屬化軌道

1000:方法

1002、1004、1006、1008、1010、1012、1014、1016:步驟

C₁、C₂、C₃:電容器

D1、D2、D3、D4、D6、D8、D10、D12、D14、D16、D18、D20:汲極

I+、I-、Q+、Q-:正交訊號

IF+、IF-:輸出訊號

In1:第一差分輸入

In2:第二差分輸入

L₁、L₂、L₃:電感器

L₉₁₄:長度

L₉₁₆:間距

LO+、LO-:低震盪(low oscillation，LO)訊號

M₀:第一金屬化層

M_0B:金屬軌道

M₁:第二金屬化層

M₂:第三金屬化層

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19、M20:電晶體

MD1、MD2、MD3:MD軌道

OD:主動區

PO:閘極

RF_in:RF輸入訊號

RF_out:RF輸出訊號

RF+、RF-:RF訊號

S1、S2、S3、S4、S5、S7、S9、S11、S13、S15、S17、S19:源極

Vb1、Vb2:節點

V_DD:電源

V_G1:電壓源節點

V_G2:偏置電壓

W:寬度

X、Y:方向

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A是根據一些實施例的具有第一類型雙閘極設計的單元佈局。

圖1B是根據一些實施例的由第一類型雙閘極設計形成的串接電晶體配置(cascode transistor configuration)的示意圖。

圖1C是根據一些實施例的包括第一類型雙閘極設計的串接電晶體配置的低雜訊放大器電路的電路圖。

圖1D示出根據一些實施例的單元佈局，其示出用於第一類型雙閘極設計的串接電晶體配置的MEOL層連接。

圖2A是根據一些實施例的具有第二類型雙閘極設計的單元佈局。

圖2B是根據一些實施例的由第二類型雙閘極設計形成的閘極疊接電晶體配置(stacked gate transistor configuration)的示意圖。

圖2C是根據一些實施例的包括第二類型雙閘極設計的閘極疊接電晶體配置的電壓控制振盪器電路的電路圖。

圖2D示出根據一些實施例的單元佈局，其示出用於雙閘極疊接單元的MEOL層連接。

圖2E示出根據一些實施例的單元佈局，其示出用於四閘極疊接單元的MEOL層連接。

圖2F示出根據一些實施例的單元佈局，其示出用於四閘極疊接單元的閘極連接。

圖3A是根據一些實施例的八閘極電路的電路圖，所述八閘極電路包括第二類型雙閘極設計的閘極疊接電晶體配置。

圖3B示出根據一些實施例的單元佈局，其示出用於八閘極電路的MEOL層連接。

圖3C是根據一些實施例的基於八閘極電路的正交電壓控制振盪器電路(quadrature voltage-controlled oscillator)的電路圖。

圖3D示出根據一些實施例的單元佈局，其示出用於兩個八閘極電路的MEOL層連接。

圖3E示出根據一些實施例的單元佈局，其示出用於四閘極電路的MEOL層連接。

圖4A是根據一些實施例的基於八閘極電路的RF混頻器電路的電路圖。

圖4B示出根據一些實施例的單元佈局，其示出用於RF混頻器電路的八閘極電路的MEOL層連接。

圖4C示出根據一些實施例的單元佈局，其示出用於RF混頻器電路的四閘極電路的MEOL層連接。

圖5A是根據一些實施例的基於八閘極電路的十六閘極電路的電路圖。

圖5B示出根據一些實施例的單元佈局，其示出用於十六閘極電路的MEOL層連接。

圖6是根據一些實施例的基於十六閘極電路的正交吉爾伯特單元(quadrature Gilbert cell)電路的電路圖。

圖7A是根據一些實施例的包括第一類型雙閘極設計的串接電晶體配置的八閘極電路的電路圖。

圖7B示出根據一些實施例的單元佈局，其示出用於八閘極電路的MEOL層連接。

圖7C是根據一些實施例的基於八閘極電路的RF混頻器電路的電路圖。

圖8A示出根據一些實施例的具有經切割的第一金屬化層的單元佈局。

圖8B是根據一些實施例的具有經垂直切割金屬層的第一金屬化層M₀的示意圖。

圖9示出根據一些實施例的形成單元的實例性方法。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下(beneath)」、「位於…下方(below)」、「下部的(lower)」、「位於…上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本文中的一些所揭露實施例是有關於一種RF電路的單元佈局。隨著積體電路行業已經發展至7奈米(nm)(N7)、5奈米(N5)、3奈米(N3)以及低於3奈米(N3)的多個技術節點(technology node)，通孔接觸件之間以及金屬線之間的空間越來越小。根據本揭露的實施例，本文中所闡述的閘極接觸件佈置使得能夠以週期性佈局在單元中組合二或更多個電晶體，所述週期性佈局在用於RF電路時可微縮且同時具有較小的寄生電阻及寄生電容。在低雜訊放大器中的電晶體的傳統佈局中，共用源極與共用閘極藉由不同的主動區分隔開。在低雜訊放大器中的電晶體的另一傳統佈局中，共源極電晶體及共閘極電晶體兩者皆部署有位於主動區外部的閘極接觸件。然而，該些傳統的閘極接觸件佈置無法微縮以改善RF電路系統的效能。

圖1A是根據一些實施例的具有第一類型雙閘極設計110的單元佈局100。本揭露通篇所使用的用語「單元(cell)」是指設計佈局中用於實施電路的特定功能的一組電路圖案。舉例而言，單元可被設計成實施由一或多個半導體裝置(例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)裝置、鰭型場效電晶體(field-effect transistor，FET)(fin-type FET，FinFET)裝置或類似裝置)形成的電子電路。單元一般由一或多個層構成，且每一層包括各種圖案，所述各種圖案被表示為相同形狀或各種不同形狀的多邊形。

在圖1A中，單元佈局100包括自俯視視角觀察時彼此上覆的多個層以及相應層中的各種圖案。具體而言，單元佈局100包括主動區OD，主動區OD例如是其中可形成電晶體的氧化物定義(oxide-defined)區。舉例而言，主動區OD可被配置用於形成電晶體的通道且由n型摻雜材料或p型摻雜材料製成。單元佈局100亦包括設置於整個主動區OD上的閘極G1與閘極G2。閘極G1及閘極G2有時可被稱為閘極線、閘極結構、閘極區或閘極電極。在一些實施例中，閘極G1及閘極G2是具有被命名為PO的圖案的多晶矽閘極，且可在圖中示意性地標記為閘極PO。用於導電閘極的其他導電材料(例如，金屬)亦處於各種實施例的範圍內。

在圖1A所示第一類型雙閘極設計110中，閘極G1及閘極G2與主動區OD形成兩個電晶體。儘管圖1A中未示出，但應理解，每一閘極G1及閘極G2形成於具有對應的源極/汲極結構/區的主動區OD之上以用作相應的電晶體。源極/汲極結構可傳導電流穿過由相應的閘極G1/G2進行閘控(例如，調變)的主動區OD。舉例而言，每一閘極G1/G2可形成於n型MOSFET(n-type MOSFET，NMOS)的主動區OD之上(例如，被形成為跨越主動區OD)以對傳導過電晶體的電流進行調變。電晶體的此種功能結構統稱為前段製程(front-end-of-line，FEOL)結構。閘極G1及閘極G2可嵌入於介電層中，所述介電層通常被稱為層間介電(inter-layer dielectric，ILD)層，層間介電(ILD)層可包含低介電常數介電材料。

閘極G1及閘極G2使用一或多個閘極上通孔(via over gate，VG)150電性耦合至形成於介電層之上的一或多個金屬化層，VG 150有時被稱為通孔結構或閘極通孔。本文中所使用的用語通孔(via)包括使用其作為「垂直內連線存取(vertical interconnect access)」的首字母縮略詞。形成於閘極結構正上方的層有時被稱為M₀層。形成於M₀層中及M₀層上方的結構(例如，M₁層、M₂層等)可統稱為後段製程(back-end-of-line，BEOL)結構。因此，中段製程(MEOL)結構可指將FEOL結構實體連接及/或電性連接至BEOL結構的接觸件，例如將閘極G1及閘極G2連接至第一金屬化層M₀的VG 150。

此外，儘管為簡潔起見未在圖1A中示出，但應理解，形成於積體電路(integrated circuit，IC)的基底中的隔離特徵界定包括主動區OD的不同主動區。即，隔離特徵對形成於不同區中的基底中及/或基底之上的電晶體或裝置進行電性隔離。在一些實施例中，隔離特徵包括淺溝渠隔離(shallow trench isolation，STI)特徵。因此，主動區OD外部的區域或區可被命名為STI及/或在圖中示意性地標記為STI。用於對主動區進行隔離的其他特徵(例如，矽局部氧化(local oxidation of silicon，LOCOS)特徵及/或其他合適的隔離特徵的各種組合)亦處於各種實施例的範圍內。

在圖1A所示第一類型雙閘極設計110中，第一閘極G1包括與主動區OD交疊的第一VG 150-1，且第二閘極G2包括位於主動區OD外部(例如，STI區)的第二VG 150-2及第二VG 150-3。單元佈局100的VG 150的佈置使得同一單元的兩個電晶體能夠以串接配置(cascoded configuration)進行連接。此外，如以下更詳細地闡述一般，可在RF電路系統(例如，低雜訊放大器)中實施第一類型雙閘極設計110，以改善RF電路系統的效能。

圖1B是根據一些實施例的由第一類型雙閘極設計110形成的串接電晶體配置160的示意圖。在串接電晶體配置160中，第一電晶體M1與第二電晶體M2彼此串聯電性耦合。具體而言，第一電晶體M1的汲極D1連接至第二電晶體M2的源極S2。因此，電晶體M1與電晶體M2經由共用源極/汲極端子(例如，汲極D1/源極S2)進行連接。此外，如以上關於圖1A所述，閘極G1及閘極G2包括相應的VG 150或者與相應的VG 150進行連接。第一電晶體M1及第二電晶體M2可包括NMOS電晶體。

圖1C是根據一些實施例的低雜訊放大器電路170的電路圖，低雜訊放大器電路170包括第一類型雙閘極設計110的串接電晶體配置160。低雜訊放大器電路170可例如在無線RF裝置的接收器的第一電路區塊中實施。低雜訊放大器通常被設計成具有低雜訊指數(noise figure，NF)，進而在最小化附加雜訊的同時放大低功率訊號。如以下更詳細地闡述一般，第一類型雙閘極設計110的串接電晶體配置160有利地被配置成將低雜訊放大器電路170中的增益及雜訊指數最佳化。

低雜訊放大器電路170包括根據以上關於圖1B所闡述的串接電晶體配置160的串接增益級(cascode gain stage)。第二電晶體M2可包括具有連接至偏置電壓V_G2的閘極的共用閘極電晶體。第二電晶體M2的源極S2連接至可包括共用源極電晶體的第一電晶體M1的汲極D1。第一電晶體M1的閘極耦合至輸入節點171以經由第一電容器C₁及第一電感器L₁接收RF輸入訊號RF_in。第一電容器C₁與第一電感器L₁之間的第二節點172耦合至電壓源節點V_G1(例如，經由電阻器)以對第一電晶體M1的閘極電壓進行偏置。第一電晶體M1的閘極與源極可經由第二電容器C₂進行耦合，且源極亦可經由第二電感器L₂耦合至接地端。第二電晶體M2的汲極可經由第三電感器L₃耦合至電源V_DD。耦合至第二電晶體M2的汲極的第三節點173可經由第三電容器C₃連接至輸出節點174。輸出節點174可為低雜訊放大器電路170提供RF輸出訊號RF_out。

圖1D示出根據一些實施例的單元佈局190，其示出用於第一類型雙閘極設計110的串接電晶體配置160的MEOL層連接。如前面關於圖1A所述一般，閘極G1及閘極G2兩者皆設置於同一主動區OD上。第一閘極G1包括設置於主動區OD正上方的第一VG 150-1(例如，於方向Y上而在主動區OD之上居中)。第二閘極G2包括設置於超出主動區OD的相對側的STI區之上的第二VG 150-2及第二VG 150-3。即，一個第二VG 150-2設置於主動區OD的頂部邊緣外部，而另一第二VG 150-2設置於主動區OD的底部邊緣外部。

單元佈局190亦示出金屬至擴散(metal-to-diffusion，MD)層，MD層可在主動區OD之上延伸以連接至第一電晶體M1的源極/汲極結構及第二電晶體M2的源極/汲極結構。具體而言，第一MD軌道MD1連接至第一電晶體M1的源極S1，第二MD軌道MD2連接至第二電晶體M2的汲極D2，而第三MD軌道MD3連接至共用源極/汲極端子(第一電晶體M1的汲極D1/第二電晶體M2的S2)。MD軌道MD1至MD軌道MD3在平行於閘極G1及閘極G2的方向Y上進行延伸。第三MD軌道MD3在方向上X設置於閘極G1與閘極G2之間，而第二MD軌道MD2及第一MD 軌道MD1在方向X上分別設置於閘極G1及閘極G2外側。

沿垂直線(或稱Z方向)在MD層上方，可形成包括通孔接觸件191的擴散區上通孔(via over diffusion，VD)層。與前面所闡述的VG 150一樣，VD層可設置於MD層與第一金屬化層M₀之間且將MD層耦合至第一金屬化層M₀。具體而言，第一MD軌道MD1包括第一通孔接觸件191-1及第二通孔接觸件191-2或者與第一通孔接觸件191-1及第二通孔接觸件191-2進行連接，而第二MD軌道MD2包括第三通孔接觸件191-3及第四通孔接觸件191-4或者與第三通孔接觸件191-3及第四通孔接觸件191-4進行連接。通孔接觸件191可各自被設置成與主動區OD交疊。第一金屬化層M₀可被沿著第三MD層內連線MD3設置的M0切割區(cut M₀，C_M0)193切割。可在主動區OD的頂側及底側處藉由MD切割區(cut MD，CMD)195對STI區上的額外的源極延伸部及汲極延伸部進行切割。此外，多晶矽切割區(cut poly region，CPO)197可沿著頂部單元邊緣及底部單元邊緣設置。

因此，在包括第一類型雙閘極設計110的單元佈局190中，單個VG(例如，第一VG 150-1)設置於第一閘極G1上且與主動區OD交疊，且第一電晶體M1可包括第一級的串接電晶體配置160以最佳化成具有更高的增益。此外，兩個VG(例如，第二VG 150-2及第二VG 150-3)設置於第二閘極G2上且位於主動區OD外部，且第二電晶體M2可包括第二級的串接電晶體配置160以最佳化成更低的雜訊指數。此外，包括第一類型雙閘極設計110 的單元佈局190可更緊湊的排列而具有較小的尺寸，其採用C_M0方法而使多個相同單元鄰接設置而形成高度週期性陣列，進而在減小寄生電阻及寄生電容的同時微縮RF電路。

圖2A是根據一些實施例的具有第二類型雙閘極設計210的單元佈局200。在第二類型雙閘極設計210中，閘極G1及閘極G2設置於同一主動區OD之上，且第一閘極G1及第二閘極G2中的每一者由三個VG進行佈線。具體而言，第一閘極G1包括與主動區OD交疊的第一VG 150-1、以及設置於超出主動區OD的相對側的STI區之上的第二VG 150-2及第三VG 150-3。相似地，第二閘極G2包括與主動區OD交疊的第一VG 150-1、以及設置於超出主動區OD的相對側的STI區之上的第二VG 150-2及第三VG 150-3。

圖2B是根據一些實施例的由第二類型雙閘極設計210形成的閘極疊接電晶體配置260的示意圖。與以上關於第一類型雙閘極設計110所述者相似，第一電晶體M1與第二電晶體M2在第二類型雙閘極設計210中經由共用源極/汲極端子(例如，第一電晶體M1的汲極D1/第二電晶體M2的源極S2)進行連接。然而，在第二類型雙閘極設計210中，第一電晶體M1與第二電晶體M2包括耦合於一起的各自的閘極G1與閘極G2。此外，閘極G1及閘極G2包括如以上關於圖2A所闡述的具有相應VG 150的單元佈置。

圖2C是根據一些實施例的電壓控制振盪器電路270的電路圖，電壓控制振盪器電路270包括第二類型雙閘極設計210的閘極疊接電晶體配置260。具體而言，電壓控制振盪器電路270包括四閘極疊接單元271及雙閘極疊接單元272。雙閘極疊接單元272包括以上關於圖2B所闡述的閘極疊接電晶體配置260中的第一電晶體M1及第二電晶體M2。第二電晶體M2的汲極D2連接至四閘極疊接單元271的第一電晶體M1與第三電晶體M3的源極S1、S3。四閘極疊接單元271包括交叉耦合以形成四閘極疊接單元271的第一電晶體對271-1與第二電晶體對271-2。以下分別在圖2D及圖2E至圖2F中對雙閘極疊接單元272的連接及四閘極疊接單元271的連接進行進一步闡述。

圖2D示出根據一些實施例的單元佈局280，其示出用於雙閘極疊接單元272的MEOL層連接。圖2E示出根據一些實施例的單元佈局290，其示出用於四閘極疊接單元271的MEOL層連接。圖2F示出根據一些實施例的單元佈局290，其示出用於四閘極疊接單元271的閘極連接291。如前所述，雙閘極疊接單元272與四閘極疊接單元271實施先前關於圖2A至圖2B所闡述的第二類型雙閘極設計210的閘極疊接電晶體配置260。

現在參考圖2D，閘極G1及閘極G2兩者皆設置於同一主動區OD上。第一閘極G1及第二閘極G2中的每一者包括設置於主動區OD正上方(例如，在方向Y上而在主動區OD之上居中)的各自的第一VG 150-1。此外，第一閘極G1及第二閘極G2中的每一者包括在主動區OD的相對側處位於主動區OD外部的各自的第二VG 150-2及第三VG 150-3。因此，閘極G1及閘極G2耦合至第一金屬化層M₀軌道，如圖2D中的箭頭所示。如關於圖1D所闡述者一般，單元佈局280可包括由MD層、VD層/接觸件、源極/汲極連接等形成的相似配置，且因此為簡明起見，不再對其說明予以贅述。

在圖2E至圖2F中所示的單元佈局290中，一個單元中存在四個電晶體，且閘極G1、G2、G3、G4延伸穿過主動區OD。如圖2F中所示，第一電晶體M1與第三電晶體M3具有共用/連接的源極S1/S3，其可被形成為在方向Y上延伸且相對於單元佈局290的方向X位於中心處。第一電晶體M1及第二電晶體M2設置於共用源極S1/S3的左邊，而第三電晶體M3及第四電晶體M4設置於共用源極S1/S3的右邊，以形成閘極疊接電晶體配置260。

如可能在圖2F中最佳地所示，閘極G1與閘極G2是共用的且藉由連接至由虛線指示的第二金屬化層M₁或軌道而形成電壓控制振盪器電路270的第一差分輸入In1。即，通孔連接部212(例如，VIA0)進行自第一金屬化層M₀或軌道(例如，對閘極G1及閘極G2與VG 150進行連接的金屬軌道M_0B)至第二金屬化層M₁的連接。相似地，閘極G3及閘極G4是共用的且藉由以相似的方式連接至第二金屬化層M₁而形成電壓控制振盪器電路270的第二差分輸入In2。

此外，再次參考圖2E，汲極D2與汲極D4藉由連接至第二金屬化層M₁而在電壓控制振盪器電路270的單元的兩個外側處形成差分輸出214。以輪廓標記的區216示出用於電壓控制振盪器電路270的四閘極差分對的MEOL層連接。此外，以輪廓標記的區218示出用於電壓控制振盪器電路270的四閘極交叉耦合對的MEOL層連接。通孔連接部222(例如，VIA1)進行與四閘極交叉耦合對的第三金屬化層M₂的連接。具體而言，第三閘極G3及第四閘極G4與第二汲極D2共用以藉由第三金屬化層M₂形成第一差分輸出231。相似地，第一閘極G1及第二閘極G2與第四汲極D4共用以藉由第三金屬化層M₂形成第二差分輸出232。

關於圖1A至圖1D所論述的第一類型雙閘極設計110是有關於一種配置：在所述配置中，第一閘極G1具有與主動區OD交疊的一個VG(例如，在表1中稱為「VGonOD」)，而第二閘極G2具有位於主動區OD外部的兩個VG(例如，在表1中稱為「VGonSTI」)。如表1所示，VGonOD配置與高截止頻率(例如，f _T=303(GHz))及低總閘極電容(例如，C_gg=4.84(fF))相關聯。由於該些特性適用於提升增益，因此當在第一級的串接電晶體配置160中使用時，VGonOD配置會有利地將增益最佳化，如關於圖1D所論述。此外，VGonSTI配置與相對低的閘極電阻(例如，R_g=192歐姆(Ohm))及相對高的最大振盪頻率(f _MAX=205吉赫)相關聯。由於該些特性適用於降低雜訊指數，因此當在第二級的串接電晶體配置160中使用時，VGonSTI配置會有利地將雜訊指數最佳化。

關於圖2A至圖2F所論述的第二類型雙閘極設計210是有關於一種配置：在所述配置中，第一閘極G1及第二閘極G2兩者皆包括與主動區OD交疊的一個VG及位於主動區OD外部的兩個VG(例如，在表1中稱為「VGonODSTI」)。如表1所示，VGonODSTI配置與低閘極電阻(例如，R_g=142歐姆)相關聯。由於此種特性適用於降低熱雜訊(例如，高頻雜訊)，因此當用於電壓控制振盪器電路270的閘極疊接電晶體配置260中時，VGonODSTI配置會有利地改善電路效能。此外，四閘極疊接單元271及電流源(例如，雙閘極疊接單元272)被配置成減少閃爍雜訊(flicker noise)(例如，低頻雜訊)以進一步改善電壓控制振盪器電路270的操作。

圖3A是根據一些實施例的八閘極電路410的電路圖，八閘極電路410包括第二類型雙閘極設計210的閘極疊接電晶體配置260。八閘極電路410可包括使電壓控制振盪器產生正交訊號I+(零度)、Q+(九十度)、I-(一百八十度)及Q-(二百七十度)的功能。八閘極電路410包括八個電晶體M5、M6、M7、M8、M9、M10、M11、M12。閘極G5及閘極G6是共用的且耦合至正交訊號I-的節點，且閘極G11及閘極G12是共用的且耦合至正交訊號I+的節點。此外，閘極G7及閘極G8與汲極D10及汲極D12耦合至正交訊號Q-的節點，且閘極G9及閘極G10與汲極D6及汲極D8耦合至正交訊號Q+的節點。此外，源極S5、源極S7、源極S9與源極S11耦合於一起。

圖3B示出根據一些實施例的單元佈局420，其示出用於八閘極電路410的MEOL層連接。具體而言，所述八個電晶體M5至M12形成於整個主動區OD上。共用汲極D10、D12設置於中心處且汲極D6及汲極D8設置於外側處，並藉由第三金屬化層M₂進行連接。閘極G9及閘極G10設置於中心的左邊，而閘極G5及閘極G6設置於單元的左側。閘極G11及閘極G12設置於中心的右邊，而閘極G7及閘極G8設置於單元的右側。源極S5、源極S9、源極S7及源極S11是共用的且藉由設置於閘極G5與閘極G9之間的通孔連接部及設置於閘極G7與閘極G11之間的通孔連接部連接至第三金屬化層M₂。

圖3C是根據一些實施例的基於八閘極電路410的正交電壓控制振盪器電路430的電路圖。具體而言，將第一八閘極電路410-1與第二八閘極電路410-2組合起來以形成用於正交電壓控制振盪器電路430的正交交叉耦合對。第一八閘極電路410-1包括八個電晶體M5至M12以及以上關於圖3A至圖3B所闡述的連接。第二八閘極電路410-2相似地配置有八個電晶體M13、M14、M15、M16、M17、M18、M19、M20。閘極G13及閘極G14是共用的且耦合至正交訊號Q+的節點，並且閘極G19及閘極G20是共用的且耦合至正交訊號Q-的節點。此外，閘極G15及閘極G16與汲極D18及汲極D20耦合至正交訊號I-的節點，而閘極G17及閘極G18與汲極D14及汲極D16耦合至正交訊號I+的節點。另外，源極S13、源極S15、源極S17與源極S19耦合於一起。

正交電壓控制振盪器電路430亦包括包含四個電晶體M1至M4的四閘極電路412。第一電晶體M1與第二電晶體M2串聯連接於第一八閘極電路410-1與地之間。閘極G1及閘極G2是共用的且耦合至節點Vb1。汲極D2耦合至第一八閘極電路410-1的共用源極，源極S1耦合至地，且汲極D1及源極S2耦合於一起以形成閘極疊接電晶體配置260。第三電晶體M3及第四電晶體M4關於第二八閘極電路410-2及節點Vb2相似地進行配置。

圖3D示出根據一些實施例的單元佈局440，其示出用於第一八閘極電路410-1及第二八閘極電路410-2的MEOL層連接。如以上關於圖3C所論述般，所述兩個八閘極電路(第一八閘極電路410-1與第二八閘極電路410-2)形成正交交叉耦合對，所述正交交叉耦合對用於正交電壓控制振盪器以產生正交相位。所述連接相似於以上關於圖3A至圖3B所闡述的八閘極電路410的連接，且因此為簡明起見，不再對其說明予以贅述。

圖3E示出根據一些實施例的單元佈局450，其示出用於四閘極電路412的MEOL層連接。單元佈局450相似於以上關於圖2D至圖2F所闡述的四閘極疊接單元271的佈局，且因此為簡明起見，不再對其說明中的一些說明予以贅述。如圖3E中所示，汲極D1及源極S2可藉由通往第二金屬化層M₁的通孔連接部而與節點Vb1耦合。相似地，汲極D3及源極S4可藉由通往第二金屬化層M₁的通孔連接部而與節點Vb2耦合。

圖4A是根據一些實施例的基於八閘極電路512的RF混頻器電路510的電路圖。RF混頻器電路510被配置成基於低振盪(low oscillation，LO)訊號LO+、LO-及RF訊號RF+、RF-來產生輸出訊號IF+、IF-。RF混頻器電路510包括八閘極電路512及四閘極電路412。先前關於圖3C所闡述的四閘極電路412的說明適用於RF節點(RF訊號RF-、RF+輸入處)。在此種實例的八閘極電路512中，共用汲極D6與共用汲極D10耦合至輸出訊號IF+的第一輸出節點，而共用汲極D8與共用汲極D12耦合至輸出訊號IF-的第二輸出節點。此外，閘極G5、閘極G6、閘極G11與閘極G12耦合至LO訊號LO+的第一節點，而閘極G7、閘極G8、閘極G9及閘極G10耦合至LO訊號LO-的第二節點。此外，共用源極S5與共用源極S7耦合至四閘極電路412的汲極D2，而共用源極S9與共用源極S11耦合至四閘極電路412的汲極D4。

圖4B示出根據一些實施例的單元佈局520，其示出RF 混頻器電路510的八閘極電路512的MEOL層連接。圖4C示出根據一些實施例的單元佈局530，其示出用於RF混頻器電路510的四閘極電路412的MEOL層連接。單元佈局520、530相似於已關於圖3A至圖3E所闡述的單元佈局，且因此為簡明起見，不再對其說明予以贅述。

圖5A是根據一些實施例的基於八閘極電路512的十六閘極電路610的電路圖。圖5B示出根據一些實施例的單元佈局620，其示出十六閘極電路610的MEOL層連接。具體而言，對第一八閘極電路512-1與第二八閘極電路512-2進行組合或者將第一八閘極電路512-1與第二八閘極電路512-2背對背放置於一起，以形成十六閘極。第一八閘極電路512-1包括八個電晶體M5至M12及以上關於圖4A所闡述的連接。第二八閘極電路512-2相似地配置有八個電晶體M13至M20。在此種實例中，第一八閘極電路512-1包括輸出節點IFQ+及輸出節點IFQ-以及輸入節點LOQ+及輸入節點LOQ-，且第二八閘極電路512-2包括輸出節點IFI+及輸出節點IFI-以及輸入節點LOI+及輸入節點LOI-。所述連接及佈局相似於已進行闡述的其他八閘極，且因此為簡明起見，不再對其進一步說明予以贅述。

圖6是根據一些實施例的基於十六閘極電路610的正交吉爾伯特(Quadrature Gilbert)單元電路710的電路圖。正交吉爾伯特單元電路710由耦合至四閘極電路412的十六閘極電路610形成。先前關於圖3C及圖4C所闡述的四閘極電路412的說明亦為適用的，且因此為簡明起見，本文不再對其說明予以贅述。四閘極電路412的汲極D2耦合至共用源極S9、共用源極S11、共用源極S17及共用源極S19。相似地，四閘極電路412的汲極D4耦合至共用源極S5、共用源極S7、共用源極S13及共用源極S15。以上關於圖5A所闡述的十六閘極電路610的說明亦為適用的，且因此為簡明起見，本文不再對其說明予以贅述。

圖7A是根據一些實施例的包括第一類型雙閘極設計110的串接電晶體配置160的八閘極電路810的電路圖。在此種實例中，八閘極電路810包括八個電晶體M3至M10。電晶體M3及電晶體M4位於串接電晶體配置160，且分別耦合至RF訊號RF+的輸入節點與LO訊號LO+的輸入節點。包括電晶體M5、M6的電晶體對、包括電晶體M7、M8的電晶體對及包括電晶體M9、M10的電晶體對亦位於串接電晶體配置160中。閘極G7與閘極G9耦合至RF訊號RF-的輸入節點，而閘極G6與閘極G8耦合至LO訊號LO-的輸入節點。共用汲極D6與共用汲極D10耦合至輸出訊號IF+的第一輸出節點，而共用汲極D4與共用汲極D8耦合至輸出訊號IF-的第二輸出節點。源極S3、源極S5、源極S7與源極S9耦合於一起。

圖7B示出根據一些實施例的單元佈局820，其示出用於八閘極電路810的MEOL層連接。具體而言，八個電晶體M3至M10形成於單元的整個主動區OD上。共用汲極D6及共用汲極D10設置於中心處，而汲極D4及汲極D8設置於外側處且藉由第三金屬化層M₂進行連接。閘極G10及閘極G6分別在右側處及左側處自中心朝外設置。閘極G9及閘極G5分別在右側處及左側處自閘極G10及閘極G6進一步朝外設置。閘極G7及閘極G3分別在右側處及左側處自閘極G9及閘極G5進一步朝外設置。閘極G8及閘極G4分別設置於單元的外部右側處及外部左側處。

源極S3、源極S5、源極S7及源極S9是共用的且藉由設置於閘極G3與閘極G5之間的通孔連接部以及設置於閘極G7與閘極G9之間的通孔連接部連接至第三金屬化層M₂。閘極G3及閘極G5藉由連接至第二金屬化層M₁而為共用的，且閘極G4的兩側連接至第二金屬化層M₁。閘極G7、閘極G9及閘極G8分別與閘極G3、閘極G5及閘極G4的配置成鏡像。

圖7C是根據一些實施例的基於八閘極電路810的RF混頻器電路830的電路圖。RF混頻器電路830包括耦合至雙閘極疊接單元272的八閘極電路810，以形成雙平衡式(double balanced)RF混頻器。如前所述，RF輸入訊號及LO輸入訊號分別連接至串接電晶體單元的第一閘極及第二閘極。雙閘極疊接單元272連接至八閘極電路810的共用源極S3、共用源極S5、共用源極S7及共用源極S9。關於圖2C至圖2D對雙閘極疊接單元272的連接及佈局進行了闡述。

圖8A示出根據一些實施例的具有切割的第一金屬化層M₀的單元佈局910。單元佈局910包括閘極912、MD層軌道914、連接通孔916及第一金屬化層M₀。具體而言，第一金屬化層M₀ 可包括在正交方向(例如，方向X)上在閘極912之上延伸的一或多個金屬軌道M_0B。此外，單元佈局910藉由切割金屬化軌道920而得到增強，以減少單元的寄生電容及閘極電阻。切割金屬化軌道920在相應的閘極912之上對齊地在方向Y上延伸穿過金屬軌道M_0B。即，金屬軌道M_0B可包括第一金屬化層的第二圖案化，且切割金屬化軌道920可包括對金屬化軌道M_0B的切割。

圖8B是根據一些實施例的具有垂直切割金屬層的第一金屬化層M₀的示意圖。表2總結根據一些實施例的具有切割的第一金屬化層M₀的單元佈局910的特性。

如圖8B中所示，第一金屬化層M₀被切割金屬化軌道920分段。現在結合圖8A所示單元佈局910來參考表2，切割的第一金屬化層M₀能夠減小面積(包括MD層軌道914長度L₉₁₄的縮減)以減小閘極電容C_gg，能夠減小連接通孔916的間距L₉₁₆以減小閘極電阻R_g，且能夠減小金屬軌道M_0B的寬度W(此亦會減小閘極電容C_gg)。該些特性會改善RF電路的RF效能(例如，截止頻率f _T及最大振盪頻率f _max)。

圖9示出根據一些實施例的形成單元的實例性方法1000。儘管所述方法被示出及/或被闡述為一系列動作或事件，但應理解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，所述動作可以與所示不同的次序來施行，及/或可同時施行。此外，在一些實施例中，所示的動作或事件可被細分成可在單獨的時間施行或者與其他動作或子動作同時施行的多個動作或事件。在一些實施例中，可省略一些所示的動作或事件，且可包括其他未示出的動作或事件。

在步驟1002處，提供半導體基底。在步驟1004處，在基底之上形成單元的主動區OD。在步驟1006處，在單元的主動區OD之上設置第一電晶體的第一閘極(例如，閘極G1)及第二電晶體的第二閘極(例如，閘極G2)。在步驟1008處，在所述兩個閘極中的一者或兩者上設置至少一個第一閘極通孔(例如，VG 150-1)，所述至少一個第一閘極通孔與主動區OD交疊。在步驟1010處，在所述兩個閘極中的一者或兩者上設置第二閘極通孔(例如，VG 150-2及/或VG 150-3)，第二閘極通孔位於主動區OD外部。在步驟1012處，使用共用源極/汲極端子將第一電晶體與第二電晶體連接於一起。因此，方法1000可用於根據第一類型雙閘極設計110或第二類型雙閘極設計210來形成單元。可選地，在步驟1014處，可在單個單元中將多個雙閘極配置連接於一起，以形成RF電路的組件。此外，在可選步驟1016處，可在單元的第一金屬化層M₀中對圖案進行切割，以減小單元的面積並降低寄生電容及寄生電阻。

因此，本文中所揭露的各種實施例提供一種積體電路。所述積體電路包括雙閘極單元，所述雙閘極單元以經由共用源極/汲極端子彼此連接的兩個電晶體形成。雙閘極單元包括：主動區；兩條閘極線，延伸而橫越主動區；至少一個第一閘極通孔，設置於所述兩條閘極線中的一者或兩者上，且與主動區交疊；以及第二閘極通孔，設置於所述兩條閘極線中的一者或兩者上且位於主動區外部。

在一些實施例中，所述兩條閘極線包括：第一閘極線，上面設置有單個閘極通孔，所述單個閘極通孔與所述主動區交疊；以及第二閘極線，上面設置有兩個閘極通孔，所述兩個閘極通孔位於所述主動區外部。在一些實施例中，所述雙閘極單元以串接電晶體配置對所述兩個電晶體進行連接以得到低雜訊放大器。在一些實施例中，所述兩條閘極線包括：第一閘極線，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部；以及第二閘極線，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部。在一些實施例中，所述雙閘極單元以閘極疊接配置對所述兩個電晶體進行連接以得到電壓控制振盪器。在一些實施例中，所述雙閘極單元以閘極疊接配置對所述兩個電晶體進行連接以得到混頻器。在一些實施例中，所述雙閘極單元的所述兩個電晶體耦合至四閘極疊接單元以形成電壓控制振盪器。在一些實施例中，所述至少一個第一閘極通孔及所述第二閘極通孔將所述兩條閘極線連接至第一金屬化層。在一些實施例中，所述第一金屬化層被垂直於所述第一金屬化層延伸的軌道切割成多個區段。

另一實施例包括一種積體電路的單元佈局，用於對電路的電晶體進行連接。所述單元佈局包括：主動區；以及多對電晶體，位於電路中，每一對電晶體經由共用的源極/汲極端子連接，且每一對電晶體具有在主動區之上延伸的各自的閘極。所述單元佈局亦包括：至少一個第一閘極通孔，設置於每一對電晶體的一或兩個閘極上，且與主動區交疊；以及第二閘極通孔，設置於每一對電晶體的閘極中的一者或兩者上，且位於主動區外部。

在一些實施例中，所述多對電晶體中的每一對電晶體的所述各自的閘極包括：第一閘極，上面設置有單個閘極通孔，所述單個閘極通孔與所述主動區交疊；以及第二閘極，上面設置有兩個閘極通孔，所述兩個閘極通孔位於所述主動區外部。在一些實施例中，所述單元佈局以串接電晶體配置對每一對所述電晶體進行連接以形成低雜訊放大器。在一些實施例中，所述多對電晶體中的每一對電晶體的所述閘極包括：第一閘極，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部；以及第二閘極，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部。在一些實施例中，所述單元佈局以閘極疊接配置對每一對所述電晶體進行連接以形成混頻器。在一些實施例中，所述單元佈局以閘極疊接配置對每一對所述電晶體進行連接以形成電壓控制振盪器。在一些實施例中，所述至少一個閘極通孔及所述第二閘極通孔將每一對電晶體的所述各自的閘極連接至第一金屬化層。

根據進一步揭露的實施例，揭露了一種形成積體電路的單元佈局的方法。所述方法包括：在基底之上形成單元佈局的主動區；在單元佈局的主動區之上設置第一電晶體的第一閘極及第二電晶體的第二閘極；在所述第一閘極與所述第二閘極中的一者或兩者上設置至少一個第一閘極通孔，所述至少一個第一閘極通孔與主動區交疊；以及在所述第一閘極與所述第二閘極中的一者或兩者上設置第二閘極通孔，所述第二閘極通孔位於主動區外部。

在一些實施例中，所述方法更包括：對所述單元佈局的第一金屬化層中的圖案進行切割以減小所述單元的面積。在一些實施例中，所述第一電晶體與所述第二電晶體以具有共用源極/汲極端子的雙閘極配置進行耦合。在一些實施例中，所述方法更包括：在所述單元佈局中將多個所述雙閘極配置連接於一起以形成射頻電路的組件。

本揭露概述了各種實施例，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

100:單元佈局 110:第一類型雙閘極設計 150、150-1、150-2、150-3:第一閘極上通孔（via over gate，VG） G1、G2:閘極 OD:主動區

Claims

一種積體電路，包括：雙閘極單元，以經由共用源極/汲極端子彼此連接的兩個電晶體形成，其中所述雙閘極單元包括：主動區；兩條閘極線，延伸而橫越所述主動區；至少一個第一閘極通孔，設置於所述兩條閘極線中的一者或兩者上，且與所述主動區交疊；以及第二閘極通孔，設置於所述兩條閘極線中的一者或兩者上且位於所述主動區外部。
如請求項1所述的積體電路，其中所述兩條閘極線包括：第一閘極線，上面設置有單個閘極通孔，所述單個閘極通孔與所述主動區交疊；以及第二閘極線，上面設置有兩個閘極通孔，所述兩個閘極通孔位於所述主動區外部。
如請求項2所述的積體電路，其中所述雙閘極單元以串接電晶體配置對所述兩個電晶體進行連接以得到低雜訊放大器。
如請求項1所述的積體電路，其中所述兩條閘極線包括：第一閘極線，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部；以及第二閘極線，上面設置有三個閘極通孔，其中所述三個閘極通孔中的一者與所述主動區交疊，且所述三個閘極通孔中的兩者位於所述主動區外部。
如請求項4所述的積體電路，其中所述雙閘極單元以閘極疊接配置對所述兩個電晶體進行連接以得到電壓控制振盪器。
如請求項4所述的積體電路，其中所述雙閘極單元以閘極疊接配置對所述兩個電晶體進行連接以得到混頻器。
如請求項4所述的積體電路，其中所述雙閘極單元的所述兩個電晶體耦合至四閘極疊接單元以形成電壓控制振盪器。
如請求項1所述的積體電路，其中所述至少一個第一閘極通孔及所述第二閘極通孔將所述兩條閘極線連接至第一金屬化層。
如請求項8所述的積體電路，其中所述第一金屬化層被垂直於所述第一金屬化層延伸的軌道切割成多個區段。
一種積體電路的單元佈局，用於對電路的電晶體進行連接，且包括：主動區；多對電晶體，位於所述電路中，所述多對電晶體中的每一對電晶體經由共用的源極/汲極端子連接，且每一對電晶體具有在所述主動區之上延伸的各自的閘極；至少一個第一閘極通孔，設置於所述多對電晶體中的每一對電晶體的一或兩個閘極上，且與所述主動區交疊；以及第二閘極通孔，設置於所述多對電晶體中的每一對電晶體的閘極中的一者或兩者上，且位於所述主動區外部。
一種形成積體電路的單元佈局的方法，包括：在基底之上形成所述單元佈局的主動區；在所述主動區之上設置第一電晶體的第一閘極及第二電晶體的第二閘極；在所述第一閘極與所述第二閘極中的一者或兩者上設置至少一個第一閘極通孔，所述至少一個第一閘極通孔與所述主動區交疊；以及在所述第一閘極與所述第二閘極中的一者或兩者上設置第二閘極通孔，所述第二閘極通孔位於所述主動區外部。