TWI834891B - 基板重合方法 - Google Patents

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岡本和也
三石創
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日商尼康股份有限公司
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Abstract

本發明之基板重合裝置係將一部分接觸之第一基板及第二基板的接觸區域從一部分擴大而彼此重合第一基板與第二基板，接觸區域擴大時，至少在第一基板之複數個方向產生的變形量不同，且具備抑制部，其係抑制因變形量差異造成第一基板及第二基板間之位置偏差。上述基板重合裝置中，抑制部亦可以位置偏差量低於指定值之方式抑制位置偏差。

Description

基板重合方法
本發明係關於一種基板重合裝置及基板重合方法。
已有堆疊基板來製造疊層半導體裝置的技術(例如參照專利文獻1)。
[專利文獻1]日本特開2013-098186號公報
即使在重合前對準基板，在重合基板後觀察時，基板上之電路的位置仍會相互偏差。
本發明第一種樣態提供一種基板重合裝置，係將一部分接觸之第一基板及第二基板的接觸區域從一部分擴大而彼此重合第一基板與第二基板，接觸區域擴大時，至少在第一基板之複數個方向產生的變形量不同，且具備抑制部，其係抑制因變形量差異造成第一基板及第二基板間之位置偏差。
本發明第二種樣態提供一種基板重合方法，係將一部分接觸之第一基板及第二基板的接觸區域從一部分擴大而彼此重合第一基板與第二基板，接觸區域擴大時，至少在第一基板之複數個方向產生的變形量不同，且包含抑制階段，其係抑制因變形量差異造成第一基板及第二基板間之位置偏差。
上述發明之概要並非列舉本發明之全部特徵者。此等特徵群之子結合亦可成為發明。
以下，通過發明之實施形態來說明本發明。下述實施形態並非限定申請專利範圍中之發明者。實施形態中說明之特徵的全部組合未必在發明之解決手段中是必須。
第一圖係基板重合裝置100之模式圖。基板重合裝置100具備：框體110、配置於框體110外側之基板匣盒120、130及控制部150、配置於框體110內部之搬送機器人140、對準器300、固持器存放架400、及預對準器500。對框體110之內部溫度加以管理，例如保持在室溫。
一方基板匣盒120收容將重合之基板210。另一方基板匣盒130收容重合基板210而製作之疊層構造基板230。基板匣盒120、130對框體110可個別裝卸。
藉由使用基板匣盒120可將複數個基板210一起搬入基板重合裝置100。此外，藉由使用基板匣盒130可將複數個疊層構造基板230一起從基板重合裝置100搬出。
搬送機器人140在框體110內部擔任搬送功能。搬送機器人140搬送單獨之基板210、基板固持器220、保持了基板210之基板固持器220、堆疊基板210所形成之疊層構造基板230等。
控制部150使基板重合裝置100之各部相互合作而統籌控制。此外，控制部150受理來自外部之使用者的指示，設定製造疊層構造基板230時之製造條件。再者，控制部150亦形成對外部顯示基板重合裝置100之動作狀態的使用者介面。
對準器300具有分別保持基板210而相對的一對載台，將保持於載台上之基板210相互對準後，藉由彼此接觸重合而形成疊層構造基板230。此外，後述之基板210的修正亦有時在對準器300中執行。
另外，在基板重合裝置100內部，基板210係在保持於基板固持器220狀態下處理。基板固持器220藉由靜電夾盤等吸著基板210而保持。藉由與強度高之基板固持器220一體處理，可防止脆弱基板210之損傷，而使基板重合裝置100之動作高速化。
另外，基板固持器220藉由氧化鋁陶瓷等硬質材料形成，且具有與基板210面積概同寬之保持部、及配置於保持部外側之緣部。此外，在基板重合裝置100中備有複數個基板固持器220，而逐片保持搬入之基板210。
從基板重合裝置100搬出基板210或疊層構造基板230時，基板固持器220從基板210或疊層構造基板230分離。因而，基板固持器220留在基板重合裝置100內部反覆使用。因而，基板固持器220亦可視為基板重合裝置100之一部分。不使用之基板固持器220收容於固持器存放架400中保管。
預對準器500與搬送機器人140合作使搬入之基板210保持於基板固持器220上。此外，將從對準器300搬出之疊層構造基板230從基板固持器220分離時亦使用預對準器500。
上述之基板重合裝置100中，除了形成有元件、電路、端子等的基板210之外，亦可接合未加工之矽晶圓、化合物半導體晶圓、玻璃基板等。亦可電路基板與未加工基板接合，或是未加工之各基板接合。接合之基板210亦可係其本身已經堆疊複數個基板所形成之疊層構造基板230。
第二圖係在基板重合裝置100中重合之基板210的模式俯視圖。基板210具有：缺口214、複數個電路區域216及複數個對準標記218。
缺口214整體形成於概略圓形之基板210周緣，成為顯示基板210中之結晶方位的指標。此外，處理基板210時，藉由檢測缺口214的位置，亦可瞭解在基板210上電路區域216之排列方向等。再者，1片基板210上形成有包含彼此不同電路之電路區域216時，可將缺口214作為基準來區別電路區域216。
電路區域216在基板210表面週期性配置於基板210之面方向。各個電路區域216中設置藉由光微影技術等形成之半導體裝置、配線、保護膜等。電路區域216中亦配置將基板210電性連接於其他基板210、引導框架等時成為連接端子的焊墊、凸塊等。
對準標記218係形成於基板210表面之構造物的一例，且重疊配置於配置在電路區域216相互間之劃線212上。對準標記218在將該基板210與疊層對象之其他基板210對準時用作指標。
第三圖係顯示在基板重合裝置100中堆疊基板210來製作疊層構造基板230之程序的流程圖。基板重合裝置100中，首先在預對準器500中使基板211逐片保持於基板固持器220上（步驟S101）。
保持基板211之基板固持器221與基板211一起搬入對準器300（步驟S102）。其次，對基板211重合之其他基板213亦在保持於基板固持器223之狀態下搬入對準器300。
第四圖至第八圖係說明對準器300之構造與動作的圖。首先，說明對準器300之構造。
第四圖係模式顯示搬入基板211、213及基板固持器221、223之後的對準器300情況之剖面圖。基板重合裝置100中之對準器300具備：框體310、上載台322及下載台332。
框體310具有對水平之地面301平行的底板312及頂板316、以及對底板垂直之複數個支柱314。底板312、支柱314及頂板316形成收容對準器300之其他構件的立方體框體310。
上載台322朝下固定於頂板316之圖中下面。上載台322具有真空夾盤、靜電夾盤等保持功能。在圖示之狀態下，上載台322上已經與基板固持器223一起保持有基板213。
在頂板316之下面，顯微鏡324及活化裝置326固定於上載台322的側方。顯微鏡324可觀察保持於與上載台322相對配置的下載台332之基板210上面。活化裝置326產生將保持於下載台332之基板210上面潔淨化的電漿。電漿例如使用氧電漿或氮電漿。另外，該活化裝置326及336亦可與對準器300分開配置而具備，並藉由機器人將基板及基板固持器搬送至對準器300。
下載台332搭載於與配置於底板312上面之X方向驅動部331重疊的Y方向驅動部333之圖中上面。在圖示之狀態下，下載台332上已經與基板固持器221一起保持有基板211。基板固持器221持續保持基板211，基板211之修正後的狀態繼續。
X方向驅動部331與底板312平行地移動於圖中箭頭X顯示的方向。Y方向驅動部333在X方向驅動部331上，與底板312平行地移動於圖中箭頭Y顯示的方向。藉由組合此等X方向驅動部331及Y方向驅動部333之動作，下載台332與底板312平行地平面移動。
此外，下載台332藉由對底板312垂直地在箭頭Z顯示之方向升降的升降驅動部338支撐。藉此，下載台332可對Y方向驅動部333升降。
下載台332藉由X方向驅動部331、Y方向驅動部333及升降驅動部338之移動量使用干擾計等精密計測。此外，X方向驅動部331及Y方向驅動部333亦可採用粗動部與微動部之兩段構成。藉此，兼顧高精度對準與高生產量，搭載於下載台332上之基板210可高速移動且精確接合。
Y方向驅動部333中，分別在下載台332之側方進一步搭載顯微鏡334及活化裝置326。顯微鏡334可觀察保持於上載台322而朝下的基板210下面。活化裝置336產生將保持於上載台322之基板210下面潔淨化的電漿。
另外，對準器300亦可進一步具備：在對底板312垂直之旋轉軸周圍，使下載台332旋轉之旋轉驅動部；及使下載台332搖動之搖動驅動部。藉此，將下載台332對上載台322平行並且使保持於下載台332之基板210旋轉，可使基板210之對準精度提高。
控制部150事先將顯微鏡324、334相互校正。如合併第四圖所示，顯微鏡324、334藉由將顯微鏡324、334之焦點相互對準來校正。藉此，測定對準器300中一對顯微鏡324、334的相對位置。
繼續如第五圖所示，控制部150使X方向驅動部331及Y方向驅動部333動作，並藉由顯微鏡324、334檢測分別設於基板211、213之對準標記218（第三圖之步驟S103）。對準標記218藉由以顯微鏡324、334觀察基板210表面來檢測。如此，藉由相對位置已知之顯微鏡324、334檢測基板210的各個對準標記218，來判斷基板211、213的相對位置（步驟S104）。因而，形成可依據該相對位置相互對準基板211、213的狀態。
其次，如第六圖所示，控制部150在記憶了一對基板211、213之相對位置的狀態下，化學性活化一對基板210之各個接合面（第三圖之步驟S105）。控制部150首先將下載台332之位置重設於初始位置後使其水平移動，並藉由活化裝置326、336所生成之電漿掃描基板211、213表面。藉此，基板211、213之各個表面被潔淨化，化學性活性提高。因而，基板211、213形成只要彼此接近即自律地吸著而接合之狀態。
另外，上述之例係將保持於下載台332之基板210暴露在支撐於頂板316之活化裝置326所產生的電漿P下，來將基板210表面潔淨化。此外，將保持於上載台322之基板210暴露在搭載於Y方向驅動部333之活化裝置336所產生的電漿P，來將基板210表面潔淨化。
另外，活化裝置326、336在分別從顯微鏡324、334遠離之方向放射電漿P。藉此，防止從照射電漿之基板210產生的破片污染顯微鏡324。
此外，圖示之對準器300係具備活化基板210之活化裝置326、336，不過亦可形成藉由將使用與對準器300另外設置之活化裝置326、336預先活化的基板210搬入對準器300，而省略對準器300之活化裝置326的構造。
再者，基板210除了暴露於電漿的方法之外，亦可藉由使用不活潑氣體之濺鍍蝕刻、離子束、或高速原子束等活化。使用離子束或高速原子束時，可在減壓下生成對準器300。此外，進一步亦可藉由紫外線照射、臭氧灰化器等活化基板210。再者，例如亦可藉由使用液體或氣體腐蝕劑將基板210表面化學性潔淨化而活化。
其次，如第七圖所示，控制部150將基板211、213相互對準（第三圖之步驟S106）。控制部150首先依據最初檢測之顯微鏡324、334的相對位置、與在步驟S103中檢測出之基板211、213的對準標記218位置，以基板211、213之對準標記218的面方向位置一致之方式使下載台332移動。
繼續，如第八圖所示，控制部150使升降驅動部338動作而使下載台332上升，使基板211、213相互接觸（步驟S107）。藉此，基板211、213之一部分接觸而接合。
再者，由於基板211、213之表面被活化，因此，一部分接觸時，藉由基板211、213各個分子間力，鄰接之區域自律性相互吸著而接合。因而，例如藉由開放上載台322上之基板213的保持，基板211、213之接觸區域亦即接合基板211、213之區域依序擴大至鄰接的區域。藉此，產生接合之區域依序擴大的接合波（Bonding wave），進行基板211、213之接合。亦即，藉由基板211、213之接觸區域與不接觸區域的邊界朝向不接觸區域移動來進行接合。不久，基板211雙全面接觸且接合（第三圖之步驟S108）。藉此，基板211、213形成疊層構造基板230。
另外，如上述在基板211、213之接合區域擴大的過程，控制部150亦可解除基板固持器223對基板213之保持。此外，亦可解除上載台322對基板固持器223之保持。
再者，亦可藉由不在上載台322上開放基板213，而在下載台332上開放基板211，而使基板211、213之接合進行。再者，亦可在上載台322及下載台332兩者保持了基板213、211狀態下，藉由使上載台322及下載台332進一步靠近，而使基板211、213接合。
如此形成之疊層構造基板230藉由搬送機器人140從對準器300搬出（步驟S109），並收納於基板匣盒130中。另外，基板固持器223開放了上側之基板213的保持時，該基板固持器223持續保持於上載台322。
在從對準器300搬出疊層構造基板230之階段，保持於下載台332之基板固持器221有時依然保持有基板211。因而，此時亦可與疊層構造基板230一起搬出基板固持器221，並在預對準器500中分離疊層構造基板230與基板固持器221後，將疊層構造基板230搬送至基板匣盒130。
第九圖係顯示在上述對準器300之重合過程中基板211、213的狀態圖。第九圖顯示在第三圖之步驟S107中基板211、213開始接觸時間的狀態。
基板固持器222、223具有靜電夾盤等，分別將整個基板211、213吸著而保持。因而，如圖中下側所示之基板固持器222保持面平坦時，係平坦地保持基板211。此外，如圖中上側所示之基板固持器223，保持面之表面係曲面，例如形成圓筒面、球面、拋物面等時，吸著之基板213亦如形成此種曲面地變形。
另外，藉由在使基板211、213之至少一方如上述就基板211、213之面方向內側突出的方式而變形狀態下接合，基板211、213之接合係就基板211、213之面方向從內側朝向外側進行。藉此，防止藉由接合所形成之疊層構造基板230的內部殘留氣泡（Void）等。
此外，重合基板211、213時，持續保持基板211、213之一方，而開放另一方情況下，宜持續保持以基板211、213單體預測之拉伸量的不均勻更大者，更複雜者，且構造異方性更高的一方，而開放另一方來重合。藉此，電路區域216之位置偏差的修正更容易反映在疊層構造基板230。
再者，重合基板211、213時，亦可在基板211、213接合完成前，藉由對準器300持續保持基板211、213。此時，係在藉由保持基板211、213之基板固持器221、223或載台維持基板211、213的定位狀態下，全面按壓基板211、213。
第十圖至第十二圖係顯示第九圖所示之基板211、213重合過程中的狀態變化圖，且對應於第九圖中以虛線Q顯示的區域。在步驟S108中重合進行過程中，相互重合基板211、213之接觸區域、與基板211、213相互分離之後重合的不接觸區域之邊界K，係從基板211、213之中央朝向周緣部移動。
因而，在邊界K上，藉由基板固持器223保持後開放之基板213不可避免地產生拉伸變形。更具體而言，在邊界K上，對基板213厚度方向之中央面A，於基板213之圖中下面側基板213係拉伸，而在圖中上面側基板213係收縮。
第十一圖係從與第十圖相同觀點顯示邊界K從第十圖所示之狀態朝向基板211、213之周緣部移動的狀態。對基板211接觸之基板213從當初接觸之中央部朝向當初從下側之基板211離開的周緣部逐漸擴大接觸面積。
此外，如圖中虛線所示，基板213中，在接合於基板211區域的外端，係以基板213表面之倍率是否對基板211擴大的方式變形。因而，如圖中虛線之偏差所呈現，在保持於基板固持器222之下側基板211、與從基板固持器223開放的上側基板213之間，因基板213之拉伸量差異產生位置偏差。亦即，基板213之變形量依基板211、213之接觸區域的擴大方向而異，因為該變形量之差異而在基板211、213間產生位置偏差。接觸區域之擴大方向包含垂直於接觸區域邊界切線的方向、切線方向及沿著邊界的方向，基板211、213分別從中心接觸情況下，包含基板211、213之徑方向及基板周方向。
第十二圖顯示從第十二圖所示之狀態進一步進行基板213對基板211之接合，而基板211、213之接合接近完成的狀態。基板211、213活化後之面彼此接觸時，兩者接合而一體化。因而，在接合之界面上，基板211與基板213間產生之位置偏差藉由接合而固定。
第十三圖係顯示藉由經過上述過程使基板211、213重合所製作之疊層構造基板230中基板211對基板213的位置偏差量圖。圖中箭頭分別將依方向之位置偏差方向表示依長度之位置偏差大小。如圖示，基板211、213之位置偏差在概略整個疊層構造基板230中發生，再者，愈靠近疊層構造基板230之周緣部位置偏差量愈大。
因而，在整個基板211、213中位置偏差量變化且不均勻。因而，即使在第三圖所示之步驟S106中調整整個基板211、213之對準，仍無法消除整個基板211、213因拉伸量不均勻造成的位置偏差。
另外，變形量產生不均勻的原因，除了基板上產生剛性分布之外，還有以下原因。形成於基板表面之氧化膜層中埋入例如銅之金屬構成的連接部時，接合時會在作用於二個基板氧化膜間之分子間力與作用於連接部的分子間力之間產生差異，藉此，接合波進行程度亦即進行速度或進行量變化。特別是連接部表面位於比氧化膜表面低時，連接部間之吸引力變小，接合波之進行緩慢。
其防止方法可例示藉由在第十圖所示之邊界K的線上配置連接部，來對準接合波通過複數個連接部之時間。此外，亦可藉由配置並非以電性連接為目的之虛擬連接部，來控制接合波之進行速度。再者，於基板上有剛性分布時，亦可考慮其剛性分布來配置連接部或虛擬連接部。
第十四圖係顯示對基板211重合時，以修正上述位置偏差為目的，而從基板211變更之基板501的佈局模式圖。基板501中，反覆進行使用相同遮罩之曝光，而在整個基板501上形成電路區域216時，修正照射圖（Shot map），電路區域216之間隔從與基板211接觸位置之基板501的中心朝向周緣部逐漸擴大。
藉此，將基板501接合於基板213時產生的位置偏差藉由基板501本身的佈局來修正，整個疊層構造基板230抑制電路之位置偏差。因而，可提高切割堆疊基板213與基板501所製造之疊層構造基板230後獲得的疊層半導體裝置之良率。
第十五圖係顯示對基板211重合時，以修正上述位置偏差為目的，從基板211變更之基板502的佈局模式圖。基板502中，反覆進行使用相同遮罩之曝光，而在基板502上形成電路區域216時，係以基板502中之構造物的倍率從與基板213接觸位置之基板502的中心朝向周緣部逐漸提高之方式光學性控制曝光圖案。接合波進行之方向包含基板211、213之接觸區域擴大方向中沿著基板211、213之徑方向的方向。因而，基板502中愈靠近基板502之周緣部，基板502表面之構造物的倍率愈高。
藉此，將基板502接合於基板213時產生的位置偏差藉由基板502本身的佈局來修正，整個疊層構造基板230抑制電路之位置偏差。因而，可提高切割堆疊基板213與基板502所製造之疊層構造基板230後獲得的疊層半導體裝置之良率。
第十四圖及第十五圖所示之例，因為對基板501在0°方向及90°方向之變形量，在45°方向之變形量大，所以調整了在45°方向之照射間隔，不過基板501之變形量在全方位相等或接近時，可就全方位同樣地調整照射間隔或照射形狀。此外，第十四圖及第十五圖中，在一個照射中形成有複數個晶片情況下，亦可以從基板501或基板502中心朝向周緣部變化的方式，調整一個照射中之複數個晶片間的間隔或形狀。
此外，例如，基板502中，某個方向之變形量比其他方向之變形量大時，亦可藉由在修正變形量之差異使其變形的狀態下將基板曝光，曝光後解除變形來修正變形量之差異。例如，將設有缺口214之圖中上側作為0度的情況，判斷為每45度徑方向之變形量比其他方向之變形量大時，使用致動器等在45度、135度、225度及315度之各徑方向使基板502收縮狀態下曝光，轉印電路區域216之圖案。
就此，使基板502收縮時，藉由基板502在保持平坦狀態下收縮，可防止因曝光使電路區域216產生位置偏差。此種收縮方法，例如可採用在使基板固持器撓曲狀態下使基板502收縮，而後，藉由解除基板固持器撓曲狀態，使基板固持器恢復平坦，結果可在平坦狀態下使基板502收縮。
而後，藉由解除致動器造成基板502之變形，除去基板502之收縮，可修正基板502上特定徑方向之變形量。另外，曝光時基板502之變形量依基板502中須修正之修正量來決定。
另外，係以對應於變形量小之進行方向的區域為基準，進行對對應於基板213之變形量大的進行方向之區域的修正，不過亦可以變形量大之區域為基準來修正變形量小的區域。或是，修正在具有對基準變形量之差超過指定值的變形量之區域產生的位置偏差。此時，指定值係因位置偏差造成二個基板之連接部間無法電性連接時的值，差異比指定值小時連接各連接部。
另外，基板211、213中電路區域216位置偏差原因之拉伸量不均勻，也會由於與取決於基板211、213之徑方向的變化不同的因素產生。第十六圖及第十七圖係例示矽單晶基板208、209中結晶方位與楊氏模量之關係圖。
如第十六圖所示，將（100）面作為表面之矽單晶基板208中，對中心之缺口214的方向設為0°之X－Y座標中，0°方向及90°方向中楊氏模量高達169GPa在45°方向楊氏模量低達130GPa。因而，使用矽單晶基板208所製作之基板210中，在基板210之周方向產生彎曲剛性不均勻分布。亦即，基板210之彎曲剛性隨接合波從基板210中心朝向周緣部進行時的進行方向而異。彎曲剛性表示對彎曲基板210之力的變形容易度，亦可作為彈性率。
在第二圖所示之基板210中彎曲剛性不同之區域，如參照第十圖至第十二圖所說明，在重合一對基板211、213而接合的過程中產生之變形大小依彎曲剛性而異。因而，在堆疊基板211、213所製造之疊層構造基板230中，於疊層構造基板230之周方向產生不均勻之電路區域216的位置偏差。
此外，如第十七圖所示，將（110）面作為表面之矽單晶基板209中，對中心之缺口214的方向設為0°之X－Y座標中，45°方向之楊氏模量最高，0°方向之楊氏模量次之。再者，在90°方向矽單晶基板209之楊氏模量最低。因而，使用矽單晶基板209所製作之基板210中，在基板210之周方向產生彎曲剛性不均勻且複雜的分布。因而，與第十六圖所示之矽單晶基板208同樣地，堆疊基板211、213來製造時，在疊層構造基板230中，於周方向產生不均勻之電路區域216的位置偏差。
如此，重合使用矽單晶基板208、209所製作之基板211、213來製造疊層構造基板230時，會在周方向產生因不均勻之拉伸量造成電路區域216的位置偏差。因而，係在重合基板211、213而接合之前，修正因基板211、213不均勻之拉伸量造成電路區域216的位置偏差。
第十六圖及第十七圖係顯示將缺口214之方向配置於0°位置之例，不過缺口214之位置可配置在可判斷矽單晶基板208、209之結晶方位，亦可對結晶方位配置於指定之位置。此外，係以缺口214為基準設定X－Y座標，不過，亦可以矽單晶基板208、209之結晶方位本身為基準來設定X－Y座標。此外，第十六圖及第十七圖係顯示矽單晶基板208、209在0°、45°、90°方向之彎曲剛性，不過，使用例如結晶方位與0°、45°、90°方向不一致的矽單晶基板時，亦可使用對結晶方位之彎曲剛性。
另外，如上述，將拉伸量具有異方性之基板211、213在藉由基板固持器221、223或對準器300之載台保持基板211、213狀態下重合基板211、213時，基板211、213彼此亦可結晶方位不同。例如，亦可在具有相同結晶方位之基板上，以45°偏差之配置形成電路區域216而重合。藉此，因基板211、213之剛性異方性造成電路區域216的偏差，僅須方向旋轉45°位置偏差即不明顯。此外，亦可在具有彼此不同結晶方位之基板211、213上形成電路區域而重合。如此，依結晶方位等之其他非線形偏差亦可藉由視組合而錯開結晶方位來修正。
造成基板211、213之拉伸量不均勻的其他原因有基板211、213之厚度變動。基板211、213中，厚度大之區域的彎曲剛性高，薄的區域彎曲剛性低。因而，不修正而重合基板211、213情況下，因拉伸量依厚度分布不均勻而產生電路區域216之位置偏差。
此外，形成於基板211、213上之電路區域的構造亦影響基板211、213之彎曲剛性。基板211、213中，堆積了元件、配線、保護膜等之電路區域216的彎曲剛性比除了對準標記218之外未形成任何元件的劃線212高。由於劃線212係在基板211、213上形成格柵狀，因此，對與劃線212平行之折痕產生的彎曲之剛性低，而對與劃線212交叉之折痕產生的彎曲剛性高。
如此，依形成於基板211、213表面之構造物，重合時之拉伸量亦產生不均勻。不過，換言之，亦可依基板211、213上之構造物的佈局來修正基板211、213之彎曲剛性的不均勻性。
例如，可在基板211、213之空閒區域配置虛擬之焊墊、凸塊等連接部來補強彎曲剛性。此外，可藉由調整在一個晶片內之凸塊或電路等構造物的密度或配置來修正彎曲剛性的不均勻性。例如，降低形成於彎曲剛性高區域之晶片內的構造物密度，而提高形成於彎曲剛性低區域之晶片內的構造物密度。
此外，即使形成有其他元件、配線等之區域，藉由形成保護膜、絕緣膜等來調整此等厚度及材料等，可彌補基板之彎曲剛性。再者，亦可將劃線212之形狀形成藉由直線所形成之格柵以外的形狀，來緩和劃線212造成之基板211、213的剛性異方性。此外，例如第十六圖所示之矽單晶基板208因45°方向之彎曲剛性低，對重合基板之偏差量亦即變形量比0°及90°方向大時，如第十四圖及第十五圖所示，藉由使照射或晶片間隔及形狀從矽單晶基板208之中心朝向周緣部變化，可修正因基板211、213不均勻之拉伸量造成電路區域216的位置偏差。藉此，可將彼此重合之一對基板間的位置偏差量收在一對基板之電路彼此接合的指定範圍內。
此外，基板211、213中，即使藉由源自在形成電路區域216等之過程及在基板表面形成氧化膜之過程產生的應力之殘餘應力，亦可能各區域之彎曲剛性不同。再者，在形成電路區域216之過程，基板211、213上產生翹曲等變形時，每個產生翹曲的區域依變形會產生彎曲剛性之不均勻性。藉由如上述構造物之彎曲剛性均勻化，亦有助於修正此種因基板211、213本身狀態造成之彎曲剛性的不均勻性。
另外，修正位置偏差時之修正量，例如亦可使用基板重合裝置100製作與產品相同規格之測試片後，測定電路區域216中產生之位置偏差量。藉由使用藉此獲得之測定值進行修正，可有效執行依據產品之修正。
此外，藉由事先決定彼此重合之基板211、213的組合後，相互修正基板211、213，有時可抵銷各基板211、213中之拉伸量的不均勻，減低位置偏差的修正量。反之，亦可藉由事先在各個基板211、213中儘量修正位置偏差，來消除對重合之基板211、213的組合限制。
此外，亦可藉由事先檢測或預測基板211、213之各個剛性分布，在將基板211、213進行彼此對準時，以基板間之剛性的合計值相等之方式，或是剛性之合計值在指定範圍內之方式進行各基板的對準。此時，亦可按照依據彼此重合之一對基板的一方基板之結晶異方性等的剛性分布，形成另一方基板之照射、晶片及電路等構造物的位置。
此外，重合結晶方位相同或類似之各基板時，藉由使對彎曲之剛性或彈性率相同或類似的各區域，亦即剛性或彈性率之差在指定臨限值以下的各區域彼此相對而重合，可抑制基板間產生因剛性分布造成之變形量差異。此處所謂指定之臨限值，係藉由因剛性差異而在二個基板間產生之位置偏差，二個基板之連接部間無法電性連接時的值，且比臨限值大時各連接部無法連接。此時，宜使一對基板在保持於載台或基板固持器之狀態下局部接觸後，解除一對基板之各個的保持。
再者，一方基板因形成電路時或形成氧化膜時產生之應力等而產生非線形倍率變形時，另一方基板係選擇在接合波過程產生之變形狀態整合於一方基板，亦即變形結果，另一方基板之電路位置可整合於一方基板之電路位置的基板。如此，藉由選擇具有對應於具有初期變形之基板的變形狀態之剛性分布的基板，可抑制基板間之位置偏差。此時，宜藉由先將上述一方基板固定於載台或基板固持器，解除另一方基板之保持後接合於一方基板。
此外，亦可設置調整至少一對基板211、213周圍氣壓之氣壓調整部。氣壓調整部藉由依一對基板211、213之一方基板211的變形分布來調整存在於一對基板211、213的氣體量，可控制一對基板211、213之至少一方的變形量。例如，將一對基板211、213周圍減壓時，可減低從存在於一對基板211、213間之氣體承受的壓力。藉此，可縮小該壓力造成基板211之變形量。例如在第十六圖所示之矽單晶基板208中，因45°方向之彎曲剛性低，對重合之基板的偏差量亦即變形量比0°及90°方向大時，藉由將45°方向之區域周圍減壓，可縮小與0°及90°方向之區域的變形量差異。
再者，藉由調整一對基板211、213之至少一方的活化程度，可抑制因該一方基板之剛性分布產生的變形量不均勻度。例如，在第十六圖所示之矽單晶基板208中，因45°方向之彎曲剛性低，而變形量比0°及90°方向大時，藉由提高45°方向區域之活化程度，對另一方基板之吸著力比0°及90°方向區域提高。藉此，可調整在45°方向區域之變形量。此時，宜先從載台或基板固持器開放調整活化程度之一方基板，而將另一方基板保持於載台或基板固持器。活化程度藉由調整電漿照射時間、電漿照射量、活化後經過時間及電漿種類等來調整。亦即，可藉由延長照射時間、增加照射量、或縮短經過時間來提高活化程度。
再者，除了如上述分別對基板211、213修正之外，即使在重合基板211、213的階段仍可修正基板211、213之拉伸量的不均勻。第十八圖係在對準器300中，可在重合基板211、213之階段修正拉伸量不均勻的修正部601之模式圖。另外，進一步亦可使用考慮了互補金氧半導體（CMOS）元件之P型金氧半導體（PMOS）與N型金氧半導體（NMOS）最佳面方位之HOT（混合定位技術（Hybrid－Orientation Technology））的圖案配置之最佳接合方式。
第十八圖係在對準器300中可使用於修正基板211、213時之修正部601的模式圖。修正部601在對準器300中組裝於下載台332。
修正部601包含：基部411、複數個致動器412、及吸著部413。基部411經由致動器412而支撐吸著部413。複數個致動器412配置於下載台332的面方向，並在控制部150之控制下，從外部通過泵415及閥門416個別地供給工作流體，分別以不同之工作量伸縮。
吸著部413具有真空夾盤、靜電夾盤等吸著機構，並將保持了基板211之基板固持器221吸著於上面。藉此，基板211、基板固持器221、及吸著部413一體化。
此外，吸著部413經由鏈接而結合於複數個致動器412。此外，吸著部413中央藉由支柱414結合於基部411。修正部601中，致動器412動作時，致動器412在每個結合之區域於下載台332的厚度方向變位。
第十九圖係修正部601之模式俯視圖，且係顯示修正部601中致動器412之佈局圖。修正部601中，以支柱414為中心放射狀地配置致動器412。此外，致動器412之排列亦可採取以支柱414為中心的同心圓狀。致動器412之配置不限於第十九圖所示者，例如亦可配置成格柵狀。
第二十圖係修正部601之動作說明圖。如圖示，在將保持了基板211之基板固持器221吸著於吸著部413狀態下，藉由個別地開關閥門416，可在對準器300之下載台332上使基板211變形。
如第十九圖所示，致動器412可當作同心圓狀，亦即排列於下載台332之周方向。因而，如第十九圖之虛線M所示，以每周之致動器412為一群，藉由愈接近中心愈增大伸長量，可如第二十圖所示，在吸著部413表面使中央隆起，而變形成球面、拋物面等。藉此，保持於吸著部413之基板固持器221及基板211亦變形成球面、拋物面等。
第二十一圖係說明藉由修正部601修正之模式圖。第二十圖中，與第九圖同樣地顯示在重合過程之基板211、213的一部分。
重合過程中，對基板211重合之基板213，如參照第十圖至第十二圖所說明，已經在重合於基板211之區域、與從基板211離開之後又重合的區域之邊界K中，接合於基板211之圖中下面產生拉伸變形。另外，在修正部601動作狀態下，基板211之中央側比外周側突出，整個基板211形成球面或拋物面。因而如圖中之虛線所示，對基板213接合之基板211的圖中上面，比平坦狀態時擴大。
如此，藉由修正部601動作，由於兩者基板211、213之接合面產生拉伸變形，因此在基板211、213相互之間修正電路區域216的位置偏差。另外，修正部601中可分別個別地控制致動器412。因而，須修正之基板211的拉伸量分布不均勻時，亦可以基板211每個區域不同之修正量作修正。複數個致動器412之驅動量亦即變位量，係依因在基板211、213至少一方面內之變形量差異產生的基板211、213間之位置偏差量來設定。此時，如前述，亦可使用與接合之二個基板211、213同等使用之基板試驗性結合時的位置偏差量結果。
例如，與第十六圖所示之矽單晶基板208同樣地，在基板213中因45°方向之彎曲剛性低而偏差量比0°及90°方向大時，係以對應於基板213之45°方向區域的基板固持器221部分之高度位置，比對應於0°及90°方向區域之部分的高度位置相對高之方式控制致動器412。藉此，由於可將基板213之45°方向區域與對應於其之基板211區域之間的空氣層變薄，可降低從其空氣層承受的阻力，因此可縮小因矽單晶基板208之剛性分布不均勻造成面內之變形量的差異。
此外，基板211中因45°方向之彎曲剛性低而偏差量比0°及90°方向大時，藉由使對應於基板213之45°方向區域之基板固持器221部分的高度位置，比對應於0°及90°方向區域之部分的高度位置相對降低，來拉伸基板211之45°方向區域。該高低差係依基板213之45°方向區域的變形量來設定。
第二十二圖係顯示因拉伸量不均勻之分布而產生於疊層構造基板230的電路區域216位置偏差之其他分布圖。因基板之結晶方位、劃線中物性之差異等造成的位置偏差，如圖中虛線R所示，在疊層構造基板230中平行分布。
第二十三圖顯示藉由修正部601執行如上述位置偏差量之分布上產生異方性時的修正方法。如圖示，修正分布於特定方向之位置偏差時，如第十九圖之虛線N所示，使排成一列之致動器412伸長，使修正部601之吸著部413變形成圓筒狀。例如，該位置偏差起因於基板之結晶方位，而結晶方向係沿著第二十二圖之虛線R時，係在與虛線R正交之線上使基板211彎曲。藉此，重合於基板211之基板的接合波進行方向沿著結晶方向。藉此，在基板211上產生限於吸著部413形成之圓筒面的周方向而拉伸的變形。藉此，可修正基板211上特定方向之位置偏差。
另外，使用修正部601時，可依供給至致動器412之工作流體量使修正量連續地變化。但是，重合修正方法及修正量同等的多數基板211時，藉由準備在具有反映修正量之形狀的保持面保持基板211之基板固持器221，可藉由不具修正部601之單純的對準器300修正位置偏差量而且重合基板211。此外，亦可藉由對基板固持器221賦予縮小基板211之拉伸量不均勻性的特性，使基板固持器221保持基板211，來修正不均勻之拉伸量。
例如，藉由以對應於基板211之彎曲剛性高部分的部分之剛性低，對應於基板211之彎曲剛性低部分的部分剛性高之基板固持器221來保持基板211，可將基板211面內之彎曲剛性差異收在指定範圍內。該指定範圍係在接合波中基板211上產生變形狀態下，基板211之至少剛性低區域的電路與重合基板211之基板的電路彼此可接合的範圍。
此外，上述之例係說明在下載台332上設置修正部601的情況。但是，亦可將修正部601設於上載台322來修正圖中上側之基板213。再者，亦可在下載台332及上載台322兩者設置修正部601，以兩者之基板211、213執行修正。另外，亦可與上述修正方法併用已經說明之其他修正方法或是以後說明的其他修正方法。
再者，亦可並非基板固持器221，或是除基板固持器221之外，將保持基板211之載台等保持部中的保持面形成反映作為目標之修正量的曲面。另外，不使用基板固持器221而重合基板211時，亦藉由將保持基板211之載台等保持部中的保持面形成反映作為目標之修正量的曲面，可抑制基板213之拉伸狀的不均勻性。
此外，亦可取代上述任何一種方法，或是除了上述任何一種方法之外，藉由調節基板211之溫度來修正因接合時之變形量不均勻造成的偏差。此時，例如基板在45度方向之部分的變形量比其他部分大時，藉由將該部分加熱使其伸長，或是藉由冷卻45度方向之部分以外的部分使其收縮。
第二十四圖係控制對對應於一方基板211之變形量比其他進行方向大的進行方向之區域的基板213進行接觸之一例，且係其他修正部602之模式剖面圖。修正部602組裝於對準器300之上載台322所使用的基板固持器223中。
修正部602包含設於基板固持器223，並朝向保持於基板固持器223之基板213開口的複數個開口部426。開口部426之各個一端通過上載台322並經由閥門424而連通於壓力源。壓力源422例如係壓縮之乾燥空氣等加壓流體。閥門424在控制部150之控制下個別地開關。閥門424打開時，從對應之開口部426噴射加壓流體。
第二十五圖係顯示修正部602中之開口部426的佈局圖。開口部426在基板固持器223中配置於保持基板213的整個保持面。因而，藉由打開閥門424之任何一個，可在基板固持器223之保持面中的任意位置朝向圖中下方噴射加壓流體。
基板固持器223例如藉由靜電夾盤來保持基板213。靜電夾盤雖可藉由斷開電力供給而解除吸著力，不過，在開放藉由殘餘電荷等保持的基板213之前會產生時間延遲。因此，可在斷開對靜電夾盤的饋電之後，從整個基板固持器223之開口部426噴射加壓流體，即可立即開放基板213。
第二十六圖係說明修正部602之修正動作的模式圖。第二十六圖中與第九圖同樣地，顯示在重合過程之基板211、213的一部分。
在重合過程中，對基板211重合之基板213，如參照第十圖至第十二圖之前述說明，在已經重合於基板211之區域、與從基板211離開後再重合的區域之邊界K，接合於基板211之圖中下面產生拉伸變形。就此，於基板213中產生變形之邊界K附近的區域，藉由修正部602從圖中上方噴射加壓流體427時，朝向另一方基板211推擠基板213而變形量減少。藉此，可在吹送加壓流體之部位修正基板213之拉伸量使其更小。
如此，由於藉由修正部602動作，可抑制基板213中之拉伸變形，因此，可在基板211、213相互之間修正因拉伸量不均勻造成電路區域216的位置偏差。另外，修正部602中，開口部426可個別地噴射加壓流體。因而，須修正之基板211的拉伸量分布不均勻時，亦可以基板213各區域不同之修正量作修正。
因而，在具備修正部602之對準器300中，可依據基板213之結晶方位、構造物之配置、厚度分布等資訊預先檢查剛性之不均勻，例如基板213中，對彎曲剛性低之區域及彎曲剛性高之區域中偏差量大的區域，從開口部426吹送加壓流體，可修正基板213之拉伸量。藉此，可抑制重合基板211、213所製作之疊層構造基板230中的電路區域216之位置偏差。
例如，基板213之彎曲剛性高的區域偏差量大時，以須修正在基板213之彎曲剛性低區域的偏差量之低剛性區域為基準，而決定第二十一圖所示之修正部602的凸量或曲率情況下，藉由對高剛性區域吹送加壓流體，可縮小高剛性區域中之偏差量。
另外，上述之例係說明在上載台322設置修正部602之情況。但是，保持於下載台332之基板211變形構造的對準器300，亦可將修正部602設於下載台332，來修正圖中下側之基板211的拉伸量。再者，亦可在下載台332及上載台322兩者設置修正部602，以兩者基板211、213執行修正。
另外，亦可將已經說明之其他修正方法或以後說明之其他修正方法與上述修正方法併用。再者，另外，亦可將修正部602與第十八圖所示之修正部601一起組裝於對準器300中來使用。
第二十七圖係其他修正部603之模式剖面圖。修正部603組裝於對準器300中使用的基板固持器221、223。
修正部603具有開關434、靜電夾盤436、及電壓源432。靜電夾盤436埋設於基板固持器221、223。靜電夾盤436分別經由個別的開關434而結合於共同之電壓源432。藉此，各個靜電夾盤436在控制部150控制下開關之開關434關閉時，在基板固持器221、223表面產生吸著力而吸著基板211、213。
修正部603中之靜電夾盤436與第二十五圖所示之修正部602的開口部426同樣地，在基板固持器221、223中配置於保持基板213的整個保持面。藉此，基板固持器221、223分別具有複數個吸著區域。因而，開關434之任何一個關閉時，對應之靜電夾盤436產生吸著力，在基板固持器223之保持面上的任意位置對基板211、213作用吸著力。另外，關閉全部開關434時，全部靜電夾盤436產生吸著力，可使基板211、213強固定保持於基板固持器221、223。
第二十八圖係修正部603之修正動作的說明圖。第二十八圖中與第九圖同樣地，顯示在重合過程之基板211、213的一部分。
在重合過程中，對基板211重合之基板213如參照第十圖至第十二圖的前述說明，在已經重合於基板211之區域、與從基板211離開後再重合的區域之邊界K，接合於基板211之圖中下面產生拉伸變形。就此，於基板213中產生變形之邊界K附近的區域，藉由修正部603從圖中上方使吸著力對基板213作用時，對圖中虛線顯示之不作修正時的變形，更大之變形產生於基板213。藉此，在使靜電夾盤436動作之部位，可修正基板213之拉伸量使其更大。
對因基板之剛性分布造成的偏差量亦即變形量大之部分進行該修正。例如在第十六圖所示之矽單晶基板208中，因45°方向之彎曲剛性低，而偏差量比0°及90°方向大時，基板固持器223之複數個靜電夾盤436中對應於45°方向之靜電夾盤436的吸著力比對應於0°及90°方向之靜電夾盤436的吸著力大。
此外，藉由解除基板213對基板固持器223之吸著，而彼此重合一對基板211、213的過程中，局部解除下載台332上基板固持器221對基板211的保持時，在該區域，下側之基板211模仿上側之基板213從基板固持器221浮起。藉此，緩和下側之基板211的變形，可修正拉伸量使其更小。
對於因基板剛性分布造成之偏差量亦即變形量大的部分進行該修正。例如，在第十六圖所示之矽單晶基板208中，因45°方向之彎曲剛性低，而偏差量比0°及90°方向大時，配合一對基板211、213進行接觸程度而依序解除基板固持器223之複數個靜電夾盤436中對應於45°方向的靜電夾盤436。如此，藉由依基板211之剛性分布來設定、變更及控制對保持於下載台332之基板211的保持力，可縮小因基板中之剛性分布產生的變形量差異。
如此，藉由修正部603動作，可促進或抑制在基板211、213上之拉伸變形。此外，配置於整個基板固持器221、223之靜電夾盤436可個別地產生或斷開吸著力。因而，即使在基板211、213之拉伸量的不均勻複雜分布時，仍可藉由修正部603作修正。
另外，上述之例係藉由對下載台332保持之基板211，全部開放上載台322對基板213之保持，並藉由基板213之自律性接合來重合基板211、213。但是，藉由將靜電夾盤436之吸著力就上載台322之面方向從基板中心部朝向外側依序消除，亦可控制基板213之自律性接合，並控制接合基板211、213之區域的擴大亦即接觸進行程度。藉此，可控制愈接近周緣部位置偏差愈累積，而造成位置偏差分布不均勻。
如此，藉由依基板211之剛性分布來設定、變更及控制對保持於上載台322的基板211之保持力，可縮小因基板中之剛性分布造成的變形量差異。此外，上述之例係顯示藉由靜電夾盤保持基板之例，不過，亦可取代其或另外還藉由真空夾盤來保持基板。
此時，亦可依基板之剛性分布設定設於保持基板之保持面的針腳（Pin）密度。例如在第十六圖所示之矽單晶基板208中，因45°方向之彎曲剛性低，而偏差量比0°及90°方向大時，藉由使配置在對應於45°方向位置之針腳密度，比配置在對應於0°及90°方向位置之針腳密度小，可縮小對45°方向區域之吸著力。
此外，上述方法中，亦可取代調節針腳密度，或是除了調節針腳密度之外，還調節保持基板211時之吸著力。例如，亦可將保持基板211之保持面分割成複數個區域，對應於基板之變形量使每個區域的吸著力變化。藉此，例如缺口214之方向為0度時，當45度方向部分之變形量大時，對其他區域之吸著力縮小對應於該部分的4處區域之吸著力。藉此，可修正變形量局部變大。
再者，繼續藉由上載台322保持基板213，而開放下載台332對基板211之保持，使基板211、213雙重合時，亦與上述同樣地可使用修正部603修正基板211、213的拉伸量。
此外，彼此重合之基板中的一方基板係例如第十七圖所示之具有複雜結晶方位性的矽單晶基板209，或是在形成電路時或形成氧化膜時等，產生大的初期應變或大的翹曲變形之基板時，應將此種基板固定於下載台332上。藉此，可簡化偏差修正之控制。
此外，亦可將已經說明之其他修正方法或以後說明之其他修正方法與上述修正方法併用。再者，亦可將修正部602與第十八圖所示之修正部601、第二十四圖所示之修正部602一起組裝於對準器300來使用。
如此，不論個別地修正基板211、213，或是在重合基板211、213之階段作修正，仍可抑制或防止因基板211、213上之拉伸量的不均勻造成電路區域216之位置偏差。藉此，可以高良率製造疊層構造基板230。
上述之例係使重合之基板211、213中央最初接觸，不過亦可避免在複數個部位同時接觸，而使基板211、213從緣部等其他部位接觸。此時，與上述之例同樣地，使彼此重合之基板211、213中的一方基板，依保持被解除之另一方基板的變形分布，亦即因接合波之進行方向且基板211、213之接觸區域擴大的方向而不同的變形量預先變形，或是控制另一方基板之接合波的進行。此時，宜使開放對載台或基板固持器之保持的基板之結晶方向或應力應變方向沿著接合波的進行方向。例如在第十六圖所示之矽單晶基板208中，藉由使0°方向沿著接合波之進行方向，接合波中產生之矽單晶基板208的拉伸量變均勻。藉此，可縮小因剛性分布造成矽單晶基板208中之變形量的差異。
此外，亦可將從當初接觸部位隨著重合而擴大之邊界K的形狀形成線狀、橢圓狀等其他形狀。此外，上述之例係說明是否修正現有之基板211、213，不過，亦可在設計及製造基板211、213之階段，以不致產生不均勻的方式考慮彎曲剛性等的機械性規格。
上述之例係舉例說明矽單晶基板，且本實施例係顯示基板由矽單晶構成之例，不過，重合之基板當然不限於矽單晶基板。其他基板可例示有添加鍺之矽鍺基板、鍺單晶基板等。此外，本發明亦可適用於III－V族或II－VI族等化合物半導體基板。
此外，本實施例中所謂「接合」，在設於以本實施例中記載之方法堆疊的二個基板上之端子彼此連接，在二個基板210間確保電性導通情況下，或是二個基板之接合強度高於指定強度情況下，係指此等之狀態，此外，藉由對以本實施例中記載之方法堆疊的二個基板在之後進行退火等處理，最後電性連接二個基板時，或是二個基板之接合強度高於指定強度時，係指二個基板暫時結合之狀態亦即假接合之狀態。假接合之狀態包含可分離重合之二個基板再利用的狀態。
以上，係使用實施形態說明本發明，不過本發明之技術範圍不限定於上述實施形態中記載的範圍。熟悉本技術之業者明瞭上述實施形態中可包含多種變更或改良。從申請專利範圍之記載明瞭包含此種變更或改良之形態亦可包含於本發明之技術範圍內。
請注意，申請專利範圍、說明書及圖式中顯示之裝置、系統、程式及方法中的動作、程序、步驟、及階段等各處理的執行順序，只要未特別明示為「比其前」、「事先」等，或在後處理使用前處理之輸出，可以任意順序實現。關於申請專利範圍、說明書、及圖式中之動作流程，即使權宜上使用「首先」、「其次」等作說明，並非意謂必須以該順序實施。
100:基板重合裝置 110:框體 120、130:基板匣盒 140:搬送機器人 150:控制部 208、209:矽單晶基板 210、211、213、501、502:基板 212:劃線 214:缺口 216:電路區域 218:對準標記 220、221、222、223:基板固持器 230:疊層構造基板 300:對準器 301:地面 310:框體 312:底板 314:支柱 316:頂板 322:上載台 324、334:顯微鏡 326、336:活化裝置 331:X方向驅動部 332:下載台 333:Y方向驅動部 338:升降驅動部 400:固持器存放架 411:基部 412:致動器 413:吸著部 414:支柱 415:泵 416:閥門 422:壓力源 424:閥門 426:開口部 427:加壓流體 432:電壓源 434:開關 436:靜電夾盤 500:預對準器 601、602、603:修正部 A:中央面 K:邊界 M、N、Q、R:虛線 P:電漿
第一圖係基板重合裝置100之模式圖。 第二圖係基板210之模式俯視圖。 第三圖係顯示重合基板210程序之流程圖。 第四圖係對準器300之模式剖面圖。 第五圖係對準器300之模式剖面圖。 第六圖係對準器300之模式剖面圖。 第七圖係對準器300之模式剖面圖。 第八圖係對準器300之模式剖面圖。 第九圖係顯示基板211、213之重合過程的模式剖面圖。 第十圖係在重合過程之基板211、213的模式圖。 第十一圖係在重合過程之基板211、213的模式圖。 第十二圖係在重合過程之基板211、213的模式圖。 第十三圖係顯示在疊層構造基板230之位置偏差圖。 第十四圖係顯示基板210上之修正方法的模式圖。 第十五圖係顯示基板210上之修正方法的模式圖。 第十六圖係顯示矽單晶基板208上之修正方法的模式圖。 第十七圖係顯示矽單晶基板209上之修正方法的模式圖。 第十八圖係修正部601之模式剖面圖。 第十九圖係修正部601之模式俯視圖。 第二十圖係說明修正部601之動作的模式圖。 第二十一圖係說明藉由修正部601修正基板211之模式圖。 第二十二圖係說明使用修正部601之修正的模式圖。 第二十三圖係說明修正部601之動作的模式圖。 第二十四圖係修正部602之模式剖面圖。 第二十五圖係修正部602之模式俯視圖。 第二十六圖係說明修正部602之動作的模式圖。 第二十七圖係修正部603之模式剖面圖。 第二十八圖係說明修正部603之動作的模式圖。
211、213:基板
221:基板固持器
413:吸著部
K:邊界
Q:虛線

Claims (13)

  1. 一種基板處理方法，對複數個基板進行彼此重合；該基板處理方法包含：第一形成階段，該第一形成階段在第一基板形成構造物；及第二形成階段，該第二形成階段在與前述第一基板不同的第二基板形成構造物；疊層階段，該疊層階段對前述第一基板及前述第二基板進行重合來製造疊層基板；及求出在前述疊層階段所製造的前述疊層基板中的前述第一基板與前述第二基板的位置偏差量；在前述第一形成階段及前述第二形成階段的至少其中一方，在與前述第一基板及前述第二基板不同的第三基板及第四基板的至少其中一方，依據前述位置偏差量，在前述第三基板及前述第四基板已重合時的構造物間的位置偏差被抑制的位置，形成構造物。
  2. 如請求項1所述之基板處理方法，其中，在前述第一形成階段及前述第二形成階段的至少其中一方，在前述第三基板及前述第四基板的前述至少其中一方，在對應於前述第三基板之變形量的位置形成前述構造物。
  3. 如請求項2所述之基板處理方法，其中，前述變形量包含，在前述第三基板及前述第四基板重合的過程，在前述第三基板產生的變形量。
  4. 如請求項1至請求項3中任一項所述之基板處理方法，其中，在前述第一形成階段及前述第二形成階段的至少其中一方，在前述第三基板及前述第四基板的前述至少其中一方，前述構造物的位置因面內的方向而不同。
  5. 如請求項1至請求項3中任一項所述之基板處理方法，其中，在前述第一形成階段及前述第二形成階段的至少其中一方，在前述第三基板及前述第四基板的前述至少其中一方，以構造物間之間隔從中心朝向周緣部變大的方式形成前述構造物。
  6. 如請求項1至請求項3中任一項所述之基板處理方法，其中，在前述第一形成階段及前述第二形成階段的至少其中一方，在前述第三基板及前述第四基板的前述至少其中一方，藉由使一個照射(shot)中的複數個晶片間的間隔及形狀的至少其中一方變化且曝光，而形成前述構造物。
  7. 如請求項1至請求項3中任一項所述之基板處理方法，其中，更具備抑制階段，該抑制階段在前述第三基板及前述第四基板的重合時，抑制前述位置偏差。
  8. 如請求項1至請求項3中任一項所述之基板處理方法，其中，前述第一形成階段及前述第二形成階段的至少其中一方包含一階段，該階段使構造物至少形成於前述第三基板，該構造物使前述第三基板之彈性率局部變化。
  9. 如請求項8所述之基板處理方法，其中，使前述構造物形成於前述第三基板之劃線上。
  10. 如請求項1至請求項3中任一項所述之基板處理方法，其中，具有以下階段：選擇前述第三基板及前述第四基板，前述第三基板及前述第四基板的彼此對應的方向的變形量的差是指定值以下；以及在前述第三基板及前述第四基板之重合時，將前述第三基板對第一保持部的保持及前述第四基板對第二保持部的保持分別開放。
  11. 如請求項1至請求項3中任一項所述之基板處理方法，其中，具有活化階段，該活化階段使前述第三基板及前述第四基板各自的接合面活化；在前述活化階段，依據前述第三基板之變形量調整前述第三基板及前述第四基板的至少其中一方的活化程度。
  12. 如請求項1至請求項3中任一項所述之基板處理方法，其中，包含一階段，該階段在要彼此重合的二個基板中，將在未保持的狀態的應變量及翹曲量的至少其中一方相對小的一方的基板當作前述第三基板。
  13. 如請求項1至請求項3中任一項所述之基板處理方法，其中，包含一階段，該階段在要彼此重合的二個基板中，將變形量的差小的一方的基板當作前述第三基板。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
JP6594699B2 (ja) * 2015-08-18 2019-10-23 浜松ホトニクス株式会社 加工対象物切断方法及び加工対象物切断装置
JP2018010925A (ja) * 2016-07-12 2018-01-18 東京エレクトロン株式会社 接合装置
KR102651753B1 (ko) * 2016-07-12 2024-03-28 가부시키가이샤 니콘 적층 기판 제조 방법, 적층 기판 제조 장치, 적층 기판 제조 시스템, 및 기판 처리 장치
JP6727069B2 (ja) * 2016-08-09 2020-07-22 東京エレクトロン株式会社 接合装置および接合システム
WO2018028801A1 (de) * 2016-08-12 2018-02-15 Ev Group E. Thallner Gmbh Verfahren und probenhalter zum gesteuerten bonden von substraten
TW201826333A (zh) * 2016-11-16 2018-07-16 日商尼康股份有限公司 保持構件、接合裝置、及接合方法
WO2018143344A1 (ja) * 2017-02-02 2018-08-09 三菱電機株式会社 半導体製造方法および半導体製造装置
JP6895770B2 (ja) * 2017-03-02 2021-06-30 東京エレクトロン株式会社 接合装置および接合システム
TWI770110B (zh) * 2017-03-30 2022-07-11 日商日本碍子股份有限公司 暫時固定基板及電子元件的暫時固定方法
TW201909235A (zh) * 2017-05-29 2019-03-01 日商尼康股份有限公司 基板貼合方法、積層基板製造裝置及積層基板製造系統
CN118098998A (zh) * 2017-09-21 2024-05-28 Ev 集团 E·索尔纳有限责任公司 接合基板的装置和方法
KR102523425B1 (ko) * 2017-11-02 2023-04-19 가부시키가이샤 니콘 적층 기판의 제조 방법, 제조 장치, 및 적층 반도체 장치
KR20240017966A (ko) * 2017-11-28 2024-02-08 가부시키가이샤 니콘 적층 기판의 제조 방법 및 제조 장치
WO2019111664A1 (ja) * 2017-12-08 2019-06-13 株式会社村田製作所 弾性波装置
TWI818942B (zh) * 2018-01-17 2023-10-21 日商東京威力科創股份有限公司 接合裝置及接合方法
JP7001527B2 (ja) * 2018-04-04 2022-01-19 東京エレクトロン株式会社 接合装置および接合方法
TW201944458A (zh) * 2018-04-12 2019-11-16 日商尼康股份有限公司 位置對準方法及位置對準裝置
JP2022062290A (ja) * 2019-03-01 2022-04-20 株式会社ニコン 積層体形成装置および積層体形成方法
JP6861872B2 (ja) * 2020-05-01 2021-04-21 東京エレクトロン株式会社 接合装置および接合システム
KR20220008514A (ko) * 2020-07-14 2022-01-21 삼성전자주식회사 웨이퍼 본딩 장치 및 웨이퍼 본딩 방법
JP2022045156A (ja) 2020-09-08 2022-03-18 キオクシア株式会社 基板貼合装置、及び半導体装置の製造方法
TWI776665B (zh) * 2021-09-03 2022-09-01 天虹科技股份有限公司 鍵合對準機構及應用該鍵合對準機構的鍵合機台
JP2023044294A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 接合装置及び接合方法
WO2024002494A1 (de) * 2022-07-01 2024-01-04 Ev Group E. Thallner Gmbh Verfahren zum bonden eines ersten substrats mit einem zweiten substrat, vorrichtung zum bonden und anordnung aus erstem und zweitem substrat

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023935A1 (ja) * 2008-08-29 2010-03-04 株式会社ニコン 基板位置合わせ装置、基板位置合わせ方法および積層型半導体の製造方法
CN102610492A (zh) * 2011-01-21 2012-07-25 株式会社东芝 半导体制造装置及半导体基板接合方法
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US8900885B1 (en) * 2013-05-28 2014-12-02 International Business Machines Corporation Wafer bonding misalignment reduction

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586031B2 (ja) * 1996-03-27 2004-11-10 株式会社東芝 サセプタおよび熱処理装置および熱処理方法
EP1271640A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Mold for manufacturing semiconductor device
JP2003347522A (ja) 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2004119943A (ja) 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
TW200704146A (en) 2005-02-21 2007-01-16 Fuji Photo Film Co Ltd Plotting method, plotting device, plotting system and correction method
JP2006259715A (ja) * 2005-02-21 2006-09-28 Fuji Photo Film Co Ltd 描画方法、描画装置、描画システムおよび補正方法
US7678713B2 (en) * 2005-08-04 2010-03-16 Texas Instruments Incorporated Energy beam treatment to improve packaging reliability
JP4720469B2 (ja) * 2005-12-08 2011-07-13 株式会社ニコン 貼り合わせ半導体装置製造用の露光方法
US7719121B2 (en) * 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
JP2010067713A (ja) 2008-09-09 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
JP5665599B2 (ja) 2011-02-24 2015-02-04 株式会社東芝 半導体装置および半導体装置の製造方法
JP5754261B2 (ja) 2011-06-23 2015-07-29 株式会社ニコン 基板貼り合わせ装置、基板貼り合わせ方法および積層半導体装置の製造方法
JP2013008921A (ja) * 2011-06-27 2013-01-10 Toshiba Corp 半導体製造装置及び製造方法
JP2013098186A (ja) 2011-10-27 2013-05-20 Mitsubishi Heavy Ind Ltd 常温接合装置
FR2985370A1 (fr) * 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
JP5626736B2 (ja) * 2012-03-15 2014-11-19 東京エレクトロン株式会社 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
KR102258288B1 (ko) * 2013-05-29 2021-05-31 에베 그룹 에. 탈너 게엠베하 기판을 결합하기 위한 방법 및 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023935A1 (ja) * 2008-08-29 2010-03-04 株式会社ニコン 基板位置合わせ装置、基板位置合わせ方法および積層型半導体の製造方法
CN102610492A (zh) * 2011-01-21 2012-07-25 株式会社东芝 半导体制造装置及半导体基板接合方法
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US8900885B1 (en) * 2013-05-28 2014-12-02 International Business Machines Corporation Wafer bonding misalignment reduction

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