TWI831140B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施方式提供一種能實現電特性提高之半導體裝置及其製造方法。 本發明之實施方式之半導體裝置具備基板、第1電晶體及第2電晶體。上述第1電晶體具備設置於上述基板之第1擴散層區域及第2擴散層區域、第1閘極絕緣膜、第1閘極電極、與上述第1擴散層區域相接之第1擴散層側矽化物層、與上述第2擴散層區域相接之第2擴散層側矽化物層、及與上述第1閘極電極相接之第1閘極矽化物層。上述第2電晶體具備設置於上述基板之第3擴散層區域及第4擴散層區域、第2閘極絕緣膜、第2閘極電極、及與上述第2閘極電極相接之第2閘極矽化物層，且上述第2閘極絕緣膜較上述第1閘極絕緣膜厚。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
已知一種將記憶胞三維積層所得之NAND(Not-And，反及)快閃記憶體。
本發明所欲解決之問題在於提供一種能實現電特性提高之半導體裝置。
實施方式之半導體裝置具備基板、第1電晶體及第2電晶體。第1電晶體具備：設置於上述基板之第1擴散層區域及第2擴散層區域、設置於上述基板上之第1閘極絕緣膜、相對於上述第1閘極絕緣膜設置於與上述基板為相反側之第1閘極電極、與上述第1擴散層區域相接之第1擴散層側矽化物層、與上述第2擴散層區域相接之第2擴散層側矽化物層、及自與上述基板為相反側與上述第1閘極電極相接之第1閘極矽化物層。第2電晶體具備：設置於上述基板之第3擴散層區域及第4擴散層區域、設置於上述基板上之第2閘極絕緣膜、相對於上述第2閘極絕緣膜設置於與上述基板為相反側之 第2閘極電極、及自與上述基板為相反側與上述第2閘極電極相接之第2閘極矽化物層，且上述第2閘極絕緣膜較上述第1閘極絕緣膜厚，上述第3擴散層區域之至少一部分及上述第4擴散層區域之至少一部分被上述第2閘極絕緣膜覆蓋。
1:半導體裝置
2:基板
3:元件分離部(元件分離絕緣區域)
5:第1電晶體
6:第2電晶體
7:第1基板部
7a:表面(上表面)
8:第2基板部
8a:表面(上表面)
10:第1閘極電極
10A:第1半導體層
10B:第2半導體層
11:第1擴散層區域(第1源極區域)
12:第2擴散層區域(第1汲極區域)
13:第1閘極絕緣膜
15:第1擴散層側矽化物層
15a:延出部
15b:延出部
16:第2擴散層側矽化物層
17:第1閘極矽化物層
18:絕緣膜
18a:側面部
18b:底部
19:絕緣側壁
20:第2閘極電極
20A:第1半導體層
20B:第2半導體層
21:第3擴散層區域(第2源極區域)
22:第4擴散層區域(第2汲極區域)
23:第2閘極絕緣膜
24:第1部分
27:第2閘極矽化物層
28:絕緣膜
28a:側面部
28b:底部
29:絕緣側壁
30:保護膜
31:絕緣層
33:第2部分
34:第3部分
35:接觸電極(第1接觸電極)
36:接觸電極(第2接觸電極)
37:接觸電極(第3接觸電極)
38:接觸電極(第4接觸電極)
40:絕緣部
41:絕緣膜
42:絕緣層
43:閘極氧化膜
45:接觸孔
46:第2閘極絕緣膜
47:第1阻擋膜
47a:端部
48:第2阻擋膜
48a:端部
50:半導體裝置
51:元件分離部
53:接觸孔
54:接觸孔
ST:階差
ST1:階差(第1階差)
ST2:階差(第2階差)
ST3:階差
ST4:階差
ST5:第5階差
t1:厚度
t2:厚度
t3:厚度
t4:厚度
圖1係表示實施方式之半導體裝置之剖視圖。
圖2係用以說明實施方式之半導體裝置之製造方法之剖視圖。
圖3係用以說明實施方式之半導體裝置之製造方法之剖視圖。
圖4係用以說明實施方式之半導體裝置之製造方法之剖視圖。
圖5係用以說明實施方式之半導體裝置之製造方法之剖視圖。
圖6係表示比較例之半導體裝置之剖視圖。
圖7係用以說明比較例之半導體裝置之製造方法之剖視圖。
圖8係用以說明比較例之半導體裝置之製造方法之剖視圖。
以下，參考圖式對實施方式之半導體記憶裝置進行說明。
於以下說明中，對具有相同或類似功能之構成標註相同之符號。而且，有時會省略該等構成之重複說明。本申請案中，「連接」並不限定於物理連接之情形，亦包含電性連接之情形。本申請案中，「設置於基板(或基板部)」並不限於對象物全部形成於基板內部之情形，還包含對象物之至少一部分形成於基板上之情形。本申請案中，「設置於~上」並不限定最終製品之重力方向。本申請案中，「平行」、「正交」或「相同」各 自亦包含為「大致平行」、「大致正交」或「大致相同」之情形。
先對+X方向、-X方向、Y方向、+Z方向及-Z方向進行定義。+X方向、-X方向及Y方向係與下述第1基板部7(或第2基板部8)(參考圖1)之表面7a(或表面8a)平行之方向。+X方向係自下述第1基板部7朝向第2基板部8之方向。-X方向係與+X方向相反之方向。於不區分+X方向與-X方向之情形時，簡稱為「X方向」。Y方向係與X方向交叉(例如大致正交)之方向。+Z方向及-Z方向係與X方向及Y方向交叉(例如大致正交)之方向，且為下述半導體基板2之厚度方向。+Z方向係自第1基板部7(或第2基板部8)之厚度方向底部側朝向上部側之方向。-Z方向係與+Z方向相反之方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。本說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。但，該等表達係為了便於說明，而並不規定重力方向。
(實施方式)
對實施方式之半導體裝置1進行說明。圖1係表示本實施方式之半導體裝置1之剖視圖。半導體裝置1例如組裝於NAND型快閃記憶體等半導體記憶裝置，用以控制包含複數個記憶胞之記憶胞陣列。
半導體基板2係包含單晶矽之矽基板。於半導體基板2之上層部之一部分設置有由氧化矽之類的絕緣體形成之1個以上之元件分離絕緣區域3(以下稱為「元件分離部3」)。元件分離部3於X方向上設置於下文所述之第1電晶體5與第2電晶體6之間。半導體基板2具有隔著元件分離部3於X方 向上分離之第1基板部7與第2基板部8。第1基板部7之厚度較第2基板部8之厚度大。
於第1基板部7與第2基板部8之間設置有基於Z方向上之厚度差異而產生之階差ST。第2基板部8之表面(上表面)8a位於較第1基板部7之表面(上表面)7a更靠下方。藉此，例如下文所述之第1電晶體5之第1閘極絕緣膜13與第2電晶體6之第2閘極絕緣膜23之厚度差異得以抵消(參考圖1)。但是，設置階差ST之理由並不限定於上述例子。
第1電晶體5設置於第1基板部7。第2電晶體6設置於第2基板部8。第1電晶體5及第2電晶體6分別為場效應型電晶體。第1電晶體5於X方向上設置於元件分離部3之一側(例如-X方向側)。第2電晶體6於X方向上設置於元件分離部3之另一側(例如+X方向側)。
<第1電晶體>
第1電晶體5例如具有第1閘極電極10、第1源極區域11、第1汲極區域12、第1閘極絕緣膜13、第1擴散層側矽化物層15、第2擴散層側矽化物層16、第1閘極矽化物層17、絕緣膜18及絕緣側壁19。第1源極區域11係「第1擴散層區域」之一例。第1汲極區域12係「第2擴散層區域」之一例。但是，亦可使第1汲極區域12相當於「第1擴散層區域」之一例，第1源極區域11相當於「第2擴散層區域」之一例。
第1閘極電極10相對於下述第1閘極絕緣膜13設置於與半導體基板2為 相反側。第1閘極電極10位於較第1基板部7之表面7a更靠上方。第1閘極電極10於X方向上位於第1源極區域11與第1汲極區域12之間。第1閘極電極10例如包含由多晶矽等構成之第1半導體層10A與由多晶矽等構成之第2半導體層10B之積層構造。例如，第2半導體層10B設置於第1閘極絕緣膜13上。第1半導體層10A設置於第2半導體層10B上。再者，第1閘極電極10亦可僅由第1半導體層10A及第2半導體層10B中之一者來形成。於圖1之例子中，第2半導體層10B之Z方向厚度大於第1半導體層10A之Z方向厚度。再者，第1閘極電極10亦可設為於第1半導體層10A與第2半導體層10B之間介置其他層、或者局部介置金屬層之構成。
第1源極區域11及第1汲極區域12作為第1基板部7之表面部分之一部分形成至特定深度。例如，第1源極區域11及第1汲極區域12係藉由向第1基板部7之上部摻雜雜質而形成。第1源極區域11及第1汲極區域12於X方向上相互分離。於在X方向上相隔之第1源極區域11與第1汲極區域12之間，於第1基板部7之表面上設置有第1閘極絕緣膜13。
本實施方式中，第1源極區域11及第1汲極區域12分別包含n+型半導體或p型半導體(例如p+型半導體)。本申請案中，「n+型半導體」係指例如雜質濃度為1015atoms/cm2以上之n型半導體。
第1閘極絕緣膜13形成於第1基板部7之表面7a上。第1閘極絕緣膜13之至少一部分位於第1閘極電極10與第1基板部7之表面7a之間。第1閘極絕緣膜13係由例如氧化矽膜形成。本實施方式中，Z方向上之第1閘極絕緣膜13之厚度t1小於下述第2閘極絕緣膜23之Z方向上之厚度t2。於第1電 晶體5中流動之電流之最大電壓小於在第2電晶體6中流動之電流之最大電壓。
第1擴散層側矽化物層15於第1源極區域11之表面側形成得較第1源極區域11薄。第1擴散層側矽化物層15例如包含鎳鉑矽化物層(NiPtSi層)。第1擴散層側矽化物層15例如藉由向第1源極區域11供給鎳(Ni)或鉑(Pt)之類的金屬元素，並使該等金屬元素熱擴散而形成。
第2擴散層側矽化物層16於第2源極區域12之表面側形成得較第2源極區域12薄。第2擴散層側矽化物層16例如包含鎳鉑矽化物層(NiPtSi層)。第2擴散層側矽化物層16例如藉由向第2源極區域12供給鎳(Ni)或鉑(Pt)之類的金屬元素，並使該等金屬元素熱擴散而形成。
第1擴散層側矽化物層15與第2擴散層側矽化物層16於X方向上相互分離。於在X方向上相隔之第1擴散層側矽化物層15與第2擴散層側矽化物層16之間，於第1基板部7之表面上設置有第1閘極絕緣膜13。
第1閘極矽化物層17形成於第1半導體層10A之上部。於圖1之截面中，第1閘極矽化物層17具有與第1半導體層10A相同之寬度。但是，第1閘極矽化物層17與第1半導體層10A亦可無須具有相同之寬度，而為不同之寬度。第1閘極矽化物層17完全覆蓋第1半導體層10A之上表面。於第1半導體層10A包含多晶矽之情形時，第1閘極矽化物層17係藉由在形成多晶矽層之後，供給鎳(Ni)或鉑(Pt)等之類的金屬元素，並使該等金屬元素向多晶矽層之上部熱擴散而形成。第1閘極矽化物層17相對於第1半導體 層10A，形成於與基板2為相反側。於圖1之例子中，第1閘極矽化物層17形成得較第1半導體層10A薄。再者，亦可使第1閘極矽化物層17之厚度與第1半導體層10A之厚度相等，或者使第1閘極矽化物層17形成得較第1半導體層10A厚。
絕緣膜18具有側面部18a，該側面部18a覆蓋第1閘極絕緣膜13之側部、第2半導體層10B之側部、及第1半導體層10A之厚度方向(Z方向)中央部之側部。絕緣膜18具有底部18b，該底部18b於第1閘極絕緣膜13之側方覆蓋第1基板部7之表面7a之一部分。絕緣膜18於圖1之截面中形成為L字型。再者，絕緣膜18中之側面部18a之Z方向高度並無特別限制。絕緣膜18可形成為覆蓋第2半導體層10B之側面之一部分或全部之高度，或者形成為除了第2半導體層10B以外還覆蓋第1半導體層10A之側面之一部分或全部之高度。
設置於第1閘極絕緣膜13之+X方向側之絕緣膜18之底部18b中，覆蓋第1基板部7之表面7a之部分形成至覆蓋鄰接之第1源極區域11之一部分之位置。設置於第1閘極絕緣膜13之-X方向側之絕緣膜18之底部18b中，覆蓋第1基板部7之表面7a之部分形成至覆蓋鄰接之第1汲極區域12之一部分之位置。絕緣膜18例如包含氧化矽膜、氮化矽膜等。
絕緣側壁19係由例如氮化矽膜或氧化矽膜形成。絕緣側壁19於自第1電晶體5之中心(第1閘極電極10之中心)觀察時之絕緣膜18之外側，與絕緣膜18密接，覆蓋第2半導體層10B之側部、第1半導體層10A之側部及第1閘極矽化物層17之側部。絕緣側壁19之底部覆蓋絕緣膜18之底部側。再 者，絕緣側壁19之Z方向高度並無特別限制。絕緣側壁19亦可形成為覆蓋第2半導體層10B之側面之一部分或全部之高度，或者形成為除了第2半導體層10B之側面以外還覆蓋第1半導體層10A之側面之一部分或全部之高度。
<第2電晶體>
第2電晶體6例如具有第2閘極電極20、第2源極區域21、第2汲極區域22、第2閘極絕緣膜23、第2閘極矽化物層27、絕緣膜28及絕緣側壁29。第2源極區域21係「第3擴散層區域」之一例。第2汲極區域22係「第4擴散層區域」之一例。但是，亦可使第2汲極區域22相當於「第3擴散層區域」之一例，第2源極區域21相當於「第4擴散層區域」之一例。
第2閘極電極20相對於下述第2閘極絕緣膜23設置於與半導體基板2為相反側。第2閘極電極20位於較第2基板部8之表面8a更靠上方。第2閘極電極20於X方向上位於第2源極區域21與第2汲極區域22之間。第2閘極電極20例如由包含多晶矽等之第1半導體層20A與包含多晶矽等之第2半導體層20B形成。例如，第2半導體層20B設置於第2閘極絕緣膜23上。第1半導體層20A設置於第2半導體層20B上。再者，第2閘極電極20亦可僅由第1半導體層20A及第2半導體層20B中之一者來形成。於圖1之例子中，第2半導體層20B之Z方向厚度大於第1半導體層20A之Z方向厚度。再者，第2閘極電極20亦可設為於第1半導體層20A與第2半導體層20B之間介置其他層、或者局部介置金屬層之構成。
第2源極區域21及第2汲極區域22形成為第2基板部8之上部之一部分。例如，第2源極區域21及第2汲極區域22係藉由在第2基板部8之上部摻雜雜質而形成。第2源極區域21及第2汲極22於X方向上相互分離。
本實施方式中，第2源極區域21及第2汲極區域22分別包含n-型半導體。本說明書中，「n-型半導體」係指例如雜質濃度小於1015atoms/cm2之n型半導體。第2源極區域21及第2汲極區域22之雜質濃度之一例為1012atoms/cm2。但是，第2源極區域21及第2汲極區域22之導電型並不限定於上述例子，亦可與第1源極區域11及第1汲極區域12相同。
第2閘極絕緣膜23形成於第2基板部8之表面8a上。第2閘極絕緣膜23之至少一部分位於第2閘極電極20與第2基板部8之表面8a之間。第2閘極絕緣膜23係由例如氧化矽膜形成。本實施方式中，第2閘極絕緣膜13之Z方向之厚度t2大於上述第1閘極絕緣膜13之Z方向之厚度t1。於第2電晶體6中流動之電流之最大電壓大於在第1電晶體5中流動之電流之最大電壓。
本實施方式中，第2閘極絕緣膜23具有設置於X方向中央側之第1部分24、設置於X方向兩側之第2部分33、及第3部分34。本實施方式中，第1部分24、第2部分33及第3部分34一體地形成，且相互連續。
第1部分24位於半導體基板2與第2閘極電極20之間。本實施方式中，第1部分24之-X方向側之端部位於第2源極區域21上。第1部分24之+X方向側之端部位於第2汲極區域22上。第1部分24之Z方向之厚度t2大於上述第1閘極絕緣膜13之Z方向之厚度t1。
第2部分33相對於第1部分24位於-X方向側，且設置於第2源極區域21上。第2部分33自與半導體基板2為相反側覆蓋第2源極區域21之至少一部分。本實施方式中，由第1部分24及第2部分33自與半導體基板2為相反側覆蓋第2源極區域21之圖1所示之全部區域。第2部分33之Z方向之厚度t3小於第1部分24之Z方向之厚度t2。藉此，於第1部分24與第2部分33之間設置有階差ST3。又，第2部分33之Z方向之厚度t3大於第1閘極絕緣膜13之Z方向之厚度t1。
第3部分34相對於第1部分24位於+X方向側，且設置於第2汲極區域22上。第3部分34自與半導體基板2為相反側覆蓋第2汲極區域22之至少一部分。本實施方式中，由第1部分24及第3部分34自與半導體基板2為相反側覆蓋圖1所示之第2汲極區域22之全部區域。第3部分34之Z方向之厚度t4小於第1部分24之Z方向之厚度t2。藉此，於第1部分24與第3部分34之間設置有階差ST4。又，第3部分34之Z方向之厚度t4大於第1閘極絕緣膜13之Z方向之厚度t1。
再者，於圖1之構成中，第1部分24與第3部分34之厚度不同，兩者之間具有階差，但亦可不具有該階差。亦可使第1部分24與第3部分34之厚度相等，且以無階差之狀態形成第1部分24與第3部分34。
本實施方式中，第1源極區域11之+X方向側之端部到達元件分離部3之一側之側面。同樣地，第1擴散層側矽化物層15之+X方向側之端部到達元件分離部3之一側之側面上端，自側方與元件分離部3相接。另一方面， 第2源極區域21之-X方向側之端部到達元件分離部3之另一側之側面，自側方與元件分離部3相接。同樣地，第2閘極絕緣膜23之第2部分33之-X方向側之端部到達元件分離部3之側面，自側方與元件分離部3相接。
第1基板部7之表面(上表面)7a之Z方向之位置與第1擴散層側矽化物層15之上表面之Z方向之位置相同。該等上表面與元件分離部3之上表面之間形成有第1階差ST1。於元件分離部3之上表面與第2基板部8之上表面8a(第2源極區域21之上表面)之間形成有第2階差ST2。元件分離部3之上表面位於較第1基板部7之表面(上表面)7a低之位置。元件分離部3之上表面位於較第2源極區域21之上表面高之位置。
於第1擴散層側矽化物層15之+X方向側之端部，形成有於Z方向上厚度較第1擴散層側矽化物層15之其他部分大之延出部15a。延出部15a之最深之部分例如到達元件分離部3之上表面附近。
於元件分離部3中之第2階差ST2至第3擴散層區域21之上表面側，設置有上述第2閘極絕緣膜23之第2部分33。第2部分33係使第2閘極絕緣膜23之一部分延出至元件分離部3而形成。第2部分33之Z方向之厚度t3形成為可消除第2源極域21之上表面與元件分離部3之上表面之間之第2階差ST2之厚度(例如，與第2階差ST相同之厚度)。於圖1所示之例子中，元件分離部3之上表面與第2部分33之上表面形成為同一面。
第2閘極矽化物層27形成於第2閘極電極20上。於圖1之截面中，第2 閘極矽化物層27具有與第2閘極電極20相同之寬度。但是，第2閘極矽化物層27與第1半導體層20A亦可無須具有相同之寬度，而為不同之寬度。第2閘極矽化物層27完全覆蓋第2閘極電極20之上表面。於第2閘極電極20包含多晶矽層之情形時，藉由在形成多晶矽層之後，供給鎳(Ni)或鉑(Pt)等之類的金屬元素，並使該等金屬元素熱擴散，而形成第2閘極矽化物層27。第2閘極矽化物層27相對於第2閘極電極20，形成於與基板2為相反側。於圖1之例子中，第2閘極矽化物層27形成得較第1半導體層20A薄。第2閘極矽化物層27例如由與第1閘極矽化物層17相同之材料構成，且形成為相同厚度。再者，亦可使第2閘極矽化物層27之厚度與第1半導體層20A之厚度相等，或者使第2閘極矽化物層27形成得較第1半導體層20A厚。第1閘極矽化物層17之上表面與第2閘極矽化物層27之上表面形成於垂直方向上之相同高度位置。
又，第2部分33之厚度較垂直方向上之第2閘極矽化物層27之厚度厚。
絕緣膜28具有：側面部28a，其覆蓋第2半導體層20B之側部及第1半導體層20A之厚度方向(Z方向)中央部之側部；及底部28b，其於第2閘極絕緣膜23之側方覆蓋第2閘極絕緣膜23之一部分。設置於第2閘極電極20之+X方向側之絕緣膜28中，覆蓋第2閘極絕緣膜23之一部分之底部28b形成至覆蓋第2汲極區域22之一部分之位置。設置於第2閘極電極20之-X方向側之絕緣膜28中，覆蓋第2閘極絕緣膜23之一部分之底部28b形成至覆蓋第2源極區域21之一部分之位置。絕緣膜28例如包含氧化矽膜或氮化矽膜。
絕緣側壁29係由例如氮化矽膜形成。絕緣側壁29於自第2電晶體6之中心觀察時之絕緣膜28之外側，與絕緣膜28密接地覆蓋第2半導體層20B、第1半導體層20A及第2閘極矽化物層27之側部。絕緣側壁29之底部係以與絕緣膜28之底部28b相接之方式形成。
如圖1所示，半導體裝置1具有保護膜30及絕緣層31。
保護膜30覆蓋第1電晶體5、元件分離部3、第2電晶體6及其等周邊之半導體基板2。本實施方式中，保護膜30覆蓋第1電晶體5及第2電晶體6，與第1擴散層側矽化物層15、第1閘極矽化物層17、第2擴散層側矽化物層16、第2閘極絕緣膜23之第2部分33、第2閘極矽化物層27及第2閘極絕緣膜23之第3部分34相接。若詳細地敍述，則保護膜30例如覆蓋第1汲極區域16之表面、絕緣側壁19之表面、第1閘極矽化物層17之表面及第1擴散層側矽化物層15之表面。又，保護膜30覆蓋元件分離部3之上表面。進而，保護膜30覆蓋第2閘極絕緣膜23之第2部分33之表面、絕緣側壁29之表面、第2閘極矽化物層27之表面及第2閘極絕緣膜23之第3部分34之表面。
絕緣層31包含氧化矽膜等。絕緣層31以覆蓋保護膜30之方式形成於保護膜30上。絕緣層31形成得較保護膜30厚，覆蓋第1電晶體5及第2電晶體6。絕緣層31具有充分之厚度，目的在於填埋第1基板部7之表面與第2基板部8之表面與第1電晶體5及第2電晶體6之間所形成之階差。
<接觸電極>
其次，對接觸電極進行說明。
如圖1所示，於第1閘極電極10之上方形成有第1接觸電極35，該第1接觸電極35沿Z方向貫通絕緣層31及保護膜30，且到達第1閘極矽化物層17。於第1擴散層側矽化物層15之上方形成有第2接觸電極36，該第2接觸電極36沿Z方向貫通絕緣層31及保護膜30，且到達第1擴散層側矽化物層15。
第1接觸電極35之下端不貫通第1閘極矽化物層17，而是到達第1閘極矽化物層17之厚度方向(Z方向)中途部分。
第2接觸電極36之下端不貫通第1擴散層側矽化物層15，而是到達第1擴散層側矽化物層15之厚度方向(Z方向)中途部分。
於第2源極區域21之上方形成有第3接觸電極37，該第3接觸電極37沿Z方向貫通絕緣層31、保護膜30及第2閘極絕緣膜23之第2部分33，且到達第2源極區域21。
第3接觸電極37之下端不貫通第2源極區域21，而是到達第2源極區域21之厚度方向(Z方向)中途部分。
於第2閘極電極20之上方形成有第4接觸電極38，該第4接觸電極38沿Z方向貫通絕緣層31及保護膜30，且到達第2閘極矽化物層27。
第4接觸電極38之下端不貫通第2閘極矽化物層27，而是到達第2閘極矽化物層27之厚度方向(Z方向)中途部分。
再者，圖1所示之接觸電極35、36、37、38之構造係1個例子，各接觸電極之構造當然不限於圖1之例子。
<半導體裝置之製造方法>
以下，基於圖2~圖5，對半導體裝置1之製造方法之一例進行說明。
圖2中，於第1基板部7之上層部與第2基板部8之上層部之間，形成有成為元件分離部3之基礎之絕緣部40。於第1基板部7之表面上，積層有第1閘極絕緣膜13、第2半導體層10B及第1半導體層10A，其等被絕緣膜41及絕緣層42覆蓋。又，於第2基板部8之表面上，形成有閘極氧化膜43，於閘極氧化膜43上積層有第2半導體層20B及第1半導體層20A，其等被絕緣膜41及絕緣層42覆蓋。
作為一例，第1閘極絕緣膜13之膜厚為10nm以下左右，閘極氧化膜43之膜厚為40nm左右。
以下，於基於圖2~圖5之製造方法之說明中，省略該等區域之記載與說明，以形成於基板上之第1電晶體5及第2電晶體6之上部側之構造為中心進行說明。
自圖2所示之狀態開始，藉由進行蝕刻，而對於應形成第1電晶體之區域，如圖3所示般於第2半導體層10B及第1半導體層10A之兩側形成絕緣側壁29。同時，對於應形成第2電晶體之區域，於第2半導體層20B及第1半導體層層20A之兩側形成絕緣側壁29。藉由上述蝕刻，而將形成於第2半導體層10B之X方向兩側之絕緣層42及絕緣膜41局部去除，從而形成絕緣側壁19。同時，絕緣膜18局部殘留於第2半導體層10B及第1半導體層10A與絕緣側壁19之間。
藉由上述蝕刻，而將形成於第2半導體層20B之X方向兩側之絕緣層42及絕緣膜41局部去除，從而形成絕緣側壁29。同時，形成第2半導體層20B及第1半導體層20A與絕緣側壁29之間局部殘留有絕緣膜28b之構造。藉由上述蝕刻，而將形成於第2基板部8之表面8a上之閘極氧化膜43局部去除。藉由上述蝕刻，而第2半導體層20B之X方向兩側之閘極氧化膜43中未被絕緣側壁29覆蓋之區域以膜厚減少之方式被蝕刻。
於此情形時，並非將閘極氧化膜43於膜厚方向上全部去除，而是以使膜厚方向之底部側以均勻之厚度殘留之方式進行蝕刻。藉由該蝕刻，於第2基板部8上，可於第2閘極絕緣膜23中形成第1部分24、第2部分33及第3部分34。若進行使閘極氧化膜43之膜厚方向底部側以均勻之厚度殘留之蝕刻，則如圖3所示，可將絕緣部40之上表面與第2部分33之上表面加工成大致同一面，可由絕緣部40形成元件分離部3。
於在第2基板部8上殘留閘極氧化膜43之底部之情形時，作為一例，可以殘留10nm左右之膜厚之方式進行蝕刻。
於第1基板部7之上表面側，將形成於第2半導體層10B之X方向兩側之絕緣層42及絕緣膜41去除，可於第2半導體層10B之兩側形成絕緣側壁19、19。又，將形成於絕緣側壁19、19之X方向兩側且形成於第1基板部7之表面上之絕緣層42及絕緣膜41全部去除。
於圖3所示之狀態下，於第1基板部7之表面7a與元件分離部3之上表面之間形成有階差ST1，於元件分離部3之表面與第2基板部8之表面之間形成有階差ST2。
其次，向第1基板部7之表面及第1半導體層10A、20A之表面供給鎳或鉑等金屬元素，並進行熱處理。藉此，如圖4所示，可形成第1擴散層側矽化物層15、第2擴散層側矽化物層16、第1閘極矽化物層17、第2閘極矽化物層27。對於剛才被供給了金屬元素之區域，形成有金屬層，但若藉由蝕刻將金屬層去除，則可獲得圖4所示之構造。
可於第1電晶體形成區域之第1半導體層10A之表面形成第1閘極矽化物層17。可於第2電晶體形成區域之第1半導體層20A之表面形成第2閘極矽化物層27。
即，第1閘極矽化物層17與第2閘極矽化物層27同時形成。又，於第1基板部7之表面，可於一對絕緣側壁19之側方側形成第1擴散層側矽化物層15與第2擴散層側矽化物層16。
如圖1之半導體裝置1之截面所示，第1擴散層側矽化物層15及第2擴散層側矽化物層16係藉由向第1源極區域11及第1汲極區域12供給鎳及鉑等金屬元素，並利用熱處理使金屬元素擴散而形成，故矽化物層15、16可自適應地形成。
第1擴散層側矽化物層15自第1基板部7之表面7a形成至特定深度，但於第1基板部7之表面7a與元件分離部3之上表面之交界部形成有階差ST1。因此，以沿著階差ST1之外形之方式形成有延出部15a。第1擴散層側矽化物層15中之延出部15a之Z方向厚度形成得較除延出部15a以外之部分之第1擴散層側矽化物層15之厚度大。
如圖5所示，形成保護膜30。其次，於保護膜30上形成絕緣層31。其後，於絕緣層31之所需位置處，例如圖5所示般形成接觸孔45。
圖5所例示之接觸孔45係以貫通絕緣層31、保護膜30及第2閘極絕緣膜23之第2部分33且到達第2基板部8之表面8a之方式形成。若向該接觸孔45中填充導電材料等，則可獲得圖1所示之第3接觸電極37。
再者，雖未圖示，但藉由與上述方法同樣地形成接觸孔，並填充導電材料之方法，可形成第1接觸電極35、第2接觸電極36及第4接觸電極38。第1接觸電極35係以貫通絕緣層31及保護膜30且到達第1閘極矽化物層17之方式形成。第2接觸電極36係以貫通絕緣層31及保護膜30且到達第1擴散層側矽化物層15之方式形成。第4接觸電極38係以貫通絕緣層31及保護膜30且到達第2閘極矽化物層27之方式形成。
藉由採用基於圖2~圖5所說明之製造方法，可製造圖1所示之構造之半導體裝置1。根據圖1所示之半導體裝置1，可提供一種能獲得以下所說明之各種作用效果之半導體裝置。再者，於對半導體裝置1之作用效果進行說明之前，對圖6所示之比較例構造之半導體裝置進行說明。
圖6所示之比較例之半導體裝置50為與圖1所示之半導體裝置1類似之構造，但主要於第2電晶體周圍之構造及絕緣部周圍之構造方面不同。
於圖6所示之半導體裝置50中，第2閘極絕緣膜46之X方向兩端位於絕緣膜28中之底部28b之下方側。因此，圖1所示之半導體裝置1中所設置之第2部分33及第3部分34於半導體裝置50中未形成。取而代之，於相當 於第2部分33及第3部分34之位置設置有第1阻擋膜47及第2阻擋膜48。
又，於圖6所示之半導體裝置50中，於第1基板部7之表面7a與元件分離部51之表面之間形成有第5階差ST5。沿著該第5階差ST5形成有第1擴散層側矽化物層15之延出部15b。該延出部15b之Z方向厚度(深度)較圖1所示之半導體裝置1之延出部15a之Z方向厚度(深度)大。
關於該構造之理由，係受到於第2基板部8之表面8a上未形成第2閘極絕緣膜23之第2部分33，而元件分離部51之上表面與第2基板部8之表面8a形成為同一面影響。因此，第5階差ST5大於圖1所示之第1階差ST1。
圖7係對於製造半導體裝置50之步驟，與製造半導體裝置1時之圖3所示之狀態對應地描繪之剖視圖。如圖7所示，於製造半導體裝置50之情形時，於形成第2電晶體6之區域內，將位於一對絕緣側壁29之外側且位於第2基板部8之表面8a上之閘極氧化膜全部去除。因此，加工有閘極氧化膜之後的第2閘極絕緣膜46之X方向之兩端部存在於一對絕緣側壁29之下方位置。
因此，圖1所示之半導體裝置1中所設置之第2閘極絕緣膜23之第2部分33及第3部分34於半導體裝置50中未形成。
自圖7所示之狀態開始，如圖8所示，於第1基板部7之表面7a形成第1擴散層側矽化物層15及第2擴散層側矽化物層16時，為了保護第2基板部8之表面8a，需要積層第1阻擋膜47與第2阻擋膜48。
第1阻擋膜47例如包含氧化矽膜。第2阻擋膜48例如包含氮化矽膜。 關於此處形成之第1阻擋膜47及第2阻擋膜48，為了確實地保護第2基板部8之表面8a，需要以覆蓋至元件分離部51之X方向之中央部附近之方式形成。
若於圖8所示之構造上形成保護膜30及絕緣層31，則可獲得與圖6所示之比較例之半導體裝置50相當之構造。關於圖6所示之比較例之半導體裝置50，由於第5階差ST5較大，故第1擴散層側矽化物層15之延出層15b於Z方向上較長(深)地形成。若於半導體裝置50之構成中延出層15b較長(深)地形成，則作為電晶體而言，存在漏電流增加之擔憂。
相對於此，於圖1之構造中，藉由形成第2部分33而將元件分離部3之表面設置於較第2基板部8之表面8a高之位置，故可使第1擴散層側矽化物層15之延出部15a之Z方向長度(深度)變短(淺)。因此，圖1所示之半導體裝置1與圖6所示之半導體裝置50相比，能抑制漏電流增加。
能減小延出部15a之Z方向長度之原因在於，於將鎳或鉑等金屬向第1源極區域11供給之情形時，於階差ST之部分能抑制向較元件分離部3之上表面更深之位置供給金屬。
於在圖6所示之元件分離部51之上配置有第1阻擋膜47及第2阻擋膜48之構造中，為了使阻擋膜作為形成矽化物時之阻擋膜充分地發揮功能，需要確保元件分離部51之X方向之寬度足夠大。
例如，於元件分離部51之上配置有第1阻擋膜47之端部47a及第2阻擋膜48之端部48a。考量到蝕刻不均等，為了於元件分離部51之上確實地形 成端部47a、48a，需要確保元件分離部51之X方向之寬度足夠大。
但是，若使元件分離部51之X方向寬度變大，則擔心會導致設置第1電晶體5及第2電晶體6之元件區域縮小，而難以實現元件配置之高密度化。
於圖1所示之半導體裝置1中，使構成第2閘極絕緣膜23之閘極絕緣膜之一部分作為第2部分33延出至元件分離部3之側面。該第2部分33可兼作形成矽化物層15、16時之阻擋膜。因此，於半導體裝置1中，無須設置特別之阻擋膜，結果亦無須擴大元件分離部3之X方向寬度。又，可與元件分離部3之X方向寬度無關地將第2閘極絕緣膜23之第2部分33有效地用作阻擋膜。因此，半導體裝置1與半導體裝置50相比，能縮小元件分離部3之X方向寬度。能縮小元件分離部3之X方向寬度有助於半導體裝置1之小型化，從而有助於提高作為半導體裝置1之積體度。
又，於圖1所示之構成中，於第2電晶體6之第2閘極電極20上經由第2閘極矽化物層27而與第4接觸電極38連接，故即便為長閘極電極，對於電位下降或延遲亦能獲得裕量提高效果。
圖1所示之半導體裝置1於第1電晶體5中進行矽化物層15、16之導入，實現寄生電阻降低，並且於第2電晶體6中為了確保耐壓性，不進行矽化物層之導入。本實施方式中，如上所述，能在不追加特別步驟的情況下製造並提供視電晶體而分開製作矽化物層之半導體裝置1。
又，於第1電晶體5之第1閘極電極10上設置有第1閘極矽化物層17，於第2電晶體6之第2閘極電極20上設置有第2閘極矽化物層27。
因此，於相對於第1閘極電極10之接觸部分與相對於第2閘極電極20之接觸部分中，均能以低寄生電阻狀態連接。
其次，比較於圖1所示之半導體裝置1中形成第3接觸電極37之情形、與於圖6所示之半導體裝置50中對於第2基板部8之擴散區域形成接觸電極形成用之接觸孔53、54之情形，並於下文中進行說明。
圖1所示之半導體裝置1於形成到達第2源極區域21之接觸孔之情形時，形成貫通絕緣層31、保護膜30及第2閘極絕緣膜23之第2部分33之接觸孔。與此相對地，於圖6所示之半導體裝置50中，則需要形成除了貫通絕緣層31及保護膜30以外，還貫通第1阻擋膜47及第2阻擋膜48之接觸孔53。
其次，針對在圖6所示之半導體裝置50中，除了接觸孔53以外，還形成到達第1基板部7之第1擴散層側矽化物區域15之接觸孔54之情形，於下文中進行考察。
於形成接觸孔53之情形時，以貫通保護膜30之下方之第2阻擋膜48及第1阻擋膜47之方式形成接觸孔53。同時，為了形成接觸孔54，成為於保護膜30之下僅存在1層第1擴散層側矽化物層15之蝕刻條件。因此，若以貫通第1阻擋膜47及第2阻擋膜48之方式設定蝕刻條件，則有於接觸孔54之底部側產生過蝕刻之擔憂。若以穿透第1擴散層側矽化物層15之方式形成接觸孔54，則接觸電極會穿透第1擴散層側矽化物層15而生成，故存在因接觸電極而引起短路之擔憂。
相對於此，圖1所示之半導體裝置1係於保護膜30之下存在1層第2部分33之構造。又，圖1之半導體裝置1係於第2接觸電極36之下端側，於保護膜30之下方僅存在1層第1擴散層側矽化物層15之構造。
因此，相較於圖6所示之構造，能增加形成第2接觸電極36用接觸孔及第3接觸電極37用接觸孔之情形時之加工裕量。例如，有如下效果：於製造圖1所示之半導體裝置1之情形時，能減少製造圖6所示之半導體裝置50時於接觸孔54中所產生之過蝕刻量。
因此，於圖1所示之半導體裝置1中，與圖6所示之半導體裝置50相比，可獲得能對於第1擴散層側矽化物層15以良好之接觸性確實地形成接觸電極36之效果。再者，考慮藉由上述過蝕刻使接觸孔之底部到達第1基板部7之上表面，並於第1基板部7之上表面之粗糙化之位置形成接觸電極之構造。
於該構造之情形時，有接觸電極向半導體基板側之接觸變得不穩定，而於導通時產生離群值，即產生所謂之高波動(High Flyer)現象之擔憂。但，若採用圖1之半導體裝置1，則能抑制高波動現象。
又，若為如圖6所示之構造般設置第1阻擋膜47及第2阻擋膜48之構造，則必須對於圖1所示之構造，追加進而包含2個膜之成膜步驟、離子蝕刻步驟及利用蝕刻液所進行之蝕刻步驟等光微影步驟在內之複數個步驟。
關於該方面，若為圖1之構造，則能在不增加特別之步驟的情況下，提供一種具備能夠進行高速動作之第1電晶體5及確保了耐壓性之第2電晶 體6的半導體裝置1。
然，圖1所示之半導體裝置1應用於半導體記憶裝置。於此情形時，例如，第2電晶體6可用作用以對記憶胞施加相對較高之電壓之電晶體，該相對較高之電壓係用以改變記憶胞之記憶狀態，第1電晶體5可用作用以施加相對較低之電壓之電晶體，該相對較低之電壓係用於自記憶胞讀出資訊之情形等。於將第1電晶體5及第2電晶體6應用於現狀之半導體記憶裝置之情形時，認為第2電晶體6為了確保耐壓而難以向擴散層區域形成矽化物層。
若為圖1所示之構造，則可僅於第1電晶體5中形成自適應地形成矽化物層之區域，於第2電晶體6之擴散區域中分開製作不形成矽化物層之構造。若為圖1所示之構造，則不必為了分開製作矽化物層而使用阻擋膜，可利用第2部分33來實現。因此，可在不追加特別之步驟的情況下，製造具備目標第1電晶體5及第2電晶體6且電特性優異之半導體裝置1。
再者，圖1所示之半導體裝置1可普遍廣泛地應用於使用第1電晶體5及第2電晶體6施加不同之電壓來控制電子機器之裝置。因此，半導體裝置1可廣泛地應用於除利用不同之控制電壓之半導體記憶裝置以外之控制裝置或控制電路。
以上，對各實施方式及變化例進行了說明，但各實施方式並不限定於上述例子。例如，上述2個以上之實施方式及變化例亦可相互組合來實 現。
以上，對本發明之實施方式進行了說明，但該等實施方式係作為例子而提出者，並不意圖限定發明之範圍。該等實施方式能以其他各種方式來實施，可於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施方式及其變化例包含於發明之範圍或主旨內，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之參考]
本申請案享有以日本專利申請案2021-129326號(申請日:2021年8月5日)為基礎申請案之優先權。本申請案係藉由參考該基礎申請案而包含基礎申請案之全部內容。
1:半導體裝置
2:基板
3:元件分離部(元件分離絕緣區域)
5:第1電晶體
6:第2電晶體
7:第1基板部
7a:表面(上表面)
8:第2基板部
8a:表面(上表面)
10:第1閘極電極
10A:第1半導體層
10B:第2半導體層
11:第1擴散層區域(第1源極區域)
12:第2擴散層區域(第1汲極區域)
13:第1閘極絕緣膜
15:第1擴散層側矽化物層
15a:延出部
16:第2擴散層側矽化物層
17:第1閘極矽化物層
18:絕緣膜
18a:側面部
18b:底部
19:絕緣側壁
20:第2閘極電極
20A:第1半導體層
20B:第2半導體層
21:第3擴散層區域(第2源極區域)
22:第4擴散層區域(第2汲極區域)
23:第2閘極絕緣膜
24:第1部分
27:第2閘極矽化物層
28:絕緣膜
28a:側面部
28b:底部
29:絕緣側壁
30:保護膜
31:絕緣層
33:第2部分
34:第3部分
35:接觸電極(第1接觸電極)
36:接觸電極(第2接觸電極)
37:接觸電極(第3接觸電極)
38:接觸電極(第4接觸電極)
ST:階差
ST1:階差(第1階差)
ST2:階差(第2階差)
ST3:階差
ST4:階差
t1:厚度
t2:厚度
t3:厚度
t4:厚度

Claims (16)

  1. 一種半導體裝置，其包括：基板；第1電晶體，其具備設置於上述基板之第1擴散層區域及第2擴散層區域、設置於上述基板上之第1閘極絕緣膜、相對於上述第1閘極絕緣膜設置於與上述基板為相反側之第1閘極電極、與上述第1擴散層區域相接之第1擴散層側矽化物層、與上述第2擴散層區域相接之第2擴散層側矽化物層、及自與上述基板為相反側與上述第1閘極電極相接之第1閘極矽化物層；第2電晶體，其具備設置於上述基板之第3擴散層區域及第4擴散層區域、設置於上述基板上之第2閘極絕緣膜、相對於上述第2閘極絕緣膜設置於與上述基板為相反側之第2閘極電極、及自與上述基板為相反側與上述第2閘極電極相接之第2閘極矽化物層，且上述第3擴散層區域被上述第2閘極絕緣膜覆蓋；及第1接點，其一端與上述第3擴散層區域相接；且上述第2閘極絕緣膜包含第1部分及第2部分，上述第1部分位於上述基板與上述第2閘極電極之間，上述第2部分設置於上述第3擴散層區域上，且上述基板之表面之垂直方向上之上述第2部分的厚度小於上述基板之上述表面之垂直方向上之上述第1部分的厚度，且上述基板之上述表面之垂直方向上之上述第1部分之厚度大於上述基板之上述表面之垂直方向上之上述第1閘極絕緣膜之厚度。
  2. 如請求項1之半導體裝置，其中 上述基板包含設置有上述第1電晶體之第1基板部、及設置有上述第2電晶體之第2基板部，且在相對於上述基板之上述表面垂直之方向上，於第1基板部與第2基板部之間具有階差。
  3. 如請求項1之半導體裝置，其中相對於上述基板之上述表面垂直之方向上之上述第2部分的厚度較相對於上述基板之上述表面垂直之方向上之上述第1閘極絕緣膜的厚度厚。
  4. 如請求項1之半導體裝置，其中相對於上述基板之表面垂直之方向上之上述第2部分的厚度較相對於上述基板之上述表面垂直之方向上之上述第2閘極矽化物層的厚度厚。
  5. 如請求項1之半導體裝置，其中上述基板包含設置有上述第1電晶體之第1基板部、及設置有上述第2電晶體之第2基板部，且於相對於上述基板表面垂直之方向上，於第1基板部與第2基板部之間具有階差；上述第2部分設置於上述第1部分與上述階差之間。
  6. 如請求項1之半導體裝置，其中於上述第1電晶體與上述第2電晶體之間具有元件分離部，上述第2部分與上述元件分離部相接。
  7. 如請求項1之半導體裝置，其中上述第1閘極矽化物層之上表面與上述第2閘極矽化物層之上表面形成於相對於上述基板之上述表面垂直之方向上之相同高度位置。
  8. 如請求項1之半導體裝置，其包括保護膜，上述保護膜覆蓋上述第1電晶體及上述第2電晶體。
  9. 如請求項8之半導體裝置，其中上述保護膜與上述第1閘極矽化物層及上述第2閘極矽化物層相接。
  10. 如請求項1之半導體裝置，其包括：第2接觸電極，其與上述第1閘極矽化物層連接；第3接觸電極，其與上述第1擴散層側矽化物層連接；及第4接觸電極，其與上述第2閘極矽化物層連接。
  11. 如請求項1之半導體裝置，其中上述第2電晶體之閘極長度較上述第1電晶體之閘極長度長。
  12. 如請求項1之半導體裝置，其中相對於上述基板之上述表面垂直之方向上之上述第1閘極絕緣膜的厚度係自上述第1閘極絕緣膜與上述第1閘極電極之界面至上述第1閘極絕緣膜與上述基板表面之界面的距離， 相對於上述基板表面垂直之方向上之上述第2閘極絕緣膜之上述第2部分的厚度係自上述第2部分與上述第2閘極電極之界面至上述第2部分與上述基板表面之界面的距離。
  13. 如請求項2之半導體裝置，其中上述第1擴散層側矽化物層與上述階差相接。
  14. 一種半導體裝置，其包括：基板；第1電晶體，其具備設置於上述基板之表面即第1表面之第1擴散層區域及第2擴散層區域、設置於上述第1表面之第1閘極絕緣膜、相對於上述第1閘極絕緣膜設置於與上述基板為相反側之第1閘極電極、及與上述第1擴散層區域相接之矽化物層；第2電晶體，其具備設置於上述基板之表面即第2表面之第3擴散層區域及第4擴散層區域、設置於上述第2表面之第2閘極絕緣膜、及相對於上述第2閘極絕緣膜設置於與上述基板為相反側之第2閘極電極，且上述第3擴散層區域被上述第2閘極絕緣膜覆蓋；及元件分離區域，其一部分與上述矽化物層相接，另一部分與上述第3擴散層區域相接，於與上述基板之表面垂直之第1方向上，上述元件分離區域之表面位於上述第1表面與上述第2表面之間；且上述第2閘極絕緣膜包含第1部分及第2部分，上述第1部分位於上述基板與上述第2閘極電極之間，上述第2部分設置於上述第3擴散層區域上，上述第2部分之一部分與上述元件分離區域相接，上述基板之上述表 面之垂直方向上之上述第1部分之厚度大於上述基板之上述表面之垂直方向上之上述第1閘極絕緣膜之厚度；於上述第1方向上，上述第2表面配置在相對於上述第1表面較低之位置。
  15. 如請求項14之半導體裝置，其中與上述基板之表面垂直之上述第1方向上之上述第2部分的厚度小於上述第1方向上之上述第1部分的厚度。
  16. 一種半導體裝置之製造方法，其包含如下步驟：準備基板，該基板於具有第1表面之第1基板部上之一部分形成有第1閘極絕緣膜，於具有位置較上述第1表面低之第2表面之第2基板部上形成有第2閘極絕緣膜，於上述第1閘極絕緣膜上形成有第1閘極電極，且於上述第2閘極絕緣膜上形成有第2閘極電極；於上述第1表面上之另一部分形成第1擴散層區域及第2擴散層區域，並且於上述第2表面上之一部分形成第3擴散層區域及第4擴散層區域；於上述第3擴散層區域被上述第2閘極絕緣膜覆蓋之狀態下，形成與上述第1擴散層區域相接之第1擴散層側矽化物層、及與上述第2擴散層區域相接之第2擴散層側矽化物層；對上述第2表面之上述第2閘極絕緣膜之一部分進行蝕刻；及形成貫通上述第2閘極絕緣膜且到達上述第3擴散層區域之接點。
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