TWI824682B - 資料接收器 - Google Patents

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Abstract

本公開提供一種資料接收器，包含第一電容器、第二電容器、第一反相器以及第二反相器。第一電容器具有第一端子和第二端子，且第一端子接收具有第一輸入電壓的第一輸入信號。第二電容器具有第三端子和第四端子，且第三端子接收具有第二輸入電壓的第二輸入信號。第一反相器具有第一輸入端子和第一輸出端子。第二反相器具有第二輸入端子和第二輸出端子。第一輸入端子和第二輸出端子耦合到第一電容器的第二端子，且第二輸入端子和第一輸出端子耦合到第二電容器的第四端子。第一輸出端子產生具有第一輸出電壓的第一輸出信號，且第二輸出端子產生具有第二輸出電壓的第二輸出信號。

Description

資料接收器
本公開涉及一種資料接收器，且更確切地說，涉及一種用於傳輸介面的資料接收器。
在許多應用中，由於前級電路結構的限制或不同環境條件，前級電路不能夠直接產生適合於後級電路的共模信號。當此情形發生時，第一常用方法是將位準移位器添加到電路以將信號的共模位準移位到所要位準。然而，將位準移位器添加到電路會產生額外成本。第二常用方法是將電容器和自偏置電路添加到電路，藉助於電容交流（alternating current；AC）耦合隔離前級共模位準，且接著利用自偏置電路界定新的共模位準。然而，將電容器和自偏置電路添加到電路，當電路接收到隨機信號時，由於基線漂移的問題會增加信號抖動，這將使得信號解釋困難。
另一方面，在常用方法中，如果由前級電路輸出的信號的振幅不如預期，那麼放大器電路將被添加到電路以調整信號波形以滿足設計需要。然而，放大器電路的添加導致額外功率耗損。
因此，如何設計可接收隨機或非隨機信號而不存在基線漂移問題且具有位準移位器和放大器電路兩者的功能的資料接收器是本領域的技術人員研究的技術主題中的一個。
此處應注意，「先前技術」部分中的內容用於幫助理解本公開。公開於「先前技術」部分中的部分內容（或所有內容）可能不是本領域的普通技術人員已知的常規技術。公開於「先前技術」部分中的內容並不意味著在應用本公開之前本領域的普通技術人員已知曉所述內容。
本公開提供一種資料接收器，其可取代位準移位器和放大器電路以根據隨機或非隨機輸入信號的切換訊息產生同時滿足包含適當共模和邏輯位準的要求的輸出信號。
在本公開的實施例中，資料接收器包含第一電容器、第二電容器、第一反相器以及第二反相器。第一電容器具有第一端子和第二端子，且第一端子接收具有第一輸入電壓的第一輸入信號。第二電容器具有第三端子和第四端子，且第三端子接收具有第二輸入電壓的第二輸入信號。第一反相器具有第一輸入端子和第一輸出端子。第二反相器具有第二輸入端子和第二輸出端子。第一輸入端子和第二輸出端子耦合到第一電容器的第二端子，且第二輸入端子和第一輸出端子耦合到第二電容器的第四端子。第一輸出端子產生具有第一輸出電壓的第一輸出信號，且第二輸出端子產生具有第二輸出電壓的第二輸出信號。
基於上文，通過本公開的AC耦合方法，資料接收器可同時實現位準移位器和放大器電路的功能，且根據輸入信號的切換訊息產生同時滿足包含適當共模和邏輯位準的要求的輸出信號。此外，與常用AC耦合方法相比，通過本公開的AC耦合方法，資料接收器可避免在輸入隨機信號時由基線漂移現象引起的額外抖動。
為了使本公開的前述特徵和優點更容易理解，下文詳細描述帶有附圖的實施例。
在本申請的全文（包含發明申請專利範圍）中使用的術語「耦合（或連接）」可指任何直接或間接連接。舉例來說，如果本文描述第一裝置耦合（或連接）到第二裝置，那麼應解釋為第一裝置直接連接到第二裝置，或第一裝置通過其它裝置或一些其它連接間接連接到第二裝置。在本申請說明書全文（包含發明申請專利範圍）中提到的術語「第一」和「第二」用於命名元件，或用於區分不同實施例或範圍，但不用於限制元件的數量的上限或下限或組件的順序。另外，在可能的情況下，在圖式和實施例中具有相同附圖標記的元件/組件/步驟表示相同或類似部分。在不同實施例中使用相同附圖標記或相同術語的元件/組件/步驟的描述可為彼此的相互參考。
圖1是示出根據本公開的實施例的顯示系統100的示意性方塊圖。在圖1中所示出的實施例中，顯示系統100包含時序控制器120、多個源極驅動器140a到源極驅動器140f以及顯示面板160。在本實施例中，示出六個源極驅動器140a到源極驅動器140f，但本公開不必限於此。
時序控制器120可將包含時鐘嵌入差分信號CDSa到時鐘嵌入差分信號CDSf和雙向控制信號BCS的多種信號輸出到源極驅動器140a到源極驅動器140f中的每一個。在如圖1中所示出的匯流排鏈路中，可分別使用點對點高速介面（point-to-point high-speed interface；PHI）將時鐘嵌入差分信號CDSa到時鐘嵌入差分信號CDSf從時序控制器120直接傳輸到源極驅動器140a到源極驅動器140f中的每一個，且可使用雙向命令鏈路（bi-directional command link；BCL）將雙向控制信號BCS從時序控制器120直接傳輸到源極驅動器140a到源極驅動器140f中的每一個。在本實施例中，示出六個時鐘嵌入差分信號CDSa到時鐘嵌入差分信號CDSf，但本公開不必限於此。
源極驅動器140a到源極驅動器140f分別包含資料接收器142a到資料接收器142f。源極驅動器140a到源極驅動器140f中的每一個可通過對應資料接收器142a到資料接收器142f接收對應時鐘嵌入差分信號CDSa到時鐘嵌入差分信號CDSf，且驅動顯示面板160。在本實施例中，與驅動顯示面板160的源極驅動器140a到源極驅動器140f有關的細節不受限制。舉例來說，基於設計要求，源極驅動器140a到源極驅動器140f可安置有常規源極驅動電路或其它驅動電路，以便驅動顯示面板160的多個源極線（資料線）。在實施例中，顯示面板160可為液晶顯示（liquid-crystal display；LCD）面板、發光二極體（light-emitting diode；LED）顯示面板、有機發光二極體（organic light-emitting diode；OLED）顯示面板或任何其它顯示面板。
圖2是示出根據本公開的實施例的圖1中所描繪的資料接收器142a到資料接收器142f中的任一個的示意性電路方塊圖。在圖2中所示出的實施例中，資料接收器200包含電容器220、電容器240、反相器260以及反相器280。反相器260和反相器280彼此鎖存。在實施例中，資料接收器200可用於任何應用的傳輸介面和資料接收端子，且本公開不必限於此。
資料接收器200中的元件之間的連接關係的詳細描述如下。電容器220具有端子N1和端子N2，且電容器240具有端子N3和端子N4。反相器260具有輸入端子IN1和輸出端子ON1，且反相器280具有輸入端子IN2和輸出端子ON2。輸入端子IN1和輸出端子ON2耦合到端子N2，且輸入端子IN2和輸出端子ON1耦合到端子N4。
確切地說，端子N1可接收具有輸入電壓Vin1的輸入信號IS1，且端子N3可接收具有輸入電壓Vin2的輸入信號IS2。在實施例中，輸入信號IS1和輸入信號IS2是差分信號對或圖1中所描繪的時鐘嵌入差分信號CDSa到時鐘嵌入差分信號CDSf中的任一個。也就是說，輸入信號IS1和輸入信號IS2具有相同電壓振幅和相反相位（也就是說，一個為正且另一個為負）。在實施例中，輸入信號IS1和輸入信號IS2是隨機或非隨機信號，且本公開不必限於此。因此，輸出端子ON1可產生具有輸出電壓Vout1的輸出信號OS1，且輸出端子ON2可產生具有輸出電壓Vout2的輸出信號OS2。值得注意的是，輸出電壓Vout1和輸出電壓Vout2的電壓位準由輸入電壓Vin1和輸入電壓Vin2的電壓位準確定。且輸出信號OS1和輸出信號OS2具有相同電壓振幅和相反相位。
在實施例中，反相器260包含電晶體T1和電晶體T2。電晶體T1的閘極和電晶體T2的閘極耦合到輸入端子IN1。電晶體T1的汲極和源極中的一個耦合到供電電壓VDD。電晶體T2的汲極和源極中的一個耦合到接地電壓GND。電晶體T1的汲極和源極中的另一個以及電晶體T2的汲極和源極中的另一個耦合到輸出端子ON1。確切地說，電晶體T1是PMOS電晶體PT1，且電晶體T2是NMOS電晶體NT1。
在實施例中，反相器280包含電晶體T3和電晶體T4。電晶體T3的閘極和電晶體T4的閘極耦合到輸入端子IN2。電晶體T3的汲極和源極中的一個耦合到供電電壓VDD。電晶體T4的汲極和源極中的一個耦合到接地電壓GND。電晶體T3的汲極和源極中的另一個和電晶體T4的汲極和源極中的另一個耦合到輸出端子ON2。確切地說，電晶體T3是PMOS電晶體PT2，且電晶體T4是NMOS電晶體NT2。
圖3A和圖3B是示出根據本公開的實施例的圖2中所描繪的輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2的示意性波形圖。在圖3A和圖3B中所示出的實施例中，繪示輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2在輸入電壓Vin1和輸入電壓Vin2切換之前/之後的電壓波形300a和電壓波形300b。
請同時參考圖2、圖3A以及圖3B，資料接收器200中的元件之間的操作關係的詳細描述如下。當接收到輸入信號IS1和輸入信號IS2的切換訊息時，輸出信號OS1和輸出信號OS2轉換為反向狀態。舉例來說，當資料接收器200接收到輸入信號IS1和輸入信號IS2的切換訊息時，輸入信號IS1的輸入電壓Vin1從邏輯位準VIL改變為邏輯位準VIH，且輸入信號IS2的輸入電壓Vin2從邏輯位準VIH改變為邏輯位準VIL。因此，輸出信號OS1的輸出電壓Vout1可從供電電壓VDD改變為接地電壓GND，且輸出信號OS2的輸出電壓Vout2可從接地電壓GND改變為供電電壓VDD。對於另一實例，當資料接收器200接收到輸入信號IS1和輸入信號IS2的切換訊息時，輸入信號IS1的輸入電壓Vin1從邏輯位準VIH改變為邏輯位準VIL，且輸入信號IS2的輸入電壓Vin2從邏輯位準VIL改變為邏輯位準VIH。因此，輸出信號OS1的輸出電壓Vout1可從接地電壓GND改變為供電電壓VDD，且輸出信號OS2的輸出電壓Vout2可從供電電壓VDD改變為接地電壓GND。
當未接收到輸入信號IS1和輸入信號IS2的切換訊息時，輸出信號OS1和輸出信號OS2保持原始狀態。舉例來說，輸出信號OS1的輸出電壓Vout1可保持供電電壓VDD且輸出信號OS2的輸出電壓Vout2可保持接地電壓GND。或輸出信號OS1的輸出電壓Vout1可保持接地電壓GND且輸出信號OS2的輸出電壓Vout2可保持供電電壓VDD。
為進一步說明，當端子N1從邏輯低改變為邏輯高時，向上電壓切換信號影響輸出端子ON2的電壓以通過電容器220向上增加。同時，差分輸入的另一端子N3從邏輯高改變為邏輯低，且向下電壓切換信號使得輸出端子ON1的電壓通過電容器240下降。輸出端子ON2與輸出端子ON1的電壓之間的高和低關係相反。電路機構自動地將輸出端子ON2的電壓上拉到供電電壓VDD且將輸出端子ON1的電壓下拉到接地電壓GND。且接著電路鎖定輸出端子ON2和輸出端子ON1的電壓。現在，即使輸入信號長時間沒有信號切換，本公開的電路也可在發生輸入信號的下一次切換之前長時間保持其輸出狀態。當輸入信號的下一次切換發生時，輸出端子ON2和輸出端子ON1的電壓將通過電容器重寫。以此方式，本公開的資料接收器200實現位準校正、振幅放大、共模位準校正以及功率節省的效果。
圖4是示出根據本公開的另一實施例的圖1中所描繪的資料接收器142a到資料接收器142f中的任一個的示意性電路方塊圖。圖4中所描繪的資料接收器400類似於圖2中所描繪的資料接收器200，但資料接收器400還包含具有電阻值R的電阻器490。電阻器490耦合於端子N2與端子N4之間。可參考與圖2有關的描述來推斷圖4中所描繪的電容器420、電容器440、反相器460以及反相器480，且因此將不再重複。
在圖4中所示出的實施例中，電阻器490可調整輸出信號OS1和輸出信號OS2的輸出擺幅。更具體來說，電阻值R可界定操作期間供電電壓VDD與接地電壓GND之間的電流值（參考圖5A和圖5B，粗箭頭的方向和路徑表示電流流動），且接著當電路達到穩定狀態時界定輸出信號OS1和輸出信號OS2的邏輯位準VH和邏輯位準VL。在實施例中，邏輯位準VH和邏輯位準VL是由圖4中所描繪的資料接收器400輸出的邏輯1的電壓和邏輯0的電壓。
在實施例中，當電阻值R較大時，電流值較小。因此，邏輯位準VH更接近供電電壓VDD，且邏輯位準VL更接近接地電壓GND。在實施例中，如果電阻值R與斷開電路的電阻值一樣大（例如，圖2的實施例），那麼輸出信號OS1和輸出信號OS2是軌對軌信號。因此，通過控制電阻值R，資料接收器400可同時調整輸出信號OS1和輸出信號OS2的電壓。
圖5A和圖5B是示出根據本公開的實施例的圖4中所描繪的資料接收器400的電流流動的示意性電路方塊圖。在圖5A和圖5B中所示出的實施例中，粗箭頭的方向和路徑表示電流流動。圖5A繪示當輸入信號IS1的輸入電壓Vin1是邏輯位準VIL且輸入信號IS2的輸入電壓Vin2是邏輯位準VIH時資料接收器500a的電流流動。圖5B繪示當輸入信號IS1的輸入電壓Vin1是邏輯位準VIH和輸入信號IS2的輸入電壓Vin2是邏輯位準VIL時資料接收器500b的電流流動。
圖6A和圖6B是示出根據本公開的實施例的圖4中所描繪的輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2的示意性波形圖。在圖6A和圖6B中所示出的實施例中，繪示輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2在輸入電壓Vin1和輸入電壓Vin2切換之前/之後的電壓波形600a和電壓波形600b。
請同時參考圖4、圖6A以及圖6B，資料接收器400中的元件之間的操作關係的詳細描述類似於資料接收器200中的元件之間的操作關係的詳細描述。
應注意，圖4中所描繪的資料接收器400在正常操作下具有最小輸入擺幅要求。下文詳細描述電阻值R、邏輯位準VH、邏輯位準VL以及輸入擺幅要求之間的關係。
圖7是示出根據本公開的實施例的圖5A中所描繪的資料接收器500a的等效電路700的示意性電路圖。請同時參考圖5A和圖7，PMOS電晶體PT1等效於具有電阻值RP1的電阻器，且NMOS電晶體NT2等效於具有電阻值RN2的電阻器。
詳細地說，假設電晶體電流公式（三極管區）為以下所示的公式（1）。 （1）
在公式（1）中， 是常數。可觀察到，在此狀態下接通的PMOS電晶體PT1和NMOS電晶體NT2的 極大，且可視為滿足 。因此，可將電流公式簡化為以下所示的公式（2）。 （2）
因此，PMOS電晶體PT1和NMOS電晶體NT2可視為具有電阻值 的電阻器，即公式（3）。 （3）
此處，電阻值 和電阻值 在以下公式（4）和公式（5）中展示。 （4） （5）
接著，參考圖7，通過以下公式（6）得出流動穿過PMOS電晶體PT1、電阻器490以及NMOS電晶體NT2的電流I。通過推導，邏輯位準VH在以下公式（7）中展示，且邏輯位準VL在以下公式（8）中展示。 （6） （7） （8）
因此，邏輯位準VH與邏輯位準VL之間的邏輯位準差 在以下公式（9）中展示。 （9）
假設電容器和輸入資料轉變是理想的且可無損耗地耦合到電容器的另一端子，那麼最小輸入擺幅要求是邏輯位準差 的一半。也就是說，輸入信號IS1和輸入信號IS2的最小輸入擺幅大於或等於輸出信號OS1和輸出信號OS2的輸出擺幅的一半。因此，理論上，最小輸入擺幅必須大於 ，以便使資料接收器的電路正常操作。
另外，可通過參考圖5A中所描繪的資料接收器500a的等效電路來推導圖5B中所描繪的資料接收器500b的等效電路。
綜上所述，通過本公開的AC耦合方法，資料接收器可同時實現位準移位器和放大器電路的功能，且根據輸入信號的切換訊息產生同時滿足包含適當共模和邏輯位準的要求的輸出信號。此外，與常用AC耦合方法相比，通過本公開的AC耦合方法，資料接收器可避免在輸入隨機信號時由基線漂移現象引起的額外抖動。
雖然已通過以上實施例公開本公開，但其並不意欲限制本公開。對於本領域的普通技術人員中的任一個來說，可在不脫離本公開的精神和範圍的情況下對所公開的實施例進行修改和修飾。因此，本公開的範圍由以下隨附的發明申請專利範圍和其等效物界定。
100:顯示系統 120:時序控制器 140a、140b、140c、140d、140e、140f:源極驅動器 142a、142b、142c、142d、142e、142f、200、400、500a、500b:資料接收器 160:顯示面板 220、240、420、440:電容器 260、280、460、480:反相器 300a、300b、600a、600b:電壓波形 490:電阻器 700:等效電路 BCS:雙向控制信號 CDSa、CDSb、CDSc、CDSd、CDSe、CDSf:時鐘嵌入差分信號 GND:接地電壓 I:電流 IN1、IN2:輸入端子 IS1、IS2:輸入信號 N1、N2、N3、N4:端子 NT1、NT2:NMOS電晶體 ON1、ON2:輸出端子 OS1、OS2:輸出信號 PT1、PT2:PMOS電晶體 R、RN2、RP1:電阻值 T1、T2、T3、T4:電晶體 VDD:供電電壓 VH、VIH、VIL、VL:邏輯位準 Vin1、Vin2:輸入電壓 Vout1、Vout2:輸出電壓 :邏輯位準差
圖1是示出根據本公開的實施例的顯示系統100的示意性方塊圖。 圖2是示出根據本公開的實施例的圖1中所描繪的資料接收器142a到資料接收器142f中的任一個的示意性電路方塊圖。 圖3A和圖3B是示出根據本公開的實施例的圖2中所描繪的輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2的示意性波形圖。 圖4是示出根據本公開的另一實施例的圖1中所描繪的資料接收器142a到資料接收器142f中的任一個的示意性電路方塊圖。 圖5A和圖5B是示出根據本公開的實施例的圖4中所描繪的資料接收器400的電流流動的示意性電路方塊圖。 圖6A和圖6B是示出根據本公開的實施例的圖4中所描繪的輸入信號IS1、輸入信號IS2、輸出信號OS1以及輸出信號OS2的示意性波形圖。 圖7是示出根據本公開的實施例的圖5A中所描繪的資料接收器500a的等效電路700的示意性電路圖。
200:資料接收器
220、240:電容器
260、280:反相器
GND:接地電壓
IN1、IN2:輸入端子
IS1、IS2:輸入信號
N1、N2、N3、N4:端子
ON1、ON2:輸出端子
OS1、OS2:輸出信號
T1、T2、T3、T4:電晶體
VDD:供電電壓
Vin1、Vin2:輸入電壓
Vout1、Vout2:輸出電壓

Claims (12)

  1. 一種資料接收器，包括：第一電容器，具有第一端子和第二端子，所述第一端子接收具有第一輸入電壓的第一輸入信號；第二電容器，具有第三端子和第四端子，所述第三端子接收具有第二輸入電壓的第二輸入信號；第一反相器，具有第一輸入端子和第一輸出端子；第二反相器，具有第二輸入端子和第二輸出端子，其中所述第一輸入端子和所述第二輸出端子耦合到所述第一電容器的所述第二端子，所述第二輸入端子和所述第一輸出端子耦合到所述第二電容器的所述第四端子，所述第一輸出端子產生具有第一輸出電壓的第一輸出信號，且所述第二輸出端子產生具有第二輸出電壓的第二輸出信號；以及電阻器，耦合於所述第二端子與所述第四端子之間且配置成調整所述第一輸出信號和所述第二輸出信號的輸出擺幅。
  2. 如請求項1所述的資料接收器，其中所述第一輸入信號和所述第二輸入信號的最小輸入擺幅大於或等於所述第一輸出信號和所述第二輸出信號的所述輸出擺幅的一半。
  3. 如請求項1所述的資料接收器，其中當所述電阻器的電阻值與斷開電路的電阻值一樣大時，所述第一輸出信號和所述第二輸出信號是軌對軌信號。
  4. 如請求項1所述的資料接收器，其中所述第一輸出電壓和所述第二輸出電壓的電壓位準由所述第一輸入電壓和所述第二輸入電壓的電壓位準確定，且所述第一輸出信號和所述第二輸出信號具有相同電壓振幅和相反相位。
  5. 如請求項1所述的資料接收器，其中當接收到所述第一輸入信號和所述第二輸入信號的切換訊息時，所述第一輸出信號和所述第二輸出信號轉換為反向狀態。
  6. 如請求項1所述的資料接收器，其中當未接收到所述第一輸入信號和所述第二輸入信號的切換訊息時，所述第一輸出信號和所述第二輸出信號保持原始狀態。
  7. 如請求項1所述的資料接收器，其中所述第一反相器包含第一電晶體和第二電晶體，所述第一電晶體的閘極和所述第二電晶體的閘極耦合到所述第一輸入端子，所述第一電晶體的汲極和源極中的一個耦合到供電電壓，所述第二電晶體的汲極和源極中的一個耦合到接地電壓，且所述第一電晶體的所述汲極和所述源極中的另一個以及所述第二電晶體的所述汲極和所述源極中的另一個耦合到所述第一輸出端子。
  8. 如請求項7所述的資料接收器，其中所述第一電晶體是P型金氧半導體電晶體且所述第二電晶體是N型金氧半導體電晶體。
  9. 如請求項1所述的資料接收器，其中所述第二反相器包含第三電晶體和第四電晶體，所述第三電晶體的閘極和所述第四電晶體的閘極耦合到所述第二輸入端子，所述第三電晶體的汲極和源極中的一個耦合到供電電壓，所述第四電晶體的汲極和源極中的一個耦合到接地電壓，且所述第三電晶體的所述汲極和所述源極中的另一個以及所述第四電晶體的所述汲極和所述源極中的另一個耦合到所述第二輸出端子。
  10. 如請求項9所述的資料接收器，其中所述第三電晶體是P型金氧半導體電晶體且所述第四電晶體是N型金氧半導體電晶體。
  11. 如請求項1所述的資料接收器，其中所述第一輸入信號和所述第二輸入信號是隨機信號或非隨機信號。
  12. 如請求項1所述的資料接收器，其中所述第一輸入信號和所述第二輸入信號是差分信號對。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW480399B (en) * 1999-07-14 2002-03-21 Fujitsu Ltd Receiver, transceiver circuit, signal transmission method, and signal transmission system
US20040150607A1 (en) * 1998-12-21 2004-08-05 Yoshiharu Nakajima Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
US20080094110A1 (en) * 2004-07-30 2008-04-24 Koninklijke Philips Electronics, N.V. Transconductor Circuits
US20080224755A1 (en) * 2007-03-12 2008-09-18 Seiko Epson Corporation Level-shift circuit, electro-optical device, and level shift method
US20130207687A1 (en) * 2012-02-10 2013-08-15 Denso Corporation Logic signal transmission circuit with isolation barrier
TW201807955A (zh) * 2016-08-17 2018-03-01 元智大學 低電壓差動訊號模式發射與接收電路
US20210119590A1 (en) * 2019-10-18 2021-04-22 Analog Devices, Inc. Low power receiver circuit for isolated data communications

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3672954B2 (ja) * 1994-12-26 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
US6141237A (en) * 1999-07-12 2000-10-31 Ramtron International Corporation Ferroelectric non-volatile latch circuits
US20050190597A1 (en) * 2004-02-27 2005-09-01 Yoshihisa Kato Semiconductor device
US8212758B2 (en) * 2009-05-11 2012-07-03 Himax Technologies Limited Source driver and display utilizing the source driver
WO2013002192A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 表示駆動回路、表示パネル、及び表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150607A1 (en) * 1998-12-21 2004-08-05 Yoshiharu Nakajima Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
TW480399B (en) * 1999-07-14 2002-03-21 Fujitsu Ltd Receiver, transceiver circuit, signal transmission method, and signal transmission system
US20080094110A1 (en) * 2004-07-30 2008-04-24 Koninklijke Philips Electronics, N.V. Transconductor Circuits
US20080224755A1 (en) * 2007-03-12 2008-09-18 Seiko Epson Corporation Level-shift circuit, electro-optical device, and level shift method
US20130207687A1 (en) * 2012-02-10 2013-08-15 Denso Corporation Logic signal transmission circuit with isolation barrier
TW201807955A (zh) * 2016-08-17 2018-03-01 元智大學 低電壓差動訊號模式發射與接收電路
US20210119590A1 (en) * 2019-10-18 2021-04-22 Analog Devices, Inc. Low power receiver circuit for isolated data communications

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