TWI822715B - 寬能隙半導體基板、寬能隙半導體基板之製造裝置及寬能隙半導體基板之製造方法 - Google Patents

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Abstract

本發明提供一種半導體基板之製造方法，可在將機械強度維持地較強的狀態下形成功率損失低的原件。蝕刻方法是使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於處理室(11)內之基台(15)上所載置之寬能隙半導體基板(W)中形成元件之區域加以薄板化，包含以下步驟：將蝕刻氣體供給至前述處理室(11)內，並將該蝕刻氣體電漿化；對前述基台(15)施予偏壓電位，僅將前述寬能隙半導體基板(W)中形成元件之區域進行蝕刻而使其薄板化。

Description

寬能隙半導體基板、寬能隙半導體基板之製造裝置及寬能隙半導體基板之製造方法
本發明是關於一種表面可形成元件之寬能隙半導體基板、寬能隙半導體基板之製造裝置及寬能隙半導體基板之製造方法。
近年來，隨著電子機器小型化、薄型化、輕量化、低損失化(高效率化)、高機能(高性能)化的進步，使用薄板化之矽基板來製造的薄型半導體元件持續開發。特別是就垂直式功率元件而言，矽基板(晶圓)越薄損失越低，因此宜使用具有必要之耐受電壓性能且厚度最小的矽基板來製造。故，為了製造薄型功率元件，會將與形成有機能層之表面相反側的背面加以研磨，將矽基板變薄到其厚度到達希望的厚度。惟，會有以下問題，即，將矽基板薄板化時發生的基板翹曲會導致產生破裂或缺口，且在搬送薄板化矽基板時會產生破裂等。就此，如專利文獻1(日本專利第6004100號)所揭示，有一種技術是留下矽基板之背面的外周部不研磨，而僅研磨內側區域來將矽基板背面薄板化。藉此，便可減少矽基板的破裂或翹曲。
另一方面，功率元件也進一步要求降低導通電阻或提高耐受電壓。為了實現此要求，乃著眼於不使用習知的矽基板，而是使用碳化矽基板來製造。碳化矽相較於矽，結晶的晶格常數較小(原子間之結合較強)、具有較矽的能帶隙(1.12eV)大的能帶隙(2.2eV以上)(以下稱為寬能隙)。又，碳化矽基板的絶緣破壞電場強度(單位為V/cm)相較於矽基板高出10倍左 右。換言之，在製造同等的耐壓製品(元件)時，相較於以矽基板進行製造，以碳化矽基板進行製造可用10分之1的厚度來製造。舉例而言，若碳化矽基板之耐受電壓為100V/μm、厚度為15μm之基板時，可使用於可承受1500V以下(1200V)之耐受電壓的元件。另一方面，若矽基板要獲得相同程度的耐受電壓則需要厚度約150μm的基板。故，使用碳化矽基板來製造具備被要求之耐受電壓的元件時，其厚度相較於矽基板只要10分之1的厚度而較為優選。上述元件是如下製造，即，在碳化矽基板的表面層疊機能層後，在該機能層形成由複數分割預定線所區劃的區域，接著，在利用研磨裝置來研磨碳化矽基板的背面而變薄到預定厚度後，使用切割裝置或雷射加工裝置等來沿著分割預定線將碳化矽基板加以切斷，分割為各個元件晶片。然後，經分割的各晶片可做為功率元件。
[先前技術文獻] 專利文獻
專利文獻1：日本專利公報第6004100號
例如專利文獻1揭示了一種晶圓薄板化技術，是在藉由貼合於晶圓的支持基板來補強晶圓之狀態下，利用研磨裝置來將晶圓全體薄板化。惟，如該專利文獻1所記載，當使用研磨裝置時，若欲將晶圓極度地薄板化(因晶圓材質而異，例如50μm以下)，會有晶圓產生破裂或翹曲的問題。又，當該晶圓是由碳化矽等構成的寬能隙半導體基板時，由於相較於矽基板硬度非常高，所以若利用具備研磨石的研磨輪來研磨晶圓的背面，研磨石會磨耗研磨量的4~5倍左右，而有非常不經濟的問題。舉例而言，研磨矽基板100μm時，研磨石會磨耗0.1μm，相對於此，研磨碳化矽基板100μm 時，研磨石會磨耗400~500μm，與研磨矽基板相較下會磨耗4000~5000倍。
再者，上述專利文獻1中，當晶圓是由碳化矽(SiC)構成時，由於無法使SiC晶圓溶解，因此曾有提案將其利用CMP來薄板化。惟，以CMP來研磨SiC晶圓時，研磨率很慢，並不實用。又，無論是研磨或CMP，將小矩形區域的凹部薄板化或從凹部排出研磨屑都有困難性，且，也會有必須除去變形的問題。
另一方面，針對功率元件，會要求降低導通電阻或提高耐受電壓，且要求晶圓更加薄板化。
有鑑於以上實情，本發明之目的在於提供一種寬能隙半導體基板、其製造裝置及其製造方法，而可在將機械強度維持地較高的狀態下形成功率損失低的元件。
為達成上述目的，本發明是關於一種寬能隙半導體基板(以下簡稱「半導體基板」)，係於其上形成元件，具有：一第1基板區域，為一內側區域，具有一第1厚度；及，一第2基板區域，為設置成包圍前述第1基板區域之外周的區域，具有較前述第1厚度厚的一第2厚度；前述第1基板區域中形成前述元件，前述第1厚度為10μm以上50μm以下，而前述第2厚度則為100μm~350μm。
該半導體基板中，由於內側之區域形成有具有10μm以上50μm以下之厚度的一第1基板區域(薄板部)，且沿著該薄板部的外周形成有具有100μm~350μm之厚度的一第2基板區域(厚板部)，因此可有效防止半導體基板之破裂或翹曲。且，形成於該薄板部之元件可降低導通電阻。
故，可在將半導體基板之機械強度維持在較高的狀態下形成功率損失低的元件。
又，前述半導體基板中，前述第1基板區域宜藉由乾蝕刻來形成。
依據該半導體基板，由於是藉由乾蝕刻來形成前述第1基板區域，因此不須使用易磨耗且高價的研磨石來研磨半導體基板的背面。
故，相較於使用每次磨耗都須做交換的研磨石來進行加工的情形，可大幅減少製造成本。
又，前述半導體基板中，該半導體基板宜由碳化矽(4H-SiC、6H-SiC、3C-SiC)、氮化鎵(GaN)、氧化鎵(GaO)或鑽石(C)所構成。
依據該半導體基板，由於具有較矽的能帶隙(1.12eV)大的能帶隙(2.2eV以上)，因此可進一步降低形成於薄板部之元件的導通電阻，而更減少元件的功率損失。
前述半導體基板可藉由以下構成的製造裝置而更良好地製造。該製造裝置是使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於處理室內之基台上所載置之半導體基板中形成元件之區域加以薄板化，且，前述製造裝置具有一外周覆蓋機構，該外周覆蓋機構具有一覆蓋構件，可在對前述半導體基板進行蝕刻處理時，僅將前述基台所載置之半導體基板的周緣部加以覆蓋，以僅使未被該覆蓋構件覆蓋的要形成前述元件之區域被蝕刻處理而薄板化。
依據該製造裝置，由於具有外周覆蓋機構，可在將半導體基板進行蝕刻處理時，藉由覆蓋構件來僅將基台所載置之半導體基板的周緣部加以覆蓋而使其不被蝕刻，因此覆蓋構件可做為遮罩，僅使半導體基板的周緣部不被蝕刻，而僅蝕刻形成元件之區域。故，可輕易地將形成元件的內側區域薄板化。又，藉由將內側區域薄板化，可有效地防止半導體基板破裂或翹曲。且，形成於該薄板部之元件可降低導通電阻。
又，前述外周覆蓋機構更具有一設置於前述處理室內用於支持前述覆蓋構件的支持構件，該支持構件可構造成在與前述半導體基板之間形成有間隙的狀態下支持前述覆蓋構件，且間隙宜設定為0.5mm以上3mm以下。
又，前述製造裝置中，前述外周覆蓋機構更具有一設置於前述處理室內用於支持前述覆蓋構件的支持構件，且，宜構造成當前述半導基板藉由前述基台上升時，前述覆蓋構件與前述半導體基板的周緣部抵接而朝上方被抬起，僅覆蓋前述基台所載置之半導體基板的周緣部而使其不被蝕刻。
又，前述製造裝置宜更具有一可檢測前述半導體基板之蝕刻深度的深度監測器，前述深度監測器具有：一深度感測器，係包含一對前述半導體基板之蝕刻面及前述覆蓋構件照射光的光源；及，一處理部，係根據分別自前述蝕刻面及前述覆蓋構件反射之反射光來算出前述蝕刻深度。
依據該製造裝置，由於可根據蝕刻速率及蝕刻時間來辨識蝕刻終點，因此可不經過預先測量蝕刻量來算出蝕刻速率(實施條件設定)的前置步驟即開始蝕刻處理，因此可大幅減少製造時間。
再者，前述製造裝置中，前述半導體基板宜由碳化矽(4H-SiC、6H-SiC、3C-SiC)、氮化鎵(GaN)、氧化鎵(GaO)或鑽石(C)所構成。
故，由於由這些所構成的半導體基板具有較矽的能帶隙(1.12eV)大的能帶隙(2.2eV以上)，因此可將形成於薄板部之元件的導通電阻進一步降低，而更減少元件的功率損失。
又，前述半導體基板可藉由包含以下步驟的製造方法來良好地製造。即，該製造方法是使用電漿化之蝕刻氣體來進行蝕刻處理，以僅 將配設於一處理室內之一基台上所載置之半導體基板中形成元件之區域加以薄板化，其包含以下步驟：在前述處理室內之基台上載置一半導體基板，並藉由覆蓋一構件來僅將該半導體基板中不形成元件的一周緣部加以覆蓋；將蝕刻氣體供給至前述處理室內，並將該蝕刻氣體電漿化；對前述基台施予一偏壓電位，僅將前述半導體基板中形成元件之區域進行蝕刻處理來薄板化。
依據該製造方法，由於是在將前述半導體基板進行蝕刻處理時，僅將基台所載置之半導體基板的周緣部加以覆蓋而使其不被蝕刻，因此可僅使半導體基板的周緣部不被蝕刻。故，可製造內側區域形成有薄板部，且沿著該薄板部的外周形成有厚板部的半導體基板。且，藉由如此構成之半導體基板，該半導體基板可有效地防止破裂或翹曲。再者，藉由在該薄板部形成元件，可製造導通電阻低的元件。
而，該製造方法中，前述半導體基板與前述覆蓋構件之間宜設置間隙。在對基台施予偏壓電位的狀態下蝕刻半導體基板時，若覆蓋構件接觸半導體基板會產生以下問題，即，因覆蓋構件之材質使該覆蓋構件也產生偏壓電位，而覆蓋構件因電漿中的離子而濺射，使其生成物附著於做為半導體基板之內側區域的前述薄板部的表面，而造成表面精度惡化。為此，藉由在半導體基板與覆蓋構件之間設置間隙，可防止覆蓋構件產生偏壓電位，藉此即可防止因覆蓋構件之濺射而使前述薄板部表面的表面精度惡化。
半導體基板與覆蓋構件之間的間隙宜為0.5mm以上3mm以下。這是因為當間隙小於0.5mm時，無法有效地防止覆蓋構件產生偏壓電位，而當間隙為3mm以上時，蝕刻晶種會侵入半導體基板與覆蓋構件之間， 使得被半導體基板之覆蓋構件所覆蓋的區域(第2基板區域)被蝕刻，因而使該第2基板區域(厚板部)之內側周緣部(肩部)被蝕刻等，造成得到的半導體基板形狀惡化。
又，前述覆蓋構件宜由石英、氧化鋁或氧化釔所構成，或是由對該等其中一者塗覆金屬塗層之材料所構成。若為氧化鋁時，缺點是容易發生上述濺射，而因此造成薄板部表面的表面精度惡化，但優點是可便宜地製造覆蓋構件。又，若為釔時，缺點是覆蓋構件的製造成本高，但優點是即使發生上述濺射，其產生的生成物容易消失，因此薄板部表面的表面精度不易惡化。再者，若為石英時，優點是相較於釔，覆蓋構件的製造成本較便宜，且即使發生上述濺射，其產生的生成物會消失，薄板部表面的表面精度幾乎不會惡化。再者，石英雖然會被蝕刻晶種蝕刻，但反過來藉由覆蓋構件被蝕刻，可減輕負荷，而可將薄板部蝕刻成均勻地厚度。
該製造方法中，前述半導體基板之厚度宜蝕刻至為50μm以下。
依據製造方法，由於可使形成有元件之區域的半導體基板之厚度在50μm以下，因此可將形成於薄板化區域之元件的導通電阻進一步降低，而更減少元件的功率損失。
該製造方法中，前述蝕刻氣體宜包含氟系氣體。
依據該製造方法，宜對前述基台供給500W以上之高頻電力來施予偏壓電位，並使前述處理室內之壓力為30Pa以下。
依據該製造方法，由於對前述基台供給500W以上的高頻電力來施予偏壓電位，因此即使是原子間之結合強的半導體基板亦可高速地蝕刻。又，由於前述處理室內之壓力為30Pa以下，因此可使電漿穩定，且使蝕刻量的面內均勻性提高。
該製造方法中，前述寬能隙半導體基板宜由碳化矽(4H-SiC、6H-SiC、3C-SiC)、氮化鎵(GaN)、氧化鎵(GaO)或鑽石(C)所構成。
依據該製造方法，由於由這些所構成的半導體基板具有較矽的能帶隙(1.12eV)大的能帶隙(2.2eV以上)，因此可將形成於薄板部之元件的導通電阻進一步降低，而更減少元件的功率損失。
以上，依據本發明的寬能隙半導體基板，可在形成於內側之薄板部形成元件，且沿著該薄板部的外周具有厚板部，因此可在將寬能隙半導體基板的機械強度維持地較高的狀態下形成功率損失低的元件。
又，依據本發明的寬能隙半導體基板之製造裝置，由於可僅覆蓋寬能隙半導體基板的周緣部使其不被蝕刻，因此只有寬能隙半導體基板的周緣部不會被蝕刻。故，可輕易地僅使形成元件之內側薄板化。
又，依據本發明的寬能隙半導體基板之製造方法，當蝕刻處理寬能隙半導體基板時，可僅覆蓋寬能隙半導體基板的周緣部而使其不被蝕刻。故，可輕易地僅使形成元件之內側薄板化。
1、1A‧‧‧蝕刻裝置
11‧‧‧處理室
12‧‧‧下處理室
13‧‧‧上處理室
15‧‧‧基台
16‧‧‧上構件
17‧‧‧下構件
18‧‧‧升降柱
20‧‧‧排氣裝置
21‧‧‧排氣管
25‧‧‧氣體供給裝置
26、27‧‧‧氣體供給部
29‧‧‧供給管
30‧‧‧電漿生成裝置
31‧‧‧線圈
32、35‧‧‧高頻電源
40‧‧‧外周覆蓋機構
41、41’‧‧‧覆蓋構件
42‧‧‧支持構件
43‧‧‧深度監測器
44‧‧‧深度感測器
45‧‧‧處理部
50‧‧‧元件
70、70’‧‧‧(寬能隙)半導體基板
70a、70’a‧‧‧薄板部(第1基板區域)
70b、70’b‧‧‧厚板部(第2基板區域)
70c、70’c‧‧‧凹部
71‧‧‧接著劑
72‧‧‧載體基板
g‧‧‧間隙
H、H’‧‧‧突出部
Pa、Pb‧‧‧表面
Pc‧‧‧面
T1、T2‧‧‧厚度
W‧‧‧晶圓
θ‧‧‧角度
圖1a是本發明第1實施形態之半導體基板的縱剖面圖，圖1b是該半導體基板的平面圖。
圖2是顯示在製造圖1a、1b之半導體基板時使用的蝕刻裝置(製造裝置)之概略構成的剖面圖。
圖3a、3b、3c是繪示圖1a、1b之半導體基板之製造方法步驟的縱剖面圖。
圖4a、4b是繪示圖1a、1b之半導體基板之製造方法步驟的縱剖面圖。
圖5是顯示本發明第2實施形態之蝕刻裝置(製造裝置)之概略構成的剖 面圖。
圖6是用以說明本發明其他實施形態之製造方法及製造裝置的說明圖。
圖7是顯示本發明其他實施形態之寬能隙半導體基板的平面圖。
圖8是顯示用以製造圖7所示之寬能隙半導體基板之覆蓋構件的平面圖。
以下，參考圖式來說明本發明之實施形態。
第1實施形態
圖1a是本發明第1實施形態之半導體基板70的縱剖面圖，圖1b是該半導體基板70的平面圖。該半導體基板70是由具有高耐受電壓性能之碳化矽(4H-SiC)構成的寬能隙半導體基板。使用該半導體基板70製造的電子元件的功率損失小，可做為高性能及省電的反相器機器、家電用電力模組或電動車用功率半導體元件。
又，碳化矽相較於矽，具有楊式模數高，且即使在高溫下降伏溫度也高的性質，因此可將碳化矽做為兼具電路要件與細微之機械要件的MEMS(Micro-Electro Mechanical Systems)元件使用，目前已被使用於加速度感測器、印表機頭、壓力感測器、DMD(Digital Micromirror Device)等，市場規模在擴大中。
如圖1a、1b所示，本例之半導體基板70是由做為內側區域而平面看呈圓形的薄板部(第1基板區域)70a與做為外側環狀區域的厚板部(第2基板區域)70b所構成，薄板部70a具有厚度T1(10μm以上50μm以下)，厚板部70b是沿著該薄板部70a的外周形成，具有厚度T2(>T1)。換言之，半導體基板70在相當於內側之薄板部70a的區域具有平面看呈圓形的凹部70c。厚板部70b是形成為與薄板部70a呈同心圓狀地包圍薄板部70a之外周。在此，凹 部70c的面積為任意，可根據半導體基板70所要求的機械強度而決定。
如圖1a所示，將薄板部70a的平面狀表面Pa及厚板部70b的平面狀表面Pb連結的面(厚板部70b的內周面)Pc，與前述表面Pa之間的角度θ大致為直角。
如圖1a所示，在與薄板部70a之表面Pa為相反側之面(即背面，在圖1a為下面)形成具有數mm見方大小的元件50，該元件50包含垂直式功率元件(絕緣柵雙極電晶體(IGBT)、MOS型場效應電晶體(MOSFET)或二極體等)等。
另一方面，外側區域之厚板部70b可確保半導體基板70的機械強度，在搬送半導體基板70中或熱處理步驟中，負責用以防止半導體基板70破裂或翹曲的作用。舉例言之，厚板部70b的厚度T2為100μm~350μm。藉由做成該範圍，可有效地防止半導體基板70破裂或翹曲。相對於此，薄板部70a具有10μm以上50μm以下的厚度T1。藉由做成該範圍，可在將機械強度維持地較高的狀態下，降低形成於薄板部70a表面之元件50的導通電阻。故，可在將機械強度維持地較高的狀態下，製造功率損失低的元件。
而，在本例中，雖然是使凹部70c的平面形狀呈圓形，但本發明不限於此。例如，凹部70c的平面形狀亦可為矩形、圓角四角形(將角修圓的四角形)或多角形等形狀，凹部70c的平面形狀包含適合要形成之元件形狀的所有形狀。此時亦可獲得與本例相同的效果。再者，本例是將角度θ做成大致直角(90度)，但本發明不限於此，角度θ亦可為銳角或鈍角。此時亦可獲得與本例相同的效果。再者，本例中是針對凹部為1個的例子來說明，但亦可構造成形成複數凹部。
接著，參照圖2來說明蝕刻裝置1，該蝕刻裝置1是用以製造本例之半導體基板70的製造裝置。圖2是顯示在製造圖1a、1b之半導體基板 70時使用的蝕刻裝置1之概略構成的剖面圖。
如圖2所示，該蝕刻裝置1包含具有封閉空間的處理室11、可自由升降地配設於處理室11內而可載置做為蝕刻對象之晶圓W的基台15、可使基台15升降的升降柱(升降裝置)、可將處理室11內的壓力減壓的排氣裝置20、可對處理室11內供給處理氣體的氣體供給裝置(處理氣體供給部)25、可將已供給至處理室11內的處理氣體電漿化的電漿生成裝置30、可對基台15供給高頻電力的高頻電源(基台電力供給部)35以及可覆蓋晶圓W的周緣部(非蝕刻部)的外周覆蓋機構40。該蝕刻裝置1是使用已電漿化的蝕刻氣體進行蝕刻處理，而僅將配設於處理室11內之基台15上所載置之晶圓W中形成元件之區域薄板化。在此，外周覆蓋機構40在將晶圓W進行蝕刻處理時，是負責僅覆蓋基台15所載置之晶圓W的周緣部而使其不被蝕刻的作用。
前述處理室11是由具有相互連通之內部空間的下處理室12及上處理室13構成，上處理室13可形成為較下處理室12小。前述基台15是由可載置晶圓W的上構件16與可連接升降柱18的下構件17構成，配置於下處理室12內。
前述外周覆蓋機構40具有覆蓋構件41及支持構件42，覆蓋構件41是配置於下處理室12內，平面看呈環狀(甜甜圈形狀)，當基台15上升時，僅將該基台15上所載置之晶圓W的周緣部覆蓋，可做為蝕刻加工用之遮罩，支持構件42是環狀地設置於下處理室12之內壁，用於支持覆蓋構件41。該支持構件42是構造成可支持覆蓋構件41的外周周緣部。而，本例中，支持構件42雖然是構造成在覆蓋構件41之外周周緣部的整個周緣支持覆蓋構件41，但不限於此，亦可構造成例如在下處理室12的內壁數處(例如四點)配設朝內側突出的構件，並以該構件來支持覆蓋構件41。又，本例中，雖然是構造成使載置晶圓W的基台15升降，但不限於此，亦可構造成固定基 台15而使覆蓋構件41升降。再者，本例的外周覆蓋機構40形狀雖然是構造成使凹部70c的平面形狀被蝕刻成圓形，但本發明不限於此。舉例言之，外周覆蓋機構40亦可構造成使凹部70c的平面形狀被蝕刻成圓形以外的矩形、圓角四角形(將角修圓的四角形)或多角形等形狀。如此，根據覆蓋構件41的形狀，可形成任意形狀的凹部70c，在研磨等之時也不會有研磨屑的問題。
又，本例中，雖然是根據覆蓋構件41與晶圓W之蝕刻選擇比的觀點，將覆蓋構件41由氧化鋁等陶瓷材料來構成，但不限於此，亦可由石英等介電常數低的材料或釔來構成，或是由對氧化鋁、石英、釔施以鎳塗層等金屬塗層的材料來構成。
若為氧化鋁時，缺點是如後述在蝕刻處理時容易發生濺射，而因此造成薄板部70a的表面Pa的表面精度惡化，但優點是可便宜地製造覆蓋構件41。又，若為釔時，缺點是覆蓋構件41的製造成本高，但優點是即使發生上述濺射，其產生的生成物容易消失，因此薄板部70a的表面Pa的表面精度不易惡化。再者，若為石英時，優點是相較於釔，覆蓋構件41的製造成本較便宜，且即使發生上述濺射，其產生的生成物也會消失，薄板部70a的表面Pa的表面精度幾乎不會惡化。再者，石英雖然會被蝕刻晶種蝕刻，但反過來藉由覆蓋構件41被蝕刻，可減輕負荷，而可將薄板部70a蝕刻成均勻地厚度。
接著，說明外周覆蓋機構40的動作。
首先，在已利用升降柱18使基台15下降的狀態下，覆蓋構件41是呈周緣部被支持部材42所支持的狀態。此時，蝕刻處理前的晶圓W是載置於基台15上。接著，當利用升降柱18使基台15及其載置之晶圓W上升來進行蝕刻處理，而覆蓋構件41與晶圓W的周緣部上面抵接後，該覆蓋構 件41會隨著晶圓W之上升被朝上方抬起。此時，只有基台15上所載置之晶圓W的周緣部會被覆蓋構件41覆蓋，該覆蓋構件41在蝕刻處理時是做為遮罩作用。
接著，在蝕刻處理結束後，利用升降柱18使基台15下降，覆蓋構件41可被支持部材42所支持。在該狀態下，將處理後的晶圓W(半導體基板70)從蝕刻裝置1內搬出至蝕刻裝置1外，再將接著應處理的晶圓W搬入蝕刻裝置1內並載置於基台15上。
藉由使用該外周覆蓋機構40，可將晶圓W上面的外周部留下約3mm左右不被蝕刻，而可僅蝕刻內側區域來將該內側區域薄板化。藉由該構成，可減少蝕刻處理後晶圓W(半導體基板70)的破裂或翹曲。
而，本例中雖然是在上構件16載置晶圓W，但本發明不限於此。例如，亦可使用以一對絕緣層包夾電極板的静電夾來對電極板供給適當電壓，藉此將晶圓W吸附保持於静電夾上。此時亦可獲得與本實施形態相同的效果。
前述排氣裝置20具有與下處理室12之側面連接的排氣管21，可透過排氣管21將處理室11內的氣體排氣，使處理室11的內部處於預定壓力。
前述氣體供給裝置25具有可供給SF6氣體做為氟系氣體的氣體供給部26、可供給O2氣體做為氧系氣體的氣體供給部27以及一端與上處理室13的上面連接而另一端分岐分別與各氣體供給部26、27連接的供給管29。SF6氣體及O2氣體可從各氣體供給部26、27透過供給管29供給至處理室11內做為前述處理氣體。
前述電漿生成裝置30是生成所謂感應耦合電漿(ICP)的裝置，由配設於上處理室13的螺旋狀(環狀)線圈31以及可對該線圈31供給高頻 電力的高頻電源(線圈電力供給部)32所構成，藉由以高頻電源32對線圈31供給高頻電力，可將供給至上處理室13內的處理氣體電漿化。
前述高頻電源35可對基台15供給高頻電力，藉此使基台15與電漿之間產生電位差(偏壓電位)，並使因處理氣體之電漿化所產生的離子射入晶圓W。如此將晶圓W蝕刻。蝕刻為利用反應生成氣體進行的RIE(Reactive Ion Etching：反應式離子蝕刻)等的乾蝕刻(異向性蝕刻或同向性蝕刻)等。
圖3及圖4是繪示圖1a、1b的半導體基板70之製造方法步驟的縱剖面圖。接著，以這些圖來說明半導體基板70之製造方法。
首先，依據以下順序來製造晶圓W。即，如圖3a所示，準備其中一面形成有複數元件50的半導體基板70。該半導體基板70呈一般的圓板形狀(相對於直徑76mm~150mm的厚度為0.35mm)，由碳化矽構成。
接著，如圖3b所示，使用塗佈機(未圖示)對形成有元件50之面全體塗佈接著劑71。舉例言之，可使用旋塗方式，使半導體基板70高速旋轉，利用離心力使滴下的接著劑71在形成有元件50之面全體擴展。故，接著劑71宜具有適度的黏性，可在液體狀態下滴下到半導體基板70上。接著劑71可使用例如聚醯亞胺系或丙烯酸系的接著劑。接著，利用接著劑71來貼合載體基板72。藉由該載體基板72可保護元件50。而，即使不貼合該載體基板72，亦可僅以例如保護塗層材料來保護元件50，此時便可不貼合載體基板72。
藉由該構成，可一邊保護形成有元件50之面一邊貼附載體基板72(參考圖3c)。又，在半導體基板70薄板化後，可輕易地剝除該載體基板72。
接著，將晶圓W搬入蝕刻裝置1內的處理室11內並載置於基 台15(上構件16)上，使半導體基板70未形成有元件50之面為上面。此時，基台15是下降的，覆蓋構件41是由支持構件42所支持。接著，如圖3c所示，當晶圓W與基台15一起上升的同時，覆蓋構件41會藉著晶圓W的外周周緣部而被朝上方抬起。且，呈晶圓W上面的外周部約3mm左右被覆蓋構件41遮蔽的狀態。當晶圓W在該狀態被電漿蝕刻時，只有晶圓W上面的外周部不會被蝕刻，而只有其內側區域會被蝕刻。換言之，可將晶圓W的內側區域薄板化。在此，宜設定覆蓋構件41之內徑，使其可用半徑方向1mm~10mm的寬度來覆蓋半導體基板70的上面外周部，也就是使前述厚板部(第2基板區域)70b的半徑方向寬度為1mm~10mm。這是因為，若前述厚板部70b的寬度小於1mm，半導體基板70的強度會不足，而若厚板部70b的寬度大於10mm，則可形成元件的有效面積會變小。特別是就該有效面積而言，會大受各個元件的形狀、大小與配置、以及形成元件之凹部70c的形狀所影響。若凹部70c的平面形狀為圓形時，厚板部70b的寬度宜為5mm以下，但若凹部70c的平面形狀為多角形時，即使是5mm以上，有時可形成元件的有效面積仍會不足。
接著，如圖4a所示，將覆蓋構件41做為遮罩，並使用例如RIE(Reactive Ion Etching：反應式離子蝕刻)等電漿蝕刻技術，將半導體基板70的上面蝕刻處理來形成凹部70c。蝕刻處理的條件是將做為蝕刻氣體的SF6氣體以400sccm之流量、做為蝕刻添加氣體的O2氣體以600sccm之流量供給至處理室11內，供給至線圈31的線圈供給功率為2000W，供給至基台15的偏壓功率為700W，且處理室11內的壓力為12Pa。該條件下的蝕刻速率約為6μm/分。做為添加氣體的O2氣體可期待有提高與碳化矽(SiC)之碳(C)的反應性的效果，而使蝕刻速率提高。而，雖然是使用O2氣體來做為蝕刻添加氣體，但亦可不使用該O2氣體而只使用蝕刻氣體的SF6氣體來進行蝕刻。
而，線圈供給功率只要是400~5000W即可，特別是從電漿穩定性的觀點來看，以1500W以上為佳。又，偏壓功率只要是50~1000W即可，特別是從電漿穩定性的觀點來看，以500W以上為佳。又，處理室內壓力只是要0.5~50Pa即可，特別是從蝕刻量之面內均勻性的觀點來看，以3Pa以上~30Pa為佳。
如此將半導體基板71之上面蝕刻，形成具有預定深度的凹部70c後，結束上述一連串蝕刻步驟，將晶圓W從處理室11內搬出。之後，利用濺射裝置等來形成背面電極。
依據該薄板化方法，不需習知的研磨加工。故，不需為了去除研磨加工時產生的粉碎層等研磨變形而進行以CMP等處理的應力消除處理，可減少製造時間及製造成本。再者，即使是進行小矩形區域凹部的薄板化時，也容易進行覆蓋形狀之變更。
而，本例中雖然是在蝕刻裝置1側設置用以覆蓋非蝕刻部的機構，但本發明不限於此。例如，亦可構造成將覆蓋非蝕刻部的機構安裝在晶圓W側。
接著，如圖4b所示，在從接著劑71剝離載體基板72後，去除接著劑71。
依據如此製造的本例半導體基板70，由於可使半導體基板70的外周部(第2基板區域)的厚度較厚，而只有形成元件的內側區域(第1基板區域)的厚度較薄，因此可減少半導體基板70的破裂或翹曲。在者，由於形成有元件50之半導體基板70是由碳化矽構成，厚度可達到可承受高耐受電壓的最低限度(10μm以上50μm以下)，因此相較於以矽為材料製造的元件，可進一步低損失化。
又，依據本例的半導體基板70之製造方法，不需仰賴機械性 的研磨加工，可使用電漿蝕刻法將由硬度高的碳化矽構成的半導體基板70薄板化，使其不但具有高耐受電壓性能，且厚度達到最低限度(10μm以上50μm以下)。故，不需研磨用的高價研磨石，因此可大幅減少製造成本。
第2實施形態
接著，以圖5來說明本發明第2實施形態。圖5是顯示第2實施形態之蝕刻裝置1A的概略構成的剖面圖。相較於圖2所示的蝕刻裝置1，該蝕刻裝置1A與前述蝕刻裝置1在構造上不同處在於更具有分光式的深度監測器43，而可即時地測量(監控)晶圓W的蝕刻深度。故，圖5中，對於與圖2所示的蝕刻裝置1相同的構造部分會標示相同標號，以下省略其詳細說明。
前述深度監測器43具有深度感測器44與處理部45。深度感測器44包含可發出一將白色光照射於晶圓W之蝕刻面及覆蓋構件41的多波長光的光源(未圖示)、接收來自晶圓W及覆蓋構件41之反射光的受光部(未圖示)以及分光光度計(未圖示)，可取得依蝕刻深度而改變的深度訊號並輸出至處理部45。
深度感測器44是組裝於上處理室13的上面，與晶圓W及覆蓋構件41的表面相對向地配置。在晶圓W之蝕刻處理中，來自光源的白色光會照射到晶圓W及覆蓋構件41，並由受光部接收來自晶圓W及覆蓋構件41的反射光。分光光度計可在預定的波長範圍內測量反射光在各波長的強度，並將獲得的光強度資料送至處理部45。該光強度資料是反映了蝕刻深度的深度訊號，會依蝕刻深度而改變。處理部45可從光強度資料生成表示每一波長之光強度的光譜，並根據分別從晶圓W之蝕刻面及覆蓋構件41反射的反射光之相位差，從該光譜算出蝕刻深度。
在此，照射至晶圓W而反射之反射光、被覆蓋構件41反射之反射光會相互干涉。由於這個光波的干涉方式會因晶圓W的深度而改變， 因此可根據該變化來算出蝕刻深度。
依據使用了本例蝕刻裝置1A的半導體基板70之製造方法，可獲得與使用了第1實施形態蝕刻裝置1之製造方法相同的效果。且，由於本例的蝕刻裝置1A可進一步即時地監控蝕刻深度，根據蝕刻速率及蝕刻時間來辨識蝕刻終點，因此不需經過事先測量蝕刻量來算出蝕刻速率的前置步驟，便可開始蝕刻處理。故，相較於第1實施形態的蝕刻裝置1，可大幅減少製造時間。
以上已說明了本發明的具體實施形態，但本發明可採用之態樣不限於上述者。
舉例言之，上例中，半導體基板70是使用具有4H-SiC之結晶構造的碳化矽，但半導體基板70的材料不限於該碳化矽，亦可使用例如具有4H-SiC以外之結晶構造的碳化矽(6H-SiC、3C-SiC)、氮化鎵(GaN)、氧化鎵(GaO)或鑽石(C)等材料。此時亦可獲得與本實施形態相同的效果。
又，上例中是使用前述蝕刻裝置1及1A來製造本發明的半導體基板，但本發明的製造方法亦可使用具有其他構造的蝕刻裝置來實施。又，上例中是在將元件50形成於半導體基板70後，將該半導體基板70之形成有元件50的內側區域(第1基板區域)薄板化，但本發明不限於此。例如，亦可在將半導體基板70的內側區域(第1基板區域)薄板化後，在該薄板化之區域(薄板部)形成元件50。
此外，即使使用例如Cl2氣體、BCl3氣體、CCl4氣體、SiCl4氣體等氯系氣體來代替上例中做為蝕刻氣體所使用的氟系氣體(SF6氣體)，亦可獲得與上述製造方法相同的效果。
又，上例中是針對將可僅覆蓋半導體基板70的周緣部而使其不被蝕刻的覆蓋機構設置於蝕刻裝置1、1A側的例子來說明，但本發明不限 於此。例如，可使用可放入晶圓W的外殼，並在該外殼側設置蓋體來覆蓋半導體基板70的外周周緣部而使其不被蝕刻，亦可將抗蝕遮罩、氧化膜遮罩、金屬遮罩等蝕刻遮罩形成於半導體基板70的外周周緣部，而僅使該周緣部不被蝕刻。
又，上例是在將覆蓋構件41載置於半導體基板70上的狀態下進行蝕刻處理，但本發明的製造裝置(蝕刻裝置)及製造方法不限於該構成，如圖6所示，上述蝕刻裝置1及1A亦可構造成該覆蓋構件41由前述支持部材42所支持，而當前述基台15到達上升端時，半導體基板70之上面與覆蓋構件41之下面之間會產生間隙g，且前述製造方法亦可構造成在半導體基板70之上面與覆蓋構件41之下面之間形成有間隙g的狀態下進行前述蝕刻處理。
若在已對前述基台15施予偏壓電位的狀態下蝕刻半導體基板70，當覆蓋構件41與半導體基板70接觸時，會產生以下問題，即，因覆蓋構件41之材質(例如氧化鋁)使該覆蓋構件41也產生偏壓電位，而覆蓋構件41因電漿中的離子而濺射，使其生成物附著於做為半導體基板70之內側區域的前述薄板部70a(凹部70c)的表面，而造成表面精度惡化。為此，藉由在半導體基板70與覆蓋構件41之間設置間隙g，可防止覆蓋構件41產生偏壓電位，藉此即可防止因覆蓋構件41濺射而造成前述薄板部70a上面的表面精度惡化。
而，半導體基板70與覆蓋構件41之間的間隙g以0.5mm以上3mm以下為佳。這是因為當間隙小於0.5mm時，無法有效地防止覆蓋構件41產生偏壓電位，而當間隙為3mm以上時，蝕刻晶種會侵入半導體基板70與覆蓋構件41之間，使得被半導體基板70之覆蓋構件41所覆蓋的區域(第2基板區域)被蝕刻，因而使該第2基板區域(厚板部)之內側周緣部(肩部)被蝕刻等，造成得到的半導體基板70的形狀惡化。
又，前述半導體基板70亦可在前述第2基板區域(厚板部)具有1個以上朝半徑方向內側突出的突出部。圖7顯示具有該突出部的半導體基板。圖7所示的半導體基板70’具有3個突出部H，3個突出部H是等間隔地配置於第2基板區域70’b的周方向上。例如，在剝離上述載體基板72之步驟或去除接著劑71之步驟中，當從凹部70’c側支持半導體基板70’時，若藉由支持銷來支持薄板部70’a，由於薄板部70’a的厚度極為薄，因此支持部有被支持銷貫穿之虞。故，藉由在厚板部(第2基板區域)70’b形成朝內側突出的突出部H，可由支持銷來支持該厚度較厚的突出部H。藉此，可盡量擴大薄板部70’a的面積來使元件的取得數變多，且可防止半導體基板70’被支持銷貫穿的問題。而，設置突出部H的個數並無特別限定，但若從可穩定支持半導體基板70’的觀點來看，宜形成3個以上的突出部H，並將該等等間隔地配置於第2基板區域70’b的周方向上。
又，為了形成上述突出部H，上述蝕刻裝置1及1A的覆蓋構件41也同樣必須具有1個以上(最好是3個以上)朝半徑方向內側突出的突出部，而在設置複數突出部時，宜等間隔地配置於周方向上。為保險起見，將具有上述突出部的覆蓋構件顯示於圖8。圖8中，符號41’表示覆蓋構件，符號H’表示突出部。
再次重申，上述實施形態僅為舉例說明，本發明的具體態様在不脫離其範圍下可進行各種變形。
1‧‧‧蝕刻裝置
11‧‧‧處理室
12‧‧‧下處理室
13‧‧‧上處理室
15‧‧‧基台
16‧‧‧上構件
17‧‧‧下構件
18‧‧‧升降柱
20‧‧‧排氣裝置
21‧‧‧排氣管
25‧‧‧氣體供給裝置
26、27‧‧‧氣體供給部
29‧‧‧供給管
30‧‧‧電漿生成裝置
31‧‧‧線圈
32、35‧‧‧高頻電源
40‧‧‧外周覆蓋機構
41‧‧‧覆蓋構件
42‧‧‧支持構件
W‧‧‧晶圓

Claims (11)

  1. 一種寬能隙半導體基板之製造裝置，係使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於一處理室內之一基台上所載置之一寬能隙半導體基板中形成元件之區域加以薄板化者，其中：前述製造裝置具有一外周覆蓋機構，前述外周覆蓋機構具有一覆蓋構件，其在對前述寬能隙半導體基板進行蝕刻處理時，僅將前述基台所載置之寬能隙半導體基板的周緣部加以覆蓋，以僅使未被該覆蓋構件覆蓋的形成前述元件之區域受到蝕刻處理而薄板化，前述外周覆蓋機構更具有一設置於前述處理室內而可支持前述覆蓋構件的支持構件，其中前述支持構件是在與前述寬能隙半導體基板之間形成有0.5mm以上3mm以下之間隙的情形下支持前述覆蓋構件。
  2. 一種寬能隙半導體基板之製造裝置，係使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於一處理室內之一基台上所載置之一寬能隙半導體基板中形成元件之區域加以薄板化者，其中：前述製造裝置具有一外周覆蓋機構，前述外周覆蓋機構具有一覆蓋構件，其在對前述寬能隙半導體基板進行蝕刻處理時，僅將前述基台所載置之寬能隙半導體基板的周緣部加以覆蓋，以僅使未被該覆蓋構件覆蓋的形成前述元件之區域受到蝕刻處理而薄板化，其中前述外周覆蓋機構更具有一設置於前述處理室內用於支持前述覆蓋構件的支持構件，且，構造成當前述寬能隙半導體基板藉由前述基台上升時，前述覆蓋構件與前述寬能隙半導體基板的周緣部抵接而朝上方被抬起，僅覆蓋 前述基台所載置之寬能隙半導體基板的周緣部而使其不被蝕刻。
  3. 一種寬能隙半導體基板之製造裝置，係使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於一處理室內之一基台上所載置之一寬能隙半導體基板中形成元件之區域加以薄板化者，其中：前述製造裝置具有一外周覆蓋機構，前述外周覆蓋機構具有一覆蓋構件，其在對前述寬能隙半導體基板進行蝕刻處理時，僅將前述基台所載置之寬能隙半導體基板的周緣部加以覆蓋，以僅使未被該覆蓋構件覆蓋的形成前述元件之區域受到蝕刻處理而薄板化，前述製造裝置更具有一可檢測前述寬能隙半導體基板之蝕刻深度的深度監測器，前述深度監測器具有：一深度感測器，係包含一對前述寬能隙半導體基板之蝕刻面及前述覆蓋構件照射光的光源；及一處理部，係根據分別自前述蝕刻面及前述覆蓋構件反射之反射光來算出前述蝕刻深度。
  4. 如請求項1~3之寬能隙半導體基板之製造裝置，其中前述覆蓋構件是由石英、氧化鋁或氧化釔所構成，或是由對該等其中一者塗覆金屬塗層之材料所構成。
  5. 如請求項1~3中任一項之寬能隙半導體基板之製造裝置，其中前述寬能隙半導體基板是由4H-SiC、6H-SiC或3C-SiC所構成。
  6. 一種寬能隙半導體基板之製造方法，係使用電漿化之蝕刻氣體來進行蝕刻處理，以僅將配設於一處理室內之一基台上所載置之寬能隙半導體基板中形成元件之區域加以薄板化者，其包含以下步驟：在前述處理室內之基台上載置一寬能隙半導體基板，並藉由覆蓋一構件來僅將該寬能隙半導體基板中不形成元件的一周緣部加以覆蓋，並 於前述寬能隙半導體基板與前述覆蓋構件之間形成0.5mm以上3mm以下之間隙；將蝕刻氣體供給至前述處理室內，並將該蝕刻氣體電漿化；對前述基台施予一偏壓電位，僅將前述寬能隙半導體基板中形成元件之區域進行蝕刻處理來薄板化。
  7. 如請求項6之寬能隙半導體基板之製造方法，其中前述覆蓋構件是由石英、氧化鋁或氧化釔所構成，或是由對該等其中一者塗覆金屬塗層之材料所構成。
  8. 如請求項6或7之寬能隙半導體基板之製造方法，其係進行蝕刻處理，以使前述寬能隙半導體基板之厚度到達50μm以下。
  9. 如請求項6或7之寬能隙半導體基板之製造方法，其中前述蝕刻氣體包含氟系氣體。
  10. 如請求項6或7之寬能隙半導體基板之製造方法，其係對前述基台供給500W以上之高頻電力來施予偏壓電位，且，使前述處理室內之壓力為30Pa以下。
  11. 如請求項6或7之寬能隙半導體基板之製造方法，其中前述寬能隙半導體基板是由4H-SiC、6H-SiC或3C-SiC所構成。
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