TWI822280B - 半導體晶片的介面以及一種具有堆疊式半導體晶片的半導體裝置 - Google Patents

半導體晶片的介面以及一種具有堆疊式半導體晶片的半導體裝置 Download PDF

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Abstract

一種包括結合件的半導體晶片的介面。介面具有裝置佈 局通道以及穿孔佈局通道且半導體晶片包括電路與佈線結構。各裝置佈局通道在第一方向上位於兩穿孔佈局通道之間，以形成在第二方向上延伸的單元佈局通道，第二方向相交於第一方向。結合件排列於依循著穿孔佈局通道的結合件分佈圖中且位於裝置佈局通道之外。在第二方向上最鄰近的兩個結合件以垂直間距間隔排列，第一方向上位於裝置佈局通道的相對兩側的兩個結合件以橫向間距間隔排列，且橫向間距大於垂直間距。部分的電路與佈線結構設置於裝置佈局通道內。本發明也提供一種包括堆疊半導體晶片的半導體裝置。

Description

半導體晶片的介面以及一種具有堆疊式半導體 晶片的半導體裝置
本發明涉及一種具有半導體晶片的介面以及一種具有堆疊式半導體晶片的半導體裝置。
半導體產業持續地改良各種電子零件(如電晶體、二極體、電阻、電容等)的積體密度。為了進一步增加電路密度，三維積體電路(three-dimensional integrated circuits，3D-ICs)已被研究。多個半導體晶片及/或晶圓被堆疊以完成三維積體電路，使得越來越多電子零件可以在受限的區域中被整合而達到高積體密度。一種在堆疊半導體晶片及/或晶圓之間傳輸電子訊號及電力的技術是由矽穿孔(through silicon via，TSVs)完成的。矽穿孔的排列所形成的結合件分佈圖也是一個滿足各種集成需求的重要因素。
本發明是針對一種半導體晶片的介面，其具有可調適的穿孔區域排列以改善佈局空間的利用。
本發明是針對一種半導體裝置，其對於各種結合件密度需求具有良好的適應性。
根據本發明的一些實施例，半導體晶片的介面包括多個結合件，且介面具有裝置佈局通道以及穿孔佈局通道。各裝置佈局通道在第一方向上位於兩穿孔佈局通道之間，以形成在第二方向上延伸的單元佈局通道，第二方向相交於第一方向。結合件排列於依循穿孔佈局通道的結合件分佈圖中且位於裝置佈局通道之外。在第二方向上最鄰近的兩個結合件以垂直間距間隔排列，第一方向上位於裝置佈局通道的相對兩側的兩個結合件以橫向間距間隔排列，且橫向間距大於垂直間距。半導體晶片包括具有多個佈線圖案的電路與佈線結構，其中至少部分的電路與佈線結構設置於裝置佈局通道內。
根據本發明的一些實施例，半導體裝置包括多個半導體晶片。其中一個半導體晶片堆疊於另一個半導體晶片。各半導體晶片包括半導體晶片的介面。介面具有多個裝置佈局通道及多個穿孔佈局通道且半導體晶片包括電路與佈線結構。介面包括多個結合件。於第一方向上，各裝置區域位於兩個穿孔區域之間以形成區塊單元，且各區塊單元在第二方向上彼此緊鄰地排列，第二方向相交於第一方向。結合件在第二方向上以垂直間距間隔排列，且垂直間距實質上等於各區塊單元在第二方向上的寬度。部分的電路與佈線結構設置於裝置區域中。
基於上述，根據本發明一些實施例，半導體晶片的介面包括區塊單元。在第一方向上，各區塊單元具有兩個穿孔區域與位於兩個穿孔區域之間的一個裝置區域。區塊單元在第二方向上排列以形成單元佈局通道。結合件排列於穿孔區域之中且在裝置區域之外，且電路與佈線結構以及結合件之間間隔著排除距離。因此，區塊單元的裝置區域形成大的裝置佈局通道，且各裝置佈局通道在第二方向上延伸而不被結合件所干擾。區塊單元的穿孔區域形成穿孔佈局通道。單元佈局通道的配置可適用於各種結合件密度且在結合件間距縮小時有助於保持佈局資源。因此，本發明的介面可以適應半導體裝置的各種佈局設計。
為使前述更易於理解，現將數個實施例搭配圖式詳細說明如下。
本發明涉及一種具有堆疊半導體晶片的半導體裝置的介面，其中介面是基於3D封裝技術製作。在本發明中，半導體晶片的介面包括僅排列於穿孔區域之中的結合件。在第一方向上，穿孔區域間隔著橫向間距，使裝置區域足以設置電路與佈線結構。穿孔區域於第二方向直線地緊密排列以形成穿孔佈局通道。因此，結合件可以在第二方向上間隔著預設最小間距而排列於穿孔佈局通道之內。本發明所述的穿孔區域排列有利於較佳的佈局空間利用，且穿孔區域排列可以適應於各種結合件密度設計及3D封裝技術的各種堆疊方式。
以下提供數個實施例以敘述本發明，但本發明並不以這些實施例為限。
圖1是根據本發明的實施例，示意性地示出半導體晶片通過面對面、面對背及背對背連接的3D封裝結構的圖式。請參照圖1，在實施例中，具有3D封裝結構的半導體裝置10包括尺寸較大的半導體晶片12以及多個尺寸較小的半導體晶片14、16、18、20以作為舉例。堆疊於半導體晶片12上的數個尺寸較小的半導體晶片14、16、18、20 的數量可以基於產品設計而變更，且半導體晶片12也可以在不同區域採用其他半導體晶片而不以圖1的實施例的結構為限。3D封裝技術已經被提出各種堆疊的結構，例如系統集成晶片（SoIC）封裝、晶圓上晶圓（WoW）封裝及晶片上晶圓(CoW)封裝。本發明的一些實施例是基於3D 封裝技術的應用，但並不限制3D封裝結構的類型。
半導體晶片12、14、16、18、20分別包括形成於半導體晶片12、14、16、18、20前側的線路層12A、14A、16A、18A、20A，而前側的相對另一側稱為後側。於厚度方向上連接的堆疊半導體晶片12、14、16、18、20 可以基於其前側的朝向進行分類。舉例來說，面對面(F2F)的堆疊是由一個半導體晶片的前側面向下一個半導體晶片的前側而完成，面對背(F2B)的堆疊是由一個半導體晶片的前側面向下一個半導體晶片的後側而完成，且背對背(B2B) 的堆疊是由一個半導體晶片的後側面向下一個半導體晶片的後側而完成。
在本實施例中，半導體晶片12面向上，半導體晶片14面向下，半導體晶片16面向下，半導體晶片18面向上，且半導體晶片20 面向下。因此，半導體晶片12及半導體晶片14之間是以面對面的方式堆疊，半導體晶片14及半導體晶片16之間是以面對背的方式堆疊，半導體晶片16及半導體晶片18之間是以背對背的方式堆疊，且半導體晶片18及半導體晶片20 之間是以面對面的方式堆疊。然而，本發明並不以此例子為限。各半導體晶片12、14、16、18、20可以採用如同以下敘述的介面且可以自面對面、面對背及背對背的方式中選擇與下一個半導體晶片的堆疊及連接方式。
圖2是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。介面100的半導體晶片102 包括多個結合件120。介面100具有多個裝置佈局通道CHD以及多個穿孔佈局通道CHV，其中各裝置佈局通道CHD在第一方向D1上位於兩個穿孔佈局通道CHV之間，以形成單元佈局通道CHU。換句話說，各單元佈局通道CHU是由在第一方向D1上位於裝置佈局通道CHD的相對兩側的兩穿孔佈局通道CHV所定義的。結合件120 排列於依循穿孔佈局通道CHV的結合件分佈圖中且位於裝置佈局通道CHD之外。在本實施例中，各單元佈局通道CHU、各穿孔佈局通道CHV及各裝置佈局通道 CHD可以沿與第一方向D1相交的第二方向D2線性延伸。在一些實施例中，第一方向D1及第二方向D2可以是相互垂直的，但本發明不以此為限。
在一些實施例中，各結合件120可以由矽穿孔實施。舉例來說，結合件120 可以由例如是導電金屬的導電材料所製成，且結合件120具有在半導體晶片102的厚度方向延伸的柱狀結構，其中半導體晶片102的厚度方向可以是垂直於第一方向D1及第二方向D2的方向。
此外，半導體晶片102包括電路與佈線結構130，且至少一部分的電路與佈線結構130設置於裝置佈局通道CHD內。在一些實施例中，電路與佈線結構130可以包括多個電子元件132、多個佈線圖案(未示出)或其結合。在一些實施例中，電子元件132可以包括主動元件、被動元件或相似的元件。舉例而言，主動元件可以包括電晶體或相似的元件，且被動元件可以包括電容、電阻或相似的元件。電路與佈線結構130中電子元件132可以通過佈線圖案(未示出)以連接於構造所需電路及/或功能。在一些實施例中，設置於裝置佈局通道CHD內的一部分的電路與佈線結構130可以基於各式的設計而只包括佈線圖案(未示出)而不具有電子元件132。
在各穿孔佈局通道CHV中的結合件120可以在第二方向上D2排列成一條線。具體而言，在一個穿孔佈局通道CHV內的結合件120可以在第二方向D2上緊密排列，其中第二方向是穿孔佈局通道CHV的延伸方向。在一些實施例中，介面100的設計規則規定了結合件120的預設最小間距，且結合件120在第二方向D2上的垂直間距PV可以是預設最小間距的整數倍。舉例而言，第二方向D2上最鄰近的兩結合件120之間的垂直間距PV可以等於預設最小間距，以得到小的結合件間距設計。在一些實施例中，基於介面100的設計規則，預設最小間距的大小可以是數個微米，例如是10微米或小於10微米，但本發明不以此為限。此外，在第一方向D1上，位於裝置佈局通道CHD兩側的兩個結合件120以橫向間距PT間隔排列，且橫向間距PT大於垂直間距PV。在某些實施例中，橫向間距PT需要足夠大小以確保裝置佈局通道CHD的空間。此處的「間距」理解為兩鄰近元件幾何中心之間的距離。在某些實施例中，「最鄰近的兩結合件120」理解為兩結合件120相近地排列且兩結合件120之間的間隙不存在電路與佈線結構130。
介面100的單元佈局通道CHU 在第一方向 D1上並排排列。在一些實施例中，一個單元佈局通道CHU的穿孔佈局通道CHV在下一個單元佈局通道CHU中的穿孔佈局通道CHV的旁邊，使一個單元佈局通道CHU中的穿孔佈局通道CHV在第一方向D1上緊鄰著下一個單元佈局通道CHU中的穿孔佈局通道 CHV。在一些實施例中，兩鄰近單元佈局通道CHU的兩結合件120在第一方向D1上可以僅以水平間距PH間隔而緊密排列。第一方向 D1上的水平間距 PH可以基於介面100的設計規則而等於預設最小間距，以得到小的結合件間距設計。也就是說，在一些實施例中，垂直間距PV可以與水平間距PH相同或是水平間距PH的整數倍。
在一些實施例中，在第二方向 D2上各單元佈局通道CHU可以被分為數個區塊單元UB。各區塊單元UB中的穿孔佈局通道CHV形成穿孔區域RV，且各區塊單元UB中的裝置佈局通道CHD 形成裝置區域RD。 因此，各區塊單元UB包括一個裝置區域RD及在第一方向 D1上位於裝置區域 RD相對兩側的兩穿孔區域RV。在圖式中，細虛線表示裝置區域RD及穿孔區域RV的邊界，粗虛線表示裝置佈局通道 CHD 及穿孔佈局通道CHV的邊界，且細虛線及粗虛線為用以表示各區域及各通道分佈的假想線且不限於特定的結構特徵。
在一些實施例中，區塊單元 UB在第二方向D2上的尺寸可以依據結合件120的垂直間距PV來定義，以得到小的結合件間距需求。舉例而言，各區塊單元UB在第二方向 D2上的寬度WB可以等於垂直間距PV，且各區塊單元UB中的各結合件120可以位於對應的區塊單元 UB 的中心。各穿孔區域RV適合容納一個結合件120，且各穿孔佈局通道CHV適合容納排列於一直線上的結合件120。
在一些實施例中，各結合件120可以由在厚度方向上延伸的矽穿孔實施。在本實施例中，在各結合件120的周圍設置排除區域KOZ是必要的，以避免因形成矽穿孔(結合件120)過程產生的應力所造成的損害。排除區域KOZ可以界定為：排除區域KOZ的邊界與結合件120的邊緣之間間隔著排除距離KD，且排除距離KD可以由介面100的設計規則決定。在本發明的圖式中，長短虛線表示排除區域KOZ的邊界以便描述，且長短虛線是假想線而不限於特定的結構特徵。在一些實施例中，電路與佈線結構130設置於排除區域 KOZ之外，以與結合件120橫向上間隔的距離不小於結合件120的排除距離 KD。相似地，各結合件120設置於另一個結合件120的排除區域 KOZ之外。舉例而言，兩緊鄰的結合件120在第二方向D2上彼此間隔著充足的間隔距離SD。在一些實施例中，結合件的120垂直間距PV可以由介面100的設計規則所規定，其中第二方向D2上兩個緊鄰的結合件120之間的間隔距離SD大於兩倍的排除距離KD。在一些替代的實施例中，第二方向D2上兩個緊鄰的結合件120的間隔距離SD可以實質上等於兩倍的排除距離KD以得到小的結合件間距。
在各區塊單元UB中，用以排列電路與佈線結構130的裝置區域RD位於用以排列結合件120的兩個穿孔區域RV之間。在一個裝置區域RD中的電路與佈線結構130可以電連接位於相對兩側的兩個穿孔區域RV中對應的結合件120的其中一者。因此，電路與佈線結構130的佈局靈活度增加。此外，區塊單元UB如此排列，使裝置區域RD在第二方向D2連續連接以形成裝置佈局通道CHD，且沒有結合件120設置於裝置佈局通道CHD中。因此，電路與佈線結構130具有大的佈局空間且可相容各式各樣的佈局設計。
在本實施例中，結合件120可以僅在穿孔佈局通道CHV中排列而在裝置佈局通道CHD之外，且裝置區域RD在第二方向D2連續連接以形成裝置佈局通道CHD。因此如雙箭頭DA所示，裝置佈局通道CHD提供大的及可調整的佈局空間而不被結合件120阻擋。裝置佈局通道CHD的不同的裝置區域RD中的電路與佈線結構130的元件可以互相連接以建構所需的電路。
在本實施例中，介面100包括如穿孔區域RV以及裝置區域RD排成5×6的陣列的區域，其中穿孔區域RV排列於5×6的陣列的第一、第三、第四及第六列，且裝置區域RD排列於5×6的陣列的第二及第五列。另外，5×6陣列的各列包括5個區域。因此，介面100可以提供5×6的陣列中第一、第三、第四及第六列中的20個穿孔區域RV。在本實施例中，20個穿孔區域RV是用於提供結合件120的設置，而裝置佈局通道CHD提供大的且連續的佈局空間以設置電路與佈線結構130。在一些實施例中，在同一裝置佈局通道CHD內，位於一行的一部分電路與佈線結構130可以電連接於位於另一行的另一部分的電路與佈線結構130，以靈活佈局空間的利用。
在一些實施例中，結合件120的各種密度設計可以在不改變裝置佈局通道CHD的佈局空間以及穿孔區域RV的排列之下而完成。舉例來說，結合件120的數量可以少於穿孔區域RV的數量以達成較低的結合件密度設計。在一些替代的實施例中，結合件120的數量可以等於穿孔區域RV的數量以達成較高的結合件密度設計。在本實施例中，穿孔佈局通道CHV排列於5×6的陣列的第一、第三、第四及第六列，5×6的陣列中的各行個別包括4個位於穿孔佈局通道CHV中的穿孔區域RV，且5×6的陣列中的各穿孔佈局通道CHV包括5個穿孔區域RV，因此總共提供20個穿孔區域。在較高結合件密度的要求情況下，20個穿孔區域RV可以各自被一個結合件120所佔據。在較低結合件密度的要求情況下，一個或多個穿孔區域RV可以不存在結合件120。在一些實施例中，5×6陣列的一個或多個行中的穿孔區域RV可以不存在結合件120以達到較低的結合件密度。在一些實施例中，5×6陣列的一個或多個穿孔佈局通道CHV中的穿孔區域RV可以不存在結合件120以達到較低的結合件密度。此外，在一些實施例中，不存在結合件120的穿孔區域RV可以分散地位於5×6陣列的穿孔佈局通道CHV以達到所需的結合件密度，例如5×6陣列中的同一行或同一穿孔佈局通道CHV中，一個或多個穿孔區域RV可以不存在結合件120，而其他的穿孔區域RV被結合件120佔據。因此，介面100可以通過於5×6陣列中的一個或多個行中省略設置結合件120，在一個或多個穿孔佈局通道CHV中省略設置結合件，在5×6陣列的一個或多個行的一個或多個穿孔區域RV中省略設置結合件120，和/或在一個或多個穿孔佈局通道CHV中的一個或多個穿孔區域RV省略設置結合件120，以達到優化的結合件分佈圖配置。在一些實施例中，總共包括i個穿孔區域RV的介面100藉由設置j個結合件而適用於各種結合件密度，其中j介於1到i之間且i及j為整數。
在圖2中，結合件120的數量少於穿孔區域RV的數量而達到小的結合件密度，且舉例而言，以RV’表示的穿孔區域並不存在結合件120。因此，結合件120的排列可以構成遵循穿孔區域排列的結合件分佈圖，但因為一個或多個穿孔區域RV基於結合件密度設計而可以不存在結合件120，結合件分佈圖可以不同於穿孔區域排列。在一些實施例中，電路與佈線結構130可以排列於不存在結合件120的穿孔區域RV’之中，以進一步增加電路與佈線結構130的佈局空間。因此，介面100可以在結合件120數量減少時提供較大的佈局空間給電路與佈線結構130。
在本實施例中，結合件120可於介面100以對稱的方式設置。舉例而言，結合件120可以基於通過6×5陣列的第三行的輔助線LS而對稱地設置。介面100在沿著輔助線LS上下翻轉後可以具有相同的結合件分佈圖，而適於形成包括多個堆疊的半導體晶片及/或晶圓的各種3D(three-dimensional)封裝結構。舉例而言，在不需改變結合件120的結合件分佈圖之下，介面100可以適用於如圖1繪示的半導體裝置10中以面對背、背對背及面對面堆疊的半導體晶片12~20。
圖3是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。實施於半導體晶片102內的介面200包括多個結合件120，且半導體晶片102包括電路與佈線結構130，由於前述元件與前述實施例的對應組件相似，因此本實施例中各元件的細節可以對應參照。在本實施例中，介面200進一步包括在第一方向D1延伸的橫向佈局區域RL且設置於單元佈局通道CHU在第二方向D2上的一側。一部分的電路與佈線結構130可以設置於橫向佈局區域RL。電路與佈線結構130可以構成所需的邏輯電路，且設置於橫向佈局區域RL的電子元件132可以電連接設置在裝置佈局通道CHD內的電子元件132。
在一些實施例中，設置於裝置佈局通道CHD內的電子元件132及設置於橫向佈局區域 RL內的電子元件132可以通過佈線圖案，例如是佈線圖案134，而彼此連接，且所需的邏輯電路可以通過設置於裝置佈局通道CHD中的電子元件132、設置於橫向佈局區域RL中的電子元件132或兩者的結合而建構。在一些實施例中，基於各種佈局設計，一個或多個裝置佈局通道CHD可以不存在電路與佈線結構130的電子元件132，而僅有電路與佈線結構130的佈線圖案設置於一個或多個裝置佈局通道CHD。
裝置佈局通道CHD在第二方向D2上延伸且提供連接橫向佈局區域RL的佈局空間。沒有結合件120設置於裝置佈局通道CHD之中，因此由裝置佈局通道CHD中的電子元件132建構的電路連接於設置於橫向佈局區域RL中的電子元件132，而不會受到如結合件120的阻擋的困難。在一些實施例中，一個單元佈局通道CHU在第二方向D2上相對兩側的區域可以同時作為橫向佈局區域RL以形成為電路與佈線結構130 的工形的佈局空間。在一些實施例中，橫向佈局區域RL可以設置於一個單元佈局通道CHU在第二方向D2上的一側，以形成為設置電路與佈線結構 130的一般的T形或倒T形的佈局空間。因此，電路與佈線結構130的元件可以沿著如圖3繪示的佈局空間軌跡LT自由地排列。相較之下，緊密排列於穿孔佈局通道CHV之中的結合件120可能會阻擋且/或限制電路與佈線結構130在第一方向D1上的佈局軌跡。因此，介面200的第一方向D1上相對側的區域RX可能不適合作為電路與佈線結構130的佈局空間。
與介面100相似，即使結合件120的間距縮小，介面200可以提供大的且可調適的佈局空間以建構所需的電路及/或功能。在一些實施例中，介面200可以相容各種結合件密度的需求。舉例而言，介面200可以通過於5×6陣列中的一個或多個行省略設置結合件120，於一個或多個穿孔佈局通道CHV省略設置結合件120，於5×6陣列中的一個或多個行的一個或多個穿孔區域RV省略設置結合件120，且/或於一個或多個穿孔佈局通道CHV的一個或多個穿孔區域RV省略設置結合件120，以達到優化的結合件分佈圖配置。或者，介面200中的所有穿孔區域RV可以都設置結合件120以完成大的結合件密度。在一些實施例中，總共具有i個穿孔區域RV的介面200適用於各種結合件密度以設置j個結合件120，其中j介於1到i之間且i及j為整數。介面100及介面200中，各單元佈局通道CHU中的區塊單元UB的數量可以基於介面100/200所需電路及/或功能調整。舉例而言，在第二方向D2上連接的較多行的區塊單元UB可以排列以於介面100/200達成較大的佈局空間需求。在一些實施例中，區塊單元UB的設計可以完成結合件120對稱的排列以使介面100/200適用於包含各種堆疊方式的半導體裝置，例如是面對背、背對背或面對面等方式。
圖4是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。實施於半導體晶片102內的介面300包括多個結合件120，且半導體晶片102包括電路與佈線結構130，由於前述元件與前述實施例的對應組件相似，因此本實施例中各元件的細節可以對應參照。在本實施例中，介面300進一步包括橫向佈局區域RL，其相似於介面200的橫向佈局區域RL。此外，介面300中的穿孔佈局通道CHV包括獨立於單元佈局通道 CHU的單個的穿孔佈局通道CHV’。舉例而言，第一方向D1上設置於兩個單元佈局通道CHU之間的其中一個穿孔佈局通道CHV於圖4中表示為穿孔佈局通道CHV’。在一些實施例中，單元佈局通道 CHU以及單個穿孔佈局通道CHV’可替換地排列於第一方向D1。
如圖4所示，穿孔佈局通道CHV’中結合件120的排列相似於單元佈局通道CHU中的各穿孔佈局通道CHV的結合件120的排列。舉例而言，穿孔佈局通道CHV’包括排列於第二方向D2的多個穿孔區域RV，且一個結合件120設置於穿孔佈局通道 CHV’的其中一個穿孔區域RV。在一些實施例中，在第一方向D1上穿孔佈局通道CHV’及與其鄰近的穿孔佈局通道CHV中兩鄰近的的結合件120 之間可以以水平間距PH間隔排列，且在第二方向D2上穿孔佈局通道CHV’中兩鄰近的結合件120之間可以以垂直間距PV間隔排列。在一些實施例中，穿孔佈局通道CHV’中相關於結合件120的水平間距PH及垂直間距PV可以等於介面300設計規則下的預設最小間距。
結合件120用以傳輸各種電子訊號，例如是資料信號、電源信號及接地信號。在一些實施例中，單元佈局通道CHU的穿孔區域RV中的結合件120可以傳輸資料信號，且穿孔佈局通道 CHV’的穿孔區域RV中的一個或多個的結合件120可以傳輸電源信號、接地信號及/或資料信號。在一些替代的實施例中，單元佈局通道CHU的穿孔區域RV中的一個或多個結合件120也可以傳輸電源信號及/或接地信號。在一些採用介面100或200的設計的實施例中，單元佈局通道CHU的穿孔區域RV中的結合件120可以各別傳輸資料信號、電源信號及接地信號。結合件120傳輸的信號種類可以由介面100、200、300中的電路與佈線結構130的配線路徑決定而不需改變用以設置結合件120的穿孔區域排列。在某些實施例中，設置於穿孔佈局通道CHV、CHV’中的結合件120的數量可以基於設計需求決定。舉例而言，穿孔佈局通道 CHV、CHV’中的一個或多個的穿孔區域RV可以不存在結合件120以達到較小的結合件密度設計。因此，由結合件120的排列所建構的結合件分佈圖可以不同於穿孔區域排列但依循穿孔區域排列。相似於前面的實施例，不具有結合件120的穿孔區域RV可以做為額外的佈局空間以設置電路與佈線結構130，因而提供較大的佈局空間。
圖5是根據本發明的一些實施例，示意性地示出半導體晶片的介面。圖5示意性的表現介面的區域排列而未示出以解說為目的的各區域詳細結構，且各區域詳細結構可以參考本發明其他實施例。本實施例的半導體晶片的介面400具有多個裝置區域RD 以及多個穿孔區域RV1~RV5。
在本實施例中，穿孔區域RV1~RV5全表示用以設置結合件的區域且可以具有不同功能，因此穿孔區域以解說為目的而表示為不同的數字。舉例而言，用以傳輸第一種電子信號的結合件設置於穿孔區域RV1，用以傳輸第二種電子信號的結合件設置於穿孔區域RV2，用以傳輸第三種電子信號的結合件設置於穿孔區域RV3，用以傳輸第四種電子信號的結合件設置於穿孔區域RV4，且沒有結合件設置於穿孔區域RV5中。
具體而言，於圖5中，穿孔區域RV1以反斜線的圖案填滿，穿孔區域RV2以雙倍反斜線的圖案填滿，穿孔區域RV3以點狀的圖案填滿，且穿孔區域RV4以斜線的圖案填滿，而如穿孔區域RV5及裝置區域RD等沒有設置結合件的地區以空白填充表示。因此，本實施例的穿孔區域RV1、RV2、RV3、RV4的排列可以建構結合件分佈圖。可見的是，結合件分佈圖不同於穿孔區域的排列但依循著穿孔區域的排列。
在本實施例中，兩穿孔區域RV1在第一方向D1上排列於一個裝置區域 RD的相對兩側以形成區塊單元UB1，且一個穿孔區域RV2及一個穿孔區域RV5排列於在第一方向D1上一個裝置區域 RD的相對兩側以形成區塊單元UB2。三個區塊單元 UB1、一個區塊單元UB2及另外的三個區塊單元UB1於第二方向D2互相連續連接以形成單元佈局通道 CHU。介面400包括兩單元佈局通道CHU，但本發明不以此為限。
如圖5所示，穿孔區域RV1~RV5及裝置區域RD 排列於7×7的陣列中。具體來說，排列在一條線上的三個穿孔區域RV1、一個穿孔區域RV2及另外的三個穿孔區域RV1定義為穿孔佈局通道CHV1，排列在一條線上的三個穿孔區域RV1、一個穿孔區域RV5及另外的三個穿孔區域RV1定義為穿孔佈局通道CHV2，且排列在一條線上的穿孔區域RV3、穿孔區域RV4、穿孔區域RV3、穿孔區域RV5、穿孔區域RV3、穿孔區域 RV4及穿孔區域 RV3定義為穿孔佈局通道CHV3。如圖5所示，各穿孔佈局通道 CHV1、穿孔佈局通道CHV2及穿孔佈局通道CHV3相對於輔助線LS1呈現對稱的排列。此外，在第一方向上，穿孔佈局通道CHV1、裝置佈局通道CHD、穿孔佈局通道CHV2、穿孔佈局通道CHV3、穿孔佈局通道CHV2、裝置佈局通道CHD以及穿孔佈局通道CHV1依序排列以相對於輔助線LS2呈現對稱的排列。因此，介面400具有相對於輔助線LS1及輔助線LS2呈現對稱的結合件分佈圖。
基於對稱的結合件分佈圖，介面400可以適用於如圖1所示半導體裝置10中的任何的半導體晶片12至20。舉例而言，當介面400應用於面向上的半導體晶片12，介面400呈現從俯視方向看圖5的結合件分佈圖，當介面400應用於面向下的半導體晶片14，介面400也呈現從俯視方向看圖5的結合件分佈圖。因此，半導體晶片12及半導體晶片14可以再利用介面400的設計而以面對面的方式堆疊。相似地，介面400可以應用於包括各種如圖1的半導體晶片16、18、20的3D封裝結構堆疊方式。
在本實施例中，裝置佈局通道 CHD的裝置區域RD 連續地沿第二方向 D2排列且不具有結合件於其中，以設置如本發明其他實施例中揭露的電路與佈線結構而提供大且可調適的佈局空間。此外，由於穿孔區域RV5不具有結合件，電路與佈線結構可以進一步排列於穿孔區域RV5。因此，介面400可以為電路與佈線結構提供H形的佈局空間以適用於各種電路設計。
圖6是根據本發明的一些實施例，示意性地示出半導體晶片的介面。圖6示意性地表現介面的區域排列而未示出以解說為目的的各區域詳細結構，且各區域詳細結構可以參考本發明其他實施例。介面500包括穿孔區域RV1~ RV5且裝置區域RD排列於7×7的陣列以作為例子。穿孔區域RV1~RV5的功能可以參考介面400，且相似地，圖6中填滿圖案的區域可以遵循穿孔區域排列建構結合件分佈圖，但結合件分佈圖不等同於穿孔區域排列。本實施例的穿孔佈局通道CHV1及裝置佈局通道CHD相同於圖5的實施例的穿孔佈局通道CHV1及裝置佈局通道CHD。不同於圖5的實施例，在介面500中，在7×7陣列中排列於第三及第五列的穿孔區域RV1及穿孔區域RV3形成穿孔佈局通道CHV4。此外，在7×7陣列中排列於第四列的穿孔區域RV3、RV4及RV5形成穿孔佈局通道CHV5。
在穿孔佈局通道CHV4中，穿孔區域RV3排列於7×7陣列的第四行以達成相對於輔助線LS1的對稱排列。在穿孔佈局通道CHV5中，穿孔區域RV3及RV4在7×7陣列的第四列中對稱地排列於穿孔區域RV5的相對兩側，以達成相對於輔助線LS1的對稱排列。參考前面的實施例，穿孔佈局通道CHV1具有相對於輔助線LS1對稱的排列。因此，介面500具有相對於輔助線LS1對稱的結合件分佈圖。
此外，介面500的區域排列包括一個穿孔佈局通道CHV1、一個裝置佈局通道CHD、一個穿孔佈局通道CHV4、一個穿孔佈局通道CHV5、另一個穿孔佈局通道CHV4、另一個裝置佈局通道CHD及另一個穿孔佈局通道CHV1在第一方向D1上依序排列，以相對於輔助線LS2呈現對稱的排列。因此，介面500也具有對輔助線LS2的對稱的結合件分佈圖。介面500可以適用於如圖1所示的半導體裝置的所有的半導體晶片12、14、16、18、20。
圖5及圖6是表示對稱的結合件分佈圖的示範例子以作為描述目的，但本發明不以此為限。介面400包括四個穿孔區域RV3及兩個穿孔區域RV4，且介面500包括四個穿孔區域RV3以及四個穿孔區域RV4，以使介面400及介面500在相同穿孔區域排列下提供各種結合件密度設計以及各種結合件分佈圖。因此，依據本發明實施例的穿孔區域排列提供電路與佈線結構較佳的佈局空間利用、可相容的用於各種結合件密度設計且適用於各種堆疊方式，例如是面對背、背對背或面對面等等堆疊方式。
圖7是根據本發明的一些實施例，示意性地示出部分的半導體晶片。半導體裝置600包括具有各自介面的多個半導體晶片602，且其中一個半導體晶片602通過混合鍵合介面HB堆疊於另一個半導體晶片602。各半導體晶片602包括一個基板110、前面實施例提到的實施於結合件120中的多個矽穿孔122、電路與佈線結構130、金屬化結構140、前側介面結構150以及後側介面結構160。各半導體晶片602中，結合件120可以建構一個介面，作為前面實施例提及的介面100~500的實施範例，因此前面實施例描述的結合件120及電路與佈線結構130排列的細節可以納入且應用於本實施例。
具體而言，在第一方向D1上兩穿孔區域RV之間的裝置區域RD可以被定義以形成區塊單元UB。相似於前面實施例但未示於圖7，多個區塊單元UB可以連續地排列於相交於第一方向D1的第二方向D2，從而定義前面實施例描述的單元佈局通道CHU。矽穿孔122延伸穿過基板110，且各矽穿孔122位於其中一個穿孔區域RV中。矽穿孔122設置於裝置區域RD之外。電路與佈線結構130設置在基板110之上且包括設置於裝置區域RD的多個電子元件132及多個佈線圖案134。基板110具有形成電路與佈線結構130的前側FS以及在第三方向D3上相對於前側FS的後側BS，第三方向D3例如是基板110的厚度方向。
電路與佈線結構130設置於基板110的前側FS。電路與佈線結構130包括多個用以建構所需的電路及/或功能的電子元件132，電路與佈線結構130且也包括連接於電子元件132的多個佈線圖案134。基板110可以是半導體基板或具有隔離區的機板，且電路與佈線結構130的電子元件132可以部分的整合於基板110。在一些實施例中，電子元件132可以包括主動元件、被動元件或相似的元件。舉例而言，主動元件可以包括電晶體或相似元件，且被動元件可以包括電容、電阻或相似元件。在一些實施例中，佈線圖案134可以為多個介電層136之間的導電金屬層所形成的導電圖案，以建立各種電力傳輸路徑以連接電子元件132。在一些實施例中，佈線圖案134及電子元件132橫向地與矽穿孔122至少間隔著排除距離KD。介電層136可以自裝置區域RD連續地延伸至穿孔區域RV。各矽穿孔122自基板110的前側FS延伸至基板110的後側BS。此外，矽穿孔122也延伸穿過形成於基板110前側FS的介電層136。
金屬化結構140設置於電路與佈線結構130上且電連接於結合件120及電子元件132。在一些實施例中，金屬化結構140包括自一個穿孔區域RV連續延伸至一個裝置區域RD的導電圖案142。因此，電子元件132可以通過導電圖案142電連接至對應的結合件120。金屬化結構140理解成用以提供電子元件132及結合件120的各種電力傳輸路徑的互連構造。舉例而言，金屬化結構140可以建立用以電連接一個電子元件132至一個結合件120的電力傳輸路徑。此外，金屬化結構140也可以建立用以電連接一個結合件120至外部裝置的電力傳輸路徑。在一些實施例中，結合件120傳輸的信號的種類可以由金屬化結構140的配線路徑決定。
在一些實施例中, 前側介面結構150設置於金屬化結構140遠離電路與佈線結構130的外側，用以結合例如是另一個半導體晶片或另一個基板等等的外部裝置。前側介面結構150包括金屬圖案152以及介電圖案154。金屬圖案152以及介電圖案154交錯地暴露於同個平面。此外，後側介面結構160設置於基板110的後側。後側介面結構160包括交錯暴露於同個平面的金屬圖案162以及介電圖案164。前側介面結構150的金屬圖案152以及後側介面結構160的金屬圖案162可以電連接至實施於結合件120的對應的矽穿孔，以使於第三方向D3延伸穿越半導體晶片602的電力傳輸路被建立。在一些實施例中，金屬圖案152及金屬圖案162可以是或包括銅及/或一些其他適合的金屬，且介電圖案154及介電圖案164可以是或包括例如氧化矽及/或一些其他適合的介電質。
在本實施例中，三個或更多半導體晶片602在相交於第一方向D1及第二方向D2的第三方向D3上堆疊。舉例而言，標示為半導體晶片602A 及半導體晶片602B的兩個半導體晶片602作為例子以進行說明。在圖7中，半導體晶片602A及半導體晶片602B相互結合且堆疊。在本實施例中，半導體晶片602A的後側介面結構160內的金屬圖案162接觸半導體晶片602B的前側介面結構150內的金屬圖案152。此外，半導體晶片602A的後側介面結構160內的介電圖案164接觸半導體晶片602B的前側介面結構150內的介電圖案154。因此，半導體晶片602A的後側介面結構160及半導體晶片602B的前側介面結構150相互結合以形成混合鍵合介面HB。混合鍵合介面HB可以包括與金屬圖案162結合的金屬圖案152以及與介電圖案164結合的介電圖案154的結構。
半導體晶片602A以及半導體晶片602B的方向都是前側FS面向上且後側BS面向下，因此半導體晶片602A及半導體晶片602B彼此以面對背的方式結合。換句話說，半導體晶片602B的前側介面結構150結合於且接觸於半導體晶片602A的後側介面結構160。各半導體晶片602A及半導體晶片602B具有相似於或相同於一個或多個前面實施例提及的介面100至500。此外，半導體晶片602A內的矽穿孔122可以在第三方向D3上對準半導體晶片602B內的矽穿孔122。
在替代的實施例中，半導體晶片602A及半導體晶片602B可以使半導體晶片602A的前側FS面向半導體晶片602B的前側FS而彼此以面對面的方式結合。舉例而言，圖7中的半導體晶片602A的方向可以上下顛倒，使半導體晶片602A的前側介面結構150以面對面的方式結合於且接觸於半導體晶片602B的前側介面結構150。半導體晶片602A以及半導體晶片602B兩者內的結合件120設置在裝置區域RD相對兩側的穿孔區域RV內，且穿孔區域RV及裝置區域RD可以採用前面實施例提及的區域排列。因此，相似於前面的實施例，各半導體晶片602A及半導體晶片602B內的結合件120可以對稱地排列。使得在面對面的堆疊方式下，半導體晶片602A的結合件120仍可以對齊於半導體晶片602B的結合件120。因此，在本實施例及前面實施例中的區塊單元UB的排列便利於各種堆疊方式的設計互容性。此外，半導體晶片602搭配前面實施提到的任何介面搭配的設計可以應用於需要推疊數個半導體晶片的3D封裝結構，例如是晶片上晶圓(CoW)裝置、晶圓上晶圓(WoW)裝置或相似的裝置。
綜上所述，根據本發明一些實施例的半導體晶片的介面包括多個區塊單元，各區塊單元是由一個裝置區域以及位於裝置區域相對兩側的兩個穿孔區域所形成。區塊單元在線性方向上彼此鄰近設置，以形成包括位於一個裝置佈局通道的相對兩側的兩個穿孔佈局通道的單元佈局通道。具體而言，結合件僅設置於對應的穿孔區域內，且在穿孔佈局通道的線性方向上結合件之間僅以預設最小垂直間距緊密排列，其幫助達成小的結合件間距設計。在一些實施例中，具有多種功能的穿孔區域可以對稱的方式排列，以使在不修改穿孔區域排列之下，介面可以適應以各種堆疊方式的半導體晶片，例如是面對背、面對面或背對背的堆疊方式。此外，本發明某些實施例的介面提供大的佈局空間，例如是為了設置電路與佈線結構裝置的佈局通道，其可以適應各種電路佈局。
最後應說明的是：以上各實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的範圍。
10、600:半導體裝置 12、14、16、18、20、102、602、602A、602B:半導體晶片 12A、14A、16A、18A、20A:線路層 100、200、300、400、500:介面 110:基板 120:結合件 122:矽穿孔 130:電路與佈線結構 132:電子元件 134:佈線圖案 136:介電層 140:金屬化結構 142:導電圖案 150:前側介面結構 152、162:金屬圖案 154、164:介電圖案 160:後側介面結構 BS:後側 CHD:裝置佈局通道 CHU:單元佈局通道 CHV、CHV’、CHV1、CHV2、CHV3、CHV4、CHV5:穿孔佈局通道 D1:第一方向 D2:第二方向 D3:第三方向 DA:雙箭頭 FS:前側 HB:混合鍵合介面 KD:排除距離 KOZ:排除區域 LS、LS1、LS2:輔助線 LT:佈局空間軌跡 PH:水平間距 PT:橫向間距 PV:垂直間距 RD:裝置區域 RL:橫向佈局區域 RV、RV’、RV1、RV2、RV3、RV4、RV5:穿孔區域 RX:區域 SD:間隔距離 UB、UB1、UB2:區塊單元 WB:寬度
圖1是根據本發明的實施例，示意性地示出半導體晶片通過面對面、面對背及背對背連接的3D封裝結構的圖式。 圖2是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。 圖3是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。 圖4是根據本發明的一些實施例，示意性地示出半導體晶片介面的平面示意圖。 圖5是根據本發明的一些實施例，示意性地示出半導體晶片的介面。 圖6是根據本發明的一些實施例，示意性地示出半導體晶片的介面。 圖7是根據本發明的一些實施例，示意性地示出部分的半導體晶片。
100:介面
102:半導體晶片
120:結合件
130:電路與佈線結構
132:電子元件
CHD:裝置佈局通道
CHU:單元佈局通道
CHV:穿孔佈局通道
D1:第一方向
D2:第二方向
DA:雙箭頭
KD:排除距離
KOZ:排除區域
LS:輔助線
PH:水平間距
PT:橫向間距
PV:垂直間距
RD:裝置區域
RV、RV’:穿孔區域
SD:間隔距離
UB:區塊單元
WB:寬度

Claims (22)

  1. 一種半導體晶片的介面，具有多個裝置佈局通道以及多個穿孔佈局通道，其中各所述裝置佈局通道在第一方向上位於兩個所述穿孔佈局通道之間，以形成在第二方向上延伸的單元佈局通道，所述第二方向與所述第一方向相交，所述介面包括： 多個結合件，排列於依循所述穿孔佈局通道的結合件分佈圖中且位於所述裝置佈局通道之外，其中在所述第二方向上最鄰近的兩個所述結合件以垂直間距間隔排列，在所述第一方向上位於所述裝置佈局通道的相對兩側的兩個所述結合件以橫向間距間隔排列，且所述橫向間距大於所述垂直間距，其中 所述半導體晶片包括電路與佈線結構，其中至少一部分的所述電路與佈線結構設置於所述裝置佈局通道內。
  2. 如請求項1所述的半導體晶片的所述介面，其中所述穿孔佈局通道的其中一個在所述第一方向上排列於兩個所述單元佈局通道之間。
  3. 如請求項1所述的半導體晶片的所述介面，其中所述電路與佈線結構包括多個電子元件、多個佈線圖案或其結合，且所述電子元件包括至少一個半導體元件。
  4. 如請求項1所述的半導體晶片的所述介面，其中所述電路與佈線結構與所述結合件之間間隔的距離不小於所述結合件的排除距離。
  5. 如請求項4所述的半導體晶片的所述介面，其中在所述第二方向上所述最鄰近的兩個所述結合件之間間隔的間隔距離大於兩倍的所述排除距離。
  6. 如請求項1所述的半導體晶片的所述介面，其中在所述第二方向上所述最鄰近的兩個所述結合件之間不存在所述電路與佈線結構。
  7. 如請求項1所述的半導體晶片的所述介面，其中所述半導體晶片更包括金屬化結構，所述金屬化結構設置於所述電路與佈線結構上且電連接於所述結合件及所述電路與佈線結構。
  8. 如請求項7所述的半導體晶片的所述介面，其中所述金屬化結構包括自其中一個所述穿孔佈局通道連續延伸至其中一個所述裝置佈局通道的導電圖案。
  9. 如請求項1所述的半導體晶片的所述介面，其中所述單元佈局通道劃分為排列於所述第二方向上的區塊單元，各所述穿孔佈局通道於其中一個所述區塊單元中形成穿孔區域，各所述裝置佈局通道於其中一個所述區塊單元中形成裝置區域，且各所述區塊單元在所述第二方向具有寬度，所述寬度實質上等同於所述結合件的所述垂直間距。
  10. 如請求項9所述的半導體晶片的所述介面，其中各所述穿孔區域容納一個所述結合件。
  11. 如請求項9所述的半導體晶片的所述介面，其中所述結合件的數量少於或等於所述穿孔區域的數量，且至少一個所述穿孔區域不存在所述結合件。
  12. 如請求項11所述的半導體晶片的所述介面，其中另一部份的所述電路與佈線結構設置於不存在所述結合件的所述至少一個所述穿孔區域。
  13. 如請求項1所述的半導體晶片的所述介面，其中所述介面更具有橫向佈局區域，所述橫向佈局區域延伸於所述第一方向且在所述第二方向上排列於所述單元佈局通道的一側，且另一部分的所述電路與佈線結構設置於所述橫向佈局區域內且電連接設置於所述裝置佈局通道內的所述部分的所述電路與佈線結構。
  14. 如請求項1所述的半導體晶片的所述介面，其中各所述穿孔佈局通道之內，各所述結合件沿所述第二方向排列於一直線上。
  15. 一種半導體裝置，包括： 多個半導體晶片，其中一個所述半導體晶片堆疊於另一個所述半導體晶片，且各所述半導體晶片包括半導體晶片的介面，所述介面具有多個裝置區域及多個穿孔區域，其中 於第一方向上，各所述裝置區域位於兩個所述穿孔區域之間以形成區塊單元，且各所述區塊單元在第二方向上彼此緊鄰地排列，所述第二方向相交於所述第一方向， 所述介面包括排列於依循所述穿孔區域的結合件分佈圖中且位於所述裝置區域外的多個結合件，其中在所述第二方向上最鄰近的兩個所述結合件以垂直間距間隔排列，且所述垂直間距實質上等於各所述區塊單元在所述第二方向上的寬度，以及 所述各半導體晶片包括電路與佈線結構，其中部分的所述電路與佈線結構設置於所述裝置區域中。
  16. 如請求項15所述的半導體裝置，其中所述半導體晶片於第三方向上堆疊，所述第三方向相交於所述第一方向及所述第二方向。
  17. 如請求項15所述的半導體裝置，其中所述電路與佈線結構設置於各所述半導體晶片的前側，且各所述結合件包括自各所述半導體晶片的所述前側延伸至各所述半導體晶片的後側的矽穿孔。
  18. 如請求項17所述的半導體裝置，其中所述結合件排列於所述穿孔區域中以形成對稱的結合件分佈圖。
  19. 如請求項18所述的半導體裝置，其中一個所述半導體晶片的所述前側面向下一個所述半導體晶片的所述前側。
  20. 如請求項18所述的半導體裝置，其中一個所述半導體晶片的所述前側面向下一個所述半導體晶片的所述後側。
  21. 如請求項15所述的半導體裝置，其中各所述半導體晶片中，設置於其中一個所述裝置區域的相對兩側的所述結合件在所述第一方向以橫向間距間隔排列，且所述橫向間距大於所述垂直間距。
  22. 如請求項15所述的半導體裝置，其中所述電路與佈線結構與所述結合件之間間隔的距離不小於所述結合件的排除距離。
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