TWI821329B - 改善euv阻劑及硬遮罩選擇性的圖案化方案 - Google Patents

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Abstract

描述用於極紫外光（EUV）微影術的方法及膜堆疊。該膜堆疊包括具有硬遮罩、底層、中間層、及光阻劑的基板。該光阻劑的蝕刻對於該中間層有高度選擇性，且該中間層的改質容許相對於該底層的高選擇性蝕刻。

Description

改善EUV阻劑及硬遮罩選擇性的圖案化方案
本案揭露內容大致上關於具有高材料層選擇性的圖案化方法。特別的是，本案揭露內容關於改善用於圖案化應用的極紫外光(EUV)阻劑和硬遮罩下層的選擇性的方法。
光微影術運用光阻劑(其為光敏感膜)，用於將負或正影像轉移到基板(例如半導體晶圓)上。在以光阻劑塗佈基板後，將經塗佈的基板暴露於活化輻射源，而引發表面之暴露區域中的化學轉型。然後，取決於所用的光阻劑之類型，以顯影劑溶液處理塗佈有光阻劑的基板，以溶解或以其它方式移除塗佈基板的輻射暴露或未暴露之區域。
然而，用於產生尺寸為30奈米或更小的特徵的光微影術遭遇到許多缺點。例如，鑑於在此範圍內一般要求的嚴密的尺寸公差(例如，阻劑膜的分子成分的尺度量級的公差)，以這樣的技術產生的阻劑膜的線寬差異可能太大而無法被接受。這種線寬差異可以分類為線邊緣粗糙度(LER)及/或線寬粗糙度(LWR)。
線邊緣粗糙度和線寬粗糙度反映了可能導致元件特性差異的線寬波動。隨著積體電路的關鍵尺寸不斷縮小，線寬波動將在微影術的關鍵尺寸(CD)誤差預算中發揮愈來愈重要的作用。阻劑圖案中的幾種可疑的LER和LWR來源包括倍縮光罩(reticle)的品質、空拍影像品質、及阻劑材料性質。
極紫外光(EUV)的微影術(EUVL)顯示出作為下一代微影術的希望。使用EUV阻劑會簡化圖案化製程，比傳統的193i製程需要更少的遮罩。然而，比起傳統193i製程，EUV處理量較緩慢，且具有較低的蝕刻選擇性。EUV阻劑之厚度應約為100-250埃。對於有效運作的EUV阻劑方案而言，中間層(ML)蝕刻製程應相對於光阻劑具有高選擇性。目前的ML製程使用具有約1：1選擇性的氟化學環境(fluorine chemistry)，或依賴聚合物儲放以達成更高的選擇性。在聚合物儲放製程中，LER和LWR增加且縮小空間的臨界尺寸。因此，需要改良的材料、膜堆疊及/或以增加的蝕刻選擇性圖案化基板的方法。
本案揭露內容的一或多個實施例涉及蝕刻基板的方法。提供上面有膜堆疊的基板。該膜堆疊包括硬遮罩上的底層、該底層上的中間層、及該中間層上的圖案化光阻劑。透過該光阻劑蝕刻該中間層，以形成圖案化中間層並且暴露底層的多個部分。選擇性蝕刻該中間層甚於該 光阻劑。將該基板暴露於反應物以將該圖案化中間層轉換成改質的圖案化中間層。透過該改質的圖案化中間層蝕刻該底層，以形成圖案化的底層並且暴露該基板的多個部分。選擇性蝕刻該底層甚於該改質的圖案化中間層。
本案揭露內容的另外的實施例涉及EUV圖案化方法。提供一種包括基板結構及硬遮罩結構的基板。該基板結構包括低k介電質，且該基板結構上形成有金屬硬遮罩。該硬遮罩結構包括形成在該金屬硬遮罩上的底層、形成在該底層上的中間層、及形成在該中間層上的光阻劑。該底層包括類鑽石碳材料。使用EUV輻射和顯影劑圖案化該光阻劑，以暴露該中間層的多個部分並且留下該光阻劑之殘餘物。藉由將該基板暴露於包含O2、N2、H2或HBr中的一或多種的電漿以移除該光阻劑之殘餘物。相對於該光阻劑選擇性蝕刻該中間層，以暴露該底層的多個部分並且形成圖案化中間層。移除該圖案化的光阻劑。將該圖案化中間層暴露於氧化劑，而將該圖案化中間層轉換成改質的圖案化中間層。該氧化劑包括電感耦合的O2電漿。相對於該改質的圖案化中間層而選擇性蝕刻該底層，以暴露該金屬硬遮罩的多個部分且形成圖案化的底層。移除該改質的圖案化中間層。相對於該圖案化的底層蝕刻該金屬硬遮罩，以暴露該低k介電質的多個部分且形成圖案化的硬遮罩。移除該圖案化的底層。透過該圖案化的硬遮罩蝕刻該低k介電質，並且移除該圖案化的硬遮罩。
本案揭露內容的進一步實施例涉及用於EUV圖案化的膜堆疊。該膜堆疊包括低k介電質，在該低k介電質上有硬遮罩。該硬遮罩包括TiN或WC中的一或多種，並且具有小於或等於約200埃之厚度。在該硬遮罩上有一視情況任選之層，該視情況任選之層包括氧化矽，具有小於或等於約200埃的厚度。底層位於該視情況任選之層上或是該硬遮罩上。該底層包括類鑽石碳，具有小於或等於約300埃的厚度。中間層位於該底層上。該中間層的厚度小於或等於約200埃，且該中間層包括下述之一或多者：底部抗反射塗層(BARC)、介電抗反射塗層(DARC)、有機BARC、或摻雜矽。圖案化的光阻劑位於該中間層上。該圖案化的光阻劑包括：有機阻劑，具有小於或等於約280埃的厚度；或是金屬氧化物光阻劑，具有小於或等於約130埃的厚度。
100:方法
110-180:步驟
200:膜堆疊
204:基板結構
208:硬遮罩結構
210:介電層
212:圖案化的介電層
214:開口
220:硬遮罩
222:圖案化硬遮罩
224:開口
230:視情況任選之層
232:圖案化的視情況任選之層
234:開口
240:底層
241:部分
242:圖案化底層
244:開口
250:中間層
252:圖案化中間層
254:改質的圖案化中間層
256:開口
260:光阻劑
262:圖案化光阻劑
263:開口
264:殘餘物
265:圖案化光阻劑
266:改質的圖案化光阻劑
因此，可以詳細地理解本發明的上述特徵的方式，可透過參考實施例(其中一些實施例於附圖中說明)而獲得上文簡要概述的本發明之更特定的描述。然而，應注意，附圖僅說明本發明之典型實施例，因此不應將該等附圖視為對本發明之範圍的限制，因本發明可容許其他等效實施例。
圖1描繪根據本案揭露內容的一或多個實施例的方法的流程圖；及圖2A至2N說明圖1之方法的示意圖。
為了助於理解，只要可能則使用相同的元件符號表示附圖中共通的相同元件。考量一個實施例的元件和特徵可以有利地併入其他實施例中而無需贅述。
在描述本發明的若干示範性實施例之前，應理解本發明不限於以下描述中所提出的構造或處理步驟的細節。本發明能有其他實施例並且能以各種方式實行或實施。
如本文所用的「基板」是指在製造製程期間上面執行膜處理的任何基板或是基板上所形成的材料表面。例如，上面能夠執行處理的基板表面包括諸如下述之材料(視應用而定)：矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、以及任何如下之其他材料：金屬、金屬氮化物、金屬合金及其他導電材料。基板包括但不限於半導體晶圓。可將基板暴露於預處理製程，以研磨、蝕刻、還原、氧化、氫氧化、退火、UV固化、電子束固化及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理之外，在本發明中，所揭露的任何膜處理步驟也可在基板上形成的下層上進行，如下文更詳細揭露，且希望用語「基板表面」包括上下文所指出的這種下層。因此，舉例而言，在已經將膜/層或部分膜/層沉積到基板表面上的情況中，新沉積的膜/層的暴露表面變成基板表面。
如本文所用，「極UV」、「EUV」、或類似用語是指大約在10nm至124nm的範圍內的輻射。在一些實施例中，EUV輻射(也稱為EUV光)在10nm至15nm的範圍內。在一或多個實施例中，使用波長為約13.5nm的EUV光。
本案揭露內容的一些實施例有利地提供圖案化方案，該等方案涉及將中間層從一種材料轉換成另一種材，以在ML開啟(ML opening)中實現相對於阻劑材料的高選擇性。本案揭露內容的一些實施例有利地提供改質中間層以增加相對於底層的蝕刻選擇性的方法。一些實施例有利地提供將一種材料(例如，Si或B)用於中間層的圖案化方案，以達成對EUV阻劑的高選擇性。在已開啟中間層之後，能夠將中間層轉換成另一種材料(例如，SiO或BO)以達成對底層的高選擇性。在一些實施例中，中間層的轉換(例如，Si到SiO)使該中間層能夠藉由溼蝕刻(如果適用)而移除。
當前的中間層使用氮氧化矽(SiON)類型的膜，該類型的膜在蝕刻製程期間不會顯著地改變組成。本案揭露內容的一些實施例有利地提供非晶矽(a-Si)的中間層，該非晶矽能夠轉換為氧化矽(SiO)，藉此在BL開啟製程期間增加中間層對底層的選擇性。在一些實施例中，a-Si在中間層蝕刻期間相對於光阻劑呈高度蝕刻選擇性(>10：1)，且由a-Si轉換的SiO於底層蝕刻期間相對於底層呈高度蝕刻選擇性。在一些實施例中，低 密度a-Si藉由增加膜內的氧滲透而增強了成為氧化矽的轉換。
本案揭露內容的一些實施例提供中間層，該中間層包括矽、非晶矽、摻雜的非晶矽、硼或摻雜的硼之一或多者。氯(Cl2)化學蝕刻能用於ML開啟，該蝕刻對於EUV光阻劑具有更高的選擇性(相對於氟化學環境)，而沒有顯著的臨界尺寸(CD)腔室或聚合物形成。a-Si膜能夠是多孔的，具有相對低的密度，而允許更高的蝕刻速率。然而，低密度膜不是底層的理想遮罩，尤其對於施加高偏置電位的高深寬比(HAR)蝕刻而言更是如此。為了增加選擇性，一些實施例將多孔膜轉換成氧化物膜(例如，a-Si至SiO)。轉換的氧化物膜可具有更高的密度，並且達成對底層(例如，碳)的更高選擇性。
圖1說明用於圖案化基板的示範性方法100。圖2A至圖2N說明根據圖1之方法100的基板圖案化製程期間的膜堆疊200的示意剖面圖。在110，形成膜堆疊200。圖2A中說明的膜堆疊200分成基板結構204和硬遮罩結構208(這是僅僅是為了說明)。該硬遮罩結構208包括光阻劑260(PR)、中間層250(ML)、和底層240(BL)。
如下文將探討，該基板結構204能夠由多層構成，最底層是圖案化應用的目標。一些實施例的最底層是(低k)介電層210，並且也可稱作基板。在此方面，所說明的基板結構204包括介電層210、硬遮罩220、和視 情況任選之層230。雖然所說明的膜堆疊200具有介電層210以作為最底層，但技術人員會認識到，能有一或更多個額外的膜或層而該介電層210形成於該等額外的膜或層上。
所示的方法100開始於膜堆疊200的形成，並且移動經過個別的製程/子製程以形成圖案化的基板(圖2N中所示的圖案化的介電層212)。然而，技術人員會認識到，該方法能夠包括所說明的製程的其中一些，所說明的製程的全部、或額外的未說明的製程。
在120，且在圖2B中所示，在光阻劑260中界定圖案。這也可以稱作將光阻劑260圖案化或形成圖案化的光阻劑262。將光阻劑260圖案化能夠透過技術人員已知的任何適合的光微影製程完成。在一些實施例中，將光阻劑260圖案化包括將光阻劑260暴露於圖案化的EUV輻射源和顯影劑。該顯影劑能夠移除一部分光阻劑，以暴露中間層的多個部分。在一些實施例中，光阻劑260是負性光阻劑，且顯影劑移除並未暴露於輻射源的光阻劑260的部分。在一些實施例中，光阻劑260是正性光阻劑，並且顯影劑移除已經暴露於輻射源的光阻劑260的部分。
一些實施例的光阻劑260包括有機光阻劑或金屬氧化物光阻劑中的一種或多種。在一些實施例中，有機阻劑包括有機光阻劑，也稱為化學放大阻劑(CAR)。有機光阻劑能具有小於或等於約280埃的厚度。在一些實 施例中，有機光阻劑的厚度小於或等於約270埃、260埃、250埃、240埃、230埃、220埃、210埃或200埃。在一些實施例中，有機光阻劑的厚度在約190埃至約280埃的範圍內、或在約200埃至約270埃的範圍內、或在約210埃至約260埃的範圍內，或在約220埃至約250埃的範圍內。
在一些實施例中，光阻劑260包括金屬氧化物光阻劑。在一些實施例中，金屬氧化物包含金屬原子和下述一或多者：碳(C)、氫(H)、氧(O)、或氮(N)。在一些實施例中，金屬氧化物光阻劑的厚度小於或等於約130埃、120埃、110埃、100埃、90埃、或80埃。在一些實施方案中，金屬氧化物光阻劑的厚度範圍為約70埃至約130埃、或者範圍為約80埃至約120埃、或者範圍為約90埃至約110埃，或約100埃。
在一些實施例中，將光阻劑260圖案化而形成具有開口263的圖案化光阻劑262。殘餘物264可留在開口263中或圖案化光阻劑262中。在130，在清潔製程中移除殘餘物264，以形成圖案化光阻劑265。該殘餘物264可俗稱為「殘渣(scum)」，而清潔製程稱為「去渣(descumming)」。圖2B中的圖案化光阻劑262包括殘餘物264。圖2C中說明的圖案化光阻劑265是在清潔製程之後，如此則殘餘物264已移除。
能夠藉由任何適合的方法移除殘餘物264。在一些實施例中，從光阻劑移除殘餘物264包括，將膜堆疊 200暴露於電漿，該電漿包括HBr、氧氣(O2)、氮氣(N2)、氫氣(H2)、氬(Ar)或氦(He)之一或多者。
在140，在圖案化光阻劑265中形成的圖案被轉移到中間層250，以形成圖案化中間層252。圖案化中間層252具有開口256，且暴露底層240的部分241，如圖2D所示。該製程也稱為中間層(ML)開啟。透過在選擇性蝕刻中間層250甚於圖案化光阻劑262，而使中間層250圖案化。如在本說明書和所附申請專利範圍中所使用，諸如「選擇性蝕刻中間層甚於圖案化光阻劑」及類似之措辭意味，以比第二層(即，在此範例中為圖案化光阻劑)更快的速率蝕刻第一層(即，在此範例中為中間層)。技術人員會認識到，該措辭並非意味著層的物理走向；相反地，描述了相對蝕刻速率。換句話說，藉由相對於圖案化光阻劑262選擇性蝕刻中間層250，而使中間層250圖案化。
一些實施例的中間層250包括對光阻劑260和底層240有良好黏著性的材料。在一些實施例中，中間層250包括在圖案化該光阻劑260期間減少或消除殘餘物264形成的材料。在一些實施例中，中間層250包括下述一或多者：底部抗反射塗層(BARC)、介電抗反射塗層(DARC)、有機BARC(例如，具有有機鹼)、摻雜矽(例如，磷摻雜的矽)、或摻雜的硼膜。在一些實施例中，中間層250包括矽或硼之一或多者。在一些實施例 中，中間層250實質上為非晶式。在一或多個實施例中，中間層250基本上由非晶矽(a-Si)組成。如以這種方式使用時，用語「基本上由……組成」是指，主題的膜為，大於或等於約90%、95%、98%、99%或99.5%的所述材料。在一些實施例中，中間層250基本上由硼組成。
中間層250的厚度能變化。在一些實施例中，中間層250的厚度小於或等於約200埃、190埃、180埃、170埃、或160埃。
在一些實施例中，藉由將膜堆疊200暴露於包含基於氯之蝕刻劑或基本上由基於氯之蝕刻劑組成的蝕刻劑，而蝕刻中間層250。
在150，如圖2E中所示，圖案化中間層252暴露於反應物，以將圖案化中間層252轉換成改質的圖案化中間層254。在一些實施例中，改質的圖案化中間層254包括圖案化中間層252的材料的氧化物。在一些實施例中，改質圖案化中間層252增加了圖案化中間層252相對於底層240的蝕刻選擇性。
在所說明的實施例中，圖案化光阻劑262也轉換為改質的圖案化光阻劑266(例如，光阻劑材料的氧化物)。在一些實施例中，反應物在與形成改質的圖案化中間層254相同的製程中移除殘餘物264。能夠在形成改質的圖案化中間層254之前或期間移除殘餘物264，如圖2F中所說明。在一些實施例中，在形成改質的圖案化中間層254之後，移除殘餘物264或改質的圖案化光阻劑266。
反應物能夠是任何適合的反應物，該反應物能夠改變中間層250相對於底層240的蝕刻選擇性。在一些實施例中，反應物包括氧(O2)電感耦合電漿。在一些實施例中，反應物包括由下述一或多者所生成的氧(O2)電漿：電感耦合電漿(ICP)源、電容耦合電漿(CCP)源、微波電漿源、或足以生成電漿或自由基以活化該反應物的任何能量源。在一些實施例中，中間層250包括能夠在非富氧和富氧材料之間來回地轉換的材料，以具有與光阻劑或底層不同的選擇性。
在160，在形成改質的圖案化中間層254之後，能夠透過改質的圖案化中間層254中的開口256蝕刻底層240，如圖2G所示。圖2G中說明的圖案轉移形成具有開口244的圖案化底層242，並且暴露基板結構204的多個部分。選擇性蝕刻該圖案化底層242甚於(相對於)改質的圖案化中間層254。該製程也可稱為底層(BL)開啟。
底層240能夠由任何適合的材料製成。在一些實施例中，底層240所包括的材料具有下述一或多者的性質：與光阻劑的黏著良好、與中間層材料黏著良好、與下面的視情況任選之層或硬遮罩黏著良好、高模量、非晶形、或低應力。一些實施例的底層240包括類鑽石碳材料。在一些實施例中，類鑽石碳材料具有高密度(例如，>1.8g/cc)、高模量(例如，>150GPa)、及低應力(例如，<-500MPa)。在一些實施例中，類鑽石碳材 料具有高sp3碳含量。在一或多個實施例中，類鑽石碳材料中sp3混成碳原子的數量/百分比為，至少40%、45%、50%、55%、60%、65%、70%、75%、80%或85%的sp3混成碳原子。在一些實施例中，類鑽石碳材料可含有約50%至約90%的sp3混成碳原子。類鑽石碳材料可含有約60%至約70%的sp3混成碳原子。在一些實施例中，底層240包括藉由電漿增強化學氣相沉積、電漿增強原子層沉積、或旋轉塗佈碳所沉積的碳膜。
底層240能夠具有任何適合的厚度。在一些實施例中，底層240的厚度小於或等於約300埃、290埃、280埃、270埃、260埃、或250埃。
選擇性地蝕刻底層240以形成圖案化的底層242能夠透過技術人員所知的任何適合製程完成。在一些實施例中，藉由各向異性蝕刻製程相對於改質的圖案化中間層254選擇性地蝕刻底層240。
在選擇性地蝕刻底層240之後，能夠移除改質的圖案化中間層254，如圖2H所示。一些實施例中，蝕刻底層240和移除改質的圖案化中間層254在實質相同的製程中發生。
圖中所說明的基板結構204包括介電層210，上面形成有硬遮罩220。硬遮罩220具有形成在該硬遮罩220上的視情況任選之層230。一些實施例的視情況任選之層230包括氧化矽或基本上由氧化矽組成。硬遮 罩結構208形成在硬遮罩220上或視情況任選之層230上。
在一些實施例中，視情況任選之層230包括二氧化矽或基本上由二氧化矽組成，並且具有小於或等於約200埃、190埃、180埃、170埃或160埃之厚度。
在一些實施例中，硬遮罩包括氮化鈦或碳化鎢之一或多種或基本上由氮化鈦或碳化鎢之一種或多種組成，並且該硬遮罩之厚度小於或等於約200埃、190埃、180埃、170埃、或160埃。
在一些實施例中，介電層210包括低k介電質。介電層210能夠具有任何適合的厚度。在一些實施例中，低k介電質包括SiCOH。
在圖2I中，將視情況任選之層230圖案化，而形成具有開口234的圖案化的視情況任選之層232。在形成圖案化的視情況任選之層232之後或期間，能夠移除圖案化底層242，如圖2J所示。上述圖案轉移到視情況任選之層230和移除圖案化底層242未有製程列舉在圖1的方法100中。如果存在視情況任選之層230，則該製程會是在160和170之間發生。
在圖2K中，且在方法100的170中，圖案能夠轉移到硬遮罩220，以形成圖案化的硬遮罩222和開口224。在形成圖案化的硬遮罩222期間或之後，能夠移除圖案化的視情況任選之層232(或圖案化的底層242── 如果沒有圖案化的視情況任選之層232)，如圖2L所說明。
在方法100的180，能夠透過圖案化的硬遮罩222中的開口224圖案化基板或介電層210，以形成圖案化的介電層212，如圖2M所示。取決於應用，介電層212中的圖案呈現開口214、溝槽或通孔。在形成圖案化的介電層212期間或之後，能夠藉由任何適合的製程移除圖案化的硬遮罩222，如圖2N所說明。
在整份本說明書中對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的參考對象意味，與該實施例相關描述的特定特徵、結構、材料或特性納入本發明的至少一個實施例中。因此，在整個說明書中多處出現的諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的措辭不見得是指相同的本發明之實施例。此外，特定的特徵、結構、材料或特性可在一或多個實施例中以任何適合的方式組合。
儘管已經參考特定實施例描述了本發明，但是應該理解，這些實施例僅僅是說明本發明之原理和應用。對於熟悉此技術者而言，顯而易見的是在不背離本發明的精神和範圍的情況下，能夠對本發明的方法和設備進行各種修改及變化。因此，希望本發明包括在所附的申請專利範圍之範疇內的修改例和變化例，以及其等效例。
200‧‧‧膜堆疊
210‧‧‧介電層
220‧‧‧硬遮罩
230‧‧‧視情況任選之層
240‧‧‧底層
250‧‧‧中間層
262‧‧‧圖案化光阻劑
263‧‧‧開口
264‧‧‧殘餘物

Claims (19)

  1. 一種蝕刻基板的方法，該方法包括：提供上面有一膜堆疊的一基板，該膜堆疊包括在一硬遮罩上的一底層、該底層上的一中間層、及該中間層上的一圖案化光阻劑，該中間層包括非晶矽(amorphous silicon)或硼(boron)之一或多者；透過該圖案化的光阻劑蝕刻該中間層，而形成一圖案化中間層並且暴露該底層的多個部分，其中該中間層被選擇性蝕刻甚於(etched selectively over)該圖案化的光阻劑；將該基板暴露於一反應物以將該圖案化中間層轉換成一改質的(modified)圖案化中間層；及透過該改質的圖案化中間層蝕刻該底層，而形成一圖案化的底層並且暴露該基板的多個部分，其中該底層被選擇性蝕刻甚於該改質的圖案化中間層。
  2. 如請求項1所述之方法，其中該圖案化的光阻劑是透過圖案化一光阻劑而形成。
  3. 如請求項2所述之方法，其中圖案化該光阻劑包括：使用EUV輻射微影式圖案化(lithographically pattern)該光阻劑，而在該光阻劑中形成多個開口且在該等開口中有光阻劑殘餘 物；以及從該光阻劑清除該光阻劑殘餘物。
  4. 如請求項3所述之方法，其中從該光阻劑清除該光阻劑殘餘物包括：將該基板暴露於一電漿，該電漿包括下述之一或多者：HBr、氧氣(O2)、氮氣(N2)、或氫氣(H2)。
  5. 如請求項1所述之方法，其中該底層包括一類鑽石(diamond-like)碳材料，且該底層之厚度小於或等於約300埃。
  6. 如請求項1所述之方法，其中該中間層包括下述一或多者：一底部抗反射塗層(BARC)、一介電抗反射塗層(DARC)、有機BARC、或摻雜矽，且該中間層的厚度小於或等於約200埃。
  7. 如請求項6所述之方法，其中該中間層實質上非晶形。
  8. 如請求項1所述之方法，其中選擇性蝕刻該中間層甚於該圖案化的光阻劑包括：將該基板暴露至一基於氯的蝕刻劑。
  9. 如請求項1所述之方法，其中該反應物包括一O2電感耦合電漿。
  10. 如請求項9所述之方法，其中在形成該改質的圖案化中間層的同時，該反應物移除該圖案化的光阻劑。
  11. 如請求項9所述之方法，其中改質該圖案化中間層增加相對於該底層的蝕刻選擇性。
  12. 如請求項2所述之方法，其中該光阻劑包括一有機阻劑，具有小於或等於約280埃的厚度。
  13. 如請求項2所述之方法，其中該光阻劑包括一金屬氧化物光阻劑，厚度為小於或等於約130埃。
  14. 如請求項1所述之方法，其中該基板包括基板結構，該基板結構包括一低k介電質，在該低k介電質上形成有一硬遮罩，該硬遮罩上形成有一視情況任選的二氧化矽層，且該膜堆疊形成於該硬遮罩或該視情況任選的二氧化矽層上。
  15. 如請求項14所述之方法，其中該視情況任選的二氧化矽層具有小於或等於約200埃的厚度。
  16. 如請求項14所述之方法，其中該硬遮罩包括氮化鈦或碳化鎢之一或多者，且該硬遮罩的厚度小於或等於約200埃。
  17. 如請求項16所述之方法，進一步包括：移除該改質的圖案化中間層；透過該圖案化的底層蝕刻該視情況任選的二氧化矽層，以形成一圖案化的視情況任選的二氧化矽層；移除該圖案化的底層； 透過該圖案化的視情況任選的二氧化矽層蝕刻該硬遮罩，以形成一圖案化的硬遮罩；透過該圖案化的硬遮罩蝕刻該低k介電質，以形成一圖案化的基板；及移除該圖案化的硬遮罩。
  18. 一種EUV圖案化方法，包括：提供一基板，該基板包括一基板結構及一硬遮罩結構，該基板結構包括一低k介電質，該低k介電質上形成有一金屬硬遮罩，該硬遮罩結構包括形成在該金屬硬遮罩上的一底層、形成在該底層上的一中間層、及形成在該中間層上的一光阻劑，該底層包括一類鑽石碳材料；使用EUV輻射和一顯影劑圖案化該光阻劑而形成一圖案化的光阻劑，以暴露該中間層的多個部分並且留下該光阻劑之一殘餘物；藉由將該基板暴露於包含O2、N2、H2或HBr中的一或多種的一電漿以移除該光阻劑之殘餘物；相對於該圖案化的光阻劑選擇性蝕刻該中間層，而暴露該底層的多個部分並且形成一圖案化中間層；移除該圖案化的光阻劑；將該圖案化中間層暴露於一氧化劑，而將該圖案化中間層轉換成一改質的圖案化中間層，該氧化劑包括 一電感耦合的O2電漿；相對於該改質的圖案化中間層選擇性蝕刻該底層，以暴露該金屬硬遮罩的多個部分且形成一圖案化的底層；移除該改質的圖案化中間層；相對於該圖案化的底層蝕刻該金屬硬遮罩，以暴露該低k介電質的多個部分且形成一圖案化的硬遮罩；移除該圖案化的底層；透過該圖案化的硬遮罩蝕刻該低k介電質；及移除該圖案化的硬遮罩。
  19. 一種用於EUV圖案化的膜堆疊，該膜堆疊包括：一低k介電質；一硬遮罩，位於該低k介電質上，該硬遮罩包括TiN或WC中的一或多種，並且具有小於或等於約200埃之厚度；一視情況任選之層，該視情況任選之層包括氧化矽且位在該硬遮罩上，具有小於或等於約200埃的厚度；一底層，位於該視情況任選之層上或是該硬遮罩上，該底層包括類鑽石碳，且具有小於或等於約300埃的厚度； 一中間層，位於該底層上，該中間層包括非晶矽或硼之一或多者且該中間層的厚度小於或等於約200埃，該中間層包括下述之一或多者：一底部抗反射塗層(BARC)、一介電抗反射塗層(DARC)、一有機BARC、或摻雜矽；及一圖案化的光阻劑，位於該中間層上，該圖案化的光阻劑包括：一有機阻劑，具有小於或等於約280埃的厚度；或是一金屬氧化物光阻劑，具有小於或等於約130埃的厚度。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11550222B2 (en) * 2019-08-01 2023-01-10 Applied Materials, Inc. Dose reduction of patterned metal oxide photoresists
US11651961B2 (en) * 2019-08-02 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning process of a semiconductor structure with enhanced adhesion
KR102431292B1 (ko) 2020-01-15 2022-08-09 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층
JP2021145031A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体装置の製造方法
JP2022049828A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 パターン形成方法および半導体装置の製造方法
US11079682B1 (en) 2020-11-13 2021-08-03 Tokyo Electron Limited Methods for extreme ultraviolet (EUV) resist patterning development
US11830736B2 (en) * 2021-02-18 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photo etching mask including organic and inorganic materials
US20240063019A1 (en) * 2022-08-16 2024-02-22 Tokyo Electron Limited Patterning a Semiconductor Substrate
CN116207039B (zh) * 2023-04-28 2023-07-21 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017992A1 (en) * 2006-07-18 2008-01-24 Masaru Kito Semiconductor device and method of manufacturing the same
KR20080085280A (ko) * 2007-03-19 2008-09-24 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US20100327412A1 (en) * 2009-06-29 2010-12-30 Globalfoundries Inc. Method of semiconductor manufacturing for small features
US20140110373A1 (en) * 2012-10-22 2014-04-24 Tokyo Electron Limited Method of etching copper layer and mask

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780338A (en) * 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
KR20020048610A (ko) * 2000-12-18 2002-06-24 박종섭 반도체소자의 감광막 제거 방법
US6838393B2 (en) 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US7247555B2 (en) * 2004-01-29 2007-07-24 Chartered Semiconductor Manufacturing Ltd. Method to control dual damascene trench etch profile and trench depth uniformity
WO2007082745A1 (en) 2006-01-18 2007-07-26 Universite Catholique De Louvain Selective etching for semiconductor devices
US20070212649A1 (en) * 2006-03-07 2007-09-13 Asml Netherlands B.V. Method and system for enhanced lithographic patterning
KR100875660B1 (ko) 2006-05-02 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20080004212A (ko) * 2006-07-05 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8158334B2 (en) * 2008-01-14 2012-04-17 International Business Machines Corporation Methods for forming a composite pattern including printed resolution assist features
US20110079918A1 (en) 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride
US20110162674A1 (en) 2009-10-26 2011-07-07 Applied Materials, Inc. In-situ process chamber clean to remove titanium nitride etch by-products
WO2012173698A1 (en) 2011-06-15 2012-12-20 Applied Materials, Inc. Methods and apparatus for controlling photoresist line width roughness with enhanced electron spin control
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US8673765B2 (en) * 2012-06-01 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for back end of line semiconductor device processing
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US8748322B1 (en) 2013-04-16 2014-06-10 Applied Materials, Inc. Silicon oxide recess etch
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
CN108475640B (zh) 2016-01-20 2023-06-06 应用材料公司 用于侧向硬模凹槽减小的混合碳硬模
US10804138B2 (en) * 2017-09-22 2020-10-13 United Microelectronics Corp. Method for fabricating a semiconductor device
US11300881B2 (en) * 2018-10-23 2022-04-12 International Business Machines Corporation Line break repairing layer for extreme ultraviolet patterning stacks
US10658180B1 (en) * 2018-11-01 2020-05-19 International Business Machines Corporation EUV pattern transfer with ion implantation and reduced impact of resist residue

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017992A1 (en) * 2006-07-18 2008-01-24 Masaru Kito Semiconductor device and method of manufacturing the same
KR20080085280A (ko) * 2007-03-19 2008-09-24 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US20100327412A1 (en) * 2009-06-29 2010-12-30 Globalfoundries Inc. Method of semiconductor manufacturing for small features
US20140110373A1 (en) * 2012-10-22 2014-04-24 Tokyo Electron Limited Method of etching copper layer and mask

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