TWI818564B - 一種振盪週期檢測電路、方法和半導體記憶體 - Google Patents

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Abstract

本申請實施例提供了一種振盪週期檢測電路、方法和半導體記憶體，該振盪週期檢測電路包括：振盪器模組，包括目標振盪器，配置為接收致能訊號，根據致能訊號控制目標振盪器輸出振盪時脈訊號；控制模組，配置為接收致能訊號和振盪時脈訊號，根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收致能訊號和振盪時脈訊號，根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；目標振盪器的振盪週期是根據目標時間和目標週期數量計算得到的。

Description

一種振盪週期檢測電路、方法和半導體記憶體
本申請涉及電子測量技術領域，尤其涉及一種振盪週期檢測電路、方法和半導體記憶體。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是電腦中常用的半導體記憶體件，由許多重複的儲存單元組成。在DRAM中，需要利用振盪器產生規律性的時序訊號，並根據該時序訊號實現對多個儲存單元的控制。因此，振盪器的週期檢測是晶片品質檢測的重要部分。
然而，在相關技術中，振盪週期時長的檢測方法仍具有不足之處，導致檢測準確率和檢測效率偏低。
本申請基於申請號為202110993836.6、申請日為2021年08月27日、發明名稱為「一種振盪週期檢測電路、方法和半導體記憶體」的中國專利申請提出，並要求該中國專利申請的優先權，該中國專利申請的全部內容在此引入本申請作為參考。
本申請提供了一種振盪週期檢測電路、方法和半導體記憶體，能夠提高振盪週期的檢測準確率和檢測效率。
本申請的技術方案是這樣實現的：振盪器模組，包括目標振盪器，配置為接收致能訊號，並根據致能訊號控制目標振盪器輸出振盪時脈訊號；控制模組，配置為接收致能訊號和振盪時脈訊號，並根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收致能訊號和振盪時脈訊號，並根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，目標振盪器的振盪週期是根據目標時間和目標週期數量計算得到的。
根據本公開實施例，所述控制模組包括第一觸發器、第二觸發器和第三觸發器，所述第一觸發器的輸入端（D）用於接收所述致能訊號，所述第二觸發器的輸入端（D）與所述第一觸發器的輸出端（Q）連接，所述第三觸發器的輸入端（D）與所述第二觸發器的輸出端（Q）連接，且所述第一觸發器的時脈端（CK）、所述第二觸發器的時脈端（CK）和所述第三觸發器的時脈端（CK）均用於接收所述振盪時脈訊號；其中，所述第一觸發器，具體用於根據所述振盪時脈訊號對所述致能訊號進行取樣處理，輸出第一控制訊號；所述第二觸發器，用於根據所述振盪時脈訊號對所述第一控制訊號進行取樣處理，輸出第二控制訊號；所述第三觸發器，用於根據所述振盪時脈訊號對所述第二控制訊號進行取樣處理，輸出第三控制訊號；其中，所述第一控制訊號處於第一電平狀態的持續時長用於確定所述目標時間，且所述目標時間是所述目標振盪器的振盪週期的整倍數；所述第二控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對所述目標週期數量進行鎖存處理，所述第三控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對所述計數模組進行清零處理。
根據本公開實施例，所述振盪器模組，具體配置為接收所述致能訊號和所述第三控制訊號，在所述致能訊號處於第一電平狀態或者所述第三控制訊號處於第一電平狀態時，控制所述目標振盪器輸出所述振盪時脈訊號；以及在所述致能訊號和所述第三控制訊號均處於第二電平狀態時，控制所述目標振盪器停止輸出所述振盪時脈訊號。
根據本公開實施例，所述計數模組包括計數器，所述計數器的輸入端、時脈端和重定端分別與所述致能訊號、所述振盪時脈訊號和所述第三控制訊號連接；其中，所述計數器，用於在所述致能訊號處於第一電平狀態時對所述振盪時脈訊號進行週期計數處理，輸出週期計數訊號，且所述週期計數訊號用於指示所述目標週期數量；以及在所述第三控制訊號由第一電平狀態翻轉為第二電平狀態時進行清零處理。
根據本公開實施例，所述振盪週期檢測電路還包括鎖存器，且所述鎖存器的兩個輸入端分別與所述週期計數訊號和所述第二控制訊號連接；其中，所述鎖存器，用於在所述第二控制訊號由第一電平狀態翻轉為第二電平狀態的情況下，對所述週期計數訊號進行鎖存處理，以實現所述目標週期數量的鎖存處理。
根據本公開實施例，所述振盪器模組還包括反或閘和反閘；所述反或閘，用於對所述第三控制訊號和所述致能訊號進行反或運算，得到運算後訊號；所述反閘，用於對所述運算後訊號進行非運算，得到致能控制訊號；所述目標振盪器，用於接收所述致能控制訊號，並根據所述致能控制訊號輸出所述振盪時脈訊號。
根據本公開實施例，所述第一觸發器、所述第二觸發器和所述第三觸發器均為D型觸發器。
根據本公開實施例，所述第一電平狀態為高電平狀態，所述第二電平狀態為低電平狀態。
第二方面，本申請實施例提供了一種振盪週期檢測方法，應用於包含有目標振盪器的振盪週期檢測電路，該方法包括：根據致能訊號，控制目標振盪器輸出振盪時脈訊號；根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；對目標時間和目標週期數量進行計算，確定目標振盪器的振盪週期。
根據本公開實施例，所述振盪週期檢測電路包括第一觸發器、第二觸發器和第三觸發器；所述方法還包括：通過所述第一觸發器接收所述致能訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號和所述致能訊號進行取樣處理，輸出第一控制訊號；通過所述第二觸發器接收所述第一控制訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號對所述第一控制訊號進行取樣處理，輸出第二控制訊號；通過所述第三觸發器接收所述第二控制訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號對所述第二控制訊號進行取樣處理，輸出第三控制訊號；其中，所述第一控制訊號處於第一電平狀態的持續時長用於確定所述目標時間，且所述目標時間是所述目標振盪器的振盪週期的整倍數；所述第二控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對所述目標週期數量進行鎖存處理，所述第三控制訊號用於在由第一電平狀態翻轉為第二電平狀態時進行清零處理。
根據本公開實施例，所述根據致能訊號，控制所述目標振盪器輸出振盪時脈訊號，包括：在所述致能訊號處於第一電平狀態或者所述第三控制訊號處於第一電平狀態時，控制所述目標振盪器輸出所述振盪時脈訊號；在所述致能訊號和所述第三控制訊號均處於第二電平狀態時，控制所述目標振盪器停止輸出所述振盪時脈訊號。
根據本公開實施例，所述振盪週期檢測電路包括計數器和鎖存器，所述根據所述致能訊號對所述振盪時脈訊號進行週期計數處理，確定目標週期數量，包括：在所述致能訊號處於第一電平狀態時，通過所述計數器對所述振盪時脈訊號進行週期計數處理，輸出週期計數訊號，且所述週期計數訊號用於指示所述目標週期數量；在所述第二控制訊號由第一電平狀態翻轉為第二電平狀態的情況下，通過所述鎖存器對所述週期計數訊號進行鎖存處理，以實現所述目標週期數量的鎖存處理。
根據本公開實施例，所述方法還包括：在所述第三控制訊號由第一電平狀態翻轉為第二電平狀態時，控制所述計數器進行清零處理。
根據本公開實施例，所述根據致能訊號，控制所述目標振盪器輸出振盪時脈訊號，包括：對所述第三控制訊號和所述致能訊號進行反或運算，得到運算後訊號；對所述運算後訊號進行非運算，得到所述致能控制訊號；根據所述致能控制訊號，控制所述目標振盪器輸出所述振盪時脈訊號。
根據本公開實施例，所述對所述目標時間和所述目標週期數量進行計算，確定所述目標振盪器的振盪週期，包括：利用所述目標時間除以所述目標週期數量，得到所述目標振盪器的振盪週期。
根據本公開實施例，所述第一電平狀態為高電平狀態，所述第二電平狀態為低電平狀態。
協力廠商面，本申請實施例提供了一種半導體記憶體，該半導體記憶體至少包括如第一方面所述的振盪週期檢測電路。
本申請實施例提供了一種振盪週期檢測電路、方法和半導體記憶體，該振盪週期檢測電路包括：振盪器模組，包括目標振盪器，配置為接收致能訊號，並根據致能訊號控制目標振盪器輸出振盪時脈訊號；控制模組，配置為接收致能訊號和振盪時脈訊號，並根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收致能訊號和振盪時脈訊號，並根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，目標振盪器的振盪週期是根據目標時間和目標週期數量計算得到的。這樣，致能訊號和振盪時脈訊號經過有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
下面將結合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關申請，而非對該申請的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關申請相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本申請的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本申請實施例的目的，不是旨在限制本申請。
在以下的描述中，涉及到「一些實施例」，其描述了所有可能實施例的子集，但是可以理解，「一些實施例」可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本申請實施例所涉及的術語「第一/第二/第三」僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，「第一/第二/第三」在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本申請實施例能夠以除了在這裡圖示或描述的以外的順序實施。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是電腦中常用的半導體記憶體件，由許多重複的儲存單元組成。在DRAM中，需要利用振盪器產生規律性的時序訊號，並根據該時序訊號實現對多個儲存單元的控制。因此，振盪器的週期檢測是儲存晶片品質檢測的重要部分。
儲存晶片內部的振盪器的檢測方式有多種，大體上分為兩類，一類為直接測試，將振盪器的輸出時脈引到測試機台，這種測試方式適用於低速時脈，第二類為將內部的時脈週期數通過控制邏輯輸出，並根據振盪器工作時間，計算得到振盪器的週期。
然而，在相關技術中，振盪週期時長的檢測方法仍具有不足之處，導致檢測準確率和檢測效率偏低。
基於此，本申請實施例提供了一種振盪週期檢測電路，其基本思想是：該振盪週期檢測電路包括：振盪器模組，包括目標振盪器，配置為接收致能訊號，並根據所述致能訊號控制所述目標振盪器輸出振盪時脈訊號；控制模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號和所述致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述致能訊號和所述振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，所述目標振盪器的振盪週期是根據所述目標時間和所述目標週期數量計算得到的。這樣，致能訊號和振盪時脈訊號經過有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
下面將結合附圖對本申請各實施例進行詳細說明。
在本申請的一實施例中，參見圖1，其示出了本申請實施例提供的一種振盪週期檢測電路10的結構示意圖。如圖1所示，該振盪週期檢測電路10包括：振盪器模組101，包括目標振盪器1011，配置為接收致能訊號，並根據致能訊號控制目標振盪器1011輸出振盪時脈訊號；控制模組102，配置為接收致能訊號和振盪時脈訊號，並根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；計數模組103，配置為接收致能訊號和振盪時脈訊號，並根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，目標振盪器1011的振盪週期是根據目標時間和目標週期數量計算得到的。
需要說明的是，本申請實施例提供的振盪週期檢測電路可以應用於任何涉及到振盪器的電子器件，如動態隨機記憶體、靜態隨機記憶體等。
在本申請實施例中，振盪週期檢測電路10的基本原理是：將內部的時脈週期數通過控制邏輯輸出，並根據振盪器工作時間，計算得到振盪器的週期。
具體地，振盪週期檢測電路包括振盪器模組101、控制模組102和計數模組103，振盪器模組101中的目標振盪器1011根據致能訊號輸出振盪時脈訊號；控制模組102根據振盪時脈訊號對致能訊號進行有效時間重整，輸出目標時間；計數模組103根據致能訊號對振盪時脈訊號進行週期計數，確定目標週期數量。這樣，根據目標時間和目標週期數量即可計算得到目標振盪器1011的振盪週期。
進一步地，在一些實施例中，參見圖2，其示出了本申請實施例提供的另一種振盪週期檢測電路10的結構示意圖。如圖2所示，控制模組102包括第一觸發器1021、第二觸發器1022和第三觸發器1023，第一觸發器1021的輸入端（D）用於接收致能訊號，第二觸發器1022的輸入端（D）與第一觸發器1021的輸出端（Q）連接，第三觸發器1023的輸入端（D）與第二觸發器1022的輸出端（Q）連接，且第一觸發器1021的時脈端（CK）、第二觸發器1022的時脈端（CK）和第三觸發器1023的時脈端（CK）均用於接收振盪時脈訊號；其中，第一觸發器1021，具體用於根據振盪時脈訊號對致能訊號進行取樣處理，輸出第一控制訊號；第二觸發器1022，用於根據振盪時脈訊號對第一控制訊號進行取樣處理，輸出第二控制訊號；第三觸發器1023，用於根據振盪時脈訊號對第二控制訊號進行取樣處理，輸出第三控制訊號。
在這裡，第一控制訊號處於第一電平狀態的持續時長用於確定目標時間，目標時間是目標振盪器的振盪週期的整倍數；第二控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對目標週期數量進行鎖存處理，第三控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對計數模組103進行清零處理。
需要說明的是，控制模組102由第一觸發器1021、第二觸發器1022和第三觸發器1023構成，其具體的連接關係如圖2所示。觸發器是一種邏輯電路中經常出現的電子器件，觸發器包括時脈端和輸入端，通過時脈端接收振盪時脈訊號，並根據振盪時脈訊號對輸入端的訊號進行取樣。
第一觸發器1021、第二觸發器1022和第三觸發器1023可以採用各種原理的觸發器，本領域技術人員可依據實際應用場景進行選用。示例性地，第一觸發器1021、第二觸發器1022和第三觸發器1023可以均採用D型觸發器，D型觸發器能夠在振盪時脈訊號的上升沿對輸入端的訊號進行取樣。
對於第一觸發器1021來說，在振盪時脈訊號的上升沿對致能訊號進行取樣，從而輸出第一控制訊號。參見圖3，其示出了本申請實施例提供的一種振盪週期電路的訊號波形示意圖。如圖3所示，由於第一觸發器1021只有在振盪時脈訊號的上升沿進行取樣，所以第一控制訊號只有在振盪時脈訊號的上升沿才有可能發生電平狀態的改變，因此第一控制訊號處於第一電平狀態的持續時長必定是目標振盪器1011的振盪週期的整倍數。也就是說，第一觸發器1021主要用於將致能訊號的有效時間重整為（目標振盪器的）振盪週期的整倍數，進而確定目標時間。
對於第二觸發器1022來說，在振盪時脈訊號的上升沿對第一控制訊號進行取樣，從而輸出為第二控制訊號。如圖3所示，第二控制訊號的有效時間（處於第一電平狀態的持續時間）相對於第一控制訊號會延遲一個（目標振盪器的）振盪週期，第二控制訊號主要用於對目標週期數量進行鎖存。
對於第三觸發器1023來說，在振盪時脈訊號的上升沿對第二控制訊號進行取樣，輸出端為第三控制訊號。如圖3所示，第三控制訊號的有效時間（處於第一電平狀態的持續時間）相對於第二控制訊號會延遲一個（目標振盪器的）振盪週期，主要用於對計數模組103進行清零處理。
進一步地，在一些實施例中，振盪器模組101，具體配置為接收致能訊號和第三控制訊號，在致能訊號處於第一電平狀態或者第三控制訊號處於第一電平狀態時，控制目標振盪器1011輸出振盪時脈訊號；以及在致能訊號和第三控制訊號均處於第二電平狀態時，控制目標振盪器1011停止輸出振盪時脈訊號。這樣，採用致能訊號和第三控制訊號同時控制目標振盪器，避免目標振盪器過早停止振盪，造成測量過程中的誤差。
因此，在一些實施例中，如圖2所示，振盪器模組101還包括反或閘1012和反閘1013；其中，反或閘1012，用於對第三控制訊號和致能訊號進行反或運算，得到運算後訊號；反閘1013，用於對運算後訊號進行非運算，得到致能控制訊號；目標振盪器1011，用於接收致能控制訊號，並根據致能控制訊號輸出振盪時脈訊號。
需要說明的是，第三控制訊號和致能訊號依次進行反或運算和非運算，得到致能控制訊號，致能控制訊號用於控制目標振盪器1011輸出目標振盪訊號。
進一步地，在一些實施例中，如圖2所示，計數模組103包括計數器1031，計數器1031的輸入端、時脈端和重定端分別與致能訊號、振盪時脈訊號和第三控制訊號連接；其中，計數器1031，用於在致能訊號處於第一電平狀態時對振盪時脈訊號進行週期計數處理，輸出週期計數訊號，且週期計數訊號用於指示目標週期數量；以及在第三控制訊號由第一電平狀態翻轉為第二電平狀態時進行清零處理。
需要說明的是，計數模組103主要包括一計數器1031，對於計數器1031來說，致能訊號起到門控的作用，在致能訊號有效（處於第一電平狀態）的情況下，計數器1031對振盪時脈訊號進行週期計數，從而輸出週期計數訊號；另外，對計數器1031來說，第三控制訊號為重定訊號，在第三控制訊號由第一電平狀態翻轉為第二電平狀態時，計數器1031的計數值清零。
進一步地，在一些實施例中，振盪週期檢測電路10還包括鎖存器104，且鎖存器的兩個輸入端分別與週期計數訊號和第二控制訊號連接；其中，鎖存器104，用於在第二控制訊號由第一電平狀態翻轉為第二電平狀態的情況下，對週期計數訊號進行鎖存處理，以實現目標週期數量的鎖存處理。
需要說明的是，鎖存器104的輸入端接收計數器1031輸出的週期計數訊號，以及還會接收第二控制訊號，並在第二控制訊號的下降沿對週期計數訊號進行鎖存。
從以上來看，在致能訊號處於第一電平狀態時，計數器1031對振盪時脈訊號的週期進行計數；在第二控制訊號的下降沿，鎖存器104對計數器1031輸出的週期計數訊號進行鎖存，從而得到目標週期數量；在第三控制訊號的下降沿，計數器1031的計數值清零。
還需要說明的是，第一電平狀態為高電平狀態，第二電平狀態為低電平狀態，但這並不構成本申請實施例的限制。
請參見圖4，其示出了本申請實施例提供的一種振盪週期電路的模擬測試示意圖。如圖4所示，本申請實施例共採用了兩次模擬實驗。在第一次模擬實驗中，目標時間為1000奈秒，週期數量為模擬結果：592（二進位為0000 0010 0101 0000），從而能夠計算出振盪週期為1.69奈秒；在第二次模擬實驗中，振盪週期為模擬結果：1.687奈秒，計算出週期數量為593（二進位為0000 0010 0101 0001）。從以上可以看出，本申請實施例提供的振盪週期電路的結果較為精確。
表1
  週期數量（二進位形式） 振盪週期/奈秒 說明
模擬實驗一 0000 0010 0101 0000 1.69 週期數量為模擬結果，振盪週期為計算結果，振盪週期=1000奈秒/目標週期數量
模擬實驗二 0000 0010 0101 0001 1.687 週期數量為計算結果，振盪週期為模擬結果，週期數量=1000奈秒/目標振盪週期
本申請實施例提供了一種振盪週期檢測電路，該振盪週期檢測電路包括振盪器模組，包括目標振盪器，配置為接收致能訊號，並根據所述致能訊號控制所述目標振盪器輸出振盪時脈訊號；控制模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號和所述致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述致能訊號和所述振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，所述目標振盪器的振盪週期是根據所述目標時間和所述目標週期數量計算得到的。這樣，本申請實施例提供了一種新型的電路控制結構，主要應用於檢測晶片內部振盪器的週期，也可以作為晶圓級檢測（Wafer Level Test，WAT）中的傳播延遲時間（Propagation Delay Time，Tpd）測試中的輔助電路；具體地，致能訊號和振盪時脈訊號經過有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率；另外，本申請實施例提供的振盪週期檢測電路適用於高速時脈和低速時脈，應用場景廣泛。
在本申請的另一實施例中，參見圖5，其示出了本申請實施例提供的一種振盪週期檢測方法的流程示意圖。如圖5所示，該方法可以包括：S201：根據致能訊號，控制目標振盪器輸出振盪時脈訊號。
需要說明的是，本申請實施例中的振盪週期檢測方法應用於前述的振盪週期檢測電路，且振盪週期檢測電路中包括目標振盪器。在這裡，目標振盪器能夠根據致能訊號輸出振盪時脈訊號。也就是說，本申請實施例提供的振盪週期檢測方法的目的是檢測振盪時脈訊號的週期。
S202：根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間。
S203：根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量。
需要說明的是，利用振盪時脈訊號對致能訊號進行有效時脈重整處理，將致能訊號的有效時間重整為振盪週期的整倍數，從而得到目標時間；以及，利用致能訊號對振盪時脈訊號進行週期計數處理，得到目標週期數量。
具體地，在一些實施例中，振盪週期檢測電路可以包括第一觸發器、第二觸發器和第三觸發器。相應地，該方法還可以包括：通過第一觸發器接收致能訊號和振盪時脈訊號，並根據振盪時脈訊號和致能訊號進行取樣處理，輸出第一控制訊號；通過第二觸發器接收第一控制訊號和振盪時脈訊號，並根據振盪時脈訊號對第一控制訊號進行取樣處理，輸出第二控制訊號；通過第三觸發器接收第二控制訊號和振盪時脈訊號，並根據振盪時脈訊號對第二控制訊號進行取樣處理，輸出第三控制訊號。
需要說明的是，第一觸發器主要在振盪時脈訊號的上升沿對致能訊號進行取樣，得到第一控制訊號，從而將致能訊號的有效時間重整為目標振盪器的振盪週期的整倍數，方便後續計算。也就是說，第一控制訊號處於第一電平狀態的持續時長用於確定目標時間，目標時間是目標振盪器的振盪週期的整倍數。
第二觸發器主要在振盪時脈訊號的上升沿對第一控制訊號進行取樣，得到第二控制訊號，第二控制訊號的有效時間相比於第一控制訊號延遲一個（目標振盪器的）振盪週期，從而用於對目標週期數量進行鎖存處理。也就是說，第二控制訊號用於在由第一電平狀態翻轉為第二電平狀態時對目標週期數量進行鎖存處理。
第三觸發器主要在振盪時脈訊號的上升沿對第二控制訊號進行取樣，得到第三控制訊號，第三控制訊號的有效時間相比於第二控制訊號延遲一個（目標振盪器的）振盪週期，第三控制訊號用於對計數模組進行清零處理。也就是說，第三控制訊號用於在由第一電平狀態翻轉為第二電平狀態時進行清零處理。
在上述說明中，訊號的有效時間是指該訊號處於第一電平狀態的時間。
進一步地，在一些實施例中，所述根據致能訊號，控制目標振盪器輸出振盪時脈訊號，可以包括：在致能訊號處於第一電平狀態或者第三控制訊號處於第一電平狀態時，控制目標振盪器輸出振盪時脈訊號；在致能訊號和第三控制訊號均處於第二電平狀態時，控制目標振盪器停止輸出振盪時脈訊號。
需要說明的是，採用致能訊號和第三控制訊號同時控制目標振盪器，避免目標振盪器過早停止振盪，造成測量過程中的誤差。
在一種具體地實施例中，振盪週期檢測電路還包括計數器和鎖存器。相應地，所述根據致能訊號對振盪時脈訊號進行週期計數處理，確定目標週期數量，可以包括：在致能訊號處於第一電平狀態時，通過計數器對振盪時脈訊號進行週期計數處理，輸出週期計數訊號，且週期計數訊號用於指示目標週期數量；在第二控制訊號由第一電平狀態翻轉為第二電平狀態的情況下，通過鎖存器對週期計數訊號進行鎖存處理，以實現目標週期數量的鎖存處理。
需要說明的是，在致能訊號有效時，計數器對振盪時脈訊號進行週期計數，輸出週期計數訊號。同時，在第二控制訊號的下降沿，鎖存器對週期計數訊號進行鎖存，得到目標週期數量。
需要說明的是，計數器的重定端與第三控制訊號連接。因此，在一些實施例中，該方法還可以包括：在第三控制訊號由第一電平狀態翻轉為第二電平狀態時，控制計數器進行清零處理。
這樣，在每次測試完成後，計數器的計數值會歸零，等待下一次測試。
進一步地，在一些實施例中，所述根據致能訊號，控制目標振盪器輸出振盪時脈訊號，可以包括：對第三控制訊號和致能訊號進行反或運算，得到運算後訊號；對運算後訊號進行非運算，得到致能控制訊號；根據致能控制訊號，控制目標振盪器輸出振盪時脈訊號。
需要說明的是，第三控制訊號和致能訊號在經過反或運算和非運算後用於控制振盪時脈訊號。這樣，在第三控制訊號和致能訊號均為第二電平狀態時，致能控制訊號處於第二電平狀態，目標振盪器停止輸出目標振盪訊號；在第三控制訊號處於第一電平狀態或者致能訊號處於第一電平狀態時，致能控制訊號處於第一電平狀態，目標振盪器輸出目標振盪訊號。
這樣，經過以上處理，可以獲得振盪時脈訊號在目標時間內的目標週期數量。
S204：對目標時間和目標週期數量進行計算，確定目標振盪器的振盪週期。
需要說明的是，在得到目標時間和目標週期數量後，可以通過簡單的運算確定目標振盪器的振盪週期。
具體地，所述對目標時間和目標週期數量進行計算，確定目標振盪器的振盪週期，可以包括：利用目標時間除以目標週期數量，得到目標振盪器的振盪週期。
需要說明的是，目標振盪器的振盪週期=目標時間/目標週期數量。
在另一種實施例中，由於計數器的第一位元數目值是0，所以振盪週期訊號的精確週期數量其實是（目標週期數量+1），也就是說，精確的振盪週期=目標時間/（目標週期數量+1）。然而，在一次測試中，一般振盪週期的數量為較大，可以利用目標週期數量代替（目標週期數量+1）進行計算，其誤差在可允許的範圍。
還需要說明的是，第一電平狀態為高電平狀態，第二電平狀態為低電平狀態。
本申請實施例提供了一種振盪週期檢測方法，通過根據致能訊號，控制所述目標振盪器輸出振盪時脈訊號；根據所述振盪時脈訊號和所述致能訊號進行有效時間重整處理，確定目標時間；根據所述致能訊號和所述振盪時脈訊號進行週期計數處理，確定目標週期數量；對所述目標時間和所述目標週期數量進行計算，確定所述目標振盪器的振盪週期。這樣，致能訊號和振盪時脈訊號經過有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
在本申請的又一實施例中，參見圖6，其示出了本申請實施例提供的一種半導體記憶體30，半導體記憶體30至少包括前述的振盪週期檢測電路10。
對於半導體記憶體30來說，由於其包括振盪週期檢測電路10，在振盪週期檢測過程中，利用致能訊號和振盪時脈訊號進行有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
在本申請的再一實施例中，提供了一種電子設備，該電子設備至少包括前述的一種半導體記憶體30。
對於電子設備來說，由於其包括半導體記憶體30，在振盪週期檢測過程中，利用致能訊號和振盪時脈訊號進行有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
以上所述，僅為本申請的較佳實施例而已，並非用於限定本申請的保護範圍。
需要說明的是，在本申請中，術語「包括」、「包含」或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句「包括一個……」限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本申請實施例序號僅僅為了描述，不代表實施例的優劣。
本申請所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本申請所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本申請所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上所述，僅為本申請的具體實施方式，但本申請的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本申請揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本申請的保護範圍之內。因此，本申請的保護範圍應以所述權利要求的保護範圍為准。
產業利用性
本申請實施例提供了一種振盪週期檢測電路、方法和半導體記憶體，該振盪週期檢測電路包括：振盪器模組，包括目標振盪器，用於接收致能訊號，並根據致能訊號控制目標振盪器輸出振盪時脈訊號；控制模組，配置為接收致能訊號和振盪時脈訊號，並根據振盪時脈訊號和致能訊號進行有效時間重整處理，確定目標時間；計數模組，配置為接收致能訊號和振盪時脈訊號，並根據致能訊號和振盪時脈訊號進行週期計數處理，確定目標週期數量；其中，目標振盪器的振盪週期是根據目標時間和目標週期數量計算得到的。這樣，致能訊號和振盪時脈訊號經過有效時間重整處理以確定目標時間，致能訊號和振盪時脈訊號經過週期計數以確定目標週期數量，後續可以通過目標時間和目標週期數量計算出振盪週期，從而提高振盪週期的檢測準確率和檢測效率。
10:振盪週期檢測電路 101:振盪器模組 1011:目標振盪器 1012:反或閘 1013:反閘 102:控制模組 1021:第一觸發器 1022:第二觸發器 1023:第三觸發器 103:計數模組 1031:計數器 104:鎖存器 30:半導體儲存器 S201~S204:步驟
圖1為本申請實施例提供的一種振盪週期電路的結構示意圖； 圖2為本申請實施例提供的另一種振盪週期電路的結構示意圖； 圖3為本申請實施例提供的一種振盪週期電路的訊號波形示意圖； 圖4為本申請實施例提供的一種振盪週期電路的模擬測試示意圖； 圖5為本申請實施例提供的一種振盪週期檢測方法的流程示意圖； 圖6為本申請實施例提供的一種半導體記憶體的結構示意圖。
10:振盪週期檢測電路
101:振盪器模組
1011:目標振盪器
102:控制模組
103:計數模組

Claims (8)

  1. 一種振盪週期檢測電路，包括：一振盪器模組，包括一目標振盪器，配置為接收一致能訊號，並根據所述致能訊號控制所述目標振盪器輸出一振盪時脈訊號；一控制模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號和所述致能訊號進行一有效時間重整處理，確定一目標時間；一計數模組，配置為接收所述致能訊號和所述振盪時脈訊號，並根據所述致能訊號和所述振盪時脈訊號進行一週期計數處理，確定一目標週期數量；其中，所述目標振盪器的一振盪週期是根據所述目標時間和所述目標週期數量計算得到的；所述控制模組包括第一觸發器、第二觸發器和第三觸發器，所述第一觸發器的一輸入端用於接收所述致能訊號，所述第二觸發器的一輸入端與所述第一觸發器的一輸出端連接，所述第三觸發器的一輸入端與所述第二觸發器的一輸出端連接，且所述第一觸發器的一時脈端、所述第二觸發器的一時脈端和所述第三觸發器的一時脈端均用於接收所述振盪時脈訊號；其中，所述第一觸發器，具體用於根據所述振盪時脈訊號對所述致能訊號進行一取樣處理，輸出第一控制訊號；所述第二觸發器，用於根據所述振盪時脈訊號對所述第一控制訊號進行該取樣處理，輸出第二控制訊號；所述第三觸發器，用於根據所述振盪時脈訊號對所述第二控制訊號進行該取樣處理，輸出第三控制訊號； 其中，所述第一控制訊號處於一第一電平狀態的一持續時長用於確定所述目標時間，且所述目標時間是所述目標振盪器的一振盪週期的整倍數；所述第二控制訊號用於在由該第一電平狀態翻轉為一第二電平狀態時對所述目標週期數量進行一鎖存處理，所述第三控制訊號用於在由該第一電平狀態翻轉為該第二電平狀態時對所述計數模組進行一清零處理。
  2. 如請求項1所述的振盪週期檢測電路，其中，所述振盪器模組，具體配置為接收所述致能訊號和所述第三控制訊號，在所述致能訊號處於該第一電平狀態或者所述第三控制訊號處於該第一電平狀態時，控制所述目標振盪器輸出所述振盪時脈訊號；以及在所述致能訊號和所述第三控制訊號均處於該第二電平狀態時，控制所述目標振盪器停止輸出所述振盪時脈訊號。
  3. 如請求項2所述的振盪週期檢測電路，其中，所述計數模組包括一計數器，所述計數器的一輸入端、一時脈端和一重定端分別與所述致能訊號、所述振盪時脈訊號和所述第三控制訊號連接；其中，所述計數器，用於在所述致能訊號處於該第一電平狀態時對所述振盪時脈訊號進行一週期計數處理，輸出一週期計數訊號，且所述週期計數訊號用於指示所述目標週期數量；以及在所述第三控制訊號由該第一電平狀態翻轉為該第二電平狀態時進行該清零處理。
  4. 如請求項3所述的振盪週期檢測電路，其中，所述振盪週期檢測電路更包括一鎖存器，且所述鎖存器的兩個輸入端分別與所述週期計數訊號和所述第二控制訊號連接；其中， 所述鎖存器，用於在所述第二控制訊號由該第一電平狀態翻轉為該第二電平狀態的情況下，對所述週期計數訊號進行該鎖存處理，以實現所述目標週期數量的該鎖存處理。
  5. 如請求項2所述的振盪週期檢測電路，其中，所述振盪器模組還包括一反或閘和一反閘；所述反或閘，用於對所述第三控制訊號和所述致能訊號進行一反或運算，得到一運算後訊號；所述反閘，用於對所述運算後訊號進行一非運算，得到一致能控制訊號；所述目標振盪器，用於接收所述致能控制訊號，並根據所述致能控制訊號輸出所述振盪時脈訊號。
  6. 如請求項1所述的振盪週期檢測電路，其中，所述第一觸發器、所述第二觸發器和所述第三觸發器均為一D型觸發器，其中，所述第一電平狀態為高電平狀態，所述第二電平狀態為低電平狀態。
  7. 一種振盪週期檢測方法，應用於包含有一目標振盪器的一振盪週期檢測電路，所述方法包括：根據一致能訊號，控制所述目標振盪器輸出一振盪時脈訊號；根據所述振盪時脈訊號和所述致能訊號進行有效時間重整處理，確定一目標時間；根據所述致能訊號和所述振盪時脈訊號進行一週期計數處理，確定一目標週期數量； 對所述目標時間和所述目標週期數量進行計算，確定所述目標振盪器的一振盪週期；所述振盪週期檢測電路包括一第一觸發器、一第二觸發器和一第三觸發器；所述方法更包括：通過所述第一觸發器接收所述致能訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號和所述致能訊號進行一取樣處理，輸出一第一控制訊號；通過所述第二觸發器接收所述第一控制訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號對所述第一控制訊號進行取樣處理，輸出一第二控制訊號；通過所述第三觸發器接收所述第二控制訊號和所述振盪時脈訊號，並根據所述振盪時脈訊號對所述第二控制訊號進行取樣處理，輸出第三控制訊號；其中，所述第一控制訊號處於一第一電平狀態的一持續時長用於確定所述目標時間，且所述目標時間是所述目標振盪器的一振盪週期的整倍數；所述第二控制訊號用於在由該第一電平狀態翻轉為一第二電平狀態時對所述目標週期數量進行鎖存處理，所述第三控制訊號用於在由該第一電平狀態翻轉為該第二電平狀態時進行一清零處理，以及其中，所述根據致能訊號，控制所述目標振盪器輸出振盪時脈訊號，包括：在所述致能訊號處於該第一電平狀態或者所述第三控制訊號處於該第一電平狀態時，控制所述目標振盪器輸出所述振盪時脈訊號；在所述致能訊號和所述第三控制訊號均處於該第二電平狀態時，控制所述目標振盪器停止輸出所述振盪時脈訊號。
  8. 一種半導體記憶體，所述半導體記憶體至少包括如請求項1-6任一項所述的振盪週期檢測電路。
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