JP2023552628A - 発振周期検出回路、方法及び半導体メモリ - Google Patents

Abstract

本開示の実施例は、発振周期検出回路、方法及び半導体メモリを提供する。該発振周期検出回路は、目標発振器を含み、イネーブル信号を受信し、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するように構成される発振器モジュールと、イネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、イネーブル信号と発振クロック信号を受信し、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含む。目標発振器の発振周期は、目標時間と目標周期数量に基づいて計算して得られる。【選択図】図１

Description

（関連出願への相互参照）
本願は、２０２１年０８月２７日に中国特許局に提出された、出願番号が２０２１１０９９３８３６．６であり、発明の名称が「発振周期検出回路、方法及び半導体メモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

本開示は、電子計測技術の分野に関し、特に、発振周期検出回路、方法及び半導体メモリに関する。

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータにおいて一般的に使用される半導体メモリデバイスであり、複数の重複のメモリセルからなる。ＤＲＡＭにおいて、発振器を利用して規則的なシーケンス信号を生成する必要があり、該シーケンス信号に基づいて複数のメモリセルに対する制御を実現する。そのため、発振器の周期検出は、チップの品質検証における重要な部分である。

しかしながら、関連技術において、発振周期時間長の検出方法にはまだ欠点があり、そのため、検出正確率と検出効率が低い。

本開示は、発振周期検出回路、方法及び半導体メモリを提供し、発振周期の検出正確率と検出効率を向上させることができる。

本開示の技術的解決策は、下記のように実現される。

第１態様によれば、本開示の実施例は、発振周期検出回路を提供し、該発振周期検出回路は、
目標発振器を含み、イネーブル信号を受信し、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するように構成される発振器モジュールと、
イネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、
イネーブル信号と発振クロック信号を受信し、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含み、
目標発振器の発振周期は、目標時間と目標周期数量に基づいて計算して得られる。

第２態様によれば、本開示の実施例は、目標発振器を含む発振周期検出回路に応用される、発振周期検出方法を提供し、該方法は、
イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するステップと、
前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するステップと、
前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するステップと、
前記目標時間と前記目標周期数量に対して計算を行い、前記目標発振器の発振周期を決定するステップと、を含む。

第３態様によれば、本開示の実施例は、少なくとも第１態様に記載の発振周期検出回路を含む半導体メモリを提供する。

本開示の実施例は、発振周期検出回路、方法及び半導体メモリを提供する。該発振周期検出回路は、目標発振器を含み、イネーブル信号を受信し、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するように構成される発振器モジュールと、イネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、イネーブル信号と発振クロック信号を受信し、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含む。目標発振器の発振周期は、目標時間と目標周期数量に基づいて計算して得られる。このように、イネーブル信号と発振クロック信号は、有効時間再設定処理によって目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

本開示の実施例に提供される発振周期回路の一例の構造概略図である。 本開示の実施例に提供される発振周期回路の別の一例の構造概略図である。 本開示の実施例に提供される発振周期回路の一例の信号波形の概略図である。 本開示の実施例に提供される発振周期回路の一例の擬似検証の概略図である。 本開示の実施例に提供される発振周期検出方法の一例のフローチャートである。 本開示の実施例に提供される半導体メモリの一例の構造概略図である。

以下では、本開示の実施例の図面を参照して、本開示の実施例の技術的解決策について明確で完全に説明する。理解可能なこととして、ここで記載された具体的な実施例は、単に本願を説明することを目的としており、本願を限定するものではない。また、説明すべきこととして、説明を容易にするため、図面で本願に関連する部分のみを示している。

明記されない限り、本文で使用されるすべての技術用語と科学用語は、当業者によって通常に理解されるものと同じ意味を有する。本文で使用される用語は、単に本開示の実施例を説明することを目的とし、本開示を限定することを意図するものではない。

下記の「いくつかの実施例」と記載される部分において、可能な実施例のサブセットがすべて記載されているが、理解可能なこととして、「いくつかの実施例」というのは、全ての可能な実施例の同じサブセット又は異なるサブセットであり得、矛盾しない場合に互いに組み合わせることができる。

また、本開示の実施例における「第１／第２／第３」という用語は、特定の順序を限定するものではなく、類似する対象を区別するものである。理解可能なこととして、「第１／第２／第３」は、場合によって特定の順番又は前後順番を変換することでき、それによって、本明細書に記載された本願の実施例は、図示した順番又は記載された順番以外の順序で実施されることができる。

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータにおいて一般的に使用される半導体メモリデバイスであり、複数の重複のメモリセルからなる。ＤＲＡＭにおいて、発振器を利用して規則的なシーケンス信号を生成する必要があり、該シーケンス信号に基づいて複数のメモリセルに対する制御を実現する。そのため、発振器の周期検出は、メモリチップの品質検証における重要な部分である。

メモリチップの内部の発振器の検出方式は様々があり、大体２種類に分ける。１つは直接検証であり、発振器の出力クロックを検証機に出力する方式である。この検証方式は、低速クロックに適する。もう１つは、内部のクロック周期数量を制御ロジックによって出力し、発振器の動作時間に基づいて計算して発振器の周期を得る方式である。

しかしながら、関連技術において、発振周期時間長の検出方法にはまだ欠点があり、そのため、検出正確率と検出効率が低い。

これに基づいて、本開示の実施例は、発振周期検出回路を提供し、その基本的な考え方は下記である。該発振周期検出回路は、目標発振器を含み、イネーブル信号を受信し、前記イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するように構成される発振器モジュールと、前記イネーブル信号と前記発振クロック信号を受信し、前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、前記イネーブル信号と前記発振クロック信号を受信し、前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含み、前記目標発振器の発振周期は、前記目標時間と前記目標周期数量に基づいて計算して得られるものである。このように、イネーブル信号と発振クロック信号は、有効時間再設定処理によって目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

以下では、図面を参照して、本開示の各実施例について詳細に説明する。

本開示の１つの実施例において、図１を参照すると、図１は、本開示の実施例に提供される発振周期検出回路１０の一例の構造概略図を示す。図１に示すように、該発振周期検出回路１０は、
目標発振器１０１１を含む発振器モジュール１０１であって、イネーブル信号を受信し、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器１０１１を制御するように構成される発振器モジュール１０１と、
イネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュール１０２と、
イネーブル信号と発振クロック信号を受信し、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュール１０３と、を含み、
目標発振器１０１１の発振周期は、目標時間と目標周期数量に基づいて計算して得られるものである。

説明すべきこととして、本開示の実施例に提供される発振周期検出回路は、発振器に関する任意の電子デバイス、例えば、ダイナミック・ランダム・メモリ、スタティック・ランダム・メモリなどに適用されることができる。

本開示の実施例において、発振周期検出回路１０の基本的な原理は、内部のクロック周期数量を制御ロジックによって出力し、発振器の動作時間に基づいて計算して発振器の周期を得る。

具体的に、発振周期検出回路は、発振器モジュール１０１、制御モジュール１０２、及び計数モジュール１０３を含む。発振器モジュール１０１における目標発振器１０１１は、イネーブル信号に基づいて発振クロック信号を出力する。制御モジュール１０２は、発振クロック信号に基づいてイネーブル信号に対して有効時間再設定を行い、目標時間を出力する。計数モジュール１０３は、イネーブル信号に基づいて発振クロック信号に対して周期の計数を行い、目標周期数量を決定する。このように、目標時間と目標周期数量に基づいて計算して目標発振器１０１１の発振周期を得ることができる。

さらに、いくつかの実施例において、図２を参照すると、図２は、本開示の実施例に提供される発振周期検出回路１０の別の一例の構造概略図を示す。図２に示すように、制御モジュール１０２は、第１フリップフロップ１０２１、第２フリップフロップ１０２２、及び第３フリップフロップ１０２３を含み、第１フリップフロップ１０２１の入力端（Ｄ）は、イネーブル信号を受信するためのものであり、第２フリップフロップ１０２２の入力端（Ｄ）は、第１フリップフロップ１０２１の出力端（Ｑ）に接続され、第３フリップフロップ１０２３の入力端（Ｄ）は、第２フリップフロップ１０２２の出力端（Ｑ）に接続され、第１フリップフロップ１０２１のクロック端（ＣＫ）、第２フリップフロップ１０２２のクロック端（ＣＫ）、及び第３フリップフロップ１０２３のクロック端（ＣＫ）は、いずれも発振クロック信号を受信するためのものである。

第１フリップフロップ１０２１は、発振クロック信号に基づいてイネーブル信号に対してサンプリング処理を行い、第１制御信号を出力するためのものであり、
第２フリップフロップ１０２２は、発振クロック信号に基づいて第１制御信号に対してサンプリング処理を行い、第２制御信号を出力するためのものであり、
第３フリップフロップ１０２３は、発振クロック信号に基づいて第２制御信号に対してサンプリング処理を行い、第３制御信号を出力するためのものである。

ここで、第１制御信号が第１レベル状態にある持続時間長は、目標時間を決定するためのものであり、目標時間は、目標発振器の発振周期の整数倍であり、第２制御信号は、第１レベル状態から第２レベル状態に反転した場合、目標周期数量に対してラッチ処理を行うためのものであり、第３制御信号は、第１レベル状態から第２レベル状態に反転した場合、計数モジュール１０３に対してクリア処理を行うためのものである。

説明すべきこととして、制御モジュール１０２は、第１フリップフロップ１０２１、第２フリップフロップ１０２２、及び第３フリップフロップ１０２３からなり、具体的な接続関係は、図２に示すようである。フリップフロップは、ロジック回路においてよくある電子デバイスであり、フリップフロップは、クロック端と入力端を含み、クロック端によって発振クロック信号を受信し、発振クロック信号に基づいて入力端の信号に対してサンプリングを行う。

第１フリップフロップ１０２１、第２フリップフロップ１０２２、及び第３フリップフロップ１０２３は、様々な原理のフリップフロップを採用しても良く、当業者は、実際の応用場面に応じて選択することができる。例示的に、第１フリップフロップ１０２１、第２フリップフロップ１０２２、及び第３フリップフロップ１０２３は、いずれもＤ型フリップフロップを採用しても良い。Ｄ型フリップフロップは、発振クロック信号の立ち上がりエッジで入力端の信号に対してサンプリングを行うことができる。

第１フリップフロップ１０２１は、発振クロック信号の立ち上がりエッジでイネーブル信号に対してサンプリングを行い、それによって、第１制御信号を出力する。図３を参照すると、図３は、本開示の実施例に提供される発振周期回路の一例の信号波形の概略図を示す。図３に示すように、第１フリップフロップ１０２１が発振クロック信号の立ち上がりエッジだけでサンプリングを行うため、第１制御信号は、発振クロック信号の立ち上がりエッジでしかレベル状態変更の可能性がなく、そのため、第１制御信号が第１レベル状態にある持続時間長は、必ず目標発振器１０１１の発振周期の整数倍である。即ち、第１フリップフロップ１０２１は主に、イネーブル信号の有効時間を（目標発振器の）発振周期の整数倍に再設定し、それによって、目標時間を決定するためのものである。

第２フリップフロップ１０２２は、発振クロック信号の立ち上がりエッジで第１制御信号に対してサンプリングを行い、それによって、第２制御信号として出力する。図３に示すように、第２制御信号の有効時間（第１レベル状態にある持続時間）は、第１制御信号に比べて、１つの（目標発振器の）発振周期だけ遅延する。第２制御信号は主に、目標周期数量に対してラッチを行うためのものである。

第３フリップフロップ１０２３は、発振クロック信号の立ち上がりエッジで第２制御信号に対してサンプリングを行い、出力端は第３制御信号である。図３に示すように、第３制御信号の有効時間（第１レベル状態にある持続時間）は、第２制御信号に比べて、１つの（目標発振器の）発振周期だけ遅延する。第３制御信号は主に、計数モジュール１０３に対してクリア処理を行うためのものである。

さらに、いくつかの実施例において、発振器モジュール１０１は、イネーブル信号と第３制御信号を受信し、イネーブル信号が第１レベル状態にあり、又は、第３制御信号が第１レベル状態にある場合、発振クロック信号を出力するように目標発振器１０１１を制御し、イネーブル信号と第３制御信号がいずれも第２レベル状態にある場合、発振クロック信号の出力を停止するように目標発振器１０１１を制御するように構成される。このように、イネーブル信号と第３制御信号を同時に採用して目標発振器を制御し、目標発振器の発振停止が早すぎることによる、計測過程における誤差を避ける。

そのため、いくつかの実施例において、図２に示すように、発振器モジュール１０１はさらに、ノアゲート１０１２とノットゲート１０１３を含み、
ノアゲート１０１２は、第３制御信号とイネーブル信号に対してノア演算を行い、演算後の信号を得るためのものであり、
ノットゲート１０１３は、演算後の信号に対してノット演算を行い、イネーブル制御信号を得るためのものであり、
目標発振器１０１１は、イネーブル制御信号を受信し、イネーブル制御信号に基づいて発振クロック信号を出力するためのものである。

説明すべきこととして、第３制御信号とイネーブル信号は、順番にノア演算とノット演算を行い、イネーブル制御信号を得、イネーブル制御信号は、目標発振信号を出力するように目標発振器１０１１を制御するためのものである。

さらに、いくつかの実施例において、図２に示すように、計数モジュール１０３は、カウンタ１０３１を含み、カウンタ１０３１の入力端、クロック端、及びリセット端のそれぞれは、イネーブル信号、発振クロック信号、及び第３制御信号に接続され、
カウンタ１０３１は、イネーブル信号が第１レベル状態にある場合、発振クロック信号に対して周期計数処理を行い、周期計数信号を出力するためのものであり、周期計数信号は、目標周期数量を示すためのものであり、カウンタ１０３１はさらに、第３制御信号が第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うためのものである。

説明すべきこととして、計数モジュール１０３は主に、カウンタ１０３１を含む。カウンタ１０３１にとって、イネーブル信号は、ゲート制御の役割を果たす。イネーブル信号が有効（第１レベル状態にある）である場合、カウンタ１０３１は、発振クロック信号に対して周期の計数を行って周期計数信号を出力する。また、カウンタ１０３１にとって、第３制御信号はリセット信号であり、第３制御信号が第１レベル状態から第２レベル状態に反転した場合、カウンタ１０３１のカウント値はクリアされる。

さらに、いくつかの実施例において、発振周期検出回路１０はさらに、ラッチ１０４を含み、ラッチの２つの入力端のそれぞれは、周期計数信号と第２制御信号に接続され、
ラッチ１０４は、第２制御信号が第１レベル状態から第２レベル状態に反転した場合、目標周期数量のラッチ処理を実現するために周期計数信号に対してラッチ処理を行うためのものである。

説明すべきこととして、ラッチ１０４の入力端は、カウンタ１０３１から出力された周期計数信号を受信し、さらに、第２制御信号を受信し、第２制御信号の立ち下がりエッジで周期計数信号に対してラッチを行う。

上記から分かるように、イネーブル信号が第１レベル状態にある場合、カウンタ１０３１は、発振クロック信号の周期に対してカウントを行う。第２制御信号の立ち下がりエッジで、ラッチ１０４は、カウンタ１０３１から出力された周期計数信号に対してラッチを行い、それによって、目標周期数量を得る。第３制御信号の立ち下がりエッジで、カウンタ１０３１のカウント値はクリアされる。

さらに説明すべきこととして、第１レベル状態は、ハイレベル状態であり、第２レベル状態は、ローレベル状態である。しかしながら、これは本開示の実施例を限定するものではない。

図４を参照すると、図４は、本開示の実施例に提供される発振周期回路の一例の擬似検証の概略図を示す。図４に示すように、本開示の実施例は、２回の擬似検証を採用する。１回目の擬似検証において、目標時間は１０００ナノ秒であり、周期数量は擬似結果の５９２（二進数は００００ ００１０ ０１０１ ００００である）であり、それによって、発振周期の１．６９ナノ秒を算出することができる。２回目の擬似検証において、発振周期は擬似結果の１．６８７ナノ秒であり、周期数量の５９３（二進数は００００ ００１０ ０１０１ ０００１である）を算出することができる。上記から分かるように、本開示の実施例に提供される発振周期回路の結果は、比較的に正確である。

本開示の実施例は、発振周期検出回路を提供する。該発振周期検出回路は、目標発振器を含み、イネーブル信号を受信し、前記イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するように構成される発振器モジュールと、前記イネーブル信号と前記発振クロック信号を受信し、前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、前記イネーブル信号と前記発振クロック信号を受信し、前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含み、前記目標発振器の発振周期は、前記目標時間と前記目標周期数量に基づいて計算して得られるものである。このように、本開示の実施例は、新しい回路制御構造を提供し、主にチップ内部の発振器の周期の検出に応用され、また、ウェハレベル検出（ＷＡＴ：Ｗａｆｅｒ Ｌｅｖｅｌ Ｔｅｓｔ）における伝播遅延時間（Ｔｐｄ：Ｐｒｏｐａｇａｔｉｏｎ Ｄｅｌａｙ Ｔｉｍｅ）の検証における補助回路とすることもできる。具体的に、イネーブル信号と発振クロック信号は、有効時間再設定処理によって目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。また、本開示の実施例に提供される発振周期検出回路は、高速クロックと低速クロックに適し、応用場面が幅広い。

本開示の別の１つの実施例において、図５を参照すると、図５は、本開示の実施例に提供される発振周期検出方法の一例のフローチャートを示す。図５に示すように、該方法は、下記のステップを含むことができる。

ステップＳ２０１において、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御する。

説明すべきこととして、本開示の実施例における発振周期検出方法は、上記の発振周期検出回路に適用され、発振周期検出回路は、目標発振器を含む。ここで、目標発振器は、イネーブル信号に基づいて発振クロック信号を出力することができる。即ち、本開示の実施例に提供される発振周期検出方法の目的は、発振クロック信号の周期を検出することである。

ステップＳ２０２において、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定する。

ステップＳ２０３において、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定する。

説明すべきこととして、発振クロック信号を利用してイネーブル信号に対して有効クロック再設定処理を行い、イネーブル信号の有効時間を発振周期の整数倍に再設定し、それによって、目標時間を得る。また、イネーブル信号を利用して発振クロック信号に対して周期計数処理を行い、目標周期数量を得る。

具体的に、いくつかの実施例において、発振周期検出回路は、第１フリップフロップ、第２フリップフロップ、及び第３フリップフロップを含むことができる。対応的に、該方法はさらに、
第１フリップフロップによってイネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいてサンプリング処理を行い、第１制御信号を出力するステップと、
第２フリップフロップによって第１制御信号と発振クロック信号を受信し、発振クロック信号に基づいて第１制御信号に対してサンプリング処理を行い、第２制御信号を出力するステップと、
第３フリップフロップによって第２制御信号と発振クロック信号を受信し、発振クロック信号に基づいて第２制御信号に対してサンプリング処理を行い、第３制御信号を出力するステップと、を含むことができる。

説明すべきこととして、第１フリップフロップは主に、発振クロック信号の立ち上がりエッジでイネーブル信号に対してサンプリングを行い、第１制御信号を得、それによって、イネーブル信号の有効時間を目標発振器の発振周期の整数倍に再設定し、その後の計算を容易にする。即ち、第１制御信号が第１レベル状態にある持続時間長は、目標時間を決定するためのものであり、目標時間は、目標発振器の発振周期の整数倍である。

第２フリップフロップは主に、発振クロック信号の立ち上がりエッジで第１制御信号に対してサンプリングを行い、第２制御信号を得る。第２制御信号の有効時間は、第１制御信号に比べて、１つの（目標発振器の）発振周期だけ遅延し、それによって、目標周期数量に対してラッチ処理を行うためのものである。即ち、第２制御信号は、第１レベル状態から第２レベル状態に反転した場合、目標周期数量に対してラッチ処理を行うためのものである。

第３フリップフロップは主に、発振クロック信号の立ち上がりエッジで第２制御信号に対してサンプリングを行い、第３制御信号を得る。第３制御信号の有効時間は、第２制御信号に比べて、１つの（目標発振器の）発振周期だけ遅延し、第３制御信号は、計数モジュールに対してクリア処理を行うためのものである。即ち、第３制御信号は、第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うためのものである。

上記の説明において、信号の有効時間とは、該信号が第１レベル状態にある時間である。

さらに、いくつかの実施例において、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するステップは、
イネーブル信号が第１レベル状態にあり、又は、第３制御信号が第１レベル状態にある場合、発振クロック信号を出力するように目標発振器を制御するステップと、
イネーブル信号と第３制御信号がいずれも第２レベル状態にある場合、発振クロック信号の出力を停止するように目標発振器を制御するステップと、を含むことができる。

説明すべきこととして、イネーブル信号と第３制御信号を同時に採用して目標発振器を制御し、目標発振器の発振停止が早すぎることによる、計測過程における誤差を避ける。

１つの具体的な実施例において、発振周期検出回路はさらに、カウンタとラッチを含む。対応的に、イネーブル信号に基づいて発振クロック信号に対して周期計数処理を行い、目標周期数量を決定するステップは、
イネーブル信号が第１レベル状態にある場合、カウンタによって発振クロック信号に対して周期計数処理を行い、周期計数信号を出力するステップであって、周期計数信号は、目標周期数量を示すためのものである、ステップと、
第２制御信号が第１レベル状態から第２レベル状態に反転した場合、ラッチによって周期計数信号に対してラッチ処理を行い、それによって、目標周期数量のラッチ処理を実現するステップと、を含むことができる。

説明すべきこととして、イネーブル信号が有効である場合、カウンタは、発振クロック信号に対して周期の計数を行い、周期計数信号を出力する。同時に、第２制御信号の立ち下がりエッジで、ラッチは、周期計数信号に対してラッチを行い、目標周期数量を得る。

説明すべきこととして、カウンタのリセット端は、第３制御信号に接続される。そのため、いくつかの実施例において、該方法はさらに、
第３制御信号が第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うようにカウンタを制御するステップを含むことができる。

このように、毎回の検証が完了した後に、カウンタのカウント値がクリアされ、次回の検証を待機する。

さらに、いくつかの実施例において、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するステップは、
第３制御信号とイネーブル信号に対してノア演算を行い、演算後の信号を得るステップと、
演算後の信号に対してノット演算を行い、イネーブル制御信号を得るステップと、
イネーブル制御信号に基づいて、発振クロック信号を出力するように目標発振器を制御するステップと、を含むことができる。

説明すべきこととして、第３制御信号とイネーブル信号は、ノア演算とノット演算の後に、発振クロック信号を制御するためのものである。このように、第３制御信号とイネーブル信号がいずれも第２レベル状態である場合、イネーブル制御信号は第２レベル状態にあり、目標発振器は、目標発振信号の出力を停止する。第３制御信号が第１レベル状態にある、又は、イネーブル信号が第１レベル状態にある場合、イネーブル制御信号は第１レベル状態にあり、目標発振器は、目標発振信号を出力する。

このように、上記の処理によって、発振クロック信号の、目標時間内の目標周期数量を得ることができる。

ステップＳ２０４において、目標時間と目標周期数量に対して計算を行い、目標発振器の発振周期を決定する。

説明すべきこととして、目標時間と目標周期数量を得た後に、簡単な演算によって目標発振器の発振周期を決定することができる。

具体的に、目標時間と前記目標周期数量に対して計算を行い、目標発振器の発振周期を決定するステップは、
目標時間を目標周期数量で除算して目標発振器の発振周期を得るステップを含むことができる。

説明すべきこととして、目標発振器の発振周期は、目標時間／目標周期数量である。

別の１つの実施例において、カウンタの１番目のカウント値が０であるため、発振周期信号の正確な周期数量は、実に（目標周期数量＋１）であり、即ち、正確な発振周期は、目標時間／（目標周期数量＋１）である。しかしながら、１回の検証において、一般的に、発振周期の数が多く、目標周期数量を利用して（目標周期数量＋１）を代わって計算を行うことができ、その誤差は、許容範囲内にある。

さらに説明すべきこととして、第１レベル状態は、ハイレベル状態であり、第２レベル状態は、ローレベル状態である。

本開示の実施例は、発振周期検出方法を提供する。イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御する。前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定する。前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定する。前記目標時間と前記目標周期数量に対して計算を行い、前記目標発振器の発振周期を決定する。このように、イネーブル信号と発振クロック信号は、有効時間再設定処理によって目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

本開示のさらに別の１つの実施例において、図６を参照すると、図６は、本開示の実施例に提供される半導体メモリ３０の一例を示す。半導体メモリ３０は、少なくとも上記の発振周期検出回路１０を含む。

半導体メモリ３０が発振周期検出回路１０を含むため、発振周期検出の過程において、イネーブル信号と発振クロック信号を利用して有効時間再設定処理を行い、それによって、目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

本開示のさらに別の１つの実施例において、電子機器を提供し、該電子機器は、少なくとも上記の半導体メモリ３０を含む。

電子機器が半導体メモリ３０を含むため、発振周期検出の過程において、イネーブル信号と発振クロック信号を利用して有効時間再設定処理を行い、それによって、目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

上記の内容は、本開示の最適的な実施例に過ぎなく、本開示の保護範囲を限定するためのものではない。

説明すべきこととして、本開示において、「含む」という用語、又はその任意の他の変形は、非排他的な包含をカバーすることを意図し、それによって、一連の要素を含む過程、方法、物品又は装置は、それらの要素だけでなく、明示的に列挙されていない他の要素、又は、そのような過程、方法、物品、又は装置の固有の要素をさらに含む。特に限定されていない場合、「…を含む」という文で定義された要素は、該要素を含む過程、方法、物品、又は装置に、他の同じ要素が存在することを排除するものではない。

上記の本開示の実施例の番号は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。

本開示に提供されるいくつかの方法の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい方法の実施例を得ることができる。

本開示に提供されるいくつかの製品の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい製品の実施例を得ることができる。

本開示に提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又は機器の実施例を得ることができる。

上記の内容は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限定されない。本開示で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

本開示の実施例は、発振周期検出回路、方法及び半導体メモリを提供する。該発振周期検出回路は、目標発振器を含み、イネーブル信号を受信し、イネーブル信号に基づいて、発振クロック信号を出力するように目標発振器を制御するように構成される発振器モジュールと、イネーブル信号と発振クロック信号を受信し、発振クロック信号とイネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、イネーブル信号と発振クロック信号を受信し、イネーブル信号と発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含む。目標発振器の発振周期は、目標時間と目標周期数量に基づいて計算して得られる。このように、イネーブル信号と発振クロック信号は、有効時間再設定処理によって目標時間を決定し、イネーブル信号と発振クロック信号は、周期の計数によって目標周期数量を決定する。その後、目標時間と目標周期数量によって発振周期を計算し、それによって、発振周期の検出正確率と検出効率を向上させることができる。

Claims (17)

1. 発振周期検出回路であって、
   目標発振器を含む発振器モジュールであって、イネーブル信号を受信し、前記イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するように構成される発振器モジュールと、
   前記イネーブル信号と前記発振クロック信号を受信し、前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するように構成される制御モジュールと、
   前記イネーブル信号と前記発振クロック信号を受信し、前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するように構成される計数モジュールと、を含み、
   前記目標発振器の発振周期は、前記目標時間と前記目標周期数量に基づいて計算して得られるものである、発振周期検出回路。
2. 前記制御モジュールは、第１フリップフロップ、第２フリップフロップ、及び第３フリップフロップを含み、前記第１フリップフロップの入力端（Ｄ）は、前記イネーブル信号を受信するためのものであり、前記第２フリップフロップの入力端（Ｄ）は、前記第１フリップフロップの出力端（Ｑ）に接続され、前記第３フリップフロップの入力端（Ｄ）は、前記第２フリップフロップの出力端（Ｑ）に接続され、前記第１フリップフロップのクロック端（ＣＫ）、前記第２フリップフロップのクロック端（ＣＫ）、及び前記第３フリップフロップのクロック端（ＣＫ）は、いずれも前記発振クロック信号を受信するためのものであり、
   前記第１フリップフロップは、前記発振クロック信号に基づいて前記イネーブル信号に対してサンプリング処理を行い、第１制御信号を出力するためのものであり、
   前記第２フリップフロップは、前記発振クロック信号に基づいて前記第１制御信号に対してサンプリング処理を行い、第２制御信号を出力するためのものであり、
   前記第３フリップフロップは、前記発振クロック信号に基づいて前記第２制御信号に対してサンプリング処理を行い、第３制御信号を出力するためのものであり、
   前記第１制御信号が第１レベル状態にある持続時間長は、前記目標時間を決定するためのものであり、前記目標時間は、前記目標発振器の発振周期の整数倍であり、前記第２制御信号は、第１レベル状態から第２レベル状態に反転した場合、前記目標周期数量に対してラッチ処理を行うためのものであり、前記第３制御信号は、第１レベル状態から第２レベル状態に反転した場合、前記計数モジュールに対してクリア処理を行うためのものである、
   請求項１に記載の発振周期検出回路。
3. 前記発振器モジュールは、前記イネーブル信号と前記第３制御信号を受信し、前記イネーブル信号が第１レベル状態にあり、又は、前記第３制御信号が第１レベル状態にある場合、前記発振クロック信号を出力するように前記目標発振器を制御し、前記イネーブル信号と前記第３制御信号がいずれも第２レベル状態にある場合、前記発振クロック信号の出力を停止するように前記目標発振器を制御するように構成される、
   請求項２に記載の発振周期検出回路。
4. 前記計数モジュールは、カウンタを含み、前記カウンタの入力端、クロック端、及びリセット端のそれぞれは、前記イネーブル信号、前記発振クロック信号、及び前記第３制御信号に接続され、
   前記カウンタは、前記イネーブル信号が第１レベル状態にある場合、前記発振クロック信号に対して周期計数処理を行い、周期計数信号を出力するためのものであり、前記周期計数信号は、前記目標周期数量を示すためのものであり、前記カウンタはさらに、前記第３制御信号が第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うためのものである、
   請求項３に記載の発振周期検出回路。
5. 前記発振周期検出回路はさらに、ラッチを含み、前記ラッチの２つの入力端のそれぞれは、前記周期計数信号と前記第２制御信号に接続され、
   前記ラッチは、前記第２制御信号が第１レベル状態から第２レベル状態に反転した場合、前記目標周期数量のラッチ処理を実現するために前記周期計数信号に対してラッチ処理を行うためのものである、
   請求項４に記載の発振周期検出回路。
6. 前記発振器モジュールはさらに、ノアゲートとノットゲートを含み、
   前記ノアゲートは、前記第３制御信号と前記イネーブル信号に対してノア演算を行い、演算後の信号を得るためのものであり、
   前記ノットゲートは、前記演算後の信号に対してノット演算を行い、イネーブル制御信号を得るためのものであり、
   前記目標発振器は、前記イネーブル制御信号を受信し、前記イネーブル制御信号に基づいて前記発振クロック信号を出力するためのものである、
   請求項３に記載の発振周期検出回路。
7. 前記第１フリップフロップ、前記第２フリップフロップ、及び前記第３フリップフロップは、いずれもＤ型フリップフロップである、
   請求項２に記載の発振周期検出回路。
8. 前記第１レベル状態は、ハイレベル状態であり、前記第２レベル状態は、ローレベル状態である、
   請求項２～７のいずれか１項に記載の発振周期検出回路。
9. 目標発振器を含む発振周期検出回路に適用される、発振周期検出方法であって、
   イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するステップと、
   前記発振クロック信号と前記イネーブル信号に基づいて有効時間再設定処理を行い、目標時間を決定するステップと、
   前記イネーブル信号と前記発振クロック信号に基づいて周期計数処理を行い、目標周期数量を決定するステップと、
   前記目標時間と前記目標周期数量に対して計算を行い、前記目標発振器の発振周期を決定するステップと、を含む、発振周期検出方法。
10. 前記発振周期検出回路は、第１フリップフロップ、第２フリップフロップ、及び第３フリップフロップを含み、前記発振周期検出方法はさらに、
    前記第１フリップフロップによって前記イネーブル信号と前記発振クロック信号を受信し、前記発振クロック信号と前記イネーブル信号に基づいてサンプリング処理を行い、第１制御信号を出力するステップと、
    前記第２フリップフロップによって前記第１制御信号と前記発振クロック信号を受信し、前記発振クロック信号に基づいて前記第１制御信号に対してサンプリング処理を行い、第２制御信号を出力するステップと、
    前記第３フリップフロップによって前記第２制御信号と前記発振クロック信号を受信し、前記発振クロック信号に基づいて前記第２制御信号に対してサンプリング処理を行い、第３制御信号を出力するステップと、を含み、
    前記第１制御信号が第１レベル状態にある持続時間長は、前記目標時間を決定するためのものであり、前記目標時間は、前記目標発振器の発振周期の整数倍であり、前記第２制御信号は、第１レベル状態から第２レベル状態に反転した場合、前記目標周期数量に対してラッチ処理を行うためのものであり、前記第３制御信号は、第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うためのものである、
    請求項９に記載の発振周期検出方法。
11. イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するステップは、
    前記イネーブル信号が第１レベル状態にあり、又は、前記第３制御信号が第１レベル状態にある場合、前記発振クロック信号を出力するように前記目標発振器を制御するステップと、
    前記イネーブル信号と前記第３制御信号がいずれも第２レベル状態にある場合、前記発振クロック信号の出力を停止するように前記目標発振器を制御するステップと、を含む、
    請求項１０に記載の発振周期検出方法。
12. 前記発振周期検出回路は、カウンタとラッチを含み、前記イネーブル信号に基づいて前記発振クロック信号に対して周期計数処理を行い、目標周期数量を決定するステップは、
    前記イネーブル信号が第１レベル状態にある場合、前記カウンタによって前記発振クロック信号に対して周期計数処理を行い、周期計数信号を出力するステップであって、前記周期計数信号は、前記目標周期数量を示すためのものである、ステップと、
    前記第２制御信号が第１レベル状態から第２レベル状態に反転した場合、前記ラッチによって前記周期計数信号に対してラッチ処理を行い、それによって、前記目標周期数量のラッチ処理を実現するステップと、を含む、
    請求項１１に記載の発振周期検出方法。
13. 前記発振周期検出方法はさらに、
    前記第３制御信号が第１レベル状態から第２レベル状態に反転した場合、クリア処理を行うように前記カウンタを制御するステップを含む、
    請求項１２に記載の発振周期検出方法。
14. イネーブル信号に基づいて、発振クロック信号を出力するように前記目標発振器を制御するステップは、
    前記第３制御信号と前記イネーブル信号に対してノア演算を行い、演算後の信号を得るステップと、
    前記演算後の信号に対してノット演算を行い、イネーブル制御信号を得るステップと、
    前記イネーブル制御信号に基づいて、前記発振クロック信号を出力するように前記目標発振器を制御するステップと、を含む、
    請求項１２に記載の発振周期検出方法。
15. 前記目標時間と前記目標周期数量に対して計算を行い、前記目標発振器の発振周期を決定するステップは、
    前記目標時間を前記目標周期数量で除算して前記目標発振器の発振周期を得るステップを含む、
    請求項１１～１４のいずれか１項に記載の発振周期検出方法。
16. 前記第１レベル状態は、ハイレベル状態であり、前記第２レベル状態は、ローレベル状態である、
    請求項１０～１５のいずれか１項に記載の発振周期検出方法。
17. 少なくとも請求項１～８のいずれか１項に記載の発振周期検出回路を含む半導体メモリ。

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