TW202414185A - 用於外部雙倍資料速率記憶體介面的時鐘限定器增強 - Google Patents

Abstract

一種記憶體介面電路，其具有：第一差分接收器，具有耦合到第一參考電壓源的第一輸入；第二差分接收器，被配置為接收互補信號對中的差分資料選通信號；第三差分接收器，具有耦合到第二參考電壓源的第一輸入和被配置為接收該互補信號對中的一個互補信號的第二輸入；時鐘產生電路，被配置為產生讀取時鐘信號，該產生讀取時鐘信號基於該第二差分接收器的輸出並且使用由該第三差分接收器輸出的限定信號而限定該讀取時鐘信號中的一或多個邊沿；及資料擷取電路，由該讀取時鐘信號計時並且被配置為使用該讀取時鐘信號中的一或多個邊沿從該第一差分接收器的該輸出擷取資料。

Description

用於外部雙倍資料速率記憶體介面的時鐘限定器增強

本專利申請案主張於2022年9月28日提出申請並且已轉讓給本案的受讓人的未決美國非臨時申請案第17/954,852號的優先權，並在此明確藉由引用併入，如同在下文中完全闡述並用於所有適用的目的。

本揭示整體係關於時鐘和資料恢復電路並且更特別地，關於在記憶體介面電路中包括和校準多個參考電壓源。

在過去的幾年裡，電子設備技術經歷了爆炸性的發展。例如，更好的通訊、硬體、更大的網路和更可靠的協定推動了蜂巢和無線通訊技術的發展。無線服務提供者現在能夠為他們的客戶提供不斷擴展的特徵和服務，並且為使用者提供前所未有的資訊、資源和通訊存取級別。為了跟上該等服務增強的步伐，行動電子設備（例如，蜂巢式電話、平板電腦、筆記型電腦等）已經變得比以往更加強大和複雜。無線設備可以包括用於硬體部件之間的信號通訊的高速匯流排介面。

例如，當積體電路（IC）設備需要降低功耗和縮小佔地面積時，高速串列匯流排比並行通訊鏈路具有優勢。在串列介面中，使用串列器將資料從並行字轉換成串列串流並且在接收器處使用解串器將資料轉換回並行字。例如，高速匯流排介面可以使用周邊部件互連快速（PCIe）匯流排、通用序列匯流排（USB）或串列高先進技術附件（SATA）等來實現。

IC設備可以包括具有被配置為讀取和寫入雙倍資料速率隨機存取記憶體設備的實體層電路的記憶體介面。對更高資料速率的日益增長的需求要求記憶體介面內的電路之間的嚴格時序。記憶體介面的效能、準確性或可靠性可能取決於校準和訓練程序，該等校準和訓練程序可以適應可能影響記憶體介面操作的電壓漂移和其他變化。因此，對於用於經由高速資料鏈路接收時鐘信號的部件來說，存在對提供可靠的訓練和校準技術的新技術的持續需求。

本揭示的某些態樣係關於用於實現和校準記憶體介面電路的系統、裝置、方法和技術，該記憶體介面電路可以與具有在寬頻率範圍內變化的頻率的時鐘信號一起使用。

在本揭示的各個態樣中，記憶體介面電路具有：第一差分接收器，具有耦合到第一參考電壓源的第一輸入；第二差分接收器，被配置為接收互補信號對中的差分資料選通信號；第三差分接收器，具有耦合到第二參考電壓源的第一輸入和被配置為接收該互補信號對中的一個的第二輸入；時鐘產生電路，被配置為基於第二差分接收器的輸出產生讀取時鐘信號並且使用由第三差分接收器輸出的限定信號而限定讀取時鐘信號中的一或多個邊沿；及資料擷取電路，由讀取時鐘信號計時並且被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。一對輸入中的一個耦合到參考電壓源的差分接收器在本文可以被稱為偽差分接收器。

在本揭示的各個態樣中，一種用於與記憶體設備通訊的方法包含：將第一差分接收器的第一輸入耦合到第一參考電壓源；配置第二差分接收器以接收該互補信號對中的差分資料選通信號；將第三差分接收器的第一輸入耦合到第二參考電壓源；配置該第三差分接收器的第二輸入以接收該互補信號對中的一個；配置時鐘產生電路以基於第二差分接收器的輸出產生讀取時鐘信號並且使用由第三差分接收器輸出的限定信號而限定讀取時鐘信號中的一或多個邊沿；及配置資料擷取電路以使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。

在本揭示的各個態樣中，一種裝置，包含：用於接收資料信號的構件，該用於接收資料信號的構件包含具有耦合到第一參考電壓源的第一輸入的第一差分接收器；用於接收互補信號對中的差分資料選通信號的構件；用於藉由將該互補信號對中的一者與第二參考電壓源的輸出進行比較而產生限定信號的構件；用於基於用於接收差分資料選通信號的構件的輸出產生讀取時鐘信號的構件；及用於擷取資料的構件，被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。可以使用限定信號而限定讀取時鐘信號中的邊沿。

在本揭示的各個態樣中，處理器可讀取儲存媒體儲存或維護用於配置由第一參考電壓源向第一差分接收器的第一輸入提供的電壓水平的代碼；配置第二差分接收器以接收互補信號對中的差分資料選通信號；配置由第二參考電壓源提供給第三差分接收器的第一輸入的電壓水平，該第三差分接收器具有接收該互補信號對中的一個的第二輸入；配置時鐘產生電路以基於第二差分接收器的輸出產生讀取時鐘信號並且使用由第三差分接收器輸出的限定信號而限定讀取時鐘信號中的一或多個邊沿並且使得資料擷取電路使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。

在某些態樣中，時鐘產生電路包括讀取擷取訊窗電路，該讀取擷取訊窗電路被配置為由從限定信號中的邊沿產生的脈衝閘控第二差分接收器的輸出而提供限定選通信號。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲而提供讀取時鐘信號。

在某些態樣中，控制器可以被配置為藉由針對提供給第二參考電壓源的控制信號的複數個值來監測限定信號的工作週期來訓練第二參考電壓源。控制信號可以配置提供給第三差分接收器的第一輸入的電壓水平。控制器可以進一步被配置為擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣在限定信號的不同相位被擷取。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲而提供讀取時鐘信號。控制器可以進一步被配置為配置校準延遲電路以藉由延遲限定信號中的取樣邊沿而為複數個取樣中的每一個取樣選擇限定信號的相位。資料擷取電路可以用於擷取複數個取樣。

在某些態樣中，控制器可以進一步被配置為訓練第一參考電壓源，其中第一參考電壓源和第二參考電壓源彼此獨立地被訓練。

在某些態樣中，第二參考電壓源向第三差分接收器的第一輸入提供校準的電壓水平。校準的電壓水平可以被配置為在限定信號中獲得50％的工作週期。

以下結合附圖闡述的詳細描述意欲作為對各種配置的描述，而非意欲表示可以實踐本文所描述概念的僅有配置。為了提供對各種概念的透徹理解的目的，實施方式包括具體細節。然而，對於本領域的技藝人士來說，顯而易見的是，可以在沒有該等具體細節的情況下實踐該等概念。在一些情況下，為了避免混淆該等概念，公知的結構和部件以方塊圖形式圖示。

現在參考附圖，描述了本揭示的若干示例性態樣。本文使用的詞語「示例性」意指「用作示例、實例或說明」。本文描述為「示例性」的任何態樣不一定被解釋為比其他態樣更優選或更有利。

術語「計算設備」和「行動設備」在本文中可互換使用以代表伺服器、個人電腦、智慧手機、蜂巢式電話、平板電腦、膝上型電腦、上網本、超極本、掌上型電腦、個人資料助理（PDA）、無線電子郵件接收器、支援多媒體網際網路的蜂巢式電話、全球定位系統（GPS）接收器、無線遊戲控制器以及包括可程式設計處理器的類似個人電子設備中的任一者或全部。儘管各種態樣在具有有限資源（例如，處理能力、電池、大小等）的行動設備（例如，智慧手機、膝上型電腦等）中特別有用，但該等態樣一般在可受益於改善的處理器效能和降低的能量消耗的任何計算設備中有用。

本文使用的術語「多核心處理器」是指單個積體電路（IC）晶片或晶片封裝，該單個積體電路（IC）晶片或晶片封裝包含被配置為讀取和執行程式指令的兩個或兩個以上獨立的處理單元或核心（例如，CPU核心等）。本文使用的術語「多處理器」是指包括兩個或兩個以上被配置為讀取和執行程式指令的處理單元的系統或設備。

本文使用的術語「片上系統」（SoC）是指包含集成在單個基板上的多個資源及/或處理器的單個積體電路（IC）晶片。單個SoC可以包含用於數位、類比、混合信號和射頻功能的電路。單個SoC亦可以包括任意數量的通用及/或專用處理器（數位信號處理器（DSP）、數據機處理器、視訊處理器等）、記憶體區塊（例如，唯讀記憶體（ROM）、隨機存取記憶體（RAM）、快閃等）和資源（例如，時序器、電壓調節器、振盪器等），該等中的任意一者或全部可以被包括在一或多個核心中。

本文所描述的記憶體技術可適用於儲存指令、程式、控制信號及/或資料以用於電腦或其他數位電子設備中或由電腦或其他數位電子設備使用。對與單種類型的記憶體、介面、標準或記憶體技術相關的術語及/或技術細節的任何引用僅用於說明的目的，並且不意欲將請求項的範圍限制到特定的記憶體系統或技術，除非在請求項語言中特別陳述。行動計算設備架構的複雜性已經增長，並且現在通常包括多個處理器核心、SOC、輔助處理器、包括專用處理器的功能模組（例如，通訊數據機晶片、GPS接收器等）、複雜的記憶體系統、複雜的電互連（例如，匯流排及/或結構）以及執行複雜和功率密集型軟體應用（例如，視訊串流應用等）的許多其他資源。

本揭示的某些態樣適用於在核心電路和記憶體設備之間提供介面的輸入/輸出（I/O）電路。許多行動設備採用同步動態隨機存取記憶體（SDRAM），包括低功率雙倍資料速率SDRAM，該低功率雙倍資料速率SDRAM可以被稱為低功率DDR SDRAM、LPDDR SDRAM，或在一些情況下，被稱為LPDDR x，其中 x描述了LPDDR SDRAM的技術代。被設計成以較高操作頻率操作的下一代LPDDR SDRAM可以在SoC或記憶體設備的核心中採用較低的電壓水平以減輕與較高操作頻率相關聯的功率增加。

用於製造包括IC設備在內的半導體設備的製程技術正在不斷改善。製程技術包括用於製造IC設備的製造方法並且定義了電晶體大小、操作電壓和開關速度。作為IC設備中電路的組成元件的特徵可以被稱為技術節點及/或製程節點。術語技術節點、製程節點、製程技術可以用於表徵特定的半導體製造製程和對應的設計規則。經由使用更小的特徵大小來生產能夠製造更高密度IC的更小的電晶體，更快和更節能的技術節點正在被不斷開發。

圖1示出了可以適用於實現本揭示的某些態樣的片上系統（SoC）100中的示例部件和互連。SoC 100可以包括多個異構處理器，諸如中央處理單元（CPU）102、數據機處理器104、圖形處理器106和應用處理器108。每個處理器102、104、106、108可以包括一或多個核心，並且每個處理器/核心可以獨立於其他處理器/核心執行操作。處理器102、104、106、108可以被組織成彼此非常靠近（例如，在單個基板、晶粒、集成晶片等上），使得處理器可以以比信號在晶片外傳輸可能的頻率/時鐘速率高得多的頻率/時鐘速率操作。核心的接近亦可以允許共享片上記憶體和資源（例如，電壓軌），以及核心之間更協調的合作。

SoC 100可以包括系統部件和資源110，用於管理感測器資料、類比數位轉換及/或無線資料傳輸以及用於執行其他專用操作（例如，解碼高清視訊、視訊處理等）。系統部件和資源110亦可以包括諸如電壓調節器、振盪器、鎖相迴路（PLL）、周邊橋、資料控制器、系統控制器、存取埠、時序器及/或用於支援運行在計算設備上的處理器和軟體客戶端的其他類似部件。系統部件和資源110亦可以包括用於與周邊設備（諸如相機、電子顯示器、無線通訊設備、外部記憶體晶片等）介面連接的電路。

SoC 100亦可以包括通用序列匯流排（USB）或其他串列匯流排控制器112、一或多個記憶體控制器114、以及集中式資源管理器（CRM）116。SoC 100亦可以包括輸入/輸出模組（未示出）以用於與SoC外部的資源通訊，資源中的每一個資源可以由兩個或兩個以上內部SoC部件共享。

處理器102、104、106、108可以經由互連/匯流排模組122互連到USB控制器112、記憶體控制器114、系統部件和資源110、CRM 116及/或其他系統部件，互連/匯流排模組122可以包括可重配置邏輯閘極的陣列及/或實現匯流排架構。通訊亦可以由先進互連（諸如高效能片上網路（NOC））提供。

互連/匯流排模組122可以包括或提供匯流排主控系統，該匯流排主控系統被配置為容許SoC部件（例如，處理器、周邊設備等）在設定的持續時間、操作數量、位元組數量等內對匯流排的獨佔控制（例如以短脈衝模式、區塊傳送模式等傳送資料）。在一些情況下，互連/匯流排模組122可以實現仲裁方案以防止多個主部件試圖同時驅動匯流排。記憶體控制器114可以是專用硬體模組，該專用硬體模組被配置為管理經由記憶體介面/匯流排126進出記憶體124的資料流。

記憶體控制器114可以包括一或多個處理器，該一或多個處理器被配置為對記憶體124執行讀取和寫入操作。處理器的實例包括微處理器、微控制器、數位信號處理器（DSP）、現場可程式設計閘陣列（FPGA）、可程式設計邏輯設備（PLD）、狀態機、閘控邏輯、個別硬體電路以及被配置為執行貫穿本揭示描述的各種功能的其他合適的硬體。在某些態樣中，記憶體124可以是SoC 100的一部分。

圖2示出了使SoC 200能夠經由資料通訊鏈路250從記憶體設備240讀取資料的實體層（PHY）電路的各態樣。在圖2圖示的實例中，示出了資料通道254和資料選通通道252。通道252、254可以包括導線、金屬跡線、焊盤、引腳和其他互連或互連元件。資料通道254在SoC 200中的資料收發器204中的資料引腳（DQ）和記憶體設備240中的資料收發器244中的對應資料引腳（DQ）之間提供信號路徑。資料選通通道252為從記憶體設備240中的資料選通收發器242接收到的差分接收資料選通信號218的成分（RDQS_t和RDQS_c）提供到SoC 200中的資料選通收發器202的信號路徑。在資料選通信號252上接收到的資料選通信號218中的邊沿或轉變提供了可以用於從在資料通道254上傳輸的資料信號中擷取資料位元的時序資訊。

差分選通接收器212的輸入被配置為接收經由資料選通通道252傳輸的差分選通信號。差分選通接收器212的輸出是表示資料選通信號的單端選通信號220並且被提供給讀取擷取訊窗電路（RCW 210）。在一個實例中，RCW 210被配置為藉由將單端選通信號220中的邊沿（轉變）與由偽差分接收器214輸出的所接收資料信號226中的轉變對準來提供限定信號222，該偽差分接收器214在一個輸入處接收來自資料通道254的資料信號並且在第二輸入處接收參考電壓水平（Vref 232）。如本文所用，術語偽差分接收器可以指使其一對輸入中的一個耦合到參考電壓源的差分接收器。在所示的實例中，校準延遲電路（CDC 208）接收限定信號222並且可以被配置為產生讀取時鐘信號224，其中邊沿出現在接收到的資料信號226中的位元之間的轉變之後。所示的實例亦包括工作週期校正電路（DCC 216），該工作週期校正電路可以被配置為最大化可用於對接收到的資料信號226中的每一個位元進行取樣的時間。在此實例中，DCC 216的輸出228可以由讀取時鐘信號224計時的資料擷取電路206取樣以提供資料輸出230。資料擷取電路206可以包括鎖存器、觸發器、移位暫存器和組合邏輯以及其他電路。

圖3示出了可以根據本揭示的某些態樣進行適配的記憶體介面300的實例的某些態樣。記憶體介面300包括記憶體PHY電路302（例如，LPDDR PHY）和記憶體設備350（例如，LPDDR SDRAM）。記憶體PHY電路302包括提供或支援資料讀取路徑及其相關聯的讀取資料選通路徑的資料讀取電路。圖3中省略了提供資料寫入路徑的電路。所示的記憶體PHY電路302包括讀取擷取訊窗區塊（RCW 310）和資料讀取區塊312。RCW 310從耦合到將記憶體PHY電路302耦合到記憶體設備350的一對互連的RDQS差分接收器304接收讀取資料選通信號330。記憶體設備350經由互連將差分選通信號作為RDQS_t信號352a和RDQS_c信號352b傳輸到記憶體PHY電路302。RCW 310可以被配置為在讀取時鐘信號334中提供脈衝，該等脈衝可以被資料讀取區塊312用來從資料讀取區塊312接收到的資料信號中取樣和擷取資料。

RCW 310可以被配置為將表示差分選通信號的第二信號傳播到資料讀取區塊312中。出於本揭示的目的，表示差分選通信號的第二信號可以被稱為限定器信號、限定信號（qualifying signal）或限定信號（qualify signal）。術語「限定邊沿」可以用於指示經由閘控、去閘控或以其他方式修改用於資料擷取的時鐘信號中邊沿的時序而將限定器信號傳播到資料讀取區塊312中的態樣。

在所示的實例中，被配置為AND閘極326的邏輯電路用於藉由用時序控制信號332閘控讀取資料選通信號330來控制讀取時鐘信號334中的邊沿的時序。使用回應於讀取資料選通信號330和RDQS_c信號352b中的邊沿的邏輯區塊322和脈衝產生電路324來產生時序控制信號332。偽差分接收器（Qual RX 306）藉由將RDQS_c信號352b的電壓狀態與參考電壓水平（Vref 318）進行比較來提供限定器信號320。限定器信號320中的邊沿經由第一觸發器328b計時高壓狀態並且讀取資料選通信號330中的對應邊沿計時第二觸發器，從而將高壓狀態傳播到邏輯區塊322。邏輯區塊322包括可以改變第二觸發器328a的輸出的高壓狀態的時序或持續時間的時序及/或組合邏輯。在一些實例中，邏輯區塊322可以藉由在偵測到讀取資料選通信號330中的後邊沿之後重置第一觸發器328b及/或第二觸發器328a來終止脈衝。在一些實例中，邏輯區塊322可以在RDQS_c信號352b中偵測到初始邊沿之後的時間點終止脈衝，其中可以藉由配置延遲電路來控制終止點。

對於RDQS_c信號352b中的每一個脈衝，讀取時鐘信號334中的脈衝的開始可以被時序控制信號332延遲。讀取時鐘信號334中的脈衝亦可以在讀取時鐘信號334中的對應脈衝終止之前被時序控制信號332終止。時序控制信號332可以用於確保讀取時鐘信號334被配置為使資料讀取區塊312能夠可靠地擷取由記憶體設備350傳輸的資料。

在所示的實例中，記憶體設備350在單端資料信號354（DQ）中傳輸資料。偽差分接收器（DQ RX 308）藉由將單端資料信號354的電壓狀態與Vref 318進行比較來提供接收到的資料信號（Rx_資料338）。Rx_資料338經由選擇電路316耦合到資料讀取區塊312，選擇電路316可以用於選擇校準或測試信號，以在可以被執行以配置Vref 318的訓練程序期間作為資料讀取區塊312的輸入信號340。可以使用多工器電路或組合邏輯電路來實現選擇電路316。在一些實例中，訓練模式由模式選擇信號336指示，模式選擇信號336使得限定器信號320的輸出作為資料信號被饋送到資料讀取區塊312。

圖4示出了在圖3所示的記憶體PHY電路302中產生和使用Vref 318的實例400。記憶體PHY電路302中的偽差分接收器306和308包括基於相同類型的差分接收器設計的差分接收器406、408。Vref 318是使用可配置的電壓產生器402產生的，該電壓產生器是使用一或多個控制信號控制的。在所示的實例中，可以使用第一控制信號（Vref_r0_en 410）來接通或斷開電壓產生器402的輸出，並且可以使用第二控制信號（Vref_r0_sel 412）來選擇Vref 318的電壓。Vref 318決定差分接收器406、408中的每一個用來比較相應輸入信號416、418的電壓的參考電壓。在一些實現方式中，可以使用電壓偏移消除電路404來校準讀取資料路徑中的差分接收器408，電壓偏移消除電路404可適應歸因於單端信號傳遞的使用的電壓偏移或漂移。在所示的實例中，電壓偏移消除電路404使用4位元控制信號414來配置。讀取資料選通作為差分信號傳輸並且可以預期在差分接收器處消除共模電壓偏移，從而限制或消除在RDQS差分接收器304處偏移消除的需要。Qual RX 306有效地作為單端接收器操作並且可能受到RDQS_c信號352b中的偏移電壓或電壓漂移的影響。

習知PHY電路中的訓練程序訓練Vref 318以最佳化讀取資料路徑中的差分接收器408的操作。在該等習知的PHY電路中，通常假設被訓練來最佳化讀取資料擷取的Vref 318亦最佳化了RCW 310的操作。然而，此假設可能不是在所有的操作條件或頻率下（尤其是在新一代LPDDR標準規定的高頻下）皆成立。在一個實例中，可以優選地最佳化Qual RX 306的操作的時序態樣並且優選地最佳化DQ RX 308對電壓水平的回應性。

習知的訓練程序以最佳化讀取資料路徑中的DQ RX 308的方式訓練Vref 318，並且可能會損害RCW相關的Qual RX 306的時序特性。RCW 310的操作需要RDQS差分接收器304和Qual RX 306之間的嚴格時序，並且習知的訓練程序可能導致該等接收器304和306之間的次優時序關係。Qual RX 306和DQ RX 308具有不同的目的，並且從可能引入不同時序偏移或相移的不同源接收信號。在一些情況下，DQ RX 308包括電壓偏移消除電路404並且Qual RX 306中缺少電壓偏移消除會導致Qual RX 306和DQ RX 308之間的操作點不同。在一些實例中，當由於針對RCW 310的Vref 318的次優訓練而在限定器信號320與讀取資料選通信號330之間發生時序違規時，可能導致讀取時鐘錯誤。

本揭示的某些態樣提供了Qual RX 306及/或RDQS差分接收器304的操作的另外的訓練或校準。圖5示出了記憶體PHY電路500的包括接收互補RDQS_t信號510a和RDQS_c信號510b的DQS差分接收器（DQS RX 506）以及包括根據本揭示的某些態樣的電壓偏移消除電路的偽差分接收器（Qual RX 504）的部分。Qual RX 504和DQS RX 506驅動讀取擷取訊窗電路（RCW電路508）。圖6是示出Qual RX 504的二次訓練程序的流程圖600。在方塊602處，記憶體PHY電路500可以被配置用於訓練。可以使用Vref_r0_en控制信號516來啟用電壓產生器502並且可以使用先前決定的Vref_r0_sel 518的值來配置輸出電壓（Vref 514）。在一個實例中，針對最佳化資料路徑的主要訓練程序可以產生先前決定的Vref_r0_sel 518的值。Vref 514耦合到Qual RX 504的第一輸入。在訓練期間，Qual RX 504的第二輸入亦可以耦合到Vref 514。在一個實例中，可以藉由打開電晶體開關512來將Qual RX 504的第二輸入從RDQS_c信號510b去耦合並且可以啟用傳輸閘極522來將Vref 514耦合到Qual RX 504的第二輸入。電晶體開關512和傳輸閘極522可以由訓練使能控制信號（訓練_en524）控制。耦合到記憶體PHY電路500的記憶體設備可以在開始二次訓練之前被禁用。在一個實例中，DRAM可以被置於其資料及/或選通輸出保持在高阻抗狀態的操作模式。在方塊604處，用於Qual RX 504中的偏移消除電路的控制信號（dqsb_偏移520）可以被設置為最低設置。在所示的實例中，dqsb_偏移520可以作為多位元二進位值提供並且dqsb_偏移520可以在方塊604中被初始化為零值。

在方塊606處，可以對訓練輸出信號528的狀態進行取樣以便以其他方式擷取。訓練輸出信號528可以從在正常或非訓練操作模式下提供限定器信號526的Qual RX 504的輸出中導出。在方塊608處，dqsb_偏移520被遞增。在方塊610處，將訓練輸出信號528的狀態與方塊606中擷取的狀態進行比較。當沒有偵測到訓練輸出信號528的狀態變化時，訓練程序返回到方塊606以進行另一個迭代。當偵測到訓練輸出信號528的狀態變化時，訓練程序在方塊612處繼續。在方塊612處，dqsb_偏移520的當前設置被鎖定以用於正常操作模式。dqsb_偏移520的當前設置可以被記錄或保持為二進位碼。隨後二次訓練程序可以結束。

本揭示的某些態樣係關於採用多個可獨立配置的電壓參考的記憶體PHY電路。圖7示出了在記憶體PHY電路中使用多個電壓產生器702、722的實例700。在一個實例中，圖3所示的記憶體PHY電路302可以適於結合電壓產生器702、722。一對偽差分接收器704和724相應地包括可以基於相同或不同類型的差分接收器設計的差分接收器706、726。

第一可配置電壓產生器（DQ電壓產生器702）向第一偽差分接收器（DQ RX 704）提供參考電壓水平（Vref_DQ 716）。使用一或多個控制信號710、712來配置或控制Vref_DQ 716。在所示出的實例中，可以使用第一控制信號（Vref_r0_en 710）來接通或斷開電壓產生器702的輸出，並且可以使用第二控制信號（Vref_r0_sel 712）來選擇Vref_DQ 716的電壓水平。Vref_DQ 716決定DQRX 704用來比較或確定輸入信號718的電壓的參考電壓。在一些實現方式中，DQRX 704被部署在記憶體PHY的讀取資料路徑中，並且可以使用電壓偏移消除電路708來校準，該電壓偏移消除電路708可以適應歸因於使用單端信號傳遞的電壓偏移或漂移。在所示的實例中，電壓偏移消除電路708使用4位元控制信號714來配置。

第二可配置電壓產生器，即Qual電壓產生器722，向第二差分接收器（Qual RX 724）提供參考電壓水平（Vref_DQ 736）。使用一或多個控制信號730、732來配置或控制Vref_DQ 736。在所示出的實例中，可以使用第一控制信號（Vref_r1_en 730）來接通或斷開Qual電壓產生器722的輸出，且可以使用第二控制信號（Vref_r1_sel 732）來選擇Vref_Qual 736的電壓水平。Vref_Qual 736決定Qual RX 724用來比較或確定輸入信號728的電壓的參考電壓。在一些實現方式中，Qual RX 724被部署在記憶體PHY的資料選通路徑中。在一些實現方式中，可以使用電壓偏移消除電路（未圖示）來校準Qual RX 724，該電壓偏移消除電路可以適應可歸因於單端信號傳遞的使用的電壓偏移或漂移。

圖8示出了根據本揭示的某些態樣配置的記憶體介面的各態樣。記憶體介面包括使SoC 800能夠經由資料通訊鏈路850從記憶體設備860讀取資料的PHY電路。在所示的實例中，示出了資料通道856和資料選通通道854。資料通道856可以是實現將SoC 800耦合到記憶體設備860的平行匯流排的多個資料通道中的一個資料通道。通道854、856可以使用導線、金屬跡線、焊盤、引腳和其他互連或互連元件的某種組合來實現。資料通道856在SoC 800中的資料收發器804中的資料引腳（DQ）和記憶體設備860中的資料收發器864中的對應資料引腳（DQ）之間提供信號路徑。資料選通通道854為差分接收資料選通信號的成分（RDQS_t 852a和RDQS_c 852b）提供信號路徑，該差分接收資料選通信號從記憶體設備860中的資料選通收發器862傳輸到SoC 800中的資料選通收發器802。在資料選通信號854上傳輸的資料選通信號中的邊沿或轉變提供了可以用於從在資料通道856上傳輸的資料信號中擷取資料位元的時序資訊。

差分選通接收器（DQS RX 812）的輸入被配置為接收經由資料選通通道854傳輸的差分選通信號。DQS RX 812的輸出是表示資料選通信號的單端選通信號820並且被提供給讀取擷取訊窗電路（RCW電路810）。在一個實例中，RCW電路810被配置為接收單端選通信號820和表示RDQS_c 852b的限定器信號836，並且產生輸出信號822，該輸出信號822包括可以用於控制對由第一偽差分接收器（DQ RX 814）輸出的接收資料信號826中攜帶的資料的取樣或擷取的脈衝。限定器信號836由接收RDQS_c 852b和第一參考信號（Vref_Qual 834）作為輸入的第二偽差分接收器（Qual RX 818）輸出。DQ RX 814接收來自資料通道856的資料信號和第二參考信號（Vref_DQ 832）作為輸入。

在所示的實例中，校準的延遲電路（CDC 808）可以被配置為延遲由RCW電路810提供的輸出信號822以獲得讀取時鐘信號824，其中邊沿出現在接收到的資料信號826中的位元之間的轉變之後。在一些實現方式中，RCW電路810對應於圖3所示的RCW 310。所示的實例亦包括工作週期校正電路（DCC 816），該工作週期校正電路接收接收資料信號826，並且可以被配置為輸出最大化可用於對資料的每個位元進行取樣的時間的校正後的接收資料信號828。在此實例中，在正常操作模式下，校正後的接收資料信號828可以由讀取時鐘信號824計時的資料擷取電路806取樣。資料擷取電路806可以包括鎖存器、觸發器、移位暫存器和組合邏輯以及其他電路，並且可以輸出擷取的資料信號830。

本揭示的某些態樣係關於可以獨立於Vref_DQ 832進行訓練的以Vref_Qual 834為目標的訓練程序。訓練程序採用硬體模組和軟體模組的組合，該硬體模組和軟體模組協同工作以最佳化RCW 310的某些態樣。在一個實例中，Vref_Qual 834被訓練以提供電壓水平，該電壓水平使得Qual RX 818回應於50％工作週期的輸入信號輸出具有50％工作週期的限定器信號836。

在某些實現方式中，藉由遞增地增加Vref_Qual 834的電壓水平，並且藉由在限定器信號836的週期的不同相位取樣限定器信號836來訓練Vref_Qual 834。可以使用CDC 808來選擇擷取取樣的相位。對於Vref_Qual 834的每個電壓水平，可以藉由在與為CDC 808配置的每個延遲值相關聯的相位擷取電壓水平的取樣來掃瞄限定器信號836的週期的一部分。在一個實例中，限定器信號836的週期的的第一部分（其中可以預期脈衝的上升邊沿）可以被掃瞄並且記錄為電壓狀態的第一模式。限定器信號836的週期的第二部分（其中可以預期脈衝的下降邊沿）可以被掃瞄並且記錄為電壓狀態的第二模式。可以比較第一模式和第二模式來決定每個電壓階段的持續時間以記錄該電壓狀態的取樣數量來量測。電壓狀態的模式可以從被配置為保存在掃瞄期間擷取的取樣序列的一或多個移位暫存器擷取。

圖9的流程圖900中提供了訓練程序的實例。可以使用控制器電路838來配置、啟動、監測及/或控制訓練程序的部分。控制器電路838可以包括微處理器、微控制器、有限狀態機、序列邏輯或其他類型的處理設備。在方塊902處，記憶體介面可以被重新配置以支援訓練程序。可以禁用某些電路、標誌、中斷及/或訊息，以使上層協定處理器和應用程式忽略用於將PHY電路耦合到記憶體設備的匯流排上的活動。在某些實現方式中，可以藉由從SoC記憶體PHY中的控制器發出的命令來禁用記憶體設備。在一些實例中，移位暫存器、鎖存器、緩衝器和錯誤偵測/錯誤處理電路或模組可以被禁用以防止其中讀取事務未完成的讀取掛起情況。在一些實例中，在訓練程序期間，可以使一些其他微控制器或有限狀態機進入閒置狀態。

在某些實現方式中，可以啟用RCW電路810以便開始訓練程序。在一些情況下，RCW電路810的某些功能可以被重新配置以使訓練程序能夠被執行，並且可以提供控制信號以使RCW電路810進入訓練操作模式。在一些情況下，RCW電路810可以被配置為在執行訓練程序時進行正常操作。出於訓練的目的，限定器信號836作為資料串流被提供給資料擷取電路806。

限定器信號836可以經由諸如多工器840的選擇電路耦合到資料擷取電路806。多工器840回應於模式控制信號842。在由模式控制信號842指示的第一模式中，多工器840將校正後的接收資料信號828耦合到資料擷取電路806的輸入。第一模式可以對應於正常操作模式。在由模式控制信號842指示的第二模式中，多工器840將限定器信號836耦合到資料擷取電路806的輸入。第二模式可以對應於可以執行訓練程序的訓練模式。在訓練程序期間，SoC記憶體PHY可以被配置為以目標頻率進行訓練，在一些情況下，該目標頻率可以超過2 GHz。

在方塊904處，Vref_Qual 834被設置為最小值。在一個實例中，可以藉由配置圖7所示的電壓產生器722的Vref_r1_sel 732來選擇Vref_Qual 736的電壓水平。在方塊906處，CDC 808最初可以被配置為引入最小延遲或不引入延遲。

亦參考圖10和圖11，可以使用多輸入移位暫存器（MISR）來監測訓練程序，該多輸入移位暫存器被配置為在限定信號822的每個時鐘週期內在多個取樣點擷取限定信號822的狀態。每個取樣點可以對應於限定信號822的相位。在一些實例中，擷取的狀態下的模式或簽名可以指示限定信號822的工作週期。在一些實現方式中，可以產生決定性的或預定義的資料模式，並且將其作為讀取流量提供給記憶體PHY。可以基於讀取流量的已知或預期內容來檢查所擷取的狀態，以便校準或訓練用於產生讀取時鐘信號824的時序元件。

圖10是示出了三個不同的Vref_Qual 736值1002、1004、1006的RDQS_t 852a和RDQS_c 852b以及限定信號822的相對時序的時序圖1000。Vref_Qual 736設置導致不同的工作週期。第一Vref_Qual 736值1002產生70/30工作週期的限定信號822，第二Vref_Qual 736值1004產生50/50工作週期的限定信號822，並且第三Vref_Qual 736值1006在限定信號822中產生30/70工作週期。在第一擷取模式1008中，由CDC 808提供的延遲可以被配置為掃瞄時間段1012，在該時間段1012期間可以出現限定信號822中的上升邊沿。在第二擷取模式1010中，由CDC 808提供的延遲可以被配置為掃瞄時間段1014，在該時間段1014期間限定信號822中可能出現下降邊沿。在第二擷取模式1010中，CDC 808可以被配置為掃瞄與限定信號822中的最後一個脈衝或節拍的下降邊沿相關聯的時間段1016。在掃瞄期間擷取的狀態資訊的模式可以用於決定限定信號822的工作週期。圖11示出了示例訓練結果1100。圖11提供了可以指示完全通過、完全失敗或通過/失敗轉變的基於圖10所示的三個不同的Vref_Qual 736值1002、1004、1006的模式的實例。

在方塊908處，可以產生讀取流量。讀取流量可以被配置為包括決定性數量的讀取短脈衝，並且可以包括預定義的資料模式或序列。在方塊910處，可以在讀取短脈衝已被傳輸之後讀取儲存在MISR中的結果。該等結果可以包括預期上升邊沿時擷取的狀態的模式（上升MISR簽名）和預期下降邊沿時擷取的狀態的模式（下降MISR簽名）。上升MISR簽名和下降MISR簽名可以儲存在暫存器或記憶體中，並且MISR可以被重置。MISR簽名可以包括用於對應於為公共Vref_Qual 736值擷取的資料的限定器片的不同模式的值。模式的元素可以包括所有‘0’狀態、所有‘1’狀態、除了最後擷取的位元之外的所有‘0’狀態的組，以及失敗及/或不確定組。

在方塊912處，可以決定緊接在前的上升MISR結果是否表示失敗以及當前的上升MISR結果是否包括所有‘1’狀態。若否，則該程序在方塊916處繼續。若緊接在前的上升MISR結果表示失敗並且當前的MISR結果包括所有‘1’狀態，則在方塊914處，CDC延遲被配置為匹配上升範圍開始延遲。

在方塊916處，可以決定當前的上升MISR結果是否表示失敗並且緊接在前的上升MISR結果是否包括所有‘1’狀態。若否，則該程序在方塊920處繼續。若當前上升MISR結果表示失敗，並且緊接在前的上升MISR結果包括所有‘1’狀態，則在方塊918處，上升MISR通過範圍被設置為使得： 上升 MISR 通過範圍 = 當前 CDC 延遲–上升範圍開始延遲。 可以設置「上升MISR完成標誌」。

在方塊920處，可以決定緊接在前的下降MISR結果是否表示失敗以及當前的下降MISR結果是否包括所有‘0’狀態。若否，則該程序在方塊924處繼續。若緊接在前的下降MISR結果表示失敗並且當前下降MISR結果包括所有‘0’狀態，則在方塊922處，CDC延遲被配置為匹配下降範圍開始延遲。

在方塊924處，可以決定當前的下降MISR結果是否表示失敗並且緊接在前的下降MISR結果是否包括所有‘0’狀態。若否，則該程序在方塊928處繼續。若當前下降MISR結果表示失敗並且緊接在前的下降MISR結果包括所有‘0’狀態，則在方塊926處，下降MISR通過範圍被設置為使得： 下降 MISR 通過範圍 = 當前 CDC 延遲–下降範圍開始延遲。 可以設置「下降MISR完成」標誌。

在方塊924處，考慮上升MISR完成標誌和下降MISR完成標誌。若任一標誌皆沒有被設置，則該程序在方塊934繼續，其中CDC延遲增加為CDC 808定義的步長，並且隨後該程序在方塊908重新開始。若在方塊924處決定兩個標誌皆被設置，則在方塊930處，將上升MISR通過範圍與下降MISR通過範圍進行比較。若上升MISR通過範圍不大於下降MISR通過範圍，則可以在方塊932處完成訓練，其中訓練結果被提供為當前Vref_Qual電壓。當前Vref_Qual電壓可以被記錄為Vref_r1_sel信號732的當前值。若在方塊924處決定上升MISR通過範圍大於下降MISR通過範圍，則該程序在方塊936處繼續，其中上升MISR完成和下降MISR完成標誌被清除，並且Vref_qual值增加為Qual電壓產生器722定義的步長，並且隨後該程序在方塊906處重新開始。

圖12是示出根據本揭示的某些態樣的用於與記憶體設備通訊的方法1200的實例的流程圖。在一個實例中，該方法包括圖6和圖9所示的方法的至少一些部分。例如，方法1200可以在SoC中的記憶體PHY電路中實現。

在方塊1202處，第一差分接收器的第一輸入可以耦合到第一參考電壓源。在方塊1204處，第二差分接收器可以被配置為接收作為互補信號對傳輸的差分資料選通信號。在方塊1206處，將第三差分接收器的第一輸入耦合到第二參考電壓源。在方塊1208處，第三差分接收器的第二輸入被配置為接收該互補信號對中的一個。在方塊1210處，時鐘產生電路被配置為基於第二差分接收器的輸出產生讀取時鐘信號，並且使用第三差分接收器輸出的限定信號來限定讀取時鐘信號中的一或多個邊沿。在方塊1212處，資料擷取電路被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。

在一些實現方式中，讀取擷取訊窗電路被配置為由從限定信號中的邊沿產生的脈衝閘控第二差分接收器的輸出來提供限定選通信號。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。

在一些實例中，可以藉由針對提供給第二參考電壓源的控制信號的複數個值來監測限定信號的工作週期來訓練第二參考電壓源。控制信號可以用於配置提供給第三差分接收器的第一輸入的電壓水平。控制信號可以包括或中繼多位數字。可以擷取限定信號的電壓水平的複數個取樣。可以在限定信號的不同相位擷取複數個取樣中的每一個取樣。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。對於複數個取樣中的每一個取樣，校準延遲電路可以被配置為由延遲限定信號中的取樣邊沿來選擇限定信號的相位。資料擷取電路可以用於擷取複數個取樣。

第一參考電壓源可以獨立於第二參考電壓源而被訓練。在一個實例中，在訓練第二參考電壓源之前訓練第一參考電壓源。在另一個實例中，在訓練第二參考電壓源之後訓練第一參考電壓源。

在某些實例中，第二參考電壓源向第三差分接收器的第一輸入提供校準的電壓水平。校準的電壓水平可以被配置為在限定信號中獲得50％的工作週期。

可以使用各種區塊、模組、部件、電路、步驟、製程、演算法等（統稱為「元件」）來實現本文描述並且在附圖中示出的裝置和方法。可以使用電子硬體、電腦軟體或其任意組合來實現該等元件。該等元件實現為硬體還是軟體取決於特定的應用和對整個系統施加的設計約束

根據本揭示的某些態樣，一種裝置，被配置為作為記憶體介面電路操作，該裝置包括：被配置為接收資料信號的電路或模組，包括具有耦合到第一參考電壓源的第一輸入的第一差分接收器；被配置為接收互補信號對中的差分資料選通信號的電路或模組；被配置為藉由將該互補信號對中的一個與第二參考電壓源的輸出進行比較來產生限定信號的電路或模組；被配置為基於被配置為接收差分資料選通信號的電路或模組的輸出來產生讀取時鐘信號的電路或模組；及被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料的電路或模組。在一些情況下，使用限定信號來限定讀取時鐘信號中的邊沿。

在一些實例中，讀取擷取訊窗電路被配置為藉由閘控電路或模組的輸出而提供限定選通信號，該等電路或模組被配置為用從限定信號中的邊緣產生的脈衝來接收差分資料選通信號。用於產生讀取時鐘信號的構件可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。可以藉由監測提供給第二參考電壓源的控制信號的複數個值的限定信號的工作週期來訓練第二參考電壓源。控制信號可以配置由第二參考電壓源輸出的電壓水平。被配置為擷取資料的電路或模組可以被配置為擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣在限定信號的不同相位被擷取。

第一參考電壓源可以獨立於第二參考電壓源而被訓練。在一個實例中，在訓練第二參考電壓源之前訓練第一參考電壓源。在另一個實例中，在訓練第二參考電壓源之後訓練第一參考電壓源。

在一些實例中，被配置為產生讀取時鐘信號的電路或模組包括校準延遲電路，該校準延遲電路被配置為藉由向由用於產生讀取時鐘信號的構件提供的限定選通信號施加延遲，來提供讀取時鐘信號。校準延遲電路可以被配置為藉由延遲限定信號中的取樣邊沿來為複數個取樣中的每一個取樣選擇限定信號的相位。被配置為擷取資料的電路或模組可以用於擷取複數個取樣。

在一些實例中，第二參考電壓源的輸出具有校準的電壓水平。校準的電壓水平可以被配置為在限定信號中獲得50％的工作週期。

根據本文所描述的至少一個實例，記憶體介面電路具有：第一差分接收器，被配置為具有耦合到第一參考電壓源的第一輸入；第二差分接收器，被配置為接收互補信號對中的差分資料選通信號；第三差分接收器，具有耦合到第二參考電壓源的第一輸入和被配置為接收該互補信號對中的一個的第二輸入；時鐘產生電路，被配置為基於第二差分接收器的輸出產生讀取時鐘信號並且使用由第三差分接收器輸出的限定信號來限定讀取時鐘信號中的一或多個邊沿；及資料擷取電路，由讀取時鐘信號計時並且被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。

在一些實例中，時鐘產生電路包括讀取擷取訊窗電路，該讀取擷取訊窗電路被配置為由從限定信號中的邊沿產生的脈衝閘控第二差分接收器的輸出來提供限定選通信號。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。

在某些實例中，記憶體介面電路包括控制器，該控制器被配置為藉由針對提供給第二參考電壓源的控制信號的複數個值來監測限定信號的工作週期來訓練第二參考電壓源。控制信號可以配置提供給第三差分接收器的第一輸入的電壓水平。控制器可以進一步被配置為擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣在限定信號的不同相位被擷取。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲來提供讀取時鐘信號。控制器可以配置校準延遲電路以藉由延遲限定信號中的取樣邊沿來為複數個取樣中的每一個取樣選擇限定信號的相位。資料擷取電路可以用於擷取複數個取樣。

在一些實例中，第二參考電壓源向第三差分接收器的第一輸入提供校準的電壓水平。校準的電壓水平可以被配置為在限定信號中獲得50％的工作週期。

在一些實現方式中，可以使用以電腦可讀取形式常駐在記憶體設備或其他電腦可讀取媒體中的軟體來實現某些功能或部分功能。電腦可讀取媒體可以包括非暫態電腦可讀取媒體。舉例而言，非暫態電腦可讀取媒體包括用於儲存可以由電腦存取和讀取的軟體及/或指令的磁儲存設備（例如，硬碟、軟碟、磁條）、光碟（例如，壓縮磁碟（CD）或數位多功能光碟（DVD））、智慧卡、快閃記憶體設備（例如，「快閃驅動器」、卡、棒或金鑰驅動器）、RAM、ROM、可程式設計唯讀記憶體（PROM）、包括EEPROM的可抹除PROM（EPROM）、暫存器、可移除磁碟以及任何其他合適的媒體。

在一些實現方式中，電腦可讀取媒體保存指令和資訊，其中指令被配置為使得一或多個處理器或控制器執行某些功能和製程。在一些情況下，指令和資訊可以關於圖6、圖9和圖12所示的方法600、900、1200。

在一個實例中，處理器可讀取儲存媒體儲存或保存用於以下操作的代碼：配置由第一參考電壓源提供給第一差分接收器的第一輸入的電壓水平、配置第二差分接收器以接收互補信號對中的差分資料選通信號，配置由第二參考電壓源提供給第三差分接收器的第一輸入的電壓水平，該第三差分接收器在第二輸入接收該互補信號對中的一個，配置時鐘產生電路以基於第二差分接收器的輸出產生讀取時鐘信號並且使用由第三差分接收器輸出的限定信號來限定讀取時鐘信號中的一或多個邊沿並且使得資料擷取電路使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。

在一些實例中，讀取擷取訊窗電路被配置為由從限定信號中的邊沿產生的脈衝閘控第二差分接收器的輸出來提供限定選通信號。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。

在某些實例中，處理器可讀取儲存媒體包括用於藉由針對提供給第二參考電壓源的控制信號的複數個值來監測限定信號的工作週期來訓練第二參考電壓源的代碼。控制信號可以配置提供給第三差分接收器的第一輸入的電壓水平。可以在限定信號的不同相位處擷取限定信號的電壓水平的複數個取樣。資料擷取電路可以用於擷取複數個取樣。時鐘產生電路可以包括校準延遲電路，該校準延遲電路被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲來提供讀取時鐘信號。處理器可讀取儲存媒體可以包括用於配置校準延遲電路以由延遲限定信號中的取樣邊沿來選擇限定信號的相位的代碼。

處理器可讀取儲存媒體亦可以包括用於訓練第一參考電壓源的代碼。第一參考電壓源可以獨立於第二參考電壓源而被訓練。在一個實例中，在訓練第二參考電壓源之前訓練第一參考電壓源。在另一個實例中，在訓練第二參考電壓源之後訓練第一參考電壓源。

在以下編號的條款中描述了一些實現方式實例： 1. 一種記憶體介面電路，包括：第一差分接收器，具有耦合到第一參考電壓源的第一輸入；第二差分接收器，被配置為接收包括互補信號對的差分資料選通信號；第三差分接收器，具有耦合到第二參考電壓源的第一輸入和被配置為接收互補信號對中的一個信號的第二輸入；時鐘產生電路，被配置為：基於第二差分接收器的輸出並且使用由第三差分接收器輸出以限定讀取時鐘信號中的一或多個邊沿的限定信號，來產生讀取時鐘信號；及資料擷取電路，由讀取時鐘信號計時，並且被配置為：使用讀取時鐘信號中的一或多個邊沿，來從第一差分接收器的輸出擷取資料。 2. 如條款1所述的記憶體介面電路，其中時鐘產生電路包括：讀取擷取訊窗電路，被配置為藉由利用從限定信號中的邊沿產生的脈衝對第二差分接收器的輸出進行閘控來提供限定選通信號。 3. 如條款2所述的記憶體介面電路，其中時鐘產生電路包括：校準延遲電路，被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。 4.如條款1至3中任一項所述的記憶體介面電路，進一步包括控制器，控制器被配置為：藉由針對提供給第二參考電壓源的控制信號的複數個值監測限定信號的工作週期來訓練第二參考電壓源，其中控制信號配置提供給第三差分接收器的第一輸入的電壓水平。 5. 如條款4所述的記憶體介面電路，其中控制器進一步被配置為：訓練第一參考電壓源，其中第一參考電壓源和第二參考電壓源彼此獨立地被訓練。 6. 如條款4或條款5所述的記憶體介面電路，其中控制器進一步被配置為：擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣是在限定信號的不同相位處被擷取的。 7. 如條款6所述的記憶體介面電路，其中時鐘產生電路包括：校準延遲電路，被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲來提供讀取時鐘信號，其中控制器進一步被配置為：對於複數個取樣中的每一個取樣，配置校準延遲電路，以藉由延遲限定信號中的取樣邊沿來選擇限定信號的相位。 8. 如條款6或條款7所述的記憶體介面電路，其中資料擷取電路用於擷取複數個取樣。 9. 如條款1至8中任一項所述的記憶體介面電路，其中第二參考電壓源向第三差分接收器的第一輸入提供經校準的電壓水平，並且其中經校準的電壓水平被配置為在限定信號中獲得50％的工作週期。 10. 一種用於與記憶體設備通訊的方法，包括：將第一差分接收器的第一輸入耦合到第一參考電壓源；配置第二差分接收器以接收包括互補信號對的差分資料選通信號；將第三差分接收器的第一輸入耦合到第二參考電壓源；配置第三差分接收器的第二輸入以接收互補信號對中的一個信號；配置時鐘產生電路，以基於第二差分接收器的輸出並且使用由第三差分接收器輸出以限定讀取時鐘信號中的一或多個邊沿的限定信號來產生讀取時鐘信號；及配置資料擷取電路以使用讀取時鐘信號中的一或多個邊沿來從第一差分接收器的輸出擷取資料。 11. 如條款9所述的方法，進一步包括：配置讀取擷取訊窗電路以藉由利用從限定信號中的邊沿產生的脈衝對第二差分接收器的輸出進行閘控來提供限定選通信號，其中時鐘產生電路包括校準延遲電路，校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。 12.如條款10或條款11所述的方法，進一步包括：藉由針對提供給第二參考電壓源的控制信號的複數個值監測限定信號的工作週期來訓練第二參考電壓源，其中控制信號配置提供給第三差分接收器的第一輸入的電壓水平。 13. 如條款12所述的方法，進一步包括：訓練第一參考電壓源，其中第一參考電壓源和第二參考電壓源彼此獨立地被訓練。 14. 如條款12或條款13所述的方法，進一步包括：擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣皆是在限定信號的不同相位處被擷取的。 15. 如條款14所述的方法，其中時鐘產生電路包括校準延遲電路，校準延遲電路被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲來提供讀取時鐘信號，方法進一步包括：對於複數個取樣中的每一個取樣，配置校準延遲電路，以藉由延遲限定信號中的取樣邊沿來選擇限定信號的相位。 16. 如條款14或條款15所述的方法，其中資料擷取電路用於擷取複數個取樣。 17. 如條款10至16中任一項所述的方法，其中第二參考電壓源向第三差分接收器的第一輸入提供經校準的電壓水平，並且其中經校準的電壓水平被配置為在限定信號中獲得50％的工作週期。 18. 一種裝置，包括：用於接收資料信號的構件，包括第一差分接收器，第一差分接收器具有耦合到第一參考電壓源的第一輸入；用於接收差分資料選通信號的構件，差分資料選通信號包括互補信號對；用於藉由將互補信號對中的一個信號與第二參考電壓源的輸出進行比較來產生限定信號的構件；用於基於用於接收差分資料選通信號的構件的輸出來產生讀取時鐘信號的構件，其中讀取時鐘信號中的邊沿使用限定信號被限定；及用於擷取資料的構件，被配置為使用讀取時鐘信號中的一或多個邊沿從第一差分接收器的輸出擷取資料。 19. 如條款18所述的裝置，其中讀取擷取訊窗電路被配置為藉由利用從限定信號中的邊沿產生的脈衝對用於接收差分資料選通信號的構件的輸出的輸出進行閘控來提供限定選通信號，並且其中用於產生讀取時鐘信號的構件包括校準延遲電路，校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。 20. 如條款18或條款19所述的裝置，其中第二參考電壓源藉由以下操作被訓練：針對提供給第二參考電壓源的控制信號的複數個值監測限定信號的工作週期，其中控制信號配置由第二參考電壓源輸出的電壓水平。 21. 如條款20所述的裝置，其中第一參考電壓源和第二參考電壓源相對於彼此獨立地訓練。 22. 如條款20或條款21所述的裝置，其中用於擷取資料的構件被配置為：擷取限定信號的電壓水平的複數個取樣，複數個取樣中的每一個取樣是在限定信號的不同相位處被擷取的。 23. 如條款22所述的裝置，其中用於產生讀取時鐘信號的構件包括：校準延遲電路，被配置為藉由向由用於產生讀取時鐘信號的構件提供的限定選通信號施加延遲來提供讀取時鐘信號，並且其中對於複數個取樣中的每一個取樣，校準延遲電路被配置為藉由延遲限定信號中的取樣邊沿來選擇限定信號的相位。 24. 如條款22或條款23所述的裝置，其中用於擷取資料的構件用於擷取複數個取樣。 25. 一種處理器可讀取儲存媒體，包括用於以下操作的代碼：配置由第一參考電壓源提供給第一差分接收器的第一輸入的電壓水平；配置第二差分接收器以接收包括互補信號對的差分資料選通信號；配置由第二參考電壓源提供給第三差分接收器的第一輸入的電壓水平，其中第三差分接收器的第二輸入接收互補信號對中的一個信號；配置時鐘產生電路，以基於第二差分接收器的輸出並且使用由第三差分接收器輸出以限定讀取時鐘信號中的一或多個邊沿的限定信號來產生讀取時鐘信號；及使得資料擷取電路使用讀取時鐘信號中的一或多個邊沿來從第一差分接收器的輸出擷取資料。 26. 如條款25所述的處理器可讀取儲存媒體，其中讀取擷取訊窗電路被配置為藉由利用從限定信號中的邊沿產生的脈衝對第二差分接收器的輸出進行閘控來提供限定選通信號，並且其中時鐘產生電路包括校準延遲電路，校準延遲電路被配置為藉由向限定選通信號施加延遲來提供讀取時鐘信號。 27. 如條款25或條款26所述的處理器可讀取儲存媒體，進一步包括用於以下操作的代碼：藉由針對提供給第二參考電壓源的控制信號的複數個值監測限定信號的工作週期來訓練第二參考電壓源，其中控制信號配置提供給第三差分接收器的第一輸入的電壓水平。 28. 如條款27所述的處理器可讀取儲存媒體，進一步包括用於以下操作的代碼：訓練第一參考電壓源，其中第一參考電壓源和第二參考電壓源彼此獨立地被訓練。 29. 如條款27或條款28所述的處理器可讀取儲存媒體，其中限定信號的電壓水平的複數個取樣在限定信號的不同相位處被擷取，其中資料擷取電路用於擷取複數個取樣。 30. 如條款29所述的處理器可讀取儲存媒體，其中時鐘產生電路包括校準延遲電路，校準延遲電路被配置為藉由向由時鐘產生電路提供的限定選通信號施加延遲來提供讀取時鐘信號，處理器可讀儲存媒體進一步包括用於以下操作的代碼：配置校準延遲電路以藉由延遲限定信號中的取樣邊沿來選擇限定信號的相位。

如本文所用，涉及項目列表中的「至少一個」的片語是指彼等項目的任意組合，包括單個構件。例如，「a、b或c中的至少一個」意欲涵蓋a、b、c、a-b、a-c、b-c和a-b-c以及具有多個相同元素的任意組合（例如、a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c或a、b和c的任何其他順序）。

提供本揭示以使本領域的任何技藝人士能夠製造或使用本揭示的各態樣。對本揭示的各種修改對於本領域技藝人士來說將是顯而易見的，並且在不脫離本揭示的精神或範圍的情況下，本文定義的一般原理可以應用於其他變型。因此，本揭示不意欲限於本文所描述的實例和設計，而是符合與本文揭示的原理和新穎特徵一致的最寬範圍。

100:片上系統（SoC） 102:中央處理單元（CPU） 104:數據機處理器 106:圖形處理器 108:應用處理器 110:系統部件和資源 112:通用序列匯流排（USB）或其他串列匯流排控制器 114:記憶體控制器 116:集中式資源管理器（CRM） 122:互連/匯流排模組 124:記憶體 126:記憶體介面/匯流排 200:SoC 202:資料選通收發器 204:資料收發器 206:資料擷取電路 208:校準延遲電路 210:讀取擷取訊窗電路 212:差分選通接收器 214:偽差分接收器 216:工作週期校正電路 218:資料選通信號 220:單端選通信號 222:限定信號 224:讀取時鐘信號 226:所接收資料信號 228:輸出 230:資料輸出 232:參考電壓水平 240:記憶體設備 242:資料選通收發器 244:資料收發器 250:資料通訊鏈路 252:資料選通通道 254:資料通道 300:記憶體介面 302:記憶體PHY電路 304:RDQS差分接收器 306:偽差分接收器 308:偽差分接收器 310:讀取擷取訊窗區塊 312:資料讀取區塊 316:選擇電路 318:Vref 320:限定器信號 322:邏輯區塊 324:脈衝產生電路 326:AND閘極 328a:第二觸發器 328b:第一觸發器 330:讀取資料選通信號 332:時序控制信號 334:讀取時鐘信號 336:模式選擇信號 338:Rx_資料 340:輸入信號 350:記憶體設備 352a:RDQS_t信號 352b:RDQS_c信號 354:單端資料信號 400:實例 402:電壓產生器 404:電壓偏移消除電路 406:差分接收器 408:差分接收器 410:第一控制信號 412:第二控制信號 414:4位元控制信號 416:輸入信號 418:輸入信號 500:記憶體PHY電路 502:電壓產生器 504:偽差分接收器 506:DQS差分接收器 508:讀取擷取訊窗電路 510a:RDQS_t信號 510b:RDQS_c信號 512:電晶體開關 514:輸出電壓 516:Vref_r0_en控制信號 518:Vref_r0_sel 520:dqsb_偏移 522:傳輸閘極 524:訓練使能控制信號 526:限定器信號 528:訓練輸出信號 600:方法 602:方塊 604:方塊 606:方塊 608:方塊 610:方塊 612:方塊 700:實例 702:電壓產生器 704:偽差分接收器 706:差分接收器 708:電壓偏移消除電路 710:控制信號 712:控制信號 714:4位元控制信號 716:參考電壓水平 718:輸入信號 722:電壓產生器 724:偽差分接收器 726:差分接收器 728:輸入信號 730:控制信號 732:控制信號 736:參考電壓水平 800:SoC 802:資料選通收發器 804:資料收發器 806:資料擷取電路 808:校準的延遲電路 810:RCW電路 812:差分選通接收器 814:第一偽差分接收器 816:工作週期校正電路 818:第二偽差分接收器 820:單端選通信號 822:輸出信號 824:讀取時鐘信號 826:接收資料信號 828:校正後的接收資料信號 830:擷取的資料信號 832:第二參考信號 834:第一參考信號 836:限定器信號 838:控制器電路 840:多工器 842:模式控制信號 850:資料通訊鏈路 852a:差分接收資料選通信號的成分 852b:差分接收資料選通信號的成分 854:資料選通通道 856:資料通道 860:記憶體設備 862:資料選通收發器 864:資料收發器 900:流程圖 902:方塊 904:方塊 906:方塊 908:方塊 910:方塊 912:方塊 914:方塊 916:方塊 918:方塊 920:方塊 922:方塊 924:方塊 926:方塊 928:方塊 930:方塊 932:方塊 934:方塊 936:方塊 1000:時序圖 1002:第一Vref_Qual 736值 1004:第二Vref_Qual 736值 1006:第三Vref_Qual 736值 1008:第一擷取模式 1010:第二擷取模式 1012:掃瞄時間段 1014:掃瞄時間段 1016:下降邊沿相關聯的時間段 1100:訓練結果 1200:方法 1202:方塊 1204:方塊 1206:方塊 1208:方塊 1210:方塊 1212:方塊 DQ:資料引腳

圖1示出了可適用於實現本揭示的某些態樣的片上系統（SoC）中的示例部件和互連。

圖2示出了用於經由資料通訊鏈路從記憶體設備讀取資料的實體層電路的各態樣。

圖3示出了可以根據本揭示的某些態樣進行適配的記憶體介面的實例的某些態樣。

圖4示出了用於在圖3所示的記憶體介面中使用的參考電壓的產生和使用的實例。

圖5示出了根據本揭示的某些態樣的包括電壓偏移消除電路的實體層電路的一部分。

圖6是示出圖5所示的實體層電路的二次訓練程序的流程圖。

圖7示出了在根據本揭示的某些態樣配置的記憶體實體介面電路中使用多個電壓產生器的實例。

圖8示出了根據本揭示的某些態樣配置的記憶體介面。

圖9是示出了根據本揭示的某些態樣提供的訓練程序的實例的流程圖。

圖10示出了對應於圖9所示的訓練程序的時序。

圖11圖示了對應於圖9中示出的訓練程序和圖10中示出的時序的模式的實例。

圖12是示出根據本揭示的某些態樣的用於與記憶體設備通訊的方法的實例的流程圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

800:SoC

802:資料選通收發器

804:資料收發器

806:資料擷取電路

808:校準的延遲電路

810:RCW電路

812:差分選通接收器

814:第一偽差分接收器

816:工作週期校正電路

818:第二偽差分接收器

820:單端選通信號

822:輸出信號

824:讀取時鐘信號

826:接收資料信號

828:校正後的接收資料信號

830:擷取的資料信號

832:第二參考信號

834:第一參考信號

836:限定器信號

838:控制器電路

840:多工器

842:模式控制信號

850:資料通訊鏈路

852a:差分接收資料選通信號的成分

852b:差分接收資料選通信號的成分

854:資料選通通道

856:資料通道

860:記憶體設備

862:資料選通收發器

864:資料收發器

Claims (30)

1. 一種記憶體介面電路，包括： 一第一差分接收器，具有耦合到一第一參考電壓源的一第一輸入； 一第二差分接收器，被配置為接收包括一互補信號對的一差分資料選通信號； 一第三差分接收器，具有耦合到一第二參考電壓源的一第一輸入和被配置為接收該互補信號對中的一個信號的一第二輸入； 一時鐘產生電路，被配置為：基於該第二差分接收器的一輸出並且使用由該第三差分接收器輸出以限定一讀取時鐘信號中的一或多個邊沿的一限定信號，來產生該讀取時鐘信號；及 一資料擷取電路，由該讀取時鐘信號計時，並且被配置為：使用該讀取時鐘信號中的該一或多個邊沿，來從該第一差分接收器的該輸出擷取資料。
2. 如請求項1所述的記憶體介面電路，其中該時鐘產生電路包括： 一讀取擷取訊窗電路，被配置為藉由利用從該限定信號中的邊沿產生的脈衝對該第二差分接收器的該輸出進行閘控來提供一限定選通信號。
3. 如請求項2所述的記憶體介面電路，其中該時鐘產生電路包括： 一校準延遲電路，被配置為藉由向該限定選通信號施加一延遲來提供該讀取時鐘信號。
4. 如請求項1所述的記憶體介面電路，進一步包括一控制器，該控制器被配置為： 藉由針對提供給該第二參考電壓源的一控制信號的複數個值監測該限定信號的工作週期來訓練該第二參考電壓源，其中該控制信號配置提供給該第三差分接收器的該第一輸入的電壓水平。
5. 如請求項4所述的記憶體介面電路，其中該控制器進一步被配置為： 訓練該第一參考電壓源，其中該第一參考電壓源和該第二參考電壓源彼此獨立地被訓練。
6. 如請求項4所述的記憶體介面電路，其中該控制器進一步被配置為： 擷取該限定信號的電壓水平的複數個取樣，該複數個取樣中的每一個取樣是在該限定信號的不同相位處被擷取的。
7. 如請求項6所述的記憶體介面電路，其中該時鐘產生電路包括： 一校準延遲電路，被配置為藉由向由該時鐘產生電路提供的一限定選通信號施加一延遲來提供該讀取時鐘信號， 其中該控制器進一步被配置為： 對於該複數個取樣中的每一個取樣，配置該校準延遲電路，以藉由延遲該限定信號中的一取樣邊沿來選擇該限定信號的一相位。
8. 如請求項6所述的記憶體介面電路，其中該資料擷取電路用於擷取該複數個取樣。
9. 如請求項1所述的記憶體介面電路，其中該第二參考電壓源向該第三差分接收器的該第一輸入提供一經校準的電壓水平，並且其中該經校準的電壓水平被配置為在該限定信號中獲得一50％的工作週期。
10. 一種用於與一記憶體設備通訊的方法，包括以下步驟： 將一第一差分接收器的一第一輸入耦合到一第一參考電壓源； 配置一第二差分接收器以接收包括一互補信號對的一差分資料選通信號； 將一第三差分接收器的一第一輸入耦合到一第二參考電壓源； 配置該第三差分接收器的一第二輸入以接收該互補信號對中的一個信號； 配置一時鐘產生電路，以基於該第二差分接收器的一輸出並且使用由該第三差分接收器輸出以限定一讀取時鐘信號中的一或多個邊沿的一限定信號來產生該讀取時鐘信號；及 配置一資料擷取電路以使用該讀取時鐘信號中的該一或多個邊沿來從該第一差分接收器的該輸出擷取資料。
11. 如請求項10所述的方法，進一步包括以下步驟： 配置一讀取擷取訊窗電路以藉由利用從該限定信號中的邊沿產生的脈衝對該第二差分接收器的該輸出進行閘控來提供一限定選通信號，其中該時鐘產生電路包括一校準延遲電路，該校準延遲電路被配置為藉由向該限定選通信號施加一延遲來提供該讀取時鐘信號。
12. 如請求項10所述的方法，進一步包括以下步驟： 藉由針對提供給該第二參考電壓源的一控制信號的複數個值監測該限定信號的工作週期來訓練該第二參考電壓源，其中該控制信號配置提供給該第三差分接收器的該第一輸入的一電壓水平。
13. 如請求項12所述的方法，進一步包括以下步驟： 訓練該第一參考電壓源，其中該第一參考電壓源和該第二參考電壓源彼此獨立地被訓練。
14. 如請求項12所述的方法，進一步包括以下步驟： 擷取該限定信號的電壓水平的複數個取樣，該複數個取樣中的每一個取樣皆是在該限定信號的不同相位處被擷取的。
15. 如請求項14所述的方法，其中該時鐘產生電路包括一校準延遲電路，該校準延遲電路被配置為藉由向由該時鐘產生電路提供的一限定選通信號施加一延遲來提供該讀取時鐘信號，該方法進一步包括以下步驟： 對於該複數個取樣中的每一個取樣，配置該校準延遲電路，以藉由延遲該限定信號中的一取樣邊沿來選擇該限定信號的一相位。
16. 如請求項14所述的方法，其中該資料擷取電路用於擷取該複數個取樣。
17. 如請求項10所述的方法，其中該第二參考電壓源向該第三差分接收器的該第一輸入提供一經校準的電壓水平，並且其中該經校準的電壓水平被配置為在該限定信號中獲得一50％的工作週期。
18. 一種裝置，包括： 用於接收一資料信號的構件，包括一第一差分接收器，該第一差分接收器具有耦合到一第一參考電壓源的一第一輸入； 用於接收一差分資料選通信號的構件，該差分資料選通信號包括一互補信號對； 用於藉由將該互補信號對中的一個信號與一第二參考電壓源的一輸出進行比較來產生一限定信號的構件； 用於基於該用於接收該差分資料選通信號的構件的一輸出來產生一讀取時鐘信號的構件，其中該讀取時鐘信號中的一或多個邊沿經由使用該限定信號被限定；及 用於擷取資料的構件，被配置為使用該讀取時鐘信號中的該一或多個邊沿從該第一差分接收器的該輸出擷取資料。
19. 如請求項18所述的裝置，其中該讀取擷取訊窗電路被配置為藉由利用從該限定信號中的邊沿產生的脈衝對該用於接收該差分資料選通信號的構件的該輸出的該輸出進行閘控來提供一限定選通信號，並且 其中該用於產生一讀取時鐘信號的構件包括一校準延遲電路，該校準延遲電路被配置為藉由向該限定選通信號施加一延遲來提供該讀取時鐘信號。
20. 如請求項18所述的裝置，其中該第二參考電壓源藉由以下操作被訓練：針對提供給該第二參考電壓源的一控制信號的複數個值監測該限定信號的工作週期，其中該控制信號配置由該第二參考電壓源輸出的一電壓水平。
21. 如請求項20所述的裝置，其中該第一參考電壓源和該第二參考電壓源相對於彼此獨立地訓練。
22. 如請求項20所述的裝置，其中該用於擷取資料的構件被配置為： 擷取該限定信號的電壓水平的複數個取樣，該複數個取樣中的每一個取樣是在該限定信號的不同相位處被擷取的。
23. 如請求項22所述的裝置，其中該用於產生一讀取時鐘信號的構件包括： 一校準延遲電路，被配置為藉由向由該用於產生一讀取時鐘信號的構件提供的一限定選通信號施加一延遲來提供該讀取時鐘信號，並且 其中對於該複數個取樣中的每一個取樣，該校準延遲電路被配置為藉由延遲該限定信號中的一取樣邊沿來選擇該限定信號的一相位。
24. 如請求項22所述的裝置，其中該用於擷取資料的構件用於擷取該複數個取樣。
25. 一種處理器可讀取儲存媒體，包括用於以下操作的代碼： 配置由一第一參考電壓源提供給一第一差分接收器的一第一輸入的一電壓水平； 配置一第二差分接收器以接收包括一互補信號對的一差分資料選通信號； 配置由一第二參考電壓源提供給一第三差分接收器的一第一輸入的一電壓水平，其中該第三差分接收器的一第二輸入接收該互補信號對中的一個信號； 配置一時鐘產生電路，以基於該第二差分接收器的一輸出並且使用由該第三差分接收器輸出以限定一讀取時鐘信號中的一或多個邊沿的一限定信號來產生該讀取時鐘信號；及 使得一資料擷取電路使用該讀取時鐘信號中的該一或多個邊沿來從該第一差分接收器的該輸出擷取資料。
26. 如請求項25所述的處理器可讀取儲存媒體，其中一讀取擷取訊窗電路被配置為藉由利用從該限定信號中的邊沿產生的脈衝對該第二差分接收器的該輸出進行閘控來提供一限定選通信號，並且其中該時鐘產生電路包括一校準延遲電路，該校準延遲電路被配置為藉由向該限定選通信號施加一延遲來提供該讀取時鐘信號。
27. 如請求項25所述的處理器可讀取儲存媒體，進一步包括用於以下操作的代碼： 藉由針對提供給該第二參考電壓源的一控制信號的複數個值監測該限定信號的工作週期來訓練該第二參考電壓源，其中該控制信號配置提供給該第三差分接收器的該第一輸入的該電壓水平。
28. 如請求項27所述的處理器可讀取儲存媒體，進一步包括用於以下操作的代碼： 訓練該第一參考電壓源，其中該第一參考電壓源和該第二參考電壓源彼此獨立地被訓練。
29. 如請求項27所述的處理器可讀取儲存媒體，其中該限定信號的電壓水平的複數個取樣在該限定信號的不同相位處被擷取，其中該資料擷取電路用於擷取該複數個取樣。
30. 如請求項29所述的處理器可讀取儲存媒體，其中該時鐘產生電路包括一校準延遲電路，該校準延遲電路被配置為藉由向由該時鐘產生電路提供的一限定選通信號施加一延遲來提供該讀取時鐘信號，該處理器可讀取儲存媒體進一步包括用於以下操作的代碼： 配置該校準延遲電路以藉由延遲該限定信號中的取樣邊沿來選擇該限定信號的相位。