TWI811940B - 三維記憶體裝置 - Google Patents

Abstract

三維記憶體裝置，如三維及閘快閃記憶體（3D AND Flash memory）裝置，包括第一頁緩衝器、第二頁緩衝器、感測放大器、第一路徑選擇器以及第二路徑選擇器。第一頁緩衝器以及第二頁緩衝器分別用以暫存第一寫入資料以及第二寫入資料。第一路徑選擇器依據第一控制信號以使感測放大器或第一頁緩衝器耦接至第一共用位元線。第二路徑選擇器依據第二控制信號以使感測放大器或第二頁緩衝器耦接至第二共用位元線。

Description

三維記憶體裝置

本發明是有關於一種三維記憶體裝置，且特別是有關於一種三維的及式快閃記憶體（AND flash memory）裝置。

在三維及式快閃記憶體的技術中，資料讀取的頻寬總是受限於感測放大器的總數量。由於感測放大器在三維及式快閃記憶體中需要較大的布局面積以及高的電流消耗，因此，在三維及式快閃記憶體中，設計者僅能讓有限數量的感測放大器被啟動，以控制瞬間功率的消耗。

本發明提供一種三維記憶體裝置，可具有雙重的存取路徑以分別執行資料的寫入以及讀取動作。

本發明的三維記憶體裝置包括第一頁緩衝器、第二頁緩衝器、感測放大器、第一路徑選擇器以及第二路徑選擇器。第一頁緩衝器以及第二頁緩衝器分別用以暫存第一寫入資料以及第二寫入資料。第一路徑選擇器耦接在第一共用位元線、感測放大器以及第一頁緩衝器間。第一路徑選擇器依據第一控制信號以使感測放大器或第一頁緩衝器耦接至第一共用位元線。第二路徑選擇器耦接在第二共用位元線、感測放大器以及第二頁緩衝器間。第二路徑選擇器依據第二控制信號以使感測放大器或第二頁緩衝器耦接至第二共用位元線。

基於上述，本發明的三維記憶體裝置在共用位元線、感測放大器以及對應的頁緩衝器間提供了雙重存取路徑。所述的雙重的存取路徑分別提供共用位元線對應的記憶胞以執行資料寫入以及資料讀取動作。如此一來，三維記憶體裝置的記憶胞執行程式化/抹除動作的資料傳遞路徑，以及執行讀取動作的資料傳遞路徑可以被分開，可提升三維記憶體裝置的效能。另外，本發明的三維記憶體裝置中，對應不同共用位元線的記憶胞可共用相同的感測放大器，有效減低電路面積，並可降低同一時間中所需要的感測電流。

請參照圖1，圖1繪示本發明一實施例的三維記憶體裝置100的部分電路示意圖。三維記憶體裝置100包括頁緩衝器111、112、路徑選擇器121、122以及感測放大器130。頁緩衝器111、112分別用以暫存第一寫入資料以及第二寫入資料。路徑選擇器121耦接在共用位元線GBL1、感測放大器130以及頁緩衝器111間。路徑選擇器121根據控制信號CT1以使共用位元線GBL1耦接至頁緩衝器111，或者使共用位元線GBL1耦接至感測放大器130。路徑選擇器122耦接在共用位元線GBL2、感測放大器130以及頁緩衝器112間。路徑選擇器122根據控制信號CT2以使共用位元線GBL2耦接至頁緩衝器112，或者使共用位元線GBL2耦接至感測放大器130。

在細節上，當三維記憶體裝置100工作在寫入模式下，路徑選擇器121可根據控制信號CT1以使共用位元線GBL1耦接至頁緩衝器111，路徑選擇器122則根據控制信號CT2以使共用位元線GBL2耦接至頁緩衝器112。在此條件下，頁緩衝器111可透過路徑選擇器121將第一寫入資料傳送至共同字元線GBL1，並對共同字元線GBL1上的記憶胞進行程式化動作、程式化遮蔽動作、抹除動作或抹除遮蔽動作。相對的，頁緩衝器112可透過路徑選擇器122將第二寫入資料傳送至共同字元線GBL2，並對共同字元線GBL2上的記憶胞進行程式化動作、程式化遮蔽動作、抹除動作或抹除遮蔽動作。

進一步說明，當三維記憶體裝置100工作在寫入模式下並執行一程式化動作時，共同字元線GBL1上的一選中記憶胞為被程式化記憶胞，共同字元線GBL2上的一遮蔽記憶胞與上述的選中記憶胞共用相同的字元線，並需執行程式化遮蔽動作。在此條件下，頁緩衝器111所提供的第一資料可以為程式化電壓，頁緩衝器112所提供的第二資料可以為程式化遮蔽電壓，並使共同字元線GBL1上的選中記憶胞透過FN穿隧的方式執行程式化動作，並使共同字元線GBL2上的遮蔽記憶胞執行程式化遮蔽動作。

此外，當三維記憶體裝置100工作在寫入模式下並執行一區塊抹除（sector erase）動作時，頁緩衝器111以及112所分別提供的第一寫入資料以及第二寫入資料可均為抹除電壓，並用以針對共用位元線GBL1以及共用位元線GBL2對應的多個選中記憶胞執行抹除動作。

在另一方面，當三維記憶體裝置100工作在寫入模式下並執行一位元組區塊抹除（byte erase）動作時，頁緩衝器111所提供的第一寫入資料可以為抹除遮蔽電壓，並用以針對共用位元線GBL1對應的一遮蔽記憶胞執行抹除遮蔽動作。頁緩衝器112所提供的第二寫入資料則可以為抹除電壓，並用以針對共用位元線GBL2對應的一選中記憶胞執行抹除動作。在本實施範例中，遮蔽記憶胞以及選中記憶胞可共用相同的字元線。

當三維記憶體裝置100工作在讀取模式下時，路徑選擇器121可根據控制信號CT1以使共用位元線GBL1耦接至感測放大器130，路徑選擇器122則根據控制信號CT2以使共用位元線GBL2同樣耦接至感測放大器130。在此，感測放大器130可分時感測共用位元線GBL1以及GBL2上的資料以產生多個讀出資料。

在本實施例中，感測放大器130可分時使共用位元線GBL1以及GBL2與一參考信號比較，並產生多個讀出資料。

由上述的說明可以得知，本發明的三維記憶體裝置100提供多個存取路徑，以使記憶體裝置100在執行寫入動作或讀取動作時，透過路徑選擇器121、122以使共用位元線GBL1以及GBL2耦接至頁緩衝器111、112或感測放大器130，並執行對應的寫入或讀取動作。並且，共用位元線GBL1以及GBL2對應的不同的記憶胞區塊可共用相同的感測放大器130，減低電路面積並降低同一時間中，資料的讀取動作所需的電力消耗。

以下請參照圖2，圖2繪示本發明另一實施例的三維記憶體裝置的示意圖。三維記憶體裝置200包括記憶胞區塊MT(n)、MT(n+1)、頁緩衝器211、212、路徑選擇器221、222、感測放大器230以及控制信號產生器240。記憶胞區塊MT(n)具有源極線開關區SSW1以及位元線開關區BSW1。源極線開關區SSW1中具有多個源極線開關以接收源極線電壓，位元線開關區BSW1中則具有多個位元線開關。位元線開關共同耦接至共同位元線GBL(n)。記憶胞區塊MT(n+1)具有源極線開關區SSW2以及位元線開關區BSW2。源極線開關區SSW2中具有多個源極線開關以接收源極線電壓，位元線開關區BSW2中則具有多個位元線開關。位元線開關共同耦接至共同位元線GBL(n+1)。記憶胞區塊MT(n)以及MT(n+1)均具有三維的及式（AND）快閃記憶胞陣列。

路徑選擇器221、222分別耦接至共同位元線GBL(n)以及共同位元線GBL(n+1)。路徑選擇器221並耦接至頁緩衝器211以及感測放大器230。路徑選擇器222則耦接至頁緩衝器212以及感測放大器230。路徑選擇器221包括由電晶體T1、T2分別建構的二開關，路徑選擇器222包括由電晶體T3、T4分別建構的二開關。電晶體T1耦接在共同位元線GBL(n)以及頁緩衝器211間，電晶體T2則耦接在共同位元線GBL(n)以及感測放大器230間。另外，電晶體T3耦接在共同位元線GBL(n+1)以及頁緩衝器212間，電晶體T4則耦接在共同位元線GBL(n+1)以及感測放大器230間。電晶體T1以及T3受控於相同的控制信號CT1a，電晶體T2以及T4則分別受控於控制信號CT1b、CT1c。其中，在寫入模式中，電晶體T1、T3可以被導通，而電晶體T2、T4可以被截止。在讀取模式中，晶體T1、T3可以被截止，而電晶體T2、T4則可以被導通。

本實施例中，控制信號CT1a、CT1b可以為第一組控制信號，控制信號CT1a、CT1c可以為第二組控制信號。

頁緩衝器211包括閂鎖器2111以及電壓移位器2112。閂鎖器2111以及電壓移位器2112相耦接。閂鎖器2111用以閂鎖一緩衝資料。電壓移位器2112則用以移位緩衝資料的電壓以產生第一寫入資料，並使第一寫入資料透過路徑選擇器221以被傳送至共同位元線GBL(n)。頁緩衝器212則包括閂鎖器2121以及電壓移位器2122。閂鎖器2121以及電壓移位器2122相耦接。閂鎖器2121用以閂鎖另一緩衝資料。電壓移位器2122則用以移位緩衝資料的電壓以產生第二寫入資料，並使第二寫入資料透過路徑選擇器222以被傳送至共同位元線GBL(n+1)。

值得一提的，圖2中繪示的閂鎖器2111、2121以及電壓移位器2112、2122的電路結構都只是說明用的範例，不用以限縮本發明的範疇。凡本領域具通常知識者所熟知的閂鎖電路（latch circuit）以及電壓移位電路（level shifting circuit）都可以分別用以實施本發明的閂鎖器2111、2121以及電壓移位器2112、2122，沒有固定的限制。

此外，感測放大器230耦接至路徑選擇器221以及222。在本實施例中，感測放大器230包括電流電壓轉換器（I/V）231、232以及放大電路233。電流電壓轉換器（I/V）232可轉換路徑選擇器221或222所提供的電流信號為電壓信號，電流電壓轉換器（I/V）231則用以提供參考信號RS。放大電路233則用以根據參考信號RS來感測電流電壓轉換器（I/V）231所提供的電壓信號來產生讀出資料。

控制信號產生器240耦接至路徑選擇器221以及222。控制信號產生器240可根據三維記憶體裝置200的操作模式以產生控制信號CT1a、CT1b以及CT1c。

附帶一提的，當針對記憶胞區塊MT(n)進行逐個記憶胞的讀取動作時，位元線開關區BSW1中的多個位元線開關以及源極線開關區SSW1中的多個源極線開關可以依序逐一的被導通，可簡單完成記憶胞區塊MT(n)中的每一記憶胞的讀取動作。

以下請參照圖3A以及圖3B，圖3A以及圖3B繪示本發明實施例的三維記憶體裝置的頁緩衝器的寫入資料的寫入動作的示意圖。以圖2的三維記憶體裝置200的電路架構為範例，在本實施例，三維記憶體裝置200另包括輸入輸出電路250。輸入輸出電路250包括輸入緩衝器IBUF以及輸出緩衝器OBUF。輸入緩衝器IBUF以及輸出緩衝器OBUF耦接至輸入輸出埠IO，並分別透過開關SWA以及SWB以耦接至頁緩衝器211以及212。

在圖3A中，在針對頁緩衝器211進行第一寫入資料的寫入動作時，開關SWA被導通而開關SWB被斷開。輸入輸出電路250透過輸入輸出埠IO以接收第一寫入資料WD1。並且，輸入緩衝器IBUF接收第一寫入資料WD1，並透過開關SWA以將第一寫入資料WD1寫入至頁緩衝器211。

在此時，路徑選擇器221、222中的所有開關（電晶體）皆為被斷開的狀態，感測放大器230則可以不被啟動，以節省電力消耗。

在圖3B中，在針對頁緩衝器212進行第二寫入資料的寫入動作時，開關SWB被導通而開關SWA被斷開。輸入輸出電路250透過輸入輸出埠IO以接收第二寫入資料WD2。並且，輸入緩衝器IBUF接收第二寫入資料WD2，並透過開關SWB以將第二寫入資料WD2寫入至頁緩衝器212。與圖3A相類似的，在此時，路徑選擇器221、222中的所有開關（電晶體）皆為被斷開的狀態，感測放大器230則可以不被啟動，以節省電力消耗。

以下請參照圖4A以及圖4B，圖4A以及圖4B繪示本發明實施例的三維記憶體裝置的程式化動作的示意圖。同樣以圖2的三維記憶體裝置200的電路架構為範例。在圖4A中，記憶胞區塊MT(n)以及MT(n+1)可共用字元線WL。記憶胞區塊MT(n)以及MT(n+1)並分別對應不相同的源極線開關SLT1、SLT2以及不相同的位元線開關BLT1、BLT2。邏輯電路LG1、LG3則分別產生控制源極線開關SLT1、SLT2以及位元線開關BLT1、BLT2的控制信號。邏輯電路LG2搭配字元線驅動器WDRV以驅動字元線WL。

在執行程式化動作時，以記憶胞區塊MT(n)中的記憶胞被選中以執行程式化動作，記憶胞區塊MT(n+1)中的記憶胞執行程式化遮蔽為範例。在此時，開關SWA、SWB均被斷開，且輸入輸出電路250以及感測放大器230均可以不被啟動，以節省電力消耗。

此外，分別對應選中記憶胞以及遮蔽記憶胞的位元線開關BLT1、BLT2均被導通，對應選中記憶胞以及遮蔽記憶胞的源極線開關SLT1、SLT2則可以被斷開。

值得注意的，路徑選擇器221中的電晶體T1被導通，電晶體T2則被截止。路徑選擇器222中的電晶體T3被導通，電晶體T4則被截止。如此一來，頁緩衝器211可透過電晶體T1以耦接至共同位元線GBL(n)，頁緩衝器212則可透過電晶體T3以耦接至共同位元線GBL(n+1)。而共同位元線GBL(n)與感測放大器230則電性隔離。

接著請參照圖4B，以頁緩衝器211儲存的緩衝資料為邏輯0，而頁緩衝器212儲存的緩衝資料為邏輯1為範例。頁緩衝器211可與被導通的電晶體T1以及位元線開關BLT1以形成一第一傳輸路徑PT1。頁緩衝器211並可利用第一傳輸路徑PT1將為程式化電壓VPGM的第一資料傳送至記憶胞區塊MT(n)中的選中記憶胞，並針對選中記憶胞執行程式化動作。另外，頁緩衝器212可與被導通的電晶體T3以及位元線開關BLT2以形成一第二傳輸路徑PT2。頁緩衝器212並可利用第二傳輸路徑PT2將為程式化遮蔽電壓VINB1的第二資料傳送至記憶胞區塊MT(n+1)中的遮蔽記憶胞，並針對遮蔽記憶胞執行程式化遮蔽動作。

在本實施例中，程式化遮蔽電壓VINB1例如可以為1~1.3伏特，程式化電壓VPGM例如可以為-9.5伏特。

值得一提的，在圖4A中，位元線開關BLT1、BLT2、源極線開關SLT1、SLT2、頁緩衝器211、212、路徑選擇器221以及222可由具有三井區基底的電晶體所構成，並藉此可提供正值或負值的電壓。

以下請參照圖5A以及圖5B，圖5A以及圖5B繪示本發明實施例的三維記憶體裝置的區塊抹除動作的示意圖。同樣以圖2的三維記憶體裝置200的電路架構為範例。在圖5A中，記憶胞區塊MT(n)以及MT(n+1)可共用字元線WL。記憶胞區塊MT(n)以及MT(n+1)並分別對應不相同的源極線開關SLT1、SLT2以及不相同的位元線開關BLT1、BLT2。邏輯電路LG1、LG3則分別產生控制源極線開關SLT1、SLT2以及位元線開關BLT1、BLT2的控制信號。邏輯電路LG2搭配字元線驅動器WDRV以驅動字元線WL。

在執行區塊抹除動作時，記憶胞區塊MT(n)以及MT(n+1)可同時被抹除。在此時，開關SWA、SWB均被斷開，且輸入輸出電路250以及感測放大器230均可以不被啟動，以節省電力消耗。另外，位元線開關BLT1、BLT2可被導通，源極線開關SLT1、SLT2也可被導通。另外，路徑選擇器221中的電晶體T1被導通，電晶體T2則被截止。路徑選擇器222中的電晶體T3被導通，電晶體T4則被截止。頁緩衝器221透過電晶體T1以耦接至共同位元線GBL(n)，頁緩衝器222則透過電晶體T3以耦接至共同位元線GBL(n+1)。共同位元線GBL(n)、GBL(n+1)則與感測放大器電性隔離。

接著請參照圖5B，以頁緩衝器211、212儲存的緩衝資料均為邏輯1為範例。頁緩衝器211可與被導通的電晶體T1以及位元線開關BLT1以形成一第三傳輸路徑PT3。頁緩衝器211並可利用第三傳輸路徑PT3將為抹除電壓VERS的第一資料傳送至記憶胞區塊MT(n)中的記憶胞，並針對記憶胞區塊MT(n)中的多個選中記憶胞執行抹除動作。另外，頁緩衝器212可與被導通的電晶體T3以及位元線開關BLT2以形成一第四傳輸路徑PT4。頁緩衝器212並可利用第四傳輸路徑PT4將為抹除電壓VERS的第二資料傳送至記憶胞區塊MT(n+1)中的多個選中記憶胞，並針對選中記憶胞執行抹除動作。

在本實施例中，抹除電壓VERS可以為5~10伏特。

以下請參照圖6A以及圖6B，圖6A以及圖6B繪示本發明實施例的三維記憶體裝置的位元組抹除動作的示意圖。同樣以圖2的三維記憶體裝置200的電路架構為範例。在圖6A中，記憶胞區塊MT(n)以及MT(n+1)可共用字元線WL。記憶胞區塊MT(n)以及MT(n+1)並分別對應不相同的源極線開關SLT1、SLT2以及不相同的位元線開關BLT1、BLT2。邏輯電路LG1、LG3則分別產生控制源極線開關SLT1、SLT2以及位元線開關BLT1、BLT2的控制信號。邏輯電路LG2搭配字元線驅動器WDRV以驅動字元線WL。

在執行位元組抹除動作時，記憶胞區塊MT(n+1)中的選中記憶胞被抹除，記憶胞區塊MT(n+1)中的遮蔽記憶胞則需執行抹除遮蔽動作，其中選中記憶胞以及遮蔽記憶胞對應相同的字元線。在此時，開關SWA、SWB均被斷開，且輸入輸出電路250以及感測放大器230均可以不被啟動，以節省電力消耗。另外，位元線開關BLT1、BLT2可被導通，源極線開關SLT1、SLT2則可被斷開。另外，路徑選擇器221中的電晶體T1被導通，電晶體T2則被截止。路徑選擇器222中的電晶體T3被導通，電晶體T4則被截止。頁緩衝器221透過電晶體T1以耦接至共同位元線GBL(n)，頁緩衝器222則透過電晶體T3以耦接至共同位元線GBL(n+1)。共同位元線GBL(n)、GBL(n+1)則與感測放大器電性隔離。

接著請參照圖6B，以頁緩衝器211、212儲存的緩衝資料分別為邏輯0、1為範例。頁緩衝器211可與被導通的電晶體T1以及位元線開關BLT1以形成一第五傳輸路徑PT5。頁緩衝器211並可利用第五傳輸路徑PT5將為抹除遮蔽電壓VINB2的第一資料傳送至記憶胞區塊MT(n)中的記憶胞，並針對記憶胞區塊MT(n)中的遮蔽記憶胞執行抹除遮蔽動作。另外，頁緩衝器212可與被導通的電晶體T3以及位元線開關BLT2以形成一第六傳輸路徑PT6。頁緩衝器212並可利用第六傳輸路徑PT6將為抹除電壓VERS的第二資料傳送至記憶胞區塊MT(n+1)中的選中記憶胞，並針對選中記憶胞執行抹除動作。其中，抹除遮蔽電壓VINB2例如為-4伏特，抹除電壓VERS例如為5~10伏特。

以下請參照圖7A至圖7B，圖7A至圖7B繪示本發明實施例的三維記憶體裝置的資料讀取動作的示意圖。同樣以圖2的三維記憶體裝置200的電路架構為範例，在圖7A中，開關SWA、SWB被斷開，且頁緩衝器211、212不被啟動，以節省電力消耗。此外，源極線開關SLT1、SLT2以及位元線開關BLT1、BLT2分別根據邏輯電路LG1、LG3的運算結果被導通，並且，位元線WL可根據邏輯電路LG2的運算以及字元線驅動器WDRV而被致能。路徑選擇器221中的電晶體T2被導通，電晶體T1被截止。路徑選擇器222中的電晶體T3、T4則均被截止。通過被導通的電晶體T2，源極線開關SLT1、記憶胞區塊MT(n)中的選中記憶胞、位元線開關BLT1以及感測放大器230間形成一資料傳輸路徑。感測放大器230並可針對記憶胞區塊MT(n)中的選中記憶胞所提供的資料進行感測動作，以產生讀出資料。讀出資料則可被傳送至輸入輸出電路250中的輸出緩衝器OBUF，並輸出至輸入輸出埠IO。

另外，在圖7B中，不同於圖7A，路徑選擇器221中的電晶體T1、T2均為截止的狀態，路徑選擇器222中的電晶體T3為截止的狀態，電晶體T4則為導通的狀態。通過被導通的電晶體T4，源極線開關SLT2、記憶胞區塊MT(n+1)中的選中記憶胞、位元線開關BLT2以及感測放大器230間形成一資料傳輸路徑。感測放大器230並可針對記憶胞區塊MT(n+1)中的選中記憶胞所提供的資料進行感測動作，以產生讀出資料。讀出資料則可被傳送至輸入輸出電路205中的輸出緩衝器OBUF，並輸出至輸入輸出埠IO。

由圖7A以及圖7B的實施例不難得知，本發明實施例的三維記憶體裝置200中，不同的記憶胞區塊MT(n)以及MT(n+1)，可以共用相同的感測放大器230。且感測放大器230可以依序針對例如為奇數的共同位元線GBL(n)以及為偶數的共同位元線GBL(n+1)進行資料讀取動作。也就是說，透過分批進行資料讀取的機制，可有效降低同一時間中，因資料讀取動作所產生的電力消耗。

綜上所述，本發明的三維記憶體裝置提供路徑選擇器，以使共用位元線可在不同的操作模式下，選擇耦接至頁緩衝器或感測放大器。路徑選擇器可提供不同的路徑，以使三維記憶體裝置執行資料寫入動作或是資料讀出動作。本發明的三維記憶體裝置並使多條共同位元線耦接至相同的感測放大器。感測放大器可分時針對不同的共同位元線上的記憶胞執行資料讀取動作，可降一同一時間中，資料讀取動作所產生的功率消耗。

100、200：三維記憶體裝置 111、112、211、212：頁緩衝器 121、122、221、222：路徑選擇器 130、230：感測放大器 2111、2121：閂鎖器 2112、2122：電壓移位器 231、232：電流電壓轉換器（I/V） 233：放大電路 240：控制信號產生器 250：輸入輸出電路 BLT1、BLT2：位元線開關 BSW1：位元線開關區 CT1、CT2、CT1a、CT1b、CT1c：控制信號 GBL1、GBL2、GBL(n)、GBL(n+1)：共用位元線 IBUF：輸入緩衝器 IO：輸入輸出埠 LG1、LG2、LG3：邏輯電路 MT(n)、MT(n+1)：記憶胞區塊 OBUF：輸出緩衝器 PT1~PT6：傳輸路徑 RS：參考信號 SLT1、SLT2：源極線開關 SSW1：源極線開關區 SWA、SWB：開關 T1~T4：電晶體 VERS：抹除電壓 VINB1：程式化遮蔽電壓 VINB2：抹除遮蔽電壓 VPGM：程式化電壓 WD1、WD2：寫入資料 WDRV：字元線驅動器 WL：字元線

圖1繪示本發明一實施例的三維記憶體裝置100的部分電路示意圖。 圖2繪示本發明另一實施例的三維記憶體裝置的示意圖。 圖3A以及圖3B繪示本發明實施例的三維記憶體裝置的頁緩衝器的寫入資料的寫入動作的示意圖。 圖4A以及圖4B繪示本發明實施例的三維記憶體裝置的程式化動作的示意圖。 圖5A以及圖5B繪示本發明實施例的三維記憶體裝置的區塊抹除動作的示意圖。 圖6A以及圖6B繪示本發明實施例的三維記憶體裝置的區塊抹除動作的示意圖。 圖7A至圖7B繪示本發明實施例的三維記憶體裝置的資料讀取動作的示意圖。

100：三維記憶體裝置 111、112：頁緩衝器 121、122：路徑選擇器 130：感測放大器 GBL1、GBL2：共用位元線 CT1、CT2：控制信號

Claims (17)

1. 一種三維記憶體裝置，包括： 一第一頁緩衝器以及一第二頁緩衝器，分別用以暫存一第一寫入資料以及一第二寫入資料； 一感測放大器； 一第一路徑選擇器，耦接在一第一共用位元線、該感測放大器以及該第一頁緩衝器間，依據一第一控制信號以使該感測放大器或該第一頁緩衝器耦接至該第一共用位元線；以及 一第二路徑選擇器，耦接在一第二共用位元線、該感測放大器以及該第二頁緩衝器間，依據一第二控制信號以使該感測放大器或該第二頁緩衝器耦接至該第二共用位元線。
2. 如請求項1所述的三維記憶體裝置，其中在一寫入模式下，該第一路徑選擇器依據該第一控制信號以使該第一頁緩衝器耦接至該第一共用位元線，該第二路徑選擇器依據該第二控制信號以使該第二頁緩衝器耦接至該第二共用位元線，該第一頁緩衝器提供該第一寫入資料至該第一共用位元線，該第二頁緩衝器提供該第二寫入資料至該第二共用位元線。
3. 如請求項2所述的三維記憶體裝置，其中當該寫入模式為程式化模式時，該第一寫入資料為程式化電壓，並用以針對該第一共用位元線對應的一選中記憶胞透過FN穿隧方式執行程式化動作，該第二寫入資料為程式化遮蔽電壓，並用以針對該第二共用位元線對應的一遮蔽記憶胞執行程式化遮蔽動作。
4. 如請求項2所述的三維記憶體裝置，其中當該寫入模式為區塊抹除模式時，該第一寫入資料以及該第二寫入資料均為抹除電壓，並用以針對該第一共用位元線以及該第二共用位元線對應的多個選中記憶胞執行抹除動作。
5. 如請求項2所述的三維記憶體裝置，其中當該寫入模式為位元組抹除模式時，該第一寫入資料為抹除遮蔽電壓，並用以針對該第一共用位元線對應的一遮蔽記憶胞執行抹除遮蔽動作，該第二寫入資料為抹除電壓，並用以針對該第二共用位元線對應的一選中記憶胞執行抹除動作。
6. 如請求項1所述的三維記憶體裝置，其中在一讀取模式下，該第一路徑選擇器依據該第一控制信號以使該感測放大器耦接至該第一共用位元線，該第二路徑選擇器依據該第二控制信號以使該感測放大器耦接至該第二共用位元線，該感測放大器分時感測該第一共用位元線以及該第二共用位元線上的資料以產生多個讀出資料。
7. 如請求項1所述的三維記憶體裝置，更包括： 一控制信號產生器，耦接該第一路徑選擇器以及該第二路徑選擇器，依據該三維記憶體裝置的操作模式以產生該第一控制信號以及該第二控制信號。
8. 如請求項1所述的三維記憶體裝置，其中該第一路徑選擇器包括： 一第一開關，耦接在該第一共同位元線以及該第一頁緩衝器間；以及 一第二開關，耦接在該第一共同位元線以及該感測放大器間； 該第二路徑選擇器包括： 一第三開關，耦接在該第二共同位元線以及該第二頁緩衝器間；以及 一第四開關，耦接在該第二共同位元線以及該感測放大器間。
9. 如請求項1所述的三維記憶體裝置，更包括： 一輸入輸出電路，耦接至該感測放大器、該第一頁緩衝器以及該第二頁緩衝器，用以在一寫入模式分別提供該第一寫入資料以及該第二寫入資料至該第一頁緩衝器以及該第二頁緩衝器，在一讀取模式接收該感測放大器產生的讀出資料。
10. 如請求項1所述的三維記憶體裝置，更包括： 一第一記憶胞區塊，透過多個第一位元線開關以耦接至該第一共用位元線；以及 一第二記憶胞區塊，透過多個第二位元線開關以耦接至該第二共用位元線。
11. 如請求項10所述的三維記憶體裝置，其中該第一記憶胞區塊並透過多個第一源極線開關以接收一源極線電壓，該第二記憶胞區塊並透過多個第二源極線開關以接收該源極線電壓。
12. 如請求項11所述的三維記憶體裝置，其中在一讀取模式下，各該第一位元線開關以及對應的各該第一源極線開關依序被導通，各該第二位元線開關以及對應的各該第二源極線開關依序被導通。
13. 如請求項11所述的三維記憶體裝置，其中在一區塊抹除模式下，該些第一位元線開關、該些第一源極線開關、該些第二位元線開關以及該些第二源極線開關均被導通。
14. 如請求項11所述的三維記憶體裝置，其中在一位元組抹除模式下，該些第一位元線開關的其中之一被導通以及對應的第一源極線開關被斷開，該些第二位元線開關的其中之一被導通以及對應的第二源極線開關被斷開。
15. 如請求項11所述的三維記憶體裝置，其中該些位元線開關、該些源極線開關、該第一頁緩衝器、該第二頁緩衝器、該第一路徑選擇器以及該第二路徑選擇器由具有三井區基底的電晶體所構成。
16. 如請求項10所述的三維記憶體裝置，其中該第一記憶胞區塊以及該第二記憶胞區塊為三維的及式快閃記憶胞區塊。
17. 如請求項1所述的三維記憶體裝置，其中該第一頁緩衝器以及該第二頁緩衝器的每一者包括： 一閂鎖器，用以閂鎖一緩衝資料；以及 一電壓移位器，耦接該閂鎖器，移位該緩衝資料的電壓以產生該第一寫入資料或該第二寫入資料。

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