TWI806680B - 閂鎖測試結構 - Google Patents

閂鎖測試結構 Download PDF

Info

Publication number
TWI806680B
TWI806680B TW111124087A TW111124087A TWI806680B TW I806680 B TWI806680 B TW I806680B TW 111124087 A TW111124087 A TW 111124087A TW 111124087 A TW111124087 A TW 111124087A TW I806680 B TWI806680 B TW I806680B
Authority
TW
Taiwan
Prior art keywords
conductivity type
well region
region
doped region
doped
Prior art date
Application number
TW111124087A
Other languages
English (en)
Other versions
TW202308165A (zh
Inventor
許杞安
Original Assignee
大陸商長鑫存儲技術有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長鑫存儲技術有限公司 filed Critical 大陸商長鑫存儲技術有限公司
Publication of TW202308165A publication Critical patent/TW202308165A/zh
Application granted granted Critical
Publication of TWI806680B publication Critical patent/TWI806680B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明涉及一種閂鎖測試結構，包括：第一導電類型的襯底；第二導電類型的第一阱區，位於第一導電類型的襯底內；第一導電類型的第一摻雜區，位於第二導電類型的第一阱區內；第二導電類型的第一摻雜區，位於第二導電類型的第一阱區內；於第一導電類型的襯底內間隔排布的第一導電類型的第二摻雜區、第二導電類型的第二摻雜區、第一導電類型的第三摻雜區及第二導電類型的第三摻雜區，第一導電類型的第二摻雜區、第二導電類型的第二摻雜區、第一導電類型的第三摻雜區及第二導電類型的第三摻雜區均位於第一導電類型的第一摻雜區遠離第二導電類型的第一摻雜區一側。上述閂鎖測試結構可在一定外界條件下觸發閂鎖，以提取電學參數，改善半導體結構設計。

Description

閂鎖測試結構
本發明涉及半導體積體電路製造領域，特別是涉及閂鎖測試結構。
閂鎖效應(Latch-up Effect)是一種由脈衝電流或電壓波動使互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)的寄生PNP和NPN雙極性電晶體（Bi-polar Junction transistor， BJT）相互影響形成正回饋導致雪崩電流放大效應的一種自毀性現象。閂鎖效應在電源端Vdd和接地端Vss之間建立低阻通道，使高電流在寄生電路之間流通，從而導致電路停止正常工作甚至自毀。
隨著積體電路製造工藝的發展，晶片封裝密度和集成度越來越高，產生Latch-up的可能性就會越來越大。因此，對半導體器件中的閂鎖效應進行評估是測試半導體產品可靠性的一個重要方面。然而，由於在半導體器件中可能存在著各種閂鎖路徑，難以有效而全面地對半導體結構中閂鎖效應進行評估。有鑑於此，本發明提出以下技術方案，以解決上述問題。
基於此，有必要針對半導體器件中閂鎖路徑種類多、難以有效評估閂鎖效應的問題，提供一種閂鎖測試結構。
根據本發明的一實施例，提供一種閂鎖測試結構，所述閂鎖測試結構包括：第一導電類型的襯底；第二導電類型的第一阱區，位於所述第一導電類型的襯底內；第一導電類型的第一摻雜區，位於所述第二導電類型的第一阱區內；第二導電類型的第一摻雜區，位於所述第二導電類型的第一阱區內，且與所述第一導電類型的第一摻雜區具有間距；於所述第一導電類型的襯底內間隔排布的第一導電類型的第二摻雜區、第二導電類型的第二摻雜區、第一導電類型的第三摻雜區及第二導電類型的第三摻雜區，所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第一導電類型的第一摻雜區遠離所述第二導電類型的第一摻雜區一側，且均與所述第二導電類型的第一阱區具有間距。
在其中一個實施例中，閂鎖測試結構還包括：第一導電類型的阱區，位於所述第一導電類型的襯底內，且與所述第二導電類型的第一阱區具有間距；所述第一導電類型的第二摻雜區及所述第二導電類型的第二摻雜區均位於所述第一導電類型的阱區內，且所述第一導電類型的第二摻雜區位於所述第二導電類型的第二摻雜區與所述第二導電類型的第一阱區之間；第二導電類型的第二阱區，位於所述第一導電類型的襯底內，且位於所述第一導電類型的阱區遠離所述第二導電類型的第一阱區的一側，並與所述第一導電類型的阱區相鄰接；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第二摻雜區之間。
在其中一個實施例中，閂鎖測試結構還包括淺溝槽隔離結構，所述淺溝槽隔離結構位於所述第一導電類型的第一摻雜區與所述第二導電類型的第一摻雜區之間、所述第一導電類型的第二摻雜區與所述第二導電類型的第二摻雜區之間及所述第一導電類型的第三摻雜區與所述第二導電類型的第三摻雜區之間。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的第二阱區，位於所述第一導電類型的襯底內；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第一阱區之間；所述第一導電類型的第二摻雜區位於所述第二導電類型的第二阱區與所述第二導電類型的第一阱區之間，且與所述第二導電類型的第二阱區及所述第二導電類型的第一阱區均具有間距；第二導電類型的第三阱區，位於所述第一導電類型的襯底內，且位於所述第二導電類型的第二阱區與所述第一導電類型的第二摻雜區之間，並與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距；所述第二導電類型的第二摻雜區位於所述第二導電類型的第三阱區內。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的第二阱區，位於所述第一導電類型的襯底內；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第一阱區之間；所述第一導電類型的第二摻雜區位於所述第二導電類型的第二阱區與所述第二導電類型的第一阱區之間，且與所述第二導電類型的第二阱區及所述第二導電類型的第一阱區均具有間距；第二導電類型的深阱區，位於所述第一導電類型的襯底內，位於所述第二導電類型的第二阱區與所述第一導電類型的第二摻雜區之間，並與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距；所述第二導電類型的第二摻雜區位於所述第二導電類型的深阱區內；第二導電類型的第三阱區，位於所述第二導電類型的深阱區週邊，且與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距。
在其中一個實施例中，所述第二導電類型的第三阱區部分位於所述第二導電類型的深阱區內。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的深阱區，位於所述第一導電類型的襯底內，且與所述第二導電類型的第一阱區具有間距；所述第二導電類型的第二摻雜區及所述第一導電類型的第二摻雜區均位於所述第二導電類型的深阱區內，且所述第二導電類型的第二摻雜區位於所述第一導電類型的第二摻雜區與所述第二導電類型的第一阱區之間；第一導電類型的阱區，位於所述第二導電類型的深阱區內，且位於所述第一導電類型的第二摻雜區遠離所述第二導電類型的第二摻雜區的一側，且與所述第一導電類型的第二摻雜區具有間距；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第一導電類型的阱區內，且所述第二導電類型的第三摻雜區位於所述第一導電類型的第三摻雜區與所述第一導電類型第二摻雜區之間；第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊，且與所述第二導電類型的第一阱區具有間距。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的深阱區，位於所述第一導電類型的襯底內；第一導電類型的阱區，位於所述第二導電類型的深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內；第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間；所述第二導電類型的第三摻雜區位於所述第二導電類型的深阱區遠離所述第二導電類型的第一阱區的一側，且與所述第二導電類型的第二阱區具有間距；所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區遠離所述第二導電類型的深阱區的一側。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的深阱區，位於所述第一導電類型的襯底內；第一導電類型的阱區，位於所述第二導電類型的深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內；第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間；第二導電類型的第三阱區，位於所述第二導電類型的深阱區遠離所述第二導電類型的第一阱區的一側，且與所述第二導電類型的第二阱區具有間距；所述第二導電類型的第三摻雜區位於所述第二導電類型的第三阱區內；所述第一導電類型的第三摻雜區位於所述第二導電類型的第三阱區遠離所述第二導電類型的深阱區的一側，且與所述第二導電類型的第三阱區具有間距。
在其中一個實施例中，閂鎖測試結構還包括：第二導電類型的第一深阱區，位於所述第一導電類型的襯底內；第一導電類型的阱區，位於所述第二導電類型的第一深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內；第二導電類型的第二阱區，位於所述第二導電類型的第一深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間；第二導電類型的第二深阱區，位於所述第一導電類型的襯底內，且位於所述第二導電類型的第一深阱區遠離所述第二導電類型的第一阱區的一側，並與所述第二導電類型的第二阱區具有間距；所述第二導電類型的第三摻雜區位於所述第二導電類型的第二深阱區內；第二導電類型的第三阱區，位於所述第二導電類型的第二深阱區週邊，且與所述第二導電類型的第二阱區具有間距；所述第一導電類型的第三摻雜位於所述第二導電類型的第二深阱區遠離所述第二導電類型的第一深阱區的一側，且與所述第二導電類型的第三阱區具有間距。
在其中一個實施例中，所述第二導電類型的第二阱區部分位於所述第二導電類型的第一深阱區內，所述第二導電類型的第三阱區部分位於所述第二導電類型的第二深阱區內。
在其中一個實施例中，還包括淺溝槽隔離結構，所述淺溝槽隔離結構位於所述第一導電類型的第一摻雜區與所述第二導電類型的第一摻雜區之間，以及所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區之間。
在其中一個實施例中，所述第一導電類型包括P型，所述第二導電類型包括N型。
在其中一個實施例中，所述第二導電類型的第一阱區為輕摻雜區，所述第一導電類型的第一摻雜區、所述第二導電類型的第一摻雜區、所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均為重摻雜區。
上述閂鎖測試結構在第一導電類型的襯底內設計不同結構類型的阱區和摻雜區，以模擬積體電路中可能存在的閂鎖結構，這些閂鎖測試結構可在一定外界條件下觸發閂鎖。通過測試積體電路中各種可能存在的閂鎖結構的相關電學參數，提取各種結構對應的規則參數來進行並改善積體電路的設計，更好的保證產品的可靠性。
為了便於理解本發明，下面將參照相關附圖對本發明進行更全面的描述。附圖中給出了本發明的較佳的實施例。但是，本發明可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使對本發明的公開內容的理解更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在于限制本發明。本文所使用的術語“及／或”包括一個或多個相關的所列項目的任意的和所有的組合。
在描述位置關係時，除非另有規定，否則當一元件例如層、膜或基板被指為在另一膜層“上”時，其能直接在其他膜層上或亦可存在中間膜層。進一步說，當層被指為在另一層“下”時，其可直接在下方，亦可存在一或多個中間層。亦可以理解的是，當層被指為在兩層“之間”時，其可為兩層之間的唯一層，或亦可存在一或多個中間層。
在使用本文中描述的“包括”、“具有”、和“包含”的情況下，除非使用了明確的限定用語，例如“僅”、“由……組成”等，否則還可以添加另一部件。除非相反地提及，否則單數形式的術語可以包括複數形式，並不能理解為其數量為一個。
在對半導體器件進行閂鎖效應測試時，存在兩種測試模式，一種是正電流模式（Positive current mode，PI mode），另外一種是負電流模式（negative current mode，NI mode）。本申請側重於正電流模式下閂鎖測試結構的設計。
如第1圖和第2圖所示，本申請的一個實施例提供了一種閂鎖測試結構，包括：第一導電類型的襯底1；第二導電類型的第一阱區15，位於第一導電類型的襯底1內；第一導電類型的第一摻雜區2，位於第二導電類型的第一阱區15內；第二導電類型的第一摻雜區3，位於第二導電類型的第一阱區15內，且與第一導電類型的第一摻雜區2具有間距；於第一導電類型的襯底1內間隔排布的第一導電類型的第二摻雜區4、第二導電類型的第二摻雜區5、第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7，第一導電類型的第二摻雜區4、第二導電類型的第二摻雜區5、第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7均位於第一導電類型的第一摻雜區2遠離第二導電類型的第一摻雜區3一側，且均與第二導電類型的第一阱區15具有間距。
具體地，本實施例中的第一導電類型可以為P型，第二導電類型可以為N型。在其他實施例中，第一導電類型也可以為N型，第二導電類型可以為P型。
其中，第二導電類型的第一摻雜區3和第一導電類型的第一摻雜區2均位於第二導電類型的第一阱區15，第二導電類型的第一摻雜區3和第一導電類型的第一摻雜區2之間設置有淺溝槽隔離結構11，如第2圖所示。作為示例，第二導電類型的第一阱區15為輕摻雜區，第二導電類型的第一摻雜區3和第一導電類型的第一摻雜區2為重摻雜區。其中，第二導電類型的第一阱區15的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。淺溝槽隔離結構11的深度小於0.3μm。
進一步地，請繼續參考第2圖，第一導電類型的第二摻雜區4和第二導電類型的第二摻雜區5之間設置有淺溝槽隔離結構11，第一導電類型的第三摻雜區6和第二導電類型的第三摻雜區7之間設置有淺溝槽隔離結構11。作為示例，第一導電類型的第二摻雜區4、第二導電類型的第二摻雜區5、第一導電類型的第三摻雜區6和第二導電類型的第三摻雜區7均為重摻雜區，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。此外，各摻雜區的上表面均設置有電極。其中，第二導電類型的第一摻雜區3的上表面設置有第一電極9，第一導電類型的第一摻雜區2的上表面設置有第二電極10。
在一個實施例中，如第3圖和第4圖所示，閂鎖測試結構還包括：第一導電類型的阱區81，位於第一導電類型的襯底1內，且與第二導電類型的第一阱區15具有間距；第一導電類型的第二摻雜區4及第二導電類型的第二摻雜區5均位於第一導電類型的阱區81內，且第一導電類型的第二摻雜區4位於第二導電類型的第二摻雜區5與第二導電類型的第一阱區15之間；第二導電類型的第二阱區161，位於第一導電類型的襯底1內，且位於第一導電類型的阱區81遠離第二導電類型的第一阱區15的一側，並與第一導電類型的阱區81相鄰接；第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7均位於第二導電類型的第二阱區161內，且第一導電類型的第三摻雜區6位於第二導電類型的第三摻雜區7與第二導電類型的第二摻雜區5之間。
作為示例，第一導電類型的阱區81和第二導電類型的第二阱區161均為輕摻雜區，第一導電類型的阱區81和第二導電類型的第二阱區161的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT。部分寄生BJT的等效電路圖可參見第4圖。其中，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第二導電類型的第二摻雜區5、第一導電類型的阱區81和第二導電類型的第二阱區161共同構成第二BJT Q2；第一導電類型的第三摻雜區6、第二導電類型的第二阱區161和第一導電類型的襯底1共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第一導電類型的阱區81的等效電阻，第三電阻R3為第二導電類型的第二阱區161的等效電阻。
上述閂鎖測試結構中形成有寄生的NPN和PNP型BJT，在外界電壓滿足一定條件下，將會引發閂鎖，產生閂鎖效應。在正電流模式下（PI mode）下利用上述閂鎖測試結構進行閂鎖特性測試時，可將第一電極9與公共接地端VSS相連接，通過第二電極10向閂鎖測試結構輸入不同大小的電流，例如，電流大小可以為1微安、10微安、100微安或1毫安培，然後利用傳輸線脈衝發生器（Transmission Line Pulse，TLP）對上述閂鎖測試結構進行測試，以獲得當前結構閂鎖特性的對應電學參數。其中，閂鎖特性的對應電學參數是指利用TLP測試得到上述閂鎖測試結構的IV回滯特性曲線，根據該回滯特性曲線即可得到上述閂鎖測試結構的觸發電壓、維持電壓、觸發電流和維持電流，觸發電壓越大，越不容易引起閂鎖效應，維持電壓越大，越不容易維持閂鎖效應，假如正常工作電壓是1.1V，如果觸發電壓為1.2V，那麼引起閂鎖效應的風險就非常大，如果觸發電壓為2V，那麼引起閂鎖效應的風險則比較小。同樣的，維持電壓具有相同的原理。需要注意的是，維持電壓一般小於觸發電壓。
此外，還可以通過調整d的大小，來測試閂鎖測試結構對應的電學參數，據此可以避免具有該閂鎖測試結構的積體電路產生閂鎖效應。具體地，當d變小時，閂鎖測試結構所收到的外界雜訊會變大，維持電壓減小，使得閂鎖更加易於發生。作為示例，當閂鎖測試結構在輸入電流為100微安時，d小於50nm時會發生latch-up，那麼積體電路設計時，具有該閂鎖測試結構的積體電路中d的設計規則（DR）必須大於50nm，以避免產生閂鎖。
上述閂鎖測試結構在第一導電類型的襯底1內設計阱區和不同摻雜類型的摻雜區，可在一定外界條件下觸發閂鎖，通過測試積體電路中各種可能存在的閂鎖結構的相關電學參數，提取各種結構對應的規則參數來進行並改善積體電路的設計，更好的保證產品的可靠性。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第5圖和第6圖所示，閂鎖測試結構還包括：第二導電類型的第二阱區162，位於第一導電類型的襯底1內；第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7均位於第二導電類型的第二阱區162內，且第一導電類型的第三摻雜區6位於第二導電類型的第三摻雜區7與第二導電類型的第一阱區15之間；第一導電類型的第二摻雜區4位於第二導電類型的第二阱區162與第二導電類型的第一阱區15之間，且與第二導電類型的第二阱區162及第二導電類型的第一阱區15均具有間距；第二導電類型的第三阱區171，位於第一導電類型的襯底1內，且位於第二導電類型的第二阱區162與第一導電類型的第二摻雜區4之間，並與第二導電類型的第二阱區162及第一導電類型的第二摻雜區4均具有間距；第二導電類型的第二摻雜區5位於第二導電類型的第三阱區171內。
進一步地，請參考第6圖，第二導電類型的第一阱區15、第二導電類型的第二阱區162和第二導電類型的第三阱區171均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區162和第二導電類型的第三阱區171的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的第二摻雜區5和第一導電類型的第三摻雜區6之間設置有淺溝槽隔離結構11。淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路圖可參見第6圖。其中，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第二導電類型的第三阱區171、第一導電類型的襯底1和第二導電類型的第二阱區162共同構成第二BJTQ2；第一導電類型的第三摻雜區6、第二導電類型的第二阱區162和第一導電類型的襯底1共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第一導電類型的襯底1的等效電阻，第三電阻R3為第二導電類型的第二阱區162的等效電阻。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第7圖和第8圖所示，閂鎖測試結構還包括：第二導電類型的第二阱區163，位於第一導電類型的襯底1內；第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7均位於第二導電類型的第二阱區163內，且第一導電類型的第三摻雜區6位於第二導電類型的第三摻雜區7與第二導電類型的第一阱區15之間；第一導電類型的第二摻雜區4位於第二導電類型的第二阱區163與第二導電類型的第一阱區15之間，且與第二導電類型的第二阱區163及第二導電類型的第一阱區15均具有間距；第二導電類型的深阱區181，位於第一導電類型的襯底1內，位於第二導電類型的第二阱區163與第一導電類型的第二摻雜區4之間，並與第二導電類型的第二阱區163及第一導電類型的第二摻雜區4均具有間距；第二導電類型的第二摻雜區5位於第二導電類型的深阱區181內；第二導電類型的第三阱區172，位於第二導電類型的深阱區181週邊，且與第二導電類型的第二阱區163及第一導電類型的第二摻雜區4均具有間距。
進一步地，第二導電類型的第一阱區15、第二導電類型的第二阱區163、第二導電類型的第三阱區172和第二導電類型的深阱區181均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區163和第二導電類型的第三阱區172的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的深阱區181的深度可以是0.5μm~1μm，例如0.5μm、0.7μm或1μm。如第8圖所示，第二導電類型的第三阱區172部分位於第二導電類型的深阱區181內。第二導電類型的第二摻雜區5和第一導電類型的第三摻雜區6之間設置有淺溝槽隔離結構11，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路可參見第8圖。例如，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第二導電類型的深阱區181、第一導電類型的襯底1和第二導電類型的第三阱區172共同構成第二BJTQ2；第一導電類型的第三摻雜區6、第二導電類型的第二阱區163和第一導電類型的襯底1共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第一導電類型的襯底1的等效電阻，第三電阻R3為第二導電類型的第二阱區163的等效電阻。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第9圖和第10圖所示，閂鎖測試結構還包括：第二導電類型的深阱區182，位於第一導電類型的襯底1內，且與第二導電類型的第一阱區15具有間距；第二導電類型的第二摻雜區5及第一導電類型的第二摻雜區4均位於第二導電類型的深阱區182內，且第二導電類型的第二摻雜區5位於第一導電類型的第二摻雜區4與第二導電類型的第一阱區15之間；第一導電類型的阱區82，位於第二導電類型的深阱區182內，且位於第一導電類型的第二摻雜區4遠離第二導電類型的第二摻雜區5的一側，且與第一導電類型的第二摻雜區4具有間距；第一導電類型的第三摻雜區6及第二導電類型的第三摻雜區7均位於第一導電類型的阱區82內，且第二導電類型的第三摻雜區7位於第一導電類型的第三摻雜區6與第一導電類型第二摻雜區之間；第二導電類型的第二阱區164，位於第二導電類型的深阱區182週邊，且與第二導電類型的第一阱區15具有間距。
其中，第二導電類型的第二阱區164部分位於第二導電類型的深阱區182內。進一步地，第二導電類型的第一阱區15、第二導電類型的第二阱區164、第一導電類型的阱區82和第二導電類型的深阱區182均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區164和第一導電類型的阱區82的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的深阱區182的深度可以是0.5μm~1μm，例如0.5μm、0.7μm或1μm。第一導電類型的第二摻雜區4和第二導電類型的第三摻雜區7之間設置有淺溝槽隔離結構11，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路圖可參見第10圖。例如，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第一導電類型的第二摻雜區4、第二導電類型的深阱區182和第一導電類型的襯底1共同構成第二BJTQ2；第二導電類型的深阱區182、第一導電類型的阱區82和第二導電類型的第三摻雜區7共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第二導電類型的深阱區182的等效電阻，第三電阻R3為第一導電類型的阱區82的等效電阻。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第11圖和第12圖所示，閂鎖測試結構還包括：第二導電類型的深阱區183，位於第一導電類型的襯底1內；第一導電類型的阱區83，位於第二導電類型的深阱區183內，第一導電類型的第二摻雜區4位於第一導電類型的阱區83內；第二導電類型的第二阱區165，位於第二導電類型的深阱區183週邊；第二導電類型的第二摻雜區5位於第二導電類型的第二阱區165內，且位於第一導電類型的阱區83與第二導電類型的第一阱區15之間；第二導電類型的第三摻雜區7位於第二導電類型的深阱區183遠離第二導電類型的第一阱區15的一側，且與第二導電類型的第二阱區165具有間距；第一導電類型的第三摻雜區6位於第二導電類型的第三摻雜區7遠離第二導電類型的深阱區183的一側。
其中，第二導電類型的第二阱區165部分位於第二導電類型的深阱區183內。進一步地，第二導電類型的第一阱區15、第二導電類型的第二阱區165、第二導電類型的深阱區183和第一導電類型的阱區83均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區165和第一導電類型的阱區83的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的深阱區183的深度可以是0.5μm~1μm，例如0.5μm、0.7μm或1μm。第一導電類型的第二摻雜區4和第二導電類型的第三摻雜區7之間設置有淺溝槽隔離結構11，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路圖可參見第12圖。例如，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第一導電類型的阱區83、第二導電類型的深阱區183和第一導電類型的襯底1共同構成第二BJTQ2；第二導電類型的深阱區183、第一導電類型的襯底1和第二導電類型的第三摻雜區7共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第二導電類型的深阱區183的等效電阻，第三電阻R3為第一導電類型的襯底1的等效電阻。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第13圖和第14圖所示，閂鎖測試結構還包括：第二導電類型的深阱區184，位於第一導電類型的襯底1內；第一導電類型的阱區84，位於第二導電類型的深阱區184內，第一導電類型的第二摻雜區4位於第一導電類型的阱區84內；第二導電類型的第二阱區166，位於第二導電類型的深阱區184週邊；第二導電類型的第二摻雜區5位於第二導電類型的第二阱區166內，且位於第一導電類型的阱區84與第二導電類型的第一阱區15之間；第二導電類型的第三阱區173，位於第二導電類型的深阱區184遠離第二導電類型的第一阱區15的一側，且與第二導電類型的第二阱區166具有間距；第二導電類型的第三摻雜區7位於第二導電類型的第三阱區173內；第一導電類型的第三摻雜區6位於第二導電類型的第三阱區173遠離第二導電類型的深阱區184的一側，且與第二導電類型的第三阱區173具有間距。
其中，第二導電類型的第二阱區166部分位於第二導電類型的深阱區184內。進一步地，第二導電類型的第一阱區15、第二導電類型的第二阱區166、第二導電類型的第三阱區173、第一導電類型的阱區84和第二導電類型的深阱區184均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區166、第二導電類型的第三阱區173和第一導電類型的阱區84的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的深阱區184的深度可以是0.5μm~1μm，例如0.5μm、0.7μm或1μm。第一導電類型的第二摻雜區4和第二導電類型的第三摻雜區7之間設置有淺溝槽隔離結構11，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路圖可參見第14圖。例如，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第一導電類型的阱區84、第二導電類型的深阱區184和第一導電類型的襯底1共同構成第二BJTQ2；第二導電類型的深阱區184、第一導電類型的襯底1和第二導電類型的第三摻雜區7共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第二導電類型的深阱區184的等效電阻，第三電阻R3為第一導電類型的阱區84的等效電阻。
在一個實施例中，在第1圖和第2圖所示實施例的基礎上，如第15圖和第16圖所示，閂鎖測試結構還包括：第二導電類型的第一深阱區19，位於第一導電類型的襯底1內；第一導電類型的阱區85，位於第二導電類型的第一深阱區19內，第一導電類型的第二摻雜區4位於第一導電類型的阱區85內；第二導電類型的第二阱區167，位於第二導電類型的第一深阱區19週邊；第二導電類型的第二摻雜區5位於第二導電類型的第二阱區167內，且位於第一導電類型的阱區85與第二導電類型的第一阱區15之間；第二導電類型的第二深阱區20，位於第一導電類型的襯底1內，且位於第二導電類型的第一深阱區19遠離第二導電類型的第一阱區15的一側，並與第二導電類型的第二阱區167具有間距；第二導電類型的第三摻雜區7位於第二導電類型的第二深阱區20內；第二導電類型的第三阱區174，位於第二導電類型的第二深阱區20週邊，且與第二導電類型的第二阱區167具有間距；第一導電類型的第三摻雜位於第二導電類型的第二深阱區20遠離第二導電類型的第一深阱區19的一側，且與第二導電類型的第三阱區174具有間距。
其中，第二導電類型的第二阱區167部分位於第二導電類型的第一深阱區19內，第二導電類型的第三阱區174部分位於第二導電類型的第二深阱區20內。進一步地，第二導電類型的第一阱區15、第二導電類型的第二阱區167、第二導電類型的第三阱區174、第一導電類型的阱區85、第二導電類型的第一深阱區19和第二導電類型的第二深阱區20均為輕摻雜區。其中，第二導電類型的第一阱區15、第二導電類型的第二阱區167、第二導電類型的第三阱區174和第一導電類型的阱區85的深度可以是0.3μm~0.5μm，例如0.3μm、0.4μm或0.5μm。第二導電類型的第一深阱區19和第二導電類型的第二深阱區20的深度可以是0.5μm~1μm，例如0.5μm、0.7μm或1μm。第一導電類型的第二摻雜區4和第二導電類型的第三摻雜區7之間設置有淺溝槽隔離結構11，淺溝槽隔離結構11的深度小於0.3μm。其中，第二導電類型的第一阱區15與第二導電類型的第二摻雜區5相鄰側壁之間的距離記為d。
當以第一導電類型為P型、以第二導電類型為N型時，上述閂鎖測試結構中形成有多個寄生的NPN型BJT或PNP型BJT，部分寄生BJT的等效電路圖可參見第16圖。例如，第一導電類型的第一摻雜區2、第二導電類型的第一阱區15和第一導電類型的襯底1共同構成第一BJTQ1；第一導電類型的阱區85、第二導電類型的第一深阱區19和第一導電類型的襯底1共同構成第二BJTQ2；第二導電類型的第一深阱區19、第一導電類型的阱區85和第二導電類型的第二深阱區20共同構成第三BJTQ3。第一電阻R1為第二導電類型的第一阱區15的等效電阻，第二電阻R2為第二導電類型的第一深阱區19的等效電阻，第三電阻R3為第一導電類型的阱區85的等效電阻。
上述各閂鎖測試結構中形成有寄生的NPN和PNP型BJT，在外界電壓滿足一定條件下，將會引發閂鎖，產生閂鎖效應。在正電流模式下（PI mode）下利用上述閂鎖測試結構進行閂鎖特性測試時，可將第一電極9與公共接地端VSS相連接，通過第二電極10向閂鎖測試結構輸入不同大小的電流，例如，電流大小可以為1微安、10微安、100微安或1毫安培，然後利用傳輸線脈衝發生器（Transmission Line Pulse，TLP）對上述閂鎖測試結構進行測試，以獲得當前結構閂鎖特性的對應電學參數。其中，閂鎖特性的對應電學參數是指利用TLP測試得到上述閂鎖測試結構的IV回滯特性曲線，根據該回滯特性曲線即可得到上述閂鎖測試結構的觸發電壓、維持電壓、觸發電流和維持電流，觸發電壓越大，越不容易引起閂鎖效應，維持電壓越大，越不容易維持閂鎖效應，假如正常工作電壓是1.1V，如果觸發電壓為1.2V，那麼引起閂鎖效應的風險就非常大，如果觸發電壓為2V，那麼引起閂鎖效應的風險則比較小。同樣的，維持電壓具有相同的原理。需要注意的是，維持電壓一般小於觸發電壓。
此外，還可以通過調整d的大小，來測試閂鎖測試結構對應的電學參數，據此可以避免具有該閂鎖測試結構的積體電路產生閂鎖效應。具體地，當d變小時，閂鎖測試結構所收到的外界雜訊會變大，維持電壓減小，使得閂鎖更加易於發生。作為示例，當閂鎖測試結構在輸入電流為100微安時，d小於50nm時會發生latch-up，那麼積體電路設計時，具有該閂鎖測試結構的積體電路中d的設計規則（DR）必須大於50nm，以避免產生閂鎖。
上述閂鎖測試結構在第一導電類型的襯底內設計不同結構類型的阱區和摻雜區，以模擬積體電路中可能存在的閂鎖結構，這些閂鎖測試結構可在一定外界條件下觸發閂鎖。通過測試積體電路中各種可能存在的閂鎖結構的相關電學參數，提取各種結構對應的規則參數來進行並改善積體電路的設計，以更好的保證產品的可靠性。
以上所述實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例中的各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。
以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對發明專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬於本發明的保護範圍。因此，本發明專利的保護範圍應以所附專利範圍為準。
1:第一導電類型的襯底 2:第一導電類型的第一摻雜區 3:第二導電類型的第一摻雜區 4:第一導電類型的第二摻雜區 5:第二導電類型的第二摻雜區 6:第一導電類型的第三摻雜區 7:第二導電類型的第三摻雜區 81:第一導電類型的阱區 82:第一導電類型的阱區 83:第一導電類型的阱區 84:第一導電類型的阱區 85:第一導電類型的阱區 9:第一電極 10:第二電極 11:淺溝槽隔離結構 15:第二導電類型的第一阱區 161:第二導電類型的第二阱區 162:第二導電類型的第二阱區 163:第二導電類型的第二阱區 164:第二導電類型的第二阱區 165:第二導電類型的第二阱區 166:第二導電類型的第二阱區 167:第二導電類型的第二阱區 171:第二導電類型的第三阱區 172:第二導電類型的第三阱區 173:第二導電類型的第三阱區 174:第二導電類型的第三阱區 181:第二導電類型的深阱區 182:第二導電類型的深阱區 183:第二導電類型的深阱區 184:第二導電類型的深阱區 19:第二導電類型的第一深阱區 20:第二導電類型的第二深阱區
第1圖為本申請一實施例中閂鎖測試結構的俯視圖。
第2圖為第1圖中的閂鎖測試結構的截面結構示意圖。
第3圖為本申請另一實施例中閂鎖測試結構的俯視圖。
第4圖為第3圖中的閂鎖測試結構的截面結構示意圖。
第5圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第6圖為第5圖中的閂鎖測試結構的截面結構示意圖。
第7圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第8圖為第7圖中的閂鎖測試結構的截面結構示意圖。
第9圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第10圖為第9圖中的閂鎖測試結構的截面結構示意圖。
第11圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第12圖為第11圖中的閂鎖測試結構的截面結構示意圖。
第13圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第14圖為第13圖中的閂鎖測試結構的截面結構示意圖。
第15圖為本申請又一實施例中閂鎖測試結構的俯視圖。
第16圖為第15圖中的閂鎖測試結構的截面結構示意圖。
1:第一導電類型的襯底
2:第一導電類型的第一摻雜區
3:第二導電類型的第一摻雜區
4:第一導電類型的第二摻雜區
5:第二導電類型的第二摻雜區
6:第一導電類型的第三摻雜區
7:第二導電類型的第三摻雜區
15:第二導電類型的第一阱區

Claims (10)

  1. 一種閂鎖測試結構，所述閂鎖測試結構包括： 第一導電類型的襯底； 第二導電類型的第一阱區，位於所述第一導電類型的襯底內； 第一導電類型的第一摻雜區，位於所述第二導電類型的第一阱區內； 第二導電類型的第一摻雜區，位於所述第二導電類型的第一阱區內，且與所述第一導電類型的第一摻雜區具有間距； 於所述第一導電類型的襯底內間隔排布的第一導電類型的第二摻雜區、第二導電類型的第二摻雜區、第一導電類型的第三摻雜區及第二導電類型的第三摻雜區，所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第一導電類型的第一摻雜區遠離所述第二導電類型的第一摻雜區一側，且均與所述第二導電類型的第一阱區具有間距。
  2. 如請求項1所述的閂鎖測試結構，其中，還包括： 第一導電類型的阱區，位於所述第一導電類型的襯底內，且與所述第二導電類型的第一阱區具有間距；所述第一導電類型的第二摻雜區及所述第二導電類型的第二摻雜區均位於所述第一導電類型的阱區內，且所述第一導電類型的第二摻雜區位於所述第二導電類型的第二摻雜區與所述第二導電類型的第一阱區之間； 第二導電類型的第二阱區，位於所述第一導電類型的襯底內，且位於所述第一導電類型的阱區遠離所述第二導電類型的第一阱區的一側，並與所述第一導電類型的阱區相鄰接；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第二摻雜區之間； 可選地，還包括淺溝槽隔離結構，所述淺溝槽隔離結構位於所述第一導電類型的第一摻雜區與所述第二導電類型的第一摻雜區之間、所述第一導電類型的第二摻雜區與所述第二導電類型的第二摻雜區之間及所述第一導電類型的第三摻雜區與所述第二導電類型的第三摻雜區之間。
  3. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的第二阱區，位於所述第一導電類型的襯底內；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第一阱區之間；所述第一導電類型的第二摻雜區位於所述第二導電類型的第二阱區與所述第二導電類型的第一阱區之間，且與所述第二導電類型的第二阱區及所述第二導電類型的第一阱區均具有間距； 第二導電類型的第三阱區，位於所述第一導電類型的襯底內，且位於所述第二導電類型的第二阱區與所述第一導電類型的第二摻雜區之間，並與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距；所述第二導電類型的第二摻雜區位於所述第二導電類型的第三阱區內。
  4. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的第二阱區，位於所述第一導電類型的襯底內；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第二導電類型的第二阱區內，且所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區與所述第二導電類型的第一阱區之間；所述第一導電類型的第二摻雜區位於所述第二導電類型的第二阱區與所述第二導電類型的第一阱區之間，且與所述第二導電類型的第二阱區及所述第二導電類型的第一阱區均具有間距； 第二導電類型的深阱區，位於所述第一導電類型的襯底內，位於所述第二導電類型的第二阱區與所述第一導電類型的第二摻雜區之間，並與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距；所述第二導電類型的第二摻雜區位於所述第二導電類型的深阱區內； 第二導電類型的第三阱區，位於所述第二導電類型的深阱區週邊，且與所述第二導電類型的第二阱區及所述第一導電類型的第二摻雜區均具有間距； 可選地，所述第二導電類型的第三阱區部分位於所述第二導電類型的深阱區內。
  5. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的深阱區，位於所述第一導電類型的襯底內，且與所述第二導電類型的第一阱區具有間距；所述第二導電類型的第二摻雜區及所述第一導電類型的第二摻雜區均位於所述第二導電類型的深阱區內，且所述第二導電類型的第二摻雜區位於所述第一導電類型的第二摻雜區與所述第二導電類型的第一阱區之間； 第一導電類型的阱區，位於所述第二導電類型的深阱區內，且位於所述第一導電類型的第二摻雜區遠離所述第二導電類型的第二摻雜區的一側，且與所述第一導電類型的第二摻雜區具有間距；所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均位於所述第一導電類型的阱區內，且所述第二導電類型的第三摻雜區位於所述第一導電類型的第三摻雜區與所述第一導電類型第二摻雜區之間； 第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊，且與所述第二導電類型的第一阱區具有間距； 可選地，所述第二導電類型的第二阱區部分位於所述第二導電類型的深阱區內。
  6. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的深阱區，位於所述第一導電類型的襯底內； 第一導電類型的阱區，位於所述第二導電類型的深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內； 第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間；所述第二導電類型的第三摻雜區位於所述第二導電類型的深阱區遠離所述第二導電類型的第一阱區的一側，且與所述第二導電類型的第二阱區具有間距；所述第一導電類型的第三摻雜區位於所述第二導電類型的第三摻雜區遠離所述第二導電類型的深阱區的一側； 可選地，所述第二導電類型的第二阱區部分位於所述第二導電類型的深阱區內。
  7. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的深阱區，位於所述第一導電類型的襯底內； 第一導電類型的阱區，位於所述第二導電類型的深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內； 第二導電類型的第二阱區，位於所述第二導電類型的深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間； 第二導電類型的第三阱區，位於所述第二導電類型的深阱區遠離所述第二導電類型的第一阱區的一側，且與所述第二導電類型的第二阱區具有間距；所述第二導電類型的第三摻雜區位於所述第二導電類型的第三阱區內；所述第一導電類型的第三摻雜區位於所述第二導電類型的第三阱區遠離所述第二導電類型的深阱區的一側，且與所述第二導電類型的第三阱區具有間距； 可選地，所述第二導電類型的第二阱區部分位於所述第二導電類型的深阱區內。
  8. 如請求項1所述的閂鎖測試結構，其中，還包括： 第二導電類型的第一深阱區，位於所述第一導電類型的襯底內； 第一導電類型的阱區，位於所述第二導電類型的第一深阱區內，所述第一導電類型的第二摻雜區位於所述第一導電類型的阱區內； 第二導電類型的第二阱區，位於所述第二導電類型的第一深阱區週邊；所述第二導電類型的第二摻雜區位於所述第二導電類型的第二阱區內，且位於所述第一導電類型的阱區與所述第二導電類型的第一阱區之間； 第二導電類型的第二深阱區，位於所述第一導電類型的襯底內，且位於所述第二導電類型的第一深阱區遠離所述第二導電類型的第一阱區的一側，並與所述第二導電類型的第二阱區具有間距；所述第二導電類型的第三摻雜區位於所述第二導電類型的第二深阱區內； 第二導電類型的第三阱區，位於所述第二導電類型的第二深阱區週邊，且與所述第二導電類型的第二阱區具有間距；所述第一導電類型的第三摻雜區位於所述第二導電類型的第二深阱區遠離所述第二導電類型的第一深阱區的一側，且與所述第二導電類型的第三阱區具有間距； 可選地，所述第二導電類型的第二阱區部分位於所述第二導電類型的第一深阱區內，所述第二導電類型的第三阱區部分位於所述第二導電類型的第二深阱區內。
  9. 如請求項3至8中任一項所述的閂鎖測試結構，其中，還包括淺溝槽隔離結構，所述淺溝槽隔離結構位於所述第一導電類型的第一摻雜區與所述第二導電類型的第一摻雜區之間，以及所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區之間。
  10. 如請求項1所述的閂鎖測試結構，其中，所述第一導電類型包括P型，所述第二導電類型包括N型； 和/或， 所述第二導電類型的第一阱區為輕摻雜區，所述第一導電類型的第一摻雜區、所述第二導電類型的第一摻雜區、所述第一導電類型的第二摻雜區、所述第二導電類型的第二摻雜區、所述第一導電類型的第三摻雜區及所述第二導電類型的第三摻雜區均為重摻雜區。
TW111124087A 2021-08-06 2022-06-28 閂鎖測試結構 TWI806680B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110902708.6A CN115910997A (zh) 2021-08-06 2021-08-06 闩锁测试结构
CN202110902708.6 2021-08-06

Publications (2)

Publication Number Publication Date
TW202308165A TW202308165A (zh) 2023-02-16
TWI806680B true TWI806680B (zh) 2023-06-21

Family

ID=85151942

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111124087A TWI806680B (zh) 2021-08-06 2022-06-28 閂鎖測試結構

Country Status (3)

Country Link
US (1) US20230043423A1 (zh)
CN (1) CN115910997A (zh)
TW (1) TWI806680B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11899057B2 (en) * 2021-07-08 2024-02-13 Changxin Memory Technologies, Inc. Method for identifying latch-up structure
CN116153934B (zh) * 2023-04-20 2023-06-27 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070165437A1 (en) * 2004-01-28 2007-07-19 Koninklijke Philips Electronics N.C. Method and apparatus for testing integrated circuits for susceptibility to latch-up
TW201126691A (en) * 2009-09-17 2011-08-01 Seiko Instr Inc Semiconductor device for electrostatic discharge protection
US20110284922A1 (en) * 2005-07-07 2011-11-24 Intersil Americas Inc. Devices with adjustable dual-polarity trigger-and holding-votage/current for high level of electrostatic discharge protection in sub-micron mixed signal cmos/bicmos integrated
CN108417536A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、工作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070165437A1 (en) * 2004-01-28 2007-07-19 Koninklijke Philips Electronics N.C. Method and apparatus for testing integrated circuits for susceptibility to latch-up
US20110284922A1 (en) * 2005-07-07 2011-11-24 Intersil Americas Inc. Devices with adjustable dual-polarity trigger-and holding-votage/current for high level of electrostatic discharge protection in sub-micron mixed signal cmos/bicmos integrated
TW201126691A (en) * 2009-09-17 2011-08-01 Seiko Instr Inc Semiconductor device for electrostatic discharge protection
CN108417536A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、工作方法

Also Published As

Publication number Publication date
TW202308165A (zh) 2023-02-16
US20230043423A1 (en) 2023-02-09
CN115910997A (zh) 2023-04-04

Similar Documents

Publication Publication Date Title
TWI806680B (zh) 閂鎖測試結構
KR100976410B1 (ko) 정전기 방전 장치
US10211196B2 (en) Electrostatic discharge protection device and electronic device having the same
TWI523197B (zh) 靜電放電保護裝置
DE112013001543B4 (de) Vorrichtung und Verfahren zum Schutz von elektronischen Präzisions-Mischsignalschaltungen
US7696580B2 (en) Diode and applications thereof
TWI722487B (zh) 具有浮接基極之矽控整流器
US9202760B2 (en) Semiconductor devices and structures
TW201725694A (zh) 靜電放電保護電路、半導體靜電放電保護元件及其佈局結構
KR20040023477A (ko) 실리콘 게르마늄 기술용 정전 방전 보호 실리콘 제어정류기(ｅｓｄ-ｓｃｒ)
US8963202B2 (en) Electrostatic discharge protection apparatus
US20150270257A1 (en) Series connected esd protection circuit
TWI784502B (zh) 靜電放電防護電路
JP2016526800A (ja) トレンチの下にシンカー拡散を有するバイポーラトランジスタ
TWI828260B (zh) 閂鎖測試結構
KR20120017667A (ko) Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치
US9058991B2 (en) Diode string
TWI270193B (en) Diode strings and ESD protection circuits characterized with low leakage current
TWI694583B (zh) 靜電放電保護元件
WO2022134606A1 (zh) 静电保护结构、静电保护电路、芯片
TW202025443A (zh) 具有帶有升高之閘極的觸指之閘極式二極體
JP2014038922A (ja) 半導体装置
WO2021217482A1 (zh) 一种瞬态电压抑制保护器件、制作工艺及电子产品
US20220375805A1 (en) Test structure of integrated circuit
US8319315B2 (en) Bipolar junction transistor devices