TWI793887B - 半導體記憶裝置 - Google Patents

Abstract

本發明的一實施形態提供一種能夠提高可靠性的半導體記憶裝置。實施形態的半導體記憶裝置包括殼體、基板、控制器、及半導體記憶體組件。所述控制器以控制所述半導體記憶體組件的方式構成。所述控制器包括：第一壁部及第二壁部，於作為所述基板的厚度方向的第一方向上，相對於所述基板而位於第一側；以及第三壁部及第四壁部，於所述第一方向上，相對於所述基板而位於作為所述第一側的相反側的第二側。所述第一壁部與所述第二壁部以能夠互相分離的方式形成。所述第三壁部與所述第四壁部以能夠互相分離的方式形成。

Description

半導體記憶裝置

本發明的實施形態是有關於一種半導體記憶裝置。

[相關申請案] 本申請案享有以日本專利申請案2021-093092號（申請日：2021年6月2日）作為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。

已知有一種半導體記憶裝置，其包括殼體、收容於殼體中的基板、安裝於基板的發熱組件、及安裝於基板的半導體記憶體組件。

本發明的一實施形態提供一種能夠提高可靠性的半導體記憶裝置。

實施形態的半導體記憶裝置包括殼體、基板、控制器、及半導體記憶體組件。所述控制器以控制所述半導體記憶體組件的方式構成。所述基板收容於所述殼體中，包括第一區域、及不同於所述第一區域的第二區域。所述控制器安裝於所述第一區域與所述第二區域中的一區域。所述半導體記憶體組件安裝於所述第一區域與所述第二區域中的另一區域。所述殼體包括：第一壁部，於作為所述基板的厚度方向的第一方向上，相對於所述基板而位於第一側，且朝向所述第一區域；第二壁部，於所述第一方向上，相對於所述基板而位於所述第一側，且朝向所述第二區域；第三壁部，於所述第一方向上，相對於所述基板而位於作為所述第一側的相反側的第二側，且朝向所述第一區域；以及第四壁部，於所述第一方向上，相對於所述基板而位於所述第二側，且朝向所述第二區域。所述第一壁部與所述第二壁部以能夠互相分離的方式形成。所述第三壁部與所述第四壁部以能夠互相分離的方式形成。

以下，參照圖式對實施形態的半導體記憶裝置進行說明。於以下的說明中，對具有相同或類似的功能的結構標註相同的符號。並且，存在將該些結構的重複的說明省略的情形。於本申請案中，「平行」、「正交」、或「相同」亦可分別包括為「大致平行」、「大致正交」、或「大致相同」的情形。於本申請案中，「連接」並不限定於機械性的連接，亦可包括電氣性的連接。又，「連接」並不限定於將多個結構要素直接連接的情形，亦可包括其間介存其他要素而連接的情形。

此處，首先對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向為與下文所述的基板21的第一面21a（參照圖9）平行的方向。+X方向為自下文所述的殼體10的第一上壁部51朝向第二上壁部52的方向（參照圖1）。-X方向為與+X方向相反的方向。於不區分+X方向與-X方向的情形時，簡稱為「X方向」。+Y方向及-Y方向為與X方向交叉（例如正交）的方向。+Y方向為自下文所述的殼體10的第一側壁33朝向第二側壁34的方向（參照圖1）。-Y方向為與+Y方向相反的方向。於不區分+Y方向與-Y方向的情形時，簡稱為「Y方向」。

+Z方向及-Z方向為與X方向及Y方向交叉（例如正交）的方向，為下文所述的基板21的厚度方向。+Z方向為自下文所述的殼體10的第一下壁部41朝向第一上壁部51的方向（參照圖9）。-Z方向為與+Z方向相反的方向。於不區分+Z方向與-Z方向的情形時，簡稱為「Z方向」。於本申請案中，為了方便說明，有時將+Z方向側稱為「上」，將-Z方向側稱為「下」。但該些並不對重力方向進行限定。+Z方向為「第一方向」的一例。+X方向為「第二方向」的一例。+Y方向為「第三方向」的一例。

（第一實施形態） ＜1.半導體記憶裝置的整體結構＞ 參照圖1至圖11，對第一實施形態的半導體記憶裝置1進行說明。半導體記憶裝置1例如為如固態硬碟（Solid State Drive，SSD）的記憶裝置。半導體記憶裝置1例如安裝於伺服器或個人電腦等資訊處理裝置，作為資訊處理裝置的記憶區域而利用。於本申請案中，將安裝半導體記憶裝置1的資訊處理裝置稱為「主機裝置」。

圖1是表示半導體記憶裝置1的立體圖。半導體記憶裝置1例如包括殼體10、基板單元20、及多個固定構件80。此處，為了方便說明，首先對基板單元20進行說明，然後對殼體10及固定構件80進行說明。

＜2.基板單元＞ 首先，對基板單元20進行說明。如圖1所示，基板單元20收容於殼體10中。

圖2是表示基板單元20的立體圖。基板單元20例如包括基板21、外部接合連接器22、控制器23、功率轉換組件24、電源電路組件25、多個動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）26、多個半導體記憶體組件27、及多個電容器28。

基板21為沿著X方向及Y方向的板狀。基板21例如為細長的矩形形狀。基板21為印刷配線板，包括絕緣基材、及設置於該絕緣基材的配線圖案。於基板21的四個角部設置有供固定構件80通過的多個插通孔21ha。又，於基板21例如設置有供定位銷41c（參照圖6）插入的一個以上插通孔21hb、及供止轉銷42c（參照圖7）插入的一個以上插通孔21hc。

基板21包括第一端部21e1、及於X方向上位於第一端部21e1的相反側的第二端部21e2。第一端部21e1為-X方向側的端部。第一端部21e1穿過殼體10的開口O而向殼體10的外部突出（參照圖1）。基板21包括第一面21a、及於Z方向上位於第一面21a的相反側的第二面21b。第一面21a為朝向-Z方向的面。第二面21b為朝向+Z方向的面。

圖3是表示基板單元20的仰視圖。圖4是表示基板單元20的俯視圖。於本實施形態中，基板21包括第一區域R1及第二區域R2。於本申請案中，「基板的區域」並不限定於基板21的特定的表面上的區域，亦可包括基板21的多個表面（例如第一面21a及第二面21b）各自的一部分。

如圖3及圖4所示，第一區域R1及第二區域R2於+X方向上按照第一區域R1、第二區域R2的順序排列。即，第一區域R1位於X方向上較第二區域R2更靠近基板21的第一端部21e1的位置。第二區域R2位於X方向上較第一區域R1更靠近基板21的第二端部21e2的位置。

外部接合連接器22設置於基板21的第一端部21e1，穿過開口O而露出至殼體10的外部。外部接合連接器22包括沿著Y方向排列的多個金屬端子22a。外部接合連接器22能夠與主機裝置的連接器連接。

控制器23安裝於基板21的第一區域R1。控制器23例如安裝於基板21的第一面21a。控制器23對半導體記憶裝置1的整體進行總體控制。控制器23例如為包括將針對主機裝置的主機介面電路、控制多個DRAM26的控制電路、及控制多個半導體記憶體組件27的控制電路等集成於一個半導體晶片的系統單晶片（System on a Chip，SoC）的半導體封裝體。控制器23為於運作時發熱的組件，為「發熱組件」的一例。例如，控制器23的溫度變得高於半導體記憶體組件27。再者，於本申請案中，「某組件安裝於某區域」意指該組件的一半以上安裝於該區域，可包括該組件的一部分自該區域伸出的情形。

功率轉換組件24安裝於基板21的第一區域R1。功率轉換組件24例如安裝於基板21的第一面21a。功率轉換組件24例如為直流（direct current，DC）-直流轉換器。功率轉換組件24將自主機裝置供給的功率轉換為基板單元20所含的各組件（控制器23、DRAM26、半導體記憶體組件27等）所需的功率，並將經轉換的功率供給至各組件。功率轉換組件24為運作時發熱的組件，為「發熱組件」的一例。例如，功率轉換組件24的溫度變得高於半導體記憶體組件27。

電源電路組件25安裝於基板21的第一區域R1。電源電路組件25例如安裝於基板21的第二面21b。電源電路組件25例如為電源管理積體電路（Power Management IC，PMIC），具有電源管理功能。電源電路組件25對基板單元20所含的各組件（控制器23、DRAM26、半導體記憶體組件27等）進行功率控制。電源電路組件25為運作時發熱的組件，為「發熱組件」的一例。例如，電源電路組件25的溫度變得高於半導體記憶體組件27。

多個DRAM26安裝於基板21的第一區域R1。多個DRAM26包括第一DRAM26A、及第二DRAM26B。第一DRAM26A安裝於基板21的第一面21a。第二DRAM26B安裝於基板21的第二面21b。各DRAM26為包括揮發性的半導體記憶體晶片的半導體封裝體。各DRAM26可用作暫時儲存自主機裝置接收到的寫入對象資料、及自一個以上半導體記憶體組件27讀取的讀取對象資料等的資料緩衝區。但半導體記憶裝置1亦可不包括DRAM26。

多個半導體記憶體組件27安裝於基板21的第二區域R2。多個半導體記憶體組件27包括多個第一半導體記憶體組件27A、及多個第二半導體記憶體組件27B。多個第一半導體記憶體組件27A安裝於基板21的第一面21a，沿著X方向及Y方向排列。多個第二半導體記憶體組件27B安裝於基板21的第二面21b，沿著X方向及Y方向排列。各半導體記憶體組件27為包括不揮發性的半導體記憶體晶片的半導體封裝體。各半導體記憶體組件27例如為反及（Not-And，NAND）型快閃記憶體。

但半導體記憶體組件27並不限定於NAND型快閃記憶體，亦可為非或（Not Or，NOR）型記憶體、或磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）、可變電阻型記憶體、或其他類型的記憶裝置。即，「半導體記憶體組件」並不限定於包括根據電荷的累積狀態記憶資料的記憶體元件者，亦可為包括根據磁狀態或電阻狀態等記憶資料的記憶體元件者。

多個電容器28包括多個第一電容器28A、及多個第二電容器28B。多個第一電容器28A安裝於基板21的第一面21a。多個第一電容器28A例如配置於控制器23與多個第一半導體記憶體組件27A之間。多個第二電容器28B安裝於基板21的第二面21b。多個第二電容器28B例如配置於第二DRAM26B與多個第二半導體記憶體組件27B之間。各電容器28具有以保護意外的斷電時的資料為目的的電源備份功能。例如，多個電容器28於意外地切斷自主機裝置的供電的情形時，於一定時間對控制器23、多個DRAM26、及多個半導體記憶體組件27等供電。各電容器28例如為鋁電解電容器。但電容器28並不限定於所述例。電容器28為「電子組件」的一例。

＜3.殼體＞ ＜3.1殼體的整體結構＞ 其次，對殼體10進行說明。

圖5是表示殼體10的立體圖。殼體10例如包括下壁31、上壁32、第一側壁33、及第二側壁34。

下壁31位於殼體10的-Z方向側的端部，露出至殼體10的外部。即，下壁31相對於基板單元20而位於-Z方向側。下壁31為沿著X方向及Y方向的板狀。下壁31包括第一下壁部41、及第二下壁部42。第一下壁部41自-Z方向側朝向基板21的第一區域R1（參照圖9）。第二下壁部42相對於第一下壁部41而位於+X方向側。第二下壁部42配置於Z方向上與第一下壁部41相同的位置（相同的高度）。第二下壁部42自-Z方向側朝向基板21的第二區域R2（參照圖9）。第一下壁部41及第二下壁部42分別為沿著X方向及Y方向的板狀。第一下壁部41及第二下壁部42具有相同的厚度。-Z方向側為「第一側」的一例。第一下壁部41為「第一壁部」的一例。第二下壁部42為「第二壁部」的一例。

上壁32位於殼體10的+Z方向側的端部，露出至殼體10的外部。即，上壁32相對於基板單元20而位於+Z方向側。上壁32為沿著X方向及Y方向的板狀。上壁32包括第一上壁部51、及第二上壁部52。第一上壁部51自+Z方向側朝向基板21的第一區域R1（參照圖9）。第二上壁部52相對於第一上壁部51而位於+X方向側。第二上壁部52配置於Z方向上與第一上壁部51相同的位置（相同的高度）。第二上壁部52自+Z方向側朝向基板21的第二區域R2（參照圖9）。第一上壁部51及第二上壁部52分別為沿著X方向及Y方向的板狀。第一上壁部51及第二上壁部52具有相同的厚度。+Z方向側為「第二側」的一例。第一上壁部51為「第三壁部」的一例。第二上壁部52為「第四壁部」的一例。

第一側壁33位於殼體10的-Y方向側的端部，露出至殼體10的外部。即，第一側壁33相對於基板單元20而位於-Y方向側。第一側壁33為沿著X方向及Z方向的板狀。第一側壁33於Z方向上橫跨下壁31與上壁32。即，第一側壁33自-Y方向側覆蓋下壁31與上壁32之間的空間。於本實施形態中，第一側壁33於X方向上橫跨第一上壁部51的全長及第二上壁部52的全長。第一側壁33為「第五壁部」的一例。

第二側壁34位於殼體10的+Y方向側的端部，露出至殼體10的外部。即，第二側壁34相對於基板單元20而位於+Y方向側。第二側壁34為沿著X方向及Z方向的板狀。第二側壁34於Z方向上橫跨下壁31與上壁32。即，第二側壁34自+Y方向側覆蓋下壁31與上壁32之間的空間。於本實施形態中，第二側壁34於X方向上橫跨第一上壁部51的全長及第二上壁部52的全長。第二側壁34為「第六壁部」的一例。

殼體10包括上述下壁31、上壁32、第一側壁33、及第二側壁34，為扁平的矩形筒狀。於本實施形態中，殼體10包括一片第一構件M1、及一片第二構件M2。第一構件M1與第二構件M2不同體。藉由將第一構件M1與第二構件M2組合而構成殼體10。第一構件M1與第二構件M2能夠互相分離。以下，對該內容進行詳細說明。

＜3.2第一構件＞ 圖6是表示第一構件M1的立體圖。第一構件M1例如包括第一下壁部41、第二上壁部52、第一側壁33、及第二側壁34。例如，第一構件M1藉由擠出加工等而由金屬材料一體成型。

第一下壁部41包括板狀的壁本體41a、一對支持部41b、第一凹處U1、第二凹處U2的第一部分U2a、及一個以上定位銷41c。一對支持部41b、第一凹處U1、第二凹處U2的第一部分U2a、及一個以上定位銷41c設置於壁本體41a的+Z方向側的表面。

一對支持部41b設置於第一下壁部41的-X方向側的端部。一對支持部41b於Y方向上分開位於第一下壁部41的兩端部。一對支持部41b自壁本體41a的表面向+Z方向突出。於一對支持部41b上載置基板21的第一端部21e1。於一對支持部41b分別設置有供固定構件80卡合的卡合孔41h。

第一凹處U1及第二凹處U2的第一部分U2a自壁本體41a的表面向-Z方向凹陷。第一凹處U1設置於對應於控制器23的位置，為避開控制器23的凹處（參照圖9）。第二凹處U2設置於對應於多個第一電容器28A的位置，為避開多個第一電容器28A的凹處（參照圖9）。於本實施形態中，於第一下壁部41設置有第二凹處U2的一部分（第一部分U2a）。

定位銷41c自壁本體41a的表面向+Z方向突出。定位銷41c插入基板21的插通孔21hb中，用於進行基板單元20的定位。

第二上壁部52相對於第一下壁部41而位於+X方向側、且+Z方向側。第二上壁部52包括板狀的壁本體52a、及一對支持部52b。一對支持部52b設置於壁本體52a的-Z方向側的表面。一對支持部52b設置於第二上壁部52的+X方向側的端部。一對支持部52b於Y方向上分開位於第二上壁部52的兩端部。一對支持部52b自壁本體52a向-Z方向突出。一對支持部52b抵接於基板21的第二端部21e2。於一對支持部52b分別設置有供固定構件80穿過的插通孔52h。

第一側壁33位於第一構件M1的-Y方向側的端部。第一側壁33將第一下壁部41的-Y方向側的端部與第二上壁部52的-Y方向側的端部連接。另一方面，第二側壁34位於第一構件M1的+Y方向側的端部。第二側壁34將第一下壁部41的+Y方向側的端部與第二上壁部52的+Y方向側的端部連接。於本實施形態中，Y方向上的第一側壁33及第二側壁34各自的厚度T2薄於Z方向上的第一下壁部41的厚度T1（例如壁本體41a的厚度）。

藉由包括如以上的結構，第一構件M1中設置有第一下壁部41的區域以向+Z方向開放的碗狀形成。又，第一構件M1中設置有第二上壁部52的區域以-Z方向開放的碗狀形成。

＜3.3第二構件＞ 圖7是表示第二構件M2的立體圖。第二構件M2例如包括第二下壁部42、第一上壁部51、第三連接部61、及第四連接部62。例如，第二構件M2藉由擠出加工等而由金屬材料一體成型。

第二下壁部42包括板狀的壁本體42a、一對支持部42b、第二凹處U2的第二部分U2b、及一個以上止轉銷42c。一對支持部42b、第二凹處U2的第二部分U2b、及一個以上止轉銷42c設置於壁本體42a的+Z方向側的表面。

一對支持部42b設置於第二下壁部42的+X方向側的端部。一對支持部42b於Y方向上分開位於第二下壁部42的兩端部。一對支持部42b自壁本體42a的表面向+Z方向突出。於一對支持部42b上載置基板21的第二端部21e2。於一對支持部42b分別設置有供固定構件80卡合的卡合孔42h。

第二凹處U2的第二部分U2b自壁本體42a的表面向-Z方向凹陷。第二凹處U2的第二部分U2b於X方向上與上述第一下壁部41的第二凹處U2的第一部分U2a相鄰。換言之，第二凹處U2跨第一下壁部41與第二下壁部42設置。

止轉銷42c自壁本體42a的表面向+Z方向突出。止轉銷42c插入基板21的插通孔21hc中，用於例如於組裝時抑制基板單元20旋轉。

第二下壁部42的+X方向側的端部相較於第二上壁部52的+X方向側的端部而向+X方向突出。第二下壁部42的+X方向側的端部作為於將半導體記憶裝置1安裝於主機裝置時由作業者把持的抓手部發揮功能。於第二下壁部42的+X方向側的端部設置有用以將半導體記憶裝置1相對於主機裝置固定或定位的一個以上孔H。

第一上壁部51相對於第二下壁部42位於-X方向側、且+Z方向側。第一上壁部51包括板狀的壁本體51a、及一對支持部51b。一對支持部51b設置於壁本體51a的-Z方向側的表面。一對支持部51b設置於第一上壁部51的-X方向側的端部。一對支持部51b於Y方向上分開位於第一上壁部51的兩端部。一對支持部51b自壁本體51a向-Z方向突出。一對支持部51b抵接於基板21的第一端部21e1。於一對支持部51b分別設置有供固定構件80穿過的插通孔51h。

第三連接部61及第四連接部62於Y方向上配置於第一構件M1的第一側壁33與第二側壁34之間。第三連接部61例如位於第二構件M2的-Y方向側的端部。第三連接部61將第一上壁部51的-Y方向側的端部與第二下壁部42的-Y方向側的端部連接。另一方面，第四連接部62例如位於第二構件M2的+Y方向側的端部。第四連接部62將第一上壁部51的+Y方向側的端部與第二下壁部42的+Y方向側的端部連接。於Y方向上，於第三連接部61與第四連接部62之間配置上述基板單元20。

於本實施形態中，第三連接部61及第四連接部62分別以自第一上壁部51的+X方向側的端部朝向第二下壁部42的-X方向側的端部的方式相對於X方向而傾斜延伸。X方向上的第三連接部61及第四連接部62各自的長度L2短於X方向上的第一側壁33及第二側壁34各自的長度L1（參照圖6）。就其他觀點而言，X方向上的第三連接部61及第四連接部62各自的寬度W（例如最大寬度）短於X方向上的第一側壁33及第二側壁34各自的長度L1。於本實施形態中，Y方向上的第三連接部61及第四連接部62各自的厚度T3薄於Z方向上的第二下壁部42的厚度T4（參照圖7，例如壁本體42a的厚度）。

圖8是用以對第二構件M2於第一構件M1的安裝方法進行說明的圖。於本實施形態中，第二構件M2以相對於第一構件M1而斜向傾斜的姿勢插入第一側壁33與第二側壁34之間。然後，如圖8中箭頭A所示，以第一上壁部51與第一下壁部41平行、及第二下壁部42與第二上壁部52平行的方式，使第二構件M2相對於第一構件M1轉動。藉此，將第一構件M1與第二構件M2組合而形成殼體10。

＜3.4殼體與基板單元的關係＞ 圖9是沿著圖1中所示的半導體記憶裝置1的F9-F9線的截面圖。如圖9所示，第一下壁部41自-Z方向側朝向控制器23及功率轉換組件24。第一下壁部41於其間介存導熱性構件71A（例如導熱性片材）而連接於控制器23。第一下壁部41於其間介存導熱性構件71B（例如導熱性片材）而連接於功率轉換組件24。另一方面，第二下壁部42自-Z方向側朝向多個第一半導體記憶體組件27A。第二下壁部42於其間介存導熱性構件71C（例如導熱性片材）而連接於多個第一半導體記憶體組件27A。再者，亦可省略導熱性構件71A、導熱性構件71B、導熱性構件71C中的一個以上。

第一上壁部51自+Z方向側朝向電源電路組件25。第一上壁部51於其間介存導熱性構件71D（例如導熱性片材）而連接於電源電路組件25。另一方面，第二上壁部52自+Z方向側朝向多個第二半導體記憶體組件27B。第二上壁部52於其間介存導熱性構件71E（例如導熱性片材）而連接於多個第二半導體記憶體組件27B。再者，亦可省略導熱性構件71D、導熱性構件71E中的一個以上。

於本實施形態中，下壁31於X方向上於第一下壁部41與第二下壁部42之間包括第一間隙S1。第一間隙S1的長度方向沿著Y方向（參照圖5）。第一間隙S1例如於Y方向上跨第二構件M2的全寬設置。第一間隙S1對自第一下壁部41向第二下壁部42的熱的傳導進行抑制。第一間隙S1為熱導率低於第一下壁部41的部分。第一間隙S1為「第一部分」的一例。

同樣地，上壁32於X方向上於第一上壁部51與第二上壁部52之間包括第二間隙S2。第二間隙S2的長度方向沿著Y方向（參照圖5）。第二間隙S2例如於Y方向上跨第二構件M2的全寬設置。第二間隙S2對自第一上壁部51向第二上壁部52的熱的傳導進行抑制。第二間隙S2為熱導率低於第一上壁部51的部分。第二間隙S2為「第二部分」的一例。

於本實施形態中，第一間隙S1及第二間隙S2露出至殼體10的外部。流過殼體10的外部的空氣能夠穿過第一間隙S1及第二間隙S2流入殼體10內。於本實施形態中，藉由設置有第一間隙S1及第二間隙S2，可避免組裝殼體10時的第一構件M1與第二構件M2的干涉。即，藉由設置有第一間隙S1及第二間隙S2，而將第二構件M2相對於第一構件M1以斜向傾斜的姿勢進行組合，其後能夠使第二構件M2相對於第一構件M1轉動。

如圖9所示，殼體10於X方向上包括第一端部10e1、及與第一端部10e1相反的第二端部10e2。第一端部10e1為-X方向側的端部。第二端部10e2為+X方向側的端部。上述第一間隙S1（即第一下壁部41與第二下壁部42的邊界部）於X方向上位於相較於殼體10的第一端部10e1及第二端部10e2而更靠近殼體10的中央部的位置。同樣地，上述第二間隙S2（即第一上壁部51與第二上壁部52的邊界部）於X方向上位於相較於殼體10的第一端部10e1及第二端部10e2而更靠近殼體10的中央部的位置。

圖10是沿著圖9中所示的半導體記憶裝置1的F10-F10線的截面圖。於本實施形態中，第二下壁部42於Y方向上配置於第一側壁33與第二側壁34之間。並且，於Y方向上，於第二下壁部42與第一側壁33之間設置有第三間隙S3。於Y方向上，於第二下壁部42與第二側壁34之間設置有第四間隙S4。

圖11是表示殼體10的下壁31的一部分的仰視圖。第三間隙S3及第四間隙S4連通於第一間隙S1。第三間隙S3及第四間隙S4各自的長度方向沿著X方向。第三間隙S3及第四間隙S4露出至殼體10的外部。流過殼體10的外部的空氣能夠穿過第三間隙S3及第四間隙S4流入殼體10內。

如圖11所示，於本實施形態中，第三連接部61的一部分相對於第二下壁部42的-Y方向側的端部而向-Y方向側突出設置。藉此，確保收容基板單元20的收容空間大，並且確保第三連接部61的強度。第三間隙S3為了避免自第二下壁部42突出的第三連接部61干涉第一側壁33而由設置於第一側壁33的凹處U3所形成。同樣地，第四連接部62的一部分相對於第二下壁部42的+Y方向側的端部而向+Y方向側突出設置。藉此，確保收容基板單元20的收容空間大，並且確保第四連接部62的強度。第四間隙S4為了避免自第二下壁部42突出的第四連接部62干涉第二側壁34而由設置於第二側壁34的凹處U4所形成。

同樣地，第一上壁部51於Y方向上配置於第一側壁33與第二側壁34之間（參照圖5）。並且，於Y方向上，於第一上壁部51與第一側壁33之間設置有第五間隙S5。於Y方向上，於第一上壁部51與第二側壁34之間設置有第六間隙S6。第五間隙S5及第六間隙S6例如具有與第三間隙S3及第四間隙S4類似的形狀。即，第五間隙S5及第六間隙S6連通於第二間隙S2。第五間隙S5及第六間隙S6各自的長度方向沿著X方向。第五間隙S5及第六間隙S6露出至殼體10的外部。流過殼體10的外部的空氣能夠穿過第五間隙S5及第六間隙S6流入殼體10內。

於本實施形態中，第三連接部61的一部分相對於第一上壁部51的-Y方向側的端部而向-Y方向側突出設置。藉此，確保收容基板單元20的收容空間大，並且確保第三連接部61的強度。第五間隙S5為了避免自第一上壁部51突出的第三連接部61干涉第一側壁33而由設置於第一側壁33的凹處U5所形成。第四連接部62的一部分相對於第一上壁部51的+Y方向側的端部而向+Y方向側突出設置。藉此，確保收容基板單元20的收容空間大，並且確保第四連接部62的強度。第六間隙S6為了避免自第一上壁部51突出的第四連接部62干涉第二側壁34而由設置於第二側壁34的凹處U6所形成。凹處U5及凹處U6的形狀例如與圖11所示的凹處U3及凹處U4相同。

＜4.固定構件＞ 返回圖1，對多個固定構件80進行說明。多個固定構件80對上述第一構件M1與第二構件M2進行固定。於本實施形態中，多個固定構件80將基板21同時鎖緊固定於第一構件M1及第二構件M2。多個固定構件80例如包括多個第一固定構件80A、及多個第二固定構件80B。

各第一固定構件80A穿入第一上壁部51的支持部51b的插通孔51h及基板21的插通孔21ha中，並卡合於第一下壁部41的支持部41b的卡合孔41h。藉此，將第一上壁部51與第一下壁部41加以固定，並且將基板21夾於第一上壁部51的支持部51b與第一下壁部41的支持部41b之間而固定。

各第二固定構件80B穿入第二上壁部52的支持部52b的插通孔52h及基板21的插通孔21ha中，並卡合於第二下壁部42的支持部42b的卡合孔42h。藉此，將第二上壁部52與第二下壁部42加以固定，並且將基板21夾於第二上壁部52的支持部52b與第二下壁部42的支持部42b之間而固定。

此處，對基板單元20的安裝方法的一例進行說明。基板單元20例如於第二構件M2以相對於第一構件M1斜向傾斜的姿勢插入的狀態（圖8中所示的狀態）下插入第一構件M1與第二構件M2之間。基板單元20例如藉由將定位銷41c（參照圖6）插入基板21的插通孔21hb中，將止轉銷42c（參照圖7）插入基板21的插通孔21hc中，而進行基板單元20的定位，並且抑制基板單元20的旋轉。

於該狀態下，藉由第二構件M2相對於第一構件M1而沿著圖8中的箭頭A的方向轉動，基板單元20夾於第一構件M1與第二構件M2之間。於本實施形態中，基板21的第一端部21e1夾於第一下壁部41的支持部41b與第一上壁部51的支持部51b之間。進而，基板21的第二端部21e2夾於第二下壁部42的支持部42b與第二上壁部52的支持部52b之間。於該狀態下，將多個固定構件80安裝於殼體10，藉此將基板單元20固定於殼體10。再者，基板單元20的安裝方法並不限定於所述例。例如，亦可於將基板單元20安裝於第二構件M2後，將第二構件M2安裝於第一構件M1。

＜5.作用＞ 如上所述，控制器23及功率轉換組件24例如經由導熱性構件71A、導熱性構件71B連接於第一下壁部41。因此，自控制器23及功率轉換組件24發出的熱的一部分經由導熱性構件71A、導熱性構件71B傳導至第一下壁部41。因此，第一下壁部41的溫度上升。然而，由於第一下壁部41與第二下壁部42未一體形成，故而自控制器23及功率轉換組件24傳導至第一下壁部41的熱不易自第一下壁部41傳導至第二下壁部42。因此，相較於第一下壁部41與第二下壁部42為一體的情形，第二下壁部42的溫度不易上升。其結果為，能夠抑制耐熱性低於控制器23及功率轉換組件24的半導體記憶體組件27（例如第一半導體記憶體組件27A）的溫度升高。

此處，自控制器23及功率轉換組件24傳導至第一下壁部41的熱的一部分經由第一側壁33及第二側壁34傳導至第二上壁部52。然而，自第一下壁部41經由第一側壁33及第二側壁34傳導至第二上壁部52的熱的量少於第一下壁部41與第二下壁部42一體形成的情形時自下壁31經由第一側壁33及第二側壁34傳導至上壁32的熱的量。因此，抑制半導體記憶體組件27（例如第二半導體記憶體組件27B）的溫度升高。

同樣地，電源電路組件25例如經由導熱性構件71D連接於第一上壁部51。因此，自電源電路組件25發出的熱的一部分經由導熱性構件71D傳導至第一上壁部51。因此，第一上壁部51的溫度上升。但由於第一上壁部51與第二上壁部52未一體形成，故而自電源電路組件25傳導至第一上壁部51的熱不易自第一上壁部51傳導至第二上壁部52。因此，相較於第一上壁部51與第二上壁部52為一體的情形，第二上壁部52的溫度不易上升。其結果為，能夠抑制耐熱性低於電源電路組件25的半導體記憶體組件27（例如第二半導體記憶體組件27B）的溫度升高。

此處，自電源電路組件25傳導至第一上壁部51的熱的一部分經由第三連接部61及第四連接部62傳導至第二下壁部42。然而，自第一上壁部51經由第三連接部61及第四連接部62傳導至第二下壁部42的熱的量少於第一上壁部51與第二上壁部52一體形成的情形時自上壁32經由第一側壁33及第二側壁34傳導至下壁31的熱的量。因此，抑制半導體記憶體組件27（例如第一半導體記憶體組件27A）的溫度升高。

＜6.優點＞ 於本實施形態中，殼體10包括：第一下壁部41，相對於基板21而位於-Z方向側，且朝向基板21的第一區域R1；第二下壁部42，相對於基板21而位於-Z方向側，且朝向基板21的第二區域R2；第一上壁部51，相對於基板21而位於+Z方向側，且朝向基板21的第一區域R1；以及第二上壁部52，相對於基板21而位於+Z方向側，且朝向基板21的第二區域R2。第一下壁部41及第二上壁部52由第一構件M1所形成。第二下壁部42及第一上壁部51由第二構件M2所形成。即，第一下壁部41與第二下壁部42以能夠互相分離的方式形成。又，第一上壁部51與第二上壁部52以能夠互相分離的方式形成。根據此種結構，相較於第一下壁部41與第二下壁部42為一體的情形，能夠抑制熱自第一下壁部41向第二下壁部42傳導，相較於第一上壁部51與第二上壁部52為一體的情形，能夠抑制熱自第一上壁部51向第二上壁部52傳導。藉此，能夠抑制半導體記憶體組件27的溫度上升。其結果為，能夠提高半導體記憶裝置1的可靠性。又，根據所述結構，相較於第一下壁部41、第二下壁部42、第一上壁部51、及第二上壁部52由不同的構件所形成的情形，能夠減少組件件數，提高殼體10的剛性。就該觀點而言，亦能夠提高半導體記憶裝置1的可靠性。

於本實施形態中，殼體10於第一下壁部41與第二下壁部42之間包括熱導率低於第一下壁部41的第一部分。根據此種結構，能夠進一步抑制熱自第一下壁部41向第二下壁部42傳導。

於本實施形態中，所述第一部分為設置於第一下壁部41與第二下壁部42之間的第一間隙S1。根據此種結構，能夠進一步抑制熱自第一下壁部41向第二下壁部42傳導。又，於將半導體記憶裝置1設置於向殼體10的周圍供給冷卻空氣的環境的情形時，亦可期待冷卻空氣的一部分自第一間隙S1流入殼體10內。藉此，能夠進一步抑制半導體記憶體組件27的溫度上升。

於本實施形態中，殼體10於第一上壁部51與第二上壁部52之間包括熱導率低於第一上壁部51的第二部分。根據此種結構，能夠進一步抑制熱自第一上壁部51向第二上壁部52傳導。

於本實施形態中，第一構件M1包括第一側壁33及第二側壁34，所述第一側壁33及第二側壁34分開設置於殼體10的Y方向的兩端部，分別將第一下壁部41與第二上壁部52連接。第二構件M2包括第三連接部61及第四連接部62，所述第三連接部61及第四連接部62於Y方向上配置於第一側壁33與第二側壁34之間，分別將第二下壁部42與第一上壁部51連接。根據此種結構，能夠藉由相對簡單的結構將第一下壁部41與第二上壁部52連接，且將第二下壁部42與第一上壁部51連接。其結果為，容易確保殼體10的內部空間大。

於本實施形態中，第一側壁33及第二側壁34露出至殼體10的外部。根據此種結構，於將半導體記憶裝置1設置於向殼體10的周圍供給冷卻空氣的環境的情形時，藉由冷卻空氣冷卻連接第一下壁部41與第二上壁部52的第一側壁33及第二側壁34。因此，能夠進一步抑制熱自第一下壁部41向第二上壁部52傳導。

於本實施形態中，Y方向上的第一側壁33的厚度T2薄於Z方向上的第一下壁部41的厚度T1。根據此種結構，與第一側壁33厚的情形相比，熱不易於第一側壁33中傳導。因此，能夠進一步抑制熱自第一下壁部41向第二上壁部52傳導。

於本實施形態中，X方向上的第三連接部61的長度L2短於X方向上的第一側壁33的長度L1。即，相對較小地形成難以期待利用向殼體10的周圍供給的冷卻空氣進行的冷卻的第三連接部61。根據此種結構，由於第三連接部61相對較小，故而熱不易於第三連接部61中傳導。因此，能夠進一步抑制熱自第一上壁部51向第二下壁部42傳導。

於本實施形態中，Y方向上的第三連接部61的厚度T3薄於Z方向上的第二下壁部42的厚度T4。根據此種結構，於第三連接部61厚的情形相比，熱不易於第三連接部61中傳導。因此，能夠進一步抑制熱自第一上壁部51向第二下壁部42傳導。

於本實施形態中，殼體10包括第三間隙S3，所述第三間隙S3於Y方向上設置於第二構件M2與第一側壁33之間，並露出至殼體10的外部。根據此種結構，於將半導體記憶裝置1設置於向殼體10的周圍供給冷卻空氣的環境的情形時，可期待冷卻空氣的一部分自第三間隙S3流入殼體10內。藉此，能夠進一步抑制半導體記憶體組件27的溫度上升。

於本實施形態中，第三間隙S3的長度方向為X方向。根據此種結構，於將半導體記憶裝置1設置於沿著X方向而向殼體10的周圍供給冷卻空氣的環境的情形時，可期待更多的冷卻空氣自第三間隙S3流入殼體10內。

於本實施形態中，第一下壁部41與第二下壁部42的邊界部位於X方向上相較於殼體10的第一端部10e1及第二端部10e2更靠近殼體10的中央部的位置。第一上壁部51與第二上壁部52的邊界部位於X方向上相較於殼體10的第一端部10e1及第二端部10e2更靠近殼體10的中央部的位置。根據此種結構，與所述邊界部位於殼體10的第一端部10e1或第二端部10e2的附近的情形相比，例如於如圖8所示的伴隨轉動作業的組裝作業中，能夠提高組裝作業的穩定性。

於本實施形態中，殼體10的內面包括避開電容器28的第二凹處U2。第二凹處U2跨第一下壁部41與第二下壁部42設置。根據此種結構，將第一下壁部41與第二下壁部42的互相相鄰的部分的一部分較薄地形成，而能夠進一步抑制熱自第一下壁部41向第二下壁部42傳導。

於本實施形態中，基板21夾於第一下壁部41與第一上壁部51之間而固定，同時夾於第二下壁部42與第二上壁部52之間而固定。根據此種結構，於第一下壁部41與第二下壁部42並非一體且第一上壁部51與第二上壁部52並非一體的結構中，能夠穩定地固定基板21。

（第二實施形態） 繼而，對第二實施形態進行說明。於第二實施形態中，以下所說明的結構以外的結構與第一實施形態的結構相同。

圖12是將第二實施形態的殼體10A分解表示的立體圖。於本實施形態中，殼體10A包括第一構件M1、第三構件M3A、及第四構件M4A。

第一構件M1與第一實施形態同樣，包括第一下壁部41、第二上壁部52、第一側壁33、及第二側壁34。第三構件M3A包括第二下壁部42。第四構件M4A包括第一上壁部51。即於本實施形態中，第二下壁部42與第一上壁部51由互不相同的多個構件所形成。第三構件M3A(即第二下壁部42)與第四構件M4A(即第一上壁部51)分開安裝於第一構件M1。於本實施形態中，第一下壁部41為「第一壁部」的一例。第二下壁部42為「第二壁部」的一例。第一上壁部51為「第三壁部」的一例。第二上壁部52為「第四壁部」的一例。

藉由此種結構亦能夠抑制熱自第一下壁部41向第二下壁部42傳導、及熱自第一上壁部51向第二上壁部52傳導。其結果為，能夠提高半導體記憶裝置1的可靠性。

(第三實施形態)

繼而，對第三實施形態進行說明。於第三實施形態中，以下所說明的結構以外的結構與第一實施形態的結構相同。

圖13是將第三實施形態的殼體10B分解表示的立體圖。於本實施形態中，殼體10B包括第五構件M5B、第六構件M6B、及第二構件M2。

第二構件M2與第一實施形態同樣，包括第一上壁部51、第二下壁部42、第三連接部61、及第四連接部62。第五構件M5B包括第一下壁部41、作為第一側壁33的一部分的第一部分33a、及作為第二側壁34的一部分的第一部分34a。第六構件M6B包括第二上壁部52、作為第一側壁33的其餘部分的第二部分33b、及作為第二側壁34的其餘部分的第二部分34b。即於本實施形態中，第一下壁部41與第二上壁部52由互不相同的多個構件所形成。第五構件M5B（即第一下壁部41）與第六構件M6B（即第二上壁部52）分開安裝於第二構件M2。於本實施形態中，第一上壁部51為「第一壁部」的一例。第二上壁部52為「第二壁部」的一例。第一下壁部41為「第三壁部」的一例。第二下壁部42為「第四壁部」的一例。

藉由此種結構亦能夠抑制熱自第一下壁部41向第二下壁部42傳導、及熱自第一上壁部51向第二上壁部52傳導。其結果為，能夠提高半導體記憶裝置1的可靠性。

（第四實施形態） 繼而，對第四實施形態進行說明。於第四實施形態中，以下所說明的結構以外的結構與第一實施形態的結構相同。

圖14是將第四實施形態的殼體10C分解表示的立體圖。於本實施形態中，殼體10C包括第七構件M7C、第八構件M8C、第九構件M9C、及第十構件M10C。

第七構件M7C包括第一下壁部41、作為第一側壁33的一部分的第一部分33a、及作為第二側壁34的一部分的第一部分34a。第八構件M8C包括第二下壁部42。第九構件M9C包括第一上壁部51。第十構件M10C包括第二上壁部52、作為第一側壁33的其餘部分的第二部分33b、及作為第二側壁34的其餘部分的第二部分34b。即於本實施形態中，第一下壁部41、第二下壁部42、第一上壁部51、及第二上壁部52由互不相同的多個構件所形成。於本實施形態中，第一下壁部41為「第一壁部」的一例。第二下壁部42為「第二壁部」的一例。第一上壁部51為「第三壁部」的一例。第二上壁部52為「第四壁部」的一例。

藉由此種結構亦能夠抑制熱自第一下壁部41向第二下壁部42傳導、及熱自第一上壁部51向第二上壁部52傳導。其結果為，能夠提高半導體記憶裝置1的可靠性。

以上，已對若干實施形態進行了說明，但實施形態並不限定於上述例。例如，對於用以避開電子組件（例如電容器28）的第二凹處U2跨第一下壁部41及第二下壁部42形成的情況，可取而代之，或於此基礎上，同樣的凹處跨第一上壁部51及第二上壁部52形成。於上述實施形態中，於基板21的第一區域R1安裝有發熱組件（控制器23等），於基板21的第二區域R2安裝有半導體記憶體組件27。亦可取而代之，而於基板21的第一區域R1安裝半導體記憶體組件27，於基板21的第二區域R2安裝發熱組件（控制器23等）。

根據以上所說明的至少一種實施形態，半導體記憶裝置的殼體包括：第一壁部，於作為基板的厚度方向的第一方向上，相對於所述基板而位於第一側，且朝向所述基板的第一區域；第二壁部，於所述第一方向上，相對於所述基板而位於所述第一側，且朝向所述基板的第二區域；第三壁部，於所述第一方向上，相對於所述基板而位於作為所述第一側的相反側的第二側，且朝向所述第一區域；以及第四壁部，於所述第一方向上，相對於所述基板而位於所述第二側，且朝向所述第二區域。所述第一壁部由第一構件所形成。所述第二壁部由不同於所述第一構件的構件所形成。所述第三壁部由第二構件所形成。所述第四壁部由不同於所述第二構件的構件所形成。根據此種結構，能夠提高半導體記憶裝置的可靠性。

已對本發明的若干實施形態進行了說明，但該些實施形態是作為例所提示者，並不對發明的範圍進行限定。該些實施形態能夠以其他各種形態實施，可於不脫離發明的要旨的範圍內進行各種省略、置換、變更。該些實施形態或其變形與包含於發明的範圍或要旨中同樣地包含於申請專利的範圍所記載的發明及其同等的範圍內。

1:半導體記憶裝置 10、10A、10B、10C:殼體 10e1:殼體的第一端部 10e2:殼體的第二端部 20:基板單元 21:基板 21a:基板的第一面 21b:基板的第二面 21e1:基板的第一端部 21e2:基板的第二端部 21ha、21hb、21hc:基板的插通孔 22:外部接合連接器 22a:金屬端子 23:控制器（發熱組件） 24:功率轉換組件（發熱組件） 25:電源電路組件（發熱組件） 26:DRAM 26A:第一DRAM 26B:第二DRAM 27:半導體記憶體組件 27A:第一半導體記憶體組件 27B:第二半導體記憶體組件 28:電容器（電子組件） 28A:第一電容器 28B:第二電容器 31:下壁 32:上壁 33:第一側壁 33a:作為第一側壁的一部分的第一部分 33b:作為第一側壁的其餘部分的第二部分 34:第二側壁 34a:作為第二側壁的一部分的第一部分 34b:作為第二側壁的其餘部分的第二部分 41:第一下壁部 41a:第一下壁部的壁本體 41b:第一下壁部的支持部 41c:定位銷 41h:第一下壁部的卡合孔 42:第二下壁部 42a:第二下壁部的壁本體 42b:第二下壁部的支持部 42c:止轉銷 42h:第二下壁部的卡合孔 51:第一上壁部 51a:第一上壁部的壁本體 51b:第一上壁部的支持部 51h:第一上壁部的插通孔 52:第二上壁部 52a:第二上壁部的壁本體 52b:第二上壁部的支持部 52h:第二上壁部的插通孔 61:第三連接部 62:第四連接部 71A、71B、71C、71D、71E:導熱性構件 80:固定構件 80A:第一固定構件 80B:第二固定構件 A:箭頭 H:孔 L1:第一側壁及第二側壁各自的長度 L2:第三連接部及第四連接部各自的長度 M1:第一構件 M2:第二構件 M3A:第三構件 M4A:第四構件 M5B:第五構件 M6B:第六構件 M7C:第七構件 M8C:第八構件 M9C:第九構件 M10C:第十構件 O:開口 R1:第一區域 R2:第二區域 S1:第一間隙 S2:第二間隙 S3:第三間隙 S4:第四間隙 S5:第五間隙 S6:第六間隙 T1:第一下壁部的厚度 T2:第一側壁及第二側壁各自的厚度 T3:第三連接部及第四連接部各自的厚度 T4:第二下壁部的厚度 U1:第一凹處 U2:第二凹處 U2a:第二凹處的第一部分 U2b:第二凹處的第二部分 U3、U4、U5、U6:凹處 W:第三連接部及第四連接部各自的寬度 +X、-X、+Y、-Y、+Z、-Z:方向

圖1是表示第一實施形態的半導體記憶裝置的立體圖。 圖2是表示第一實施形態的基板單元的立體圖。 圖3是表示第一實施形態的基板單元的仰視圖。 圖4是表示第一實施形態的基板單元的俯視圖。 圖5是表示第一實施形態的殼體的立體圖。 圖6是表示第一實施形態的第一構件的立體圖。 圖7是表示第一實施形態的第二構件的立體圖。 圖8是用以對第一實施形態的第二構件於第一構件的安裝方法進行說明的圖。 圖9是沿著圖1中所示的半導體記憶裝置的F9-F9線的截面圖。 圖10是沿著圖9中所示的半導體記憶裝置的F10-F10線的截面圖。 圖11是表示第一實施形態的殼體的下壁的一部分的仰視圖。 圖12是將第二實施形態的殼體分解表示的立體圖。 圖13是將第三實施形態的殼體分解表示的立體圖。 圖14是將第四實施形態的殼體分解表示的立體圖。

10:殼體 31:下壁 32:上壁 33:第一側壁 34:第二側壁 41:第一下壁部 42:第二下壁部 51:第一上壁部 52:第二上壁部 H:孔 M1:第一構件 M2:第二構件 O:開口 S1:第一間隙 S2:第二間隙 +X、-X、+Y、-Y、+Z、-Z:方向

Claims (15)

1. 一種半導體記憶裝置，包括：殼體；基板，收容於所述殼體，包括第一區域、及不同於所述第一區域的第二區域；控制器，安裝於所述第一區域與所述第二區域中的一區域；以及半導體記憶體組件，安裝於所述第一區域與所述第二區域中的另一區域，且所述控制器以控制所述半導體記憶體組件的方式構成，所述殼體包括：第一壁部，於作為所述基板的厚度方向的第一方向上，相對於所述基板而位於第一側，且朝向所述第一區域；第二壁部，於所述第一方向上，相對於所述基板而位於所述第一側，且朝向所述第二區域；第三壁部，於所述第一方向上，相對於所述基板而位於作為所述第一側的相反側的第二側，且朝向所述第一區域；以及第四壁部，於所述第一方向上，相對於所述基板而位於所述第二側，且朝向所述第二區域，所述第一壁部與所述第二壁部以能夠互相分離的方式形成，所述第三壁部與所述第四壁部以能夠互相分離的方式形成，所述殼體包括第一構件，所述第一構件包括所述第一壁部及所述第四壁部。
2. 如請求項1所述的半導體記憶裝置，其中所述殼體 於自所述第一壁部朝向所述第二壁部的第二方向上，於所述第一壁部與所述第二壁部之間包括熱導率低於所述第一壁部的第一部分。
3. 如請求項1所述的半導體記憶裝置，其中於自所述第一壁部朝向所述第二壁部的第二方向上，所述第二壁部於與所述第一壁部之間存在間隙而設置。
4. 如請求項3所述的半導體記憶裝置，其中所述間隙的長度方向沿著與所述第一方向及所述第二方向交叉的第三方向。
5. 如請求項2至請求項4中任一項所述的半導體記憶裝置，其中所述殼體於所述第二方向上，於所述第三壁部與所述第四壁部之間包括熱導率低於所述第三壁部的第二部分。
6. 如請求項1所述的半導體記憶裝置，其中所述殼體進而包括第二構件，所述第二構件包括所述第二壁部及所述第三壁部。
7. 如請求項6所述的半導體記憶裝置，其中所述第一構件包括第一連接部及第二連接部，所述第一連接部及第二連接部於與所述第一方向交叉、且與自所述第一壁部朝向所述第二壁部的第二方向交叉的第三方向上分開設置，分別將所述第一壁部與所述第四壁部連接，所述第二構件包括第三連接部及第四連接部，所述第三連接部及第四連接部於所述第三方向上分開設置，分別將所述第二壁 部與所述第三壁部連接。
8. 如請求項7所述的半導體記憶裝置，其中所述第一連接部及所述第二連接部分別為露出至所述殼體的外部的第五壁部及第六壁部。
9. 如請求項8所述的半導體記憶裝置，其中所述第三方向上的所述第五壁部的厚度薄於所述第一方向上的所述第一壁部的厚度。
10. 如請求項8或請求項9所述的半導體記憶裝置，其中所述第二方向上的所述第三連接部的長度短於所述第二方向上的所述第五壁部的長度。
11. 如請求項8或請求項9所述的半導體記憶裝置，其中所述第三方向上的所述第三連接部的厚度薄於所述第一方向上的所述第二壁部的厚度。
12. 如請求項8或請求項9所述的半導體記憶裝置，其中所述殼體包括間隙，所述間隙於所述第三方向上設置於所述第二構件與所述第五壁部之間，且露出至所述殼體的外部。
13. 如請求項1所述的半導體記憶裝置，其中所述殼體於自所述第一壁部朝向所述第二壁部的第二方向上，包括第一端部、及位於所述第一端部的相反側的第二端部，所述第一壁部與所述第二壁部的第一邊界部和所述第一端部的距離遠於所述第一邊界部與所述殼體的所述第二方向上的中央部的距離， 所述第一邊界部與所述第二端部的距離遠於所述第一邊界部與所述中央部的距離，所述第三壁部與所述第四壁部的第二邊界部和所述第一端部的距離遠於所述第二邊界部與所述中央部的距離，所述第二邊界部與所述第二端部的距離遠於所述第二邊界部與所述中央部的距離。
14. 如請求項1所述的半導體記憶裝置，進而包括：電子組件，安裝於所述基板，且所述殼體的內面包括避開所述電子組件的凹處，所述凹處跨所述第一壁部與所述第二壁部、或跨所述第三壁部與所述第四壁部設置。
15. 如請求項1所述的半導體記憶裝置，其中所述第一壁部包括第一支持部，所述第一支持部沿著自所述第一壁部朝向所述第三壁部的方向突出，所述第二壁部包括第二支持部，所述第二支持部沿著自所述第二壁部朝向所述第四壁部的方向突出，所述第三壁部包括第三支持部，所述第三支持部沿著自所述第三壁部朝向所述第一壁部的方向突出，所述第四壁部包括第四支持部，所述第四支持部沿著自所述第四壁部朝向所述第二壁部的方向突出，所述基板固定於所述第一支持部與所述第三支持部之間，並且固定於所述第二支持部與所述第四支持部之間。

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