TWI774565B - 快速週邊組件互連介面的自我測試系統及其方法 - Google Patents

快速週邊組件互連介面的自我測試系統及其方法 Download PDF

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Abstract

一種快速週邊組件互連介面的自我測試系統及其方法,第一線路互連卡以及第二線路互連卡分別插接於CEM插槽,第一線路互連卡以及第二轉接透過柔性扁平排線彼此形成電性連接,中央處理器生成差分訊號並提供至第一線路互連卡/第二線路互連卡,第一線路互連卡/第二線路互連卡再透過第一柔性扁平排線介面/第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡/第一線路互連卡,另外的第二線路互連卡/第一線路互連卡再將差分訊號提供至中央處理器,藉此可以達成透過線路互連卡實現快速週邊組件互連介面差分訊號自我檢測的技術功效。

Description

快速週邊組件互連介面的自我測試系統及其方法
一種測試系統及其方法,尤其是指一種透過線路互連卡的互連實現快速週邊組件互連介面差分訊號自我檢測的快速週邊組件互連介面的自我測試系統及其方法。
現有對於基板上的快速週邊組件互連介面的測試方式,一般是採用不同的功能測試卡插接於快速週邊組件互連介面以進行對應快速週邊組件互連介面功能的檢測,每一個快速週邊組件互連介面則需要對應插接一個功能測試卡,快速週邊組件互連介面不同功能的檢測將是需要大量的功能測試卡才能完成檢測。
然而,事實上快速週邊組件互連介面僅需要對電氣特徵進行檢測即可以保證其生產品質,對快速週邊組件互連介面的電器特徵的檢測僅需要檢測訊號連線性以及高頻特徵即可,並不需要進行資料傳輸檢測,故而現有對於快速週邊組件互連介面的檢測應與時俱進的進行調整。
綜上所述,可知先前技術中長期以來一直存在現有快速週邊組件互連介面的檢測是進行完整資料傳輸檢測造成檢測不便的問題,因此有必要提出改進的技術手段,來解決此一問題。
有鑒於先前技術存在現有快速週邊組件互連介面的檢測是進行完整資料傳輸檢測造成檢測不便的問題,本發明遂揭露一種快速週邊組件互連介面的自我測試系統及其方法,其中:
本發明所揭露的快速週邊組件互連介面的自我測試系統,其包含:第一線路互連卡、第二線路互連卡以及待測試機板;第一線路互連卡更包含:一個第一CEM(Card Electromechanical)插接介面以及二個第一柔性扁平排線(Flexible Flat Cable,FFC)介面;第二線路互連卡更包含:一個第二CEM插接介面以及二個第二柔性扁平排線介面;待測試機板更包含:至少二CEM插槽以及中央處理器。
第一線路互連卡的第一柔性扁平排線介面分別與第一線路互連卡的第一CEM插接介面形成電性連接;第二線路互連卡的第二柔性扁平排線介面分別與第二線路互連卡的第二CEM插接介面形成電性連接。
待測試機板的至少二CEM插槽分別插接第一線路互連卡的第一CEM插接介面或是第二線路互連卡的第二CEM插接介面,其中,第一線路互連卡或是第二線路互連卡是依據對應插接的CEM插槽的頻寬決定第一柔性扁平排線介面以及第二柔性扁平排線介面透過柔性扁平排線的電性連接方式;及中央處理器分別與CEM插槽形成電性連接,中央處理器生成差分訊號,中央處理器透過與至少二CEM插槽其中之一提供差分訊號至第一線路互連卡或是第二線路互連卡,第一線路互連卡或是第二線路互連卡再透過第一柔性扁平排線介面或是第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡或是第一線路互連卡,另外的第二線路互連卡或是第一線路互連卡再透過插接的至少二CEM插槽提供差分訊號至中央處理器,以實現至少二CEM插槽差分訊號的自我檢測。
本發明所揭露的快速週邊組件互連介面的自我測試方法,其包含下列步驟:
首先,第一線路互連卡包含一個第一CEM插接介面以及二個第一柔性扁平排線介面;接著,第二線路互連卡包含一個第二CEM插接介面以及二個第二柔性扁平排線介面;接著,待測試機板包含至少二CEM插槽及中央處理器;接著,第一柔性扁平排線介面分別與第一CEM插接介面形成電性連接;接著,第二柔性扁平排線介面分別與第一CEM插接介面形成電性連接;接著,CEM插槽分別插接第一線路互連卡的第一CEM插接介面或是第二線路互連卡的第二CEM插接介面,其中,第一線路互連卡或是第二線路互連卡是依據對應插接的CEM插槽的頻寬決定第一柔性扁平排線介面以及第二柔性扁平排線介面透過柔性扁平排線的電性連接方式;接著,中央處理器分別與CEM插槽形成電性連接;接著,中央處理器生成差分訊號;接著,中央處理器透過與至少二CEM插槽其中之一提供差分訊號至第一線路互連卡或是第二線路互連卡;接著,第一線路互連卡或是第二線路互連卡再透過第一柔性扁平排線介面或是第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡或是第一線路互連卡;最後,另外的第二線路互連卡或是第一線路互連卡再透過插接的至少二CEM插槽提供差分訊號至中央處理器,以實現至少二CEM插槽差分訊號的自我檢測。
本發明所揭露的系統及方法如上,與先前技術之間的差異在於第一線路互連卡以及第二線路互連卡分別插接於CEM插槽,第一線路互連卡以及第二轉接透過柔性扁平排線彼此形成電性連接,中央處理器生成差分訊號並提供至第一線路互連卡/第二線路互連卡,第一線路互連卡/第二線路互連卡再透過第一柔性扁平排線介面/第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡/第一線路互連卡,另外的第二線路互連卡/第一線路互連卡再將差分訊號提供至中央處理器,以實現CEM插槽差分訊號的自我檢測。
透過上述的技術手段,本發明可以達成透過線路互連卡實現快速週邊組件互連介面差分訊號自我檢測的技術功效。
以下將配合圖式及實施例來詳細說明本發明的實施方式,藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
請參考「第1圖」所示,「第1圖」繪示為本發明快速週邊組件互連介面的自我測試的第一線路互連卡方塊圖。
第一線路互連卡10包含:第一CEM插接介面13、第一柔性扁平排線介面141以及第一柔性扁平排線介面142,第一線路互連卡10進一步包含:第一測試邏輯電路11、第一通訊單元12、第一輸入序列資料通訊標準介面15以及第一輸出序列資料通訊標準介面16。
第一通訊單元12與第一測試邏輯電路11形成電性連接,第一CEM插接介面13分別與第一柔性扁平排線介面141以及第一柔性扁平排線介面142形成電性連接,第一輸入序列資料通訊標準介面15以及第一輸出序列資料通訊標準介面16與第一通訊單元12形成電性連接。
請參考「第2圖」所示,「第2圖」繪示為本發明快速週邊組件互連介面的自我測試的第二線路互連卡方塊圖。
第二線路互連卡20包含:第二CEM插接介面23、第二柔性扁平排線介面241以及第二柔性扁平排線介面242,第二線路互連卡20更包含:第二測試邏輯電路21、第二通訊單元22、第二輸入序列資料通訊標準介面25以及第二輸出序列資料通訊標準介面26。
第二通訊單元22與第二測試邏輯電路21形成電性連接,第二CEM插接介面23分別與第二柔性扁平排線介面241以及第二柔性扁平排線介面242形成電性連接,第二輸入序列資料通訊標準介面25以及第二輸出序列資料通訊標準介面26與第二通訊單元22形成電性連接。
請參考「第3圖」所示,「第3圖」繪示為本發明快速週邊組件互連介面的自我測試的第一線路互連卡、第二線路互連卡與待測試機板電性連接示意圖。
待測試機板30包含:第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314、第五CEM插槽315以及中央處理器33,中央處理器33分別與第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314、第五CEM插槽315形成電性連接,第一CEM插槽311的頻寬為X16,第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽31的頻寬為X8,在此僅為舉例說明之,並不以此侷限本發明的應用範疇,待測試機板30更包含:輸出序列資料通訊標準介面32以及儲存單元34,輸出序列資料通訊標準介面32以及儲存單元34分別與中央處理器33形成電性連接。
在「第3圖」中,第二線路互連卡201、第二線路互連卡202、第二線路互連卡203以及第二線路互連卡204僅作為至少二第二線路互連卡的示意,第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314、第五CEM插槽315僅作為至少二CEM插槽的示意,本發明並不以此為限制。
第一線路互連卡10透過第一CEM插接介面13與第一CEM插槽311形成電性連接,第二線路互連卡201透過第二CEM插接介面23與第二CEM插槽312形成電性連接,第二線路互連卡202透過第二CEM插接介面23與第三CEM插槽313形成電性連接,第二線路互連卡203透過第二CEM插接介面23與第四CEM插槽314形成電性連接,第二線路互連卡204透過第二CEM插接介面23與第五CEM插槽315形成電性連接。
值得注意的是,第一線路互連卡10、第二線路互連卡201、第二線路互連卡202、第二線路互連卡203以及第二線路互連卡204是依據對應插接的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314、第五CEM插槽315頻寬決定各自第一柔性扁平排線介面141、第一柔性扁平排線介面12、第二柔性扁平排線介面241以及第二柔性扁平排線介面242透過柔性扁平排線的電性連接方式。
在「第3圖」中,第一線路互連卡10所插接第一CEM插槽311的頻寬為X16,第二線路互連卡201所插接第二CEM插槽312的頻寬為X8,第二線路互連卡202所插接第三CEM插槽313的頻寬為X8,柔性扁平排線的電性連接方式可以是第一線路互連卡10的第一柔性扁平排線介面141透過柔性扁平排線與第二線路互連卡201的第二柔性扁平排線介面241(也可以是第二線路互連卡201的第二柔性扁平排線介面242)形成電性連接,第一線路互連卡10的第一柔性扁平排線介面142透過柔性扁平排線與第二線路互連卡202的第二柔性扁平排線介面242(也可以是第二線路互連卡202的第二柔性扁平排線介面241)形成電性連接。
在「第3圖」中,第二線路互連卡203所插接第四CEM插槽314的頻寬為X8,第二線路互連卡204所插接第五CEM插槽315的頻寬為X8,柔性扁平排線的電性連接方式可以是第二線路互連卡203的第二柔性扁平排線介面241(也可以是第二線路互連卡203的第二柔性扁平排線介面242)與第二線路互連卡204的第二柔性扁平排線介面241(也可以是第二線路互連卡204的第二柔性扁平排線介面242)形成電性連接。
除此之外,若是第一線路互連卡10所插接第一CEM插槽311的頻寬為X16,第二線路互連卡201所插接第二CEM插槽312的頻寬為X16,柔性扁平排線的電性連接方式可以是第一線路互連卡10的第一柔性扁平排線介面141透過柔性扁平排線與第二線路互連卡201的第二柔性扁平排線介面241(也可以是第二線路互連卡201的第二柔性扁平排線介面242)形成電性連接,第一線路互連卡10的第一柔性扁平排線介面142透過柔性扁平排線與第二線路互連卡201的第二柔性扁平排線介面242(也可以是第二線路互連卡201的第二柔性扁平排線介面241)形成電性連接。
在對第一CEM插槽311、第二CEM插槽312以及第三CEM插槽313、第四CEM插槽314、第五CEM插槽315的差分訊號進行自我檢測時,中央處理器33生成差分訊號,中央處理器33透過第一CEM插槽311提供差分訊號至第一線路互連卡10,第一線路互連卡10再提供差分訊號至由柔性扁平排線相連的第二線路互連卡201以及第二線路互連卡202,第二線路互連卡201以及第二線路互連卡202再分別透過第二CEM插槽312以及第三CEM插槽313提供差分訊號至中央處理器,以實現第一CEM插槽311、第二CEM插槽312以及第三CEM插槽313差分訊號的自我檢測。
在對第四CEM插槽314以及第五CEM插槽315的差分訊號進行自我檢測時,中央處理器33生成差分訊號,中央處理器33透過第五CEM插槽315提供差分訊號至第二線路互連卡204,第二線路互連卡204再提供差分訊號至由柔性扁平排線相連的第二線路互連卡203,第二線路互連卡203再透過第四CEM插槽314提供差分訊號至中央處理器,以實現第四CEM插槽314以及第五CEM插槽315差分訊號的自我檢測,在此僅為舉例說明之,並不以此侷限本發明的應用範疇,對於CEM插槽的檢測過程可以參考上述說明進一步推得。
輸出序列資料通訊標準介面32與第一線路互連卡10的第一輸入序列資料通訊標準介面15形成電性連接,第一線路互連卡10的第一輸出序列資料通訊標準介面16與第二線路互連卡201的第二輸入序列資料通訊標準介面25形成電性連接,第二線路互連卡201的第二輸出序列資料通訊標準介面26與第二線路互連卡202的第二輸入序列資料通訊標準介面25形成電性連接,第二線路互連卡202的第二輸出序列資料通訊標準介面26與第二線路互連卡203的第二輸入序列資料通訊標準介面25形成電性連接,第二線路互連卡203的第二輸出序列資料通訊標準介面26與第二線路互連卡204的第二輸入序列資料通訊標準介面25形成電性連接,第二線路互連卡204的第二輸出序列資料通訊標準介面26形成空接。
測試程式儲存於儲存單元34並由中央處理器33加載並執行以生成檢測訊號,測試程式透過輸出序列資料通訊標準介面32、第一線路互連卡10的第一輸入序列資料通訊標準介面15、第一線路互連卡10的第一輸出序列資料通訊標準介面16、第二線路互連卡201、202、203以及204的第二輸入序列資料通訊標準介面25以及第二線路互連卡201、202、203以及204的第二輸出序列資料通訊標準介面26傳送檢測訊號至對應的第一線路互連卡10以及/或是第二線路互連卡201、202、203以及204以對待測試基板30對應的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315進行訊號連結以及腳位狀態的檢測,第一測試邏輯電路11以及/或是第二測試邏輯電路21依據檢測訊號透過第一CEM插接介面13以及/或是第二CEM插接介面23與待測試機板30進行第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及/或是第五CEM插槽315狀態的讀取、電源腳位電壓的量測以及/或是喚醒(WAKE)訊號的發送檢測生成所述檢測結果,再透過輸出序列資料通訊標準介面32、第一線路互連卡10的第一輸入序列資料通訊標準介面15、第一線路互連卡10的第一輸出序列資料通訊標準介面16、第二線路互連卡201、202、203以及204的第二輸入序列資料通訊標準介面25以及第二線路互連卡201、202、203以及204的第二輸出序列資料通訊標準介面26將檢測結果返回至測試程式以實現第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及/或是第五CEM插槽315非差分訊號腳位的檢測,各個非差分訊號腳位的檢測過仍請參考下列具體說明。
第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315於測試程式中呈現為快速週邊組件互連介面(Peripheral Component Interconnect Express,PCIe)的下行埠(Downstream Port),每一個快速週邊組件互連介面的下行埠電性連接有暫存器以儲存對應第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315的特徵以及狀態,測試程式是透過讀取第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315對應的暫存器的狀態以進行訊號連結以及腳位狀態的檢測,即包含對PCIe Link Speed、Link Width以及Link Speed Change…等訊號連結以及腳位狀態的檢測。
第一線路互連卡10中第一測試邏輯電路11以及/或是第二線路互連卡201、第二線路互連卡202、第二線路互連卡203以及第二線路互連卡204中第二測試邏輯電路22對對應的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及/或是第五CEM插槽315的電源腳位進行電壓的量測,再透過通用非同步收發傳輸器(Universal Asynchronous Receiver/Transmitter,UART)介面將第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及/或是第五CEM插槽315的電源腳位的電壓量測結果傳回測試程式以對對應的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及/或是第五CEM插槽315的電源腳位狀態的檢測。
第一線路互連卡10中第一測試邏輯電路11以及第二線路互連卡20中第二測試邏輯電路22更包含電子抹除式可複寫唯讀記憶體(Electrically-Erasable Programmable Read-Only Memory,EEPROM),測試程式透過系統管理匯流排(System Management Bus,SMBus)讀取第一測試邏輯電路11的電子抹除式可複寫唯讀記憶體或是第二測試邏輯電路22的電子抹除式可複寫唯讀記憶體以進行訊號連結的檢測。
第一測試邏輯電路11/第二測試邏輯電路21依據檢測訊號發送喚醒(WAKE)訊號,由待測試機板30的基板管理控制器(Board Management Controller,BMC)或是南橋晶片組(I/O Controller Hub,ICH)讀取喚醒訊號或是由第二測試邏輯電路21/第一測試邏輯電路11讀取喚醒訊號,再由第二測試邏輯電路21/第一測試邏輯電路11依據檢測訊號發送喚醒訊號,由待測試機板30的基板管理控制器或是南橋晶片組讀取喚醒訊號或是由第一測試邏輯電路11/第二測試邏輯電路21讀取喚醒訊號以對對應的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315進行訊號連結的檢測。
在第一測試邏輯電路11/第二測試邏輯電路21與對應的第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315之間更包含上拉電阻以及下拉電阻,第一測試邏輯電路11/第二測試邏輯電路21透過控制上拉電阻以及下拉電阻所呈現上拉狀態、下拉狀態以及無上下拉狀態讀取第一CEM插槽311、第二CEM插槽312、第三CEM插槽313、第四CEM插槽314以及第五CEM插槽315中的輸入/輸出腳位(例如:TMS、TDI、TDO、TCK、PWRBRK以及CLKREQ…等)的訊號狀態,藉以檢測出輸入/輸出腳位的高電位、低電位或是NC電位狀態。
接著,請同時參考「第4A圖」至「第4B圖」所示,「第4A圖」至「第4B圖」繪示為本發明快速週邊組件互連介面的自我測試方法的方法流程圖。
首先,第一線路互連卡包含一個第一CEM插接介面以及二個第一柔性扁平排線介面(步驟401);第二線路互連卡包含一個第二CEM插接介面以及二個第二柔性扁平排線介面(步驟402);接著,待測試機板包含至少二CEM插槽及中央處理器(步驟403);接著,第一柔性扁平排線介面分別與第一CEM插接介面形成電性連接(步驟404);接著,第二柔性扁平排線介面分別與第一CEM插接介面形成電性連接(步驟405);接著,CEM插槽分別插接第一線路互連卡的第一CEM插接介面或是第二線路互連卡的第二CEM插接介面,其中,第一線路互連卡或是第二線路互連卡是依據對應插接的CEM插槽的頻寬決定第一柔性扁平排線介面以及第二柔性扁平排線介面透過柔性扁平排線的電性連接方式(步驟406);接著,中央處理器分別與CEM插槽形成電性連接(步驟407);接著,中央處理器生成差分訊號;(步驟408);接著,中央處理器透過與至少二CEM插槽其中之一提供差分訊號至第一線路互連卡或是第二線路互連卡(步驟409);接著,第一線路互連卡或是第二線路互連卡再透過第一柔性扁平排線介面或是第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡或是第一線路互連卡(步驟410);接著,另外的第二線路互連卡或是第一線路互連卡再透過插接的至少二CEM插槽提供差分訊號至中央處理器,以實現至少二CEM插槽差分訊號的自我檢測(步驟411)。
綜上所述,可知本發明與先前技術之間的差異在於第一線路互連卡以及第二線路互連卡分別插接於CEM插槽,第一線路互連卡以及第二轉接透過柔性扁平排線彼此形成電性連接,中央處理器生成差分訊號並提供至第一線路互連卡/第二線路互連卡,第一線路互連卡/第二線路互連卡再透過第一柔性扁平排線介面/第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡/第一線路互連卡,另外的第二線路互連卡/第一線路互連卡再將差分訊號提供至中央處理器,以實現CEM插槽差分訊號的自我檢測。
藉由此一技術手段可以來解決先前技術所存在現有快速週邊組件互連介面的檢測是進行完整資料傳輸檢測造成檢測不便的問題,進而達成透過線路互連卡實現快速週邊組件互連介面差分訊號自我檢測的技術功效。
雖然本發明所揭露的實施方式如上,惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者,在不脫離本發明所揭露的精神和範圍的前提下,可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍,仍須以所附的申請專利範圍所界定者為準。
10:第一線路互連卡 11:第一測試邏輯電路 12:第一通訊單元 13:第一CEM插接介面 141:第一柔性扁平排線介面 142:第一柔性扁平排線介面 15:第一輸入序列資料通訊標準介面 16:第一輸出序列資料通訊標準介面 20:第二線路互連卡 201:第二線路互連卡 202:第二線路互連卡 203:第二線路互連卡 204:第二線路互連卡 21:第二測試邏輯電路 22:第二通訊單元 23:第二CEM插接介面 24:第二柔性扁平排線介面 25:第二輸入序列資料通訊標準介面 26:第二輸出序列資料通訊標準介面 30:待測試機板 311:第一CEM插槽 312:第二CEM插槽 313:第三CEM插槽 314:第四CEM插槽 315:第五CEM插槽 32:輸出序列資料通訊標準介面 33:中央處理器 34:儲存單元 步驟 401:第一線路互連卡包含一個第一CEM插接介面以及二個第一柔性扁平排線介面 步驟 402:第二線路互連卡包含一個第二CEM插接介面以及二個第二柔性扁平排線介面 步驟 403:待測試機板包含至少二CEM插槽及中央處理器 步驟 404:第一柔性扁平排線介面分別與第一CEM插接介面形成電性連接 步驟 405:第二柔性扁平排線介面分別與第一CEM插接介面形成電性連接 步驟 406:CEM插槽分別插接第一線路互連卡的第一CEM插接介面或是第二線路互連卡的第二CEM插接介面,其中,第一線路互連卡或是第二線路互連卡是依據對應插接的CEM插槽的頻寬決定第一柔性扁平排線介面以及第二柔性扁平排線介面透過柔性扁平排線的電性連接方式 步驟 407:中央處理器分別與CEM插槽形成電性連接 步驟 408:中央處理器生成差分訊號 步驟 409:中央處理器透過與至少二CEM插槽其中之一提供差分訊號至第一線路互連卡或是第二線路互連卡 步驟 410:第一線路互連卡或是第二線路互連卡再透過第一柔性扁平排線介面或是第二柔性扁平排線介面提供差分訊號至另外的第二線路互連卡或是第一線路互連卡 步驟 411:另外的第二線路互連卡或是第一線路互連卡再透過插接的至少二CEM插槽提供差分訊號至中央處理器,以實現至少二CEM插槽差分訊號的自我檢測
第1圖繪示為本發明快速週邊組件互連介面的自我測試的第一線路互連卡方塊圖。 第2圖繪示為本發明快速週邊組件互連介面的自我測試的第二線路互連卡方塊圖。 第3圖繪示為本發明快速週邊組件互連介面的自我測試的第一線路互連卡、第二線路互連卡與待測試機板電性連接示意圖。 第4A圖至第4B圖繪示為本發明快速週邊組件互連介面的自我測試方法的方法流程圖。
10:第一線路互連卡
13:第一CEM插接介面
141:第一柔性扁平排線介面
142:第一柔性扁平排線介面
15:第一輸入序列資料通訊標準介面
16:第一輸出序列資料通訊標準介面
201:第二線路互連卡
202:第二線路互連卡
203:第二線路互連卡
204:第二線路互連卡
23:第二CEM插接介面
241:第二柔性扁平排線介面
242:第二柔性扁平排線介面
25:第二輸入序列資料通訊標準介面
26:第二輸出序列資料通訊標準介面
30:待測試機板
311:第一CEM插槽
312:第二CEM插槽
313:第三CEM插槽
314:第四CEM插槽
315:第五CEM插槽
32:輸出序列資料通訊標準介面
33:中央處理器
34:儲存單元

Claims (6)

  1. 一種快速週邊組件互連介面的自我測試系統,其包含:一第一線路互連卡,所述第一線路互連卡更包含:一第一CEM(Card Electromechanical)插接介面;二第一柔性扁平排線(Flexible Flat Cable,FFC)介面,所述第一柔性扁平排線介面分別與所述第一CEM插接介面形成電性連接;一第一測試邏輯電路,與所述第一CEM插接介面形成電性連接;一第一通訊單元,與所述第一測試邏輯電路形成電性連接;一第一輸入序列資料通訊標準介面,與所述第一通訊單元形成電性連接;及一第一輸出序列資料通訊標準介面,與所述第一通訊單元形成電性連接;至少一第二線路互連卡,所述至少一第二線路互連卡更包含:一第二CEM插接介面;二第二柔性扁平排線介面,所述第二柔性扁平排線介面分別與所述第二CEM插接介面形成電性連接;一第二測試邏輯電路,與所述第二CEM插接介面形成電性連接; 一第二通訊單元,與所述第二測試邏輯電路形成電性連接;一第二輸入序列資料通訊標準介面,與所述第二通訊單元形成電性連接,所述第二輸入序列資料通訊標準介面與所述第一輸出序列資料通訊標準介面或是其他的所述第二輸出序列資料通訊標準介面形成電性連接;及一第二輸出序列資料通訊標準介面,與所述第二通訊單元形成電性連接,所述第二輸出序列資料通訊標準介面呈現空接或是與另外的所述第二輸入序列資料通訊標準介面形成電性連接;及一待測試機板,所述待測試機板更包含:至少二CEM插槽,所述CEM插槽分別插接所述第一線路互連卡的所述第一CEM插接介面或是所述第二線路互連卡的所述第二CEM插接介面,其中,所述第一線路互連卡或是所述第二線路互連卡是依據對應插接的所述CEM插槽的頻寬決定所述第一柔性扁平排線介面以及所述第二柔性扁平排線介面透過柔性扁平排線的電性連接方式;及一中央處理器,所述中央處理器分別與所述CEM插槽形成電性連接,所述中央處理器生成一差分訊號,所述中央處理器透過與所述至少二CEM插槽其中之一提供所述差分訊號至所述第一線路互連卡或是所述第二線路互連卡,所述第一線路互連卡或是所述第二線路互連卡再透過所述第一柔 性扁平排線介面或是所述第二柔性扁平排線介面提供所述差分訊號至另外的所述第二線路互連卡或是所述第一線路互連卡,另外的所述第二線路互連卡或是所述第一線路互連卡再透過插接的所述至少二CEM插槽提供所述差分訊號至所述中央處理器,以實現所述至少二CEM插槽差分訊號的自我檢測。
  2. 如請求項1所述的快速週邊組件互連介面的自我測試系統,其中所述待測試機板更包含一儲存單元以及一輸出序列資料通訊標準介面,所述儲存單元與所述輸出序列資料通訊標準介面分別與所述中央處理器形成電性連接,所述輸出序列資料通訊標準介面與所述第一輸入序列資料通訊標準介面形成電性連接,所述儲存單元儲存有一測試程式,所述測試程式被所述中央處理器加載與執行以生成一檢測訊號,所述測試程式透過所述輸出序列資料通訊標準介面、所述第一輸入序列資料通訊標準介面、所述第一輸出序列資料通訊標準介面、所述第二輸入序列資料通訊標準介面以及所述第二輸出序列資料通訊標準介面將所述檢測訊號傳送至對應的所述第一線路互連卡以及/或是所述第二線路互連卡。
  3. 如請求項1所述的快速週邊組件互連介面的自我測試系統,其中所述第一測試邏輯電路以及/或是所述第二測試邏輯電路依據所述檢測訊號進行檢測所生成一檢測結果,或是所述第一測試邏輯電路以及/或是所述第二測試邏輯電路依據所述檢測訊號透過所述第一CEM插接介面以及/或是所述第二CEM插接介面與所述待測試機板進行所述CEM插槽狀態的讀取、電源腳位電壓的量測以及/或是喚醒(WAKE)訊號的發送檢測生成所述檢測結果,再透過所述輸 出序列資料通訊標準介面、所述第一輸入序列資料通訊標準介面、所述第一輸出序列資料通訊標準介面、所述第二輸入序列資料通訊標準介面以及所述第二輸出序列資料通訊標準介面將所述檢測結果返回至所述測試程式以實現所述至少二CEM插槽非差分訊號腳位的檢測。
  4. 一種快速週邊組件互連介面的自我測試方法,其包含下列步驟:一第一線路互連卡包含第一CEM(Card Electromechanical)插接介面、二第一柔性扁平排線(Flexible Flat Cable,FFC)介面、一第一測試邏輯電路、一第一通訊單元、一第一輸入序列資料通訊標準介面以及一第一輸出序列資料通訊標準介面;一第二線路互連卡包含一第二CEM插接介面、二第二柔性扁平排線介面、一第二測試邏輯電路、一第二通訊單元、一第二輸入序列資料通訊標準介面以及一第二輸出序列資料通訊標準介面;一待測試機板包含至少二CEM插槽及一中央處理器;所述第一柔性扁平排線介面分別與所述第一CEM插接介面形成電性連接;所述第一測試邏輯電路與所述第一通訊單元形成電性連接;所述第一測試邏輯電路與所述第一CEM插接介面形成電性連接;所述第一通訊單元分別與所述第一輸入序列資料通訊標準介面以及所述第一輸出序列資料通訊標準介面形成電性連接; 所述第二柔性扁平排線介面分別與所述第二CEM插接介面形成電性連接;所述第二測試邏輯電路與所述第二通訊單元形成電性連接;所述第二測試邏輯電路與所述第二CEM插接介面形成電性連接;所述第二通訊單元分別與所述第二輸入序列資料通訊標準介面以及所述第二輸出序列資料通訊標準介面形成電性連接;所述第二輸入序列資料通訊標準介面與所述第一輸出序列資料通訊標準介面或是其他的所述第二輸出序列資料通訊標準介面形成電性連接;所述第二輸出序列資料通訊標準介面呈現空接或是與另外的所述第二輸入序列資料通訊標準介面形成電性連接;所述CEM插槽分別插接所述第一線路互連卡的所述第一CEM插接介面或是所述第二線路互連卡的所述第二CEM插接介面,其中,所述第一線路互連卡或是所述第二線路互連卡是依據對應插接的所述CEM插槽的頻寬決定所述第一柔性扁平排線介面以及所述第二柔性扁平排線介面透過柔性扁平排線的電性連接方式;所述中央處理器分別與所述CEM插槽形成電性連接;所述中央處理器生成一差分訊號;所述中央處理器透過與所述至少二CEM插槽其中之一提供所述差分訊號至所述第一線路互連卡或是所述第二線路互連卡; 所述第一線路互連卡或是所述第二線路互連卡再透過所述第一柔性扁平排線介面或是所述第二柔性扁平排線介面提供所述差分訊號至另外的所述第二線路互連卡或是所述第一線路互連卡;及另外的所述第二線路互連卡或是所述第一線路互連卡再透過插接的所述至少二CEM插槽提供所述差分訊號至所述中央處理器,以實現所述至少二CEM插槽差分訊號的自我檢測。
  5. 如請求項4所述的快速週邊組件互連介面的自我測試方法,其中快速週邊組件互連介面的自我測試方法更包含下列步驟:所述待測試機板更包含一儲存單元以及一輸出序列資料通訊標準介面;所述儲存單元與所述輸出序列資料通訊標準介面分別與所述中央處理器形成電性連接;所述輸出序列資料通訊標準介面與所述第一輸入序列資料通訊標準介面形成電性連接;所述儲存單元儲存有一測試程式,所述測試程式被所述中央處理器加載與執行以生成一檢測訊號;及所述測試程式透過所述輸出序列資料通訊標準介面、所述第一輸入序列資料通訊標準介面、所述第一輸出序列資料通訊標準介面、所述第二輸入序列資料通訊標準介面以及所述第二輸出序列資料通訊標準介面將所述檢測訊號傳送至對應的所述第一線路互連卡以及/或是所述第二線路互連卡。
  6. 如請求項4所述的快速週邊組件互連介面的自我測試方法,其中快速週邊組件互連介面的自我測試方法更包含下列步驟:所述第一測試邏輯電路以及/或是所述第二測試邏輯電路依據所述檢測訊號進行檢測所生成一檢測結果,或是所述第一測試邏輯電路以及/或是所述第二測試邏輯電路依據所述檢測訊號透過所述第一CEM插接介面以及/或是所述第二CEM插接介面與所述待測試機板進行所述CEM插槽狀態的讀取、電源腳位電壓的量測以及/或是喚醒(WAKE)訊號的發送檢測生成所述檢測結果;及所述第一測試邏輯電路以及/或是所述第二測試邏輯電路再透過所述輸出序列資料通訊標準介面、所述第一輸入序列資料通訊標準介面、所述第一輸出序列資料通訊標準介面、所述第二輸入序列資料通訊標準介面以及所述第二輸出序列資料通訊標準介面將所述檢測結果返回至所述測試程式以實現所述至少二CEM插槽非差分訊號腳位的檢測。
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