TW201723870A - 將高速通訊界面自我特徵化之技術 - Google Patents

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Abstract

邏輯控制一本地鏈路介面使其能進行該本地鏈路介面、一遠端裝置的該經連結的鏈路介面、及連結該等二者的該鏈路之頻帶內自我測試。邏輯使用一頻帶內協定諸如MIPI組配於該遠端裝置中的一回送迴路。該回送迴路可包括全部該等鏈路通道或只有一經選取的子集。然後，該邏輯將該本地實體層與上游組件隔離，及造成一或多個測試圖樣欲通過該本地鏈路介面及通過該鏈路被發送到該回送迴路。自該回送迴路返回該本地鏈路介面的該信號係經收集及藉於該鏈路介面中之一板上檢查器而與該原先測試圖樣作比較。該等結果或衍生自該等結果的一量表諸如BER然後可經存取而不要求一客戶專用測試埠。

Description

將高速通訊界面自我特徵化之技術
發明領域 相關領域包括單晶片系統(SoC)測試，及更特別地，在平台層級以及SoC層級的高速通訊界面之自動自我特徵化之技術。
發明背景 若干SoC介面的效能邊際係受遠端鏈路、連結裝置、及系統平台包括在終點指示牌上的其它組件的特性影響。經常互通性議題隨介面的速度而增加。因此，自高速介面實體層(諸如MIPI M-PHY通道)的SoC層級特性純粹衍生的效能邊際可能不會準確地反映原位效能。
以MIPI技術為例，MIPI M-PHY規格界定「依從模式」及「測試模式」。然而，利用此等模式要求於鏈路兩端執行序列。如此預先設定存取安裝有及連結有SoC及周邊晶片的組裝終點指示牌。此點在製造或現場服務通常為真，於該處組件及總成組態已經完全發展及加以基準化。至於正在發展中的SoC，發展SoC、周邊晶片、及終點指示牌總成的垂直整合公司稍早可能已接近此點。然而，電子工業的一大扇區尚未經垂直整合。一家公司可能製造SoC，另一家可能製造周邊晶片，及第三家可能提供終點指示牌，於該處SoC及周邊係藉高速介面安裝及連結。於此種情況下，原位測試的後勤組織工作可能難以協調。
再者，許多周邊或目標裝置諸如XMM7260/7360數據機只支援啟用MPHY之方法。測試模式係描述於超高速晶片間(SSIC)規格。此點目前並不包括若干潛在方便及彈性特徵，諸如透過暫存器啟用回送迴路模式的能力。SSIC、通用快閃儲存裝置(UFS)、及PCI快速袖珍卡(PCIe-M)全部皆包括組配用於目標回送迴路的遠端裝置的能力，此乃用於測量鏈路的位元錯誤率的方便組態。然而，可能需要外部測試器及特定測試附接點存取該測量資料。有些OEM SoC製造商藉獲得其客戶將組裝的終點指示牌的試樣而決定高速介面的操作邊際，及調整該終點指示牌來適用於在接近原位組態測試SoC，同時提供彈性用以例如，調換出晶片或測量電路中的選取點的多種特性。經常在終點指示牌上的測試埠係連結至外部位元錯誤率測試器(BERT)。此種辦法並不如同SSIC特定測試模式般要求特定序列由遠端周邊裝置進行。取而代之，其仰賴來自外部BERT的觸發信號。仰賴外部觸發的測試可不接取自SoC至遠端裝置的真正「端對端」發訊。
終點指示牌調整因應BERT的本身為設計工作，針對各個不同終點指示牌設計分開進行。此種調整用於測試設計努力經常無法針對任何其它用途發揮槓桿作用，但測試除外。如此，針對各種不同終點指示牌的客戶測試建置，提高了直接製造成本以及與延長生產時程相關聯的間接成本。因此，需要有決定高速介面特徵的有效方式，而無需因應外部BERT。本文揭示滿足了此項需求。
依據本發明之一實施例，係特地提出一種單晶片系統，其包含：一實體層；耦合至該實體層的一實體層配接器；耦合至該實體層配接器的邏輯其中該邏輯係用以起始在該單晶片系統與一遠端裝置間之一鏈路介面上的一自我測試；及耦合至該實體層的一發射通道的一圖樣產生器，該圖樣產生器用以產生與該自我測試相關聯的測試圖樣產生指令。
較佳實施例之詳細說明 於後文描述中，陳述無數特定細節，諸如特定類型處理器及系統組態、特定硬體結構、特定架構及微架構細節、特定暫存器組態、特定指令類型、特定系統組件、特定度量/高度、特定處理器管線階段及操作等實例，以供徹底瞭解本文揭示。然而，熟諳技藝人士顯然易知，無需採用此等特定細節以實施本文揭示。於其它情況下，眾所周知組件或方法，諸如特定及其它處理器架構、針對所描述演算法的特定邏輯電路/代碼、特定韌體代碼、特定互連操作、特定邏輯組態、特定製造技術及材料、特定編譯器實施、演算法以代碼之特定表示型態、特定關閉電源及閘控技術/邏輯、及電腦系統的其它特定操作細節未曾以細節描述，以免不必要地遮掩了本文揭示。
雖然後文實施例可參考特定積體電路諸如計算平台或微處理器中之節約能源及能量效率描述，但其它實施例適用於其它類型的積體電路及邏輯裝置。本文描述的實施例之類似技術及教示可施加至其它類型的電路或半導體裝置，其也可從更佳的能量效率及節約能源獲益。舉例言之，本揭示實施例並不限於桌上型電腦系統或超筆電(UltrabooksTM )。也可使用於其它裝置，諸如手持式裝置、平板、其它薄型筆記型電腦、單晶片系統(SOC)裝置、及內嵌型應用。手持式裝置的若干實例包括細胞式電話、網際網路協定裝置、數位相機、個人數位助理器(PDA)、及手持式PC。內嵌型應用典型地包括微控制器、數位信號處理器(DSP)、單晶片系統、網路電腦(NetPC)、機上盒、網路中樞器、廣域網路(WAN)交換器、或可進行後文教示的功能及操作的任何其它系統。再者，本文描述的設備、方法、及系統並不限於實體計算裝置，但也可能與針對節約能源及能量效率的軟體優化有關。如後文描述顯然易知，本文描述的設備、方法、及系統的實施例(無論述及硬體、韌體、軟體、或其組合)對與效能考量為平衡的「綠色科技」未來而言所至關重要。
隨著計算系統進展，其中組件變更複雜。結果，用以在組件間耦合與通訊的互連架構也增加了複雜度，確保滿足了頻寬要求用於最佳組件操作。又復，不同的市場區隔要求互連架構的不同面向以適合市場需要。舉例言之，伺服器要求更高效能，而行動產業生態系統偶爾能夠為了節電而犧牲總體效能。又，大部分組織結構的單一目的係提供最高可能效能而又最大節電。以下討論眾多互連結構，其可能從本文描述的揭示面向獲益。
注意前文描述的設備、方法、及系統可如前述任何電子裝置或系統實施。如特別例示，以下圖式提供如本文描述的利用本發明之系統實例。後文將以進一步細節描述系統，自前文討論揭示、描述、及重新訪視多個不同互連結構。及如顯然易知，前述進展可施加至該等互連結構、組織、或架構中之任一者。
參考圖1，描繪包括多核心處理器的一計算系統之方塊圖的實施例。處理器100包括任何處理器或處理裝置，諸如微處理器、內嵌式處理器、數位信號處理器(DSP)、網路處理器、手持式處理器、應用程式處理器、共處理器、單晶片系統(SOC)、或用以執行代碼的其它裝置。於一個實施例中，處理器100包括至少兩個核心-核心101及102，其可包括非對稱核心或對稱核心(例示實施例)。然而，處理器100可包括對稱性或非對稱性的任何數目之處理元件。
於一個實施例中，處理元件係指支援軟體執行緒的硬體或邏輯。硬體處理元件之實例包括：執行緒單元、執行緒槽、執行緒、處理單元、情境、情境單元、邏輯處理器、硬體執行緒、核心、及/或任何其它元件，其能夠保有處理器的狀態，諸如執行狀態或架構狀態。換言之，於一個實施例中，處理元件係指能夠與代碼，諸如軟體執行緒、作業系統、應用程式、或其它代碼獨立地相關聯的任何硬體。實體處理器(或處理器插座)典型地係指積體電路，其可能包括任何數目的其它處理元件，諸如核心或硬體執行緒。
核心通常係指能夠維持獨立的架構狀態之位在積體電路上的邏輯，其中各個獨立地維持的架構狀態係與至少若干專用執行資源相關聯。與核心相反，硬體執行緒典型地係指能夠維持獨立的架構狀態之位在積體電路上的任何邏輯，其中該等獨立地維持的架構狀態分享存取執行資源。如圖可知，當某些資源為分享，而其它資源為架構狀態所專用時，硬體執行緒與核心命名間之界線重疊。又經常地，核心及硬體執行緒由作業系統視為個別邏輯處理器，於該處作業系統能在各個邏輯處理器上個別地排程操作。
如於圖1中例示，實體處理器100包括兩個核心-核心101及102。此處，核心101及102被視為對稱性核心，亦即具有相同組態、功能單元、及/或邏輯的核心。於另一個實施例中，核心101包括亂序處理器核心，而核心102包括有序處理器核心。然而，核心101及102可個別地選自任何類型的核心，諸如本機核心、軟體管理核心、適用以執行本機指令集架構(ISA)的核心、適用以執行經轉譯指令集架構(ISA)的核心、共同設計核心、或其它已知核心。於異質核心環境(亦即，非對稱性核心)中，某種形式的轉譯，諸如二進制轉譯，可被運用來在一或二個核心上排程或執行代碼。有待討論，核心101中例示的功能單元容後詳述，而核心102中之單元係以所描繪實施例的類似方式操作。
如圖描繪，核心101包括兩個硬體執行緒101a及101b，其也可稱作硬體執行緒槽101a及101b。因此，於一個實施例中，軟體實體，諸如作業系統，可能將處理器100視為四個分開的處理器，亦即，能夠同時執行四個軟體執行緒的四個邏輯處理器或處理元件。如前文提及，第一執行緒係與架構狀態暫存器101a相關聯，第二執行緒係與架構狀態暫存器101b相關聯，第三執行緒可與架構狀態暫存器102a相關聯，及第四執行緒可與架構狀態暫存器102b相關聯。此處，如前文描述，架構狀態暫存器(101a、101b、102a、102b)可稱作為處理元件、執行緒槽、或執行緒單元。如圖例示，架構狀態暫存器101a係於架構狀態暫存器101b複製，使得個別架構狀態/情境能夠針對邏輯處理器101a及邏輯處理器101b儲存。於核心101中，其它較小的資源諸如指令指標器及配置器及重新命名器區塊130中的重新命名邏輯也可針對執行緒101a及101b複製。若干資源，諸如整序/報廢單元135中的整序緩衝器、ILTB 120、負載/儲存緩衝器、及佇列可透過分區共享。其它資源，諸如通用內部暫存器、頁表基暫存器、低層級資料快取及資料-TLB 115、執行單元140、及部分亂序單元135可能完全共享。
處理器100經常包括其它資源，其可完全分享、透過分區共享、或由處理元件所專用。於圖1中，例示帶有例示性處理器的邏輯單元/資源之純粹舉例說明之處理器的實施例。注意處理器可包括，或刪除此等功能單元中之任一者，以及包括任何其它已知之圖中未描繪的功能單元、邏輯、或韌體。如圖例示，核心101包括簡化的代表性亂序(OOO)處理器核心。但有序處理器可運用於其它實施例中。OOO核心包括分支目標緩衝器120用以預測欲被執行/採取的分支，及指令轉譯緩衝器(I-LTB)120用以儲存指令的轉譯分錄位址。
核心101進一步包括耦合至提取單元120的解碼模組125用以解碼被提取的元件。於一個實施例中，提取邏輯包括分別與執行緒槽101a、101b相關聯的個別定序器。通常核心101係與第一ISA相關聯，其界定/載明可在處理器100上執行的指令。經常屬於第一ISA的部分之機器代碼指令包括部分指令(稱作操作代碼-opcode)，其參考/載明欲被進行的指令或操作。解碼模組125包括電路，其自其操作代碼辨識此等指令及將已解碼指令於管線中繼續發送，用於如由第一ISA界定般處理。舉例言之，容後詳述，於一個實施例中，解碼器125包括經設計或適用於辨識特定指令，諸如交易指令的邏輯。由解碼器125辨識結果，架構或核心101採取特定的經預先界定的動作以進行與適當指令相關聯的工作。要緊地須注意，本文描述的工作、方塊、操作、及方法中之任一者可回應於單一或多個指令進行；其中若干者可以是新或舊指令。注意於一個實施例中，解碼器126辨識相同ISA(或其子集)。另外，於異質核心環境中，解碼器126辨識第二ISA(第一ISA的子集或分開的ISA)。
於一個實例中，配置器及重新命名器區塊130包括保留資源的配置器，諸如儲存指令處理結果的暫存器檔案。然而，執行緒101a及101b潛在地可能亂序執行，於該處配置器及重新命名器區塊130也保留其它資源，諸如整序緩衝器以追蹤指令結果。單元130也可包括暫存器重新命名器用以重新命名程式/指令參考暫存器到處理器100內部的其它暫存器。整序/報廢單元135包括組件，諸如前述整序緩衝器、負載緩衝器、及儲存緩衝器，用以支援亂序執行及支援後來亂序執行的指令之有序報廢。
於一個實施例中，排程器及執行單元區塊140包括一排程器單元用以在執行單元上排程指令/操作。舉例言之，浮點指令係在具有可用浮點執行單元的一執行單元埠上排程。與執行單元相關聯的暫存器檔案也經涵括以儲存資訊指令處理結果。執行單元實例包括浮點執行單元、整數執行單元、跳躍執行單元、負載執行單元、儲存執行單元、及其它已知執行單元。
低層級資料快取及資料轉譯緩衝器(D-TLB)150係耦合至執行單元140。資料快取係用以儲存潛在地維持於記憶體同調狀態的新近使用的/操作的元件，諸如資料運算元。D-TLB係用以儲存新近虛擬/線性至實體位址轉譯。至於特定實例，處理器可包括頁表結構，以將實體記憶體分段成多個虛擬頁面。
此處，核心101及102分享儲存較高層級或進一步遠離快取記憶體，諸如與晶片上介面110相關聯的第二層級快取。注意較高層級或進一步遠離係指增加的或更遠離執行單元的快取層級。於一個實施例中，較高層級快取為最末層級資料快取-處理器100上記憶體階層關係中的最末快取記憶體-諸如第二或第三層級資料快取。然而，較高層級快取不受此限，原因在於其可與指令快取相關聯或包括指令快取。取而代之，線跡快取-一型指令快取-可在解碼器125之後耦合，用以儲存新近解碼的線跡。此處，指令可能係指巨集指令(亦即由解碼器辨識的通用指令)，其可解碼成多個微指令(微操作)。
於該描繪組態中，處理器100也包括晶片上介面模組110。過去，記憶體控制器，容後詳述，曾被涵括於處理器100外部的計算系統。於此種情況下，晶片上介面110係用以與處理器100外部的裝置通訊，諸如系統記憶體175、晶片組(經常包括記憶體控制器中樞器用以連結至記憶體175及I/O控制器中樞器用以連結周邊裝置)、記憶體控制器中樞器、北橋、或其它積體電路。及於此種情況下，匯流排105可包括任何已知之互連，諸如多點匯流排、點對點互連、串列互連、並列互連、同調(例如，快取同調)匯流排、分層協定架構、差分匯流排、及GTL匯流排。
記憶體175可以是處理器100專用或可與系統中的其它裝置分享。記憶體175之類型的常見實例包括DRAM、SRAM、非依電性記憶體(NV記憶體)、及其它已知儲存裝置。注意裝置180可包括圖形加速器、耦合至記憶體控制器中樞器的處理器或卡、耦合至I/O控制器中樞器的資料儲存裝置、無線收發器、快閃裝置、音訊控制器、網路控制器、或其它已知裝置。
然而晚近，隨著更多個邏輯及裝置整合於單一晶粒，諸如SOC上，此等裝置中之各者可結合至處理器100上。舉例言之，於一個實施例中，記憶體控制器中樞器係設置於與處理器100相同的封裝件及/或晶粒上。此處，核心的一部分(核心上部分)110包括一或多個控制器用於介接其它裝置，諸如記憶體175或圖形裝置180。包括互連結構及控制器的用以與此等裝置介接的組態常稱作核心上(或無核心組態)。舉例言之，晶片上介面110包括用於晶片上通訊的環形互連結構及用於非在晶片上通訊的高速串列點對點鏈路105。又於SOC環境中，甚至更多裝置，諸如網路介面、共處理器、記憶體175、圖形處理器180、及任何其它已知電腦裝置/介面可整合於單一晶粒或積體電路上來提供帶有高功能性及低功率消耗的小形狀因數。
於一個實施例中，處理器100能夠執行編譯器、優化、及/或轉譯器代碼177以編譯、轉譯、及/或優化應用程式代碼176用以支援本文描述的設備及方法或與其介接。編譯器常包括一程式或一程式集來將來源文字/代碼轉譯成目標文字/代碼。通常，使用編譯器而編譯程式/應用程式代碼係在多個相位及通過完成，用以將高階程式語言代碼變換成低階機器或組合語言代碼。又，單次通過編譯器仍可運用於簡單編譯。編譯器可運用任何已知編譯技術，及進行任何已知編譯器操作，諸如詞彙分析、前處理、語法剖析、語義分析、代碼產生、代碼變換、及代碼優化。
較大型編譯器經常包括多個相位，但最常見地，此等相位涵括於兩大相位內部：(1)前端，亦即通常於該處可進行語法處理、語義處理、及若干變換/優化，及(2)後端，亦即通常於該處可進行分析、變換、優化、及代碼產生。有些編譯器係指中間，例示編譯器的前端與後端間之勾勒模糊化。結果，述及編譯器的插入、關聯、產生、或其它操作，可於前述相位或通過中之任一者，以及編譯器的任何其它已知相位或通過進行。至於例示性實例，編譯器可將操作、呼叫、功能等插入編譯的一或多個相位，諸如將呼叫/操作插入編譯的前端相位，及然後，於變換相位期間，將呼叫/操作變換成低階代碼。注意於動態編譯期間，編譯器代碼或動態優化代碼可插入此等操作/呼叫，以及優化該代碼用於運行時間期間的執行。至於特定例示性實例，二進制代碼(已編譯代碼)可於運行時間期間動態地優化。此處，程式代碼可包括動態優化代碼、二進制代碼、或其組合。
類似編譯器，轉譯器，諸如二進制轉譯器，靜態地或動態地轉譯代碼而優化及/或轉譯代碼。因此，述及代碼、應用程式代碼、程式代碼、或其它軟體環境的執行可指：(1)編譯器程式、優化代碼優化器、或轉譯器動態地或靜態地執行，用以編譯程式代碼，用以維持軟體結構，用以進行其它操作，用以優化代碼，或用以轉譯代碼；(2)主程式代碼含操作/呼叫的執行，諸如已被優化/編譯的應用程式代碼；(3)主程式代碼相關聯的其它程式代碼，諸如存庫的執行用以維持軟體結構，用以進行其它軟體相關操作，或用以優化代碼；或(4)其組合。
參考圖2，描繪低功率計算平台的一實施例。於一個實施例中，低功率計算平台200包括一用戶端點，諸如電話、智慧型電話、平板、超可攜式筆記型電腦、筆記型電腦、桌上型電腦、伺服器、發射裝置、接收裝置、或任何其它已知的或可用的計算平台。例示之平台描繪耦合多個不同裝置的多個不同互連結構。此等互連結構之討論實例提供如下以提供實施上及涵括上的選項。然而，不要求低功率平台200包括或實施所描繪的互連結構或裝置。又復，可包括未特別顯示的其它裝置及互連結構。
始於該圖中心，平台200包括應用程式處理器205。經常如此包括低功率處理器，其可以是本文描述的或業界已知的處理器組態之版本。舉個實例，處理器200係實施為單晶片系統(SoC)。至於特定例示性實例，處理器200包括以英特爾®(Intel®)架構核心TM 為基礎的處理器，諸如i3、i5、i7或其它自英特爾公司(美國加州聖塔卡拉)可得的此種處理器。然而須瞭解取而代之，其它低功率處理器諸如得自加州善尼維爾之超微(AMD)、得自加州善尼維爾之MIPS技術公司的以MIPS為基礎的設計、自ARM控股公司或其客戶授權的以ARM為基礎的設計、或其被授權者或採用者可存在於其它實施例，諸如蘋果(Apple)A5/A6處理器、高通(Qualcomm)驍龍(Snapdragon)處理器、或TI OMAP處理器。
圖3為例示低功率資料發射平台的一實施例之略圖。如圖顯示，應用層、協定標準層、及實體標準層係顯示於圖中。更明確言之，應用層提供相機串列介面(CSI)的各種情況-311、316、356、361、367、371、及376。值得注意者，CSI可包括單向差分串列介面以發射資料及時鐘信號。
協定標準層包括CSI介面310及數位串列介面(DSI)315的另一情況。DSI可使用D-PHY實體介面界定主機處理器與周邊裝置間之協定。此外，協定標準層包括DigRF介面355、UniPro介面360、低延遲介面(LLI)365、超高速晶片間(SSIC)介面370、及周邊組件互連快速(PCIe)375介面。
最後，實體標準層提供D-PHY 305亞層。熟諳技藝人士將瞭解D-PHY包括實體層解決方案，MIPI相機介面、數位串列介面、及通用高速/低功率介面係植基於其上。此外，實體標準層包括M-PHY亞層350，其為D-PHY的後繼者，要求較少接腳，及提供每個接腳(對)較大頻寬，具有改良的功率效率。
其次參考圖4，描繪依據本發明一單晶片系統(SOC)設計之一實施例。至於特定例示性實例，SOC 400係涵括於用戶設備(UE)中。於一個實施例中，UE指稱由終端用戶使用來通訊的任何裝置，諸如手機、智慧型電話、平板、超薄型筆電、有寬頻配接器的筆記型電腦、或任何其它類似的通訊裝置。經常地UE連結至基地台或節點，其可能本質上對應GSM網路中的行動站台(MS)。
此處，SOC 400包括兩個核心-406及407。類似前文討論，核心406及407可遵照指令集架構，諸如以英特爾®(Intel®)架構核心TM 為基礎的處理器、超微(AMD)處理器、以MIPS為基礎的設計、以ARM為基礎的設計、或其客戶，以及其被授權者或採用者。核心406及407耦合至快取控制408，其係與匯流排介面單元409及L2快取410相關聯用以與系統400的其它部分通訊。互連結構490包括晶片上互連結構，諸如IOSF、AMBA、或前文討論的其它互連結構，其可能實施所描述發明的一或多個面向。
介面410提供通訊至其它組件的通訊通道，諸如用戶身分模組(SIM)430用以介接SIM卡，啟動ROM 435用以保有由核心406及407執行的啟動代碼用以初始化及啟動SOC 400，SDRAM控制器440用以介接外部記憶體(例如，DRAM 460)、快閃記憶體控制器$N45用以介接非依電性記憶體(例如，快閃記憶體465)、周邊控制器450(例如，串列周邊介面)用以介接周邊裝置，視訊編解碼器420及視訊介面425用以顯示及接收輸入(例如，觸控輸入)、GPU 415用以進行圖形相關運算等。此等介面中之任一者可結合本文描述的發明之面向。
此外，系統例示用於通訊的周邊裝置，諸如藍牙模組470、SDRAM控制器440、視訊編解碼器420、電源控制455、3G數據機475、GPS 480、及WiFi 485。注意如前述，UE包括用於通訊的無線電。結果，並非全部需要此等周邊通訊模組。然而，於UE中將涵括用於外部通訊的某種形式的無線電。
具有內建自我測試能力的介面可在發展週期或產品壽命的實質上任一點進行SoC的自我畫界。因硬體及邏輯係內建於SoC中，故鏈路自我測試無需外部輸入或指定的測試器。因自我測試處理將介面與SoC控制器隔離，故其為控制器協定所不可知，且無需改變來因應不同的控制器。跑標準測試圖樣諸如依從隨機圖樣(CRPAT)及依從抖動耐受圖樣(CJTPAT)的能力，使其能與由其它在相似介面上的相同圖樣所做量測作比較。
因一集合通道的任何子集可分開測試，故自我測試辦法為可擴充性，任何數目的資料線之測試可被涵括於單一循序測試中。自我測試特徵可置換或延伸於矽階段進行的分類及級別測試。總成供應商有能力識別匹配平台設計的實體層參數，使其能更快進行平台整合。由於免除了專用測試結構的設計、組裝及驗證的需要，自我測試介面可降低成本與縮短發展時程。
用於本文件目的，下列術語須具有後述意義： BERT：位元錯誤率測試器。 CRPAT、CJTPAT、LFSR：測試圖樣類型，亦即，依從隨機圖樣、依從抖動耐受圖樣、及線性回授移位暫存器。 EMI：電磁干擾。 HS Mode：高速模式；鏈路介面可能的操作速度之一，經常為叢發模式。 MIPI：行動工業處理介面。 PWM Mode：有些鏈路介面可用的脈衝寬度調變模式，常比全操作速度更慢；可使用於組態。 RMMI：參考M-PHY模組介面，MIPI規格的部分。 RRAP：遠端暫存器存取協定。 SoC：單晶片系統最少包括一控制器及一鏈路介面。 SSIC：超高速晶片間
欲使用SoC晶片測試的遠端裝置的一項選擇為位在指定板子上的該SoC晶片旁的晶片。另外，最可能鏈路錯誤的欲連結至SoC的最遠晶片可被選用於測試。若因若干其它理由，諸如串擾、EMI、或在其計畫位置的動態溫度梯度故不同的晶片可能有更多鏈路錯誤，則該晶片可用作為最惡劣情況測試。
眾多揭示實例係與SSIC/MIPI組態直接相關而不要求對SSIC裝置作修改。具有相似的鏈路介面之其它類型組態可無需不必要的實驗而針對自我測試設定。另外或此外，頻帶內PWM RRAP封包可經解碼以因應非SSIC裝置，及使其能進入適當回送迴路模式。
圖5為用於鏈路及介面之回送迴路測試的方塊圖。此項基本配置隔離了源自於鏈路通道或鏈路介面中之任一者的錯誤。受測裝置(DUT)502於測試圖樣產生器522產生測試圖樣及發射通過鏈路506的輸出通道516。遠端裝置504的遠端鏈路介面514作為回送迴路524，自輸入通道516接收測試圖樣及將其路徑安排入返回通道526。本地介面512自返回通道526接收測試圖樣。測試圖樣檢查器532比較該返回測試圖樣與於測試圖樣產生器522中產生的原先測試圖樣，及推衍出度量，例如位元錯誤率(BER)。度量可經由量測輸出存取。
較佳地，自我測試可控制於頻帶內及全然由受測裝置控制。此種辦法可藉使用由受測裝置及至少一個代表性遠端裝置瞭解的協定達成。舉例言之，行動工業處理介面(MIPI)為廣用於晶片對晶片通訊的頻帶內協定。然而，所揭示方法方便地調整適合其它頻帶內協定，使得在鏈路一端上的鏈路介面組配在鏈路另一端上的鏈路介面中的回送迴路。
圖6為針對於單晶片系統(SoC)中之鏈路介面的自我測試方法的流程圖。於步驟602，SoC與連結的遠端裝置使用相同的頻帶內協定來組配。於步驟604，SoC鏈路介面配置來發送控制信號到遠端裝置。於步驟606，SoC組配在遠端裝置上的回送迴路。於步驟608，SoC產生且發送脈衝或叢發脈衝的一測試圖樣用以揭露該鏈路的效能邊際。於步驟612，在遠端裝置上的回送迴路回送測試圖樣，提供了該鏈路的任何或全部通道的往返行程時間度量。於步驟614，SoC比較自回送迴路至原先產生的圖樣之返回圖樣，及推衍出位元錯誤率(BER)或其它品質測量值。於步驟616，SoC儲存或輸出經推衍的測試結果。
圖7為單晶片系統及鏈接用於鏈路介面的自我測試的一遠端裝置的方塊圖。舉例言之，鏈路介面可包括MIPI M-PHY控制器驅動一或多個M-PHY資料通道來組配依從採用標準的用於MIPI回送迴路模式的遠端裝置。SoC 702係藉發射襯墊706及接收襯墊716而鏈接到遠端裝置704。實施鏈路介面自我測試的功能塊中之部分包括脈衝寬度調變回送迴路有限狀態機(PWM回送迴路FSM)753、隔離器743、測試圖樣產生器及檢查器733、並列進串列出(PISO)713、串列進並列出(SIPO)723、2:1解多工器735、及N:1解多工器745、控制及狀態暫存器(CSR)731及771、及指令佇列(CMDQ)暫存器761。
PWM回送迴路FSM 753可包括序列自我測試的主狀態機。在初步復置之後，含SoC實體層732及SoC實體層配接器752的鏈路介面準備程式規劃遠端裝置704以設定回送迴路，其將測試信號708偏向入返回信號718。於若干實施例中，準備可包括SoC實體層732及SoC實體層配接器752進入低速PWM模式，及以減低速度執行遠端實體層712及遠端實體層配接器722的頻帶內程式規劃。指令佇列(CMDQ)暫存器761可保有指令序列用以由PWM回送迴路FSM 753取回及發送到發射器控制器754。於處理程序中之此點，隔離器743為非作用態，及指令可透過發射模組介面756(例如，RMMI)中繼到PHY發射通道734。於若干實施例中，各個PHY發射通道734可具有其本身專用的實體層配接器752。指令可進入PHY發射通道734作為發射器控制器信號737，及發送通過2:1解多工器735用以藉並列進串列出(PISO)713而被串列化。串列化信號橫過發射襯墊706，進入遠端裝置704上的遠端實體層712。於該處，遠端實體層712及遠端實體層配接器722建構用於測試信號708及返回信號718的回送迴路路徑。
來自遠端裝置704的組態確認及任何其它回應經由接收襯墊716返回SoC 702，用以由串列進並列出(SIPO)723加以並列化。然後，並列化信號1-N橫過PHY接收通道744作為接收器控制器信號747。隔離器743呈非作用態，接收器控制器信號747通過接收模組介面766，及進入SoC實體層配接器752上的接收器控制器764。接收器控制器764將遠端裝置704的回應通訊到PWM回送迴路FSM 753。於回送迴路建構期間發送的及接收的信號可被擷取於控制及狀態暫存器(CSR)771以供最終透過組織連結770讀取出。
回送迴路建立於遠端裝置704之後，SoC實體層732(或另外，取決於實施例，SoC實體層配接器752)啟用隔離器743。隔離器743通訊式解耦SoC實體層732與上游SoC實體層配接器752、SoC控制器772、及任何其它上游組件，使得只有鏈路及回送迴路影響位元錯誤率測量。測試圖樣產生器及檢查器733開始產生測試圖樣以發射為測試信號708，及檢查再度進入SoC實體層732作為返回信號718的該等圖樣。測試圖樣產生器及檢查器733可以是單一模組或分開的產生器及檢查器。於若干實施例中，SoC實體層732及SoC實體層配接器752連同遠端實體層712及遠端實體層配接器752可被置於高速(HS)模式而以全操作速度跑測試圖樣。
自測試圖樣產生器及檢查器733，測試圖樣736通過2:1解多工器735用以藉並列進串列出(PISO)713加以串列化。串列化信號橫過發射襯墊706進入遠端裝置704上的遠端實體層712。於該處，測試信號708環繞回送迴路行進及變成返回圖樣718，其透過接收襯墊716返回SoC 702。返回圖樣718係藉串列進並列出(SIPO)723予以並列化。並列化信號746藉N:1解多工器745組合。組合返回測試圖樣748進入測試圖樣產生器及檢查器733用以被檢查及與測試圖樣736比較來計算位元錯誤率及其它畫界參數。測試結果被擷取於控制及狀態暫存器(CSR)731中用於最終通過組織連結730讀取出。
共通通道738因載有DC信號故不涵括於測試中。分接入發射襯墊706及接收襯墊716的接取埠720可被使用來獨立監控流經襯墊的流量及驗證暫存器資料。於若干實施例中，自我測試可免除測試接取埠720的需要；於其它實施例中，其可被使用來驗證自我測試。
於若干實施例中，2:1解多工器735、PISO 713、發射襯墊706、遠端實體層712、遠端實體層配接器722、回送迴路708+718、接收襯墊716、及SIPO 723於頻帶內規劃相位及測試相位期間可以是啟用態。於若干實施例中，組織連結770、CSR 771、CMDQ 761、PWM回送迴路FSM 753、發射器控制器754、發射模組介面756、發射通道734、接收通道744、接收模組介面766、及接收器控制器764可以只啟用歷經頻帶內規劃相位。於若干實施例中，組織連結730、CSR 731、隔離器743、測試圖樣產生器及檢查器733、及N:1解多工器745可以只啟用歷經測試圖樣檢查相位。
圖8為自我測試期間SoC與遠端裝置間互動的額外細節之二層級時間線。此項程序使用外部BERT置換先前進行的設定及組配處理。本文揭示結合全部需要的設定及組配特徵於SoC內部，藉此免除外部測試器的需要。於該圖上，兩個連續區段的中心線表示時間，其自左至右增加。顯示於中心線上方的動作係由SoC進行，而顯示於中心線下方的動作係藉遠端裝置進行。
於相位801，SoC(上線)藉驅動於其發射襯墊上的DIF-N信號811而起始連結。初步，遠端裝置被中斷連結，且係於DIF-Z休眠模式821.1。回應於DIF-N信號811，遠端裝置退出休眠模式，及藉驅動DIF-N 821.2指示連結而回應。
SoC及遠端裝置兩者然後可進入針對相位802的PWM模式。PWM模式可於比鏈路的典型操作速度或最大操作速度更低的速度使用於頻帶內通訊。於各類型鏈路中，通常用作為鏈路管理介面的任何其它模式可取代針對相位802的PWM模式，於該處SoC利用遠端暫存器存取協定(RRAP)指令設定遠端裝置於回送迴路模式。SoC指令812.1(RRAP:LOOPBACK_EN)引導遠端裝置，使得回送迴路能安排接收信號的路徑通過鏈路至來源。遠端裝置藉發送回應822.1(RRAP:WR_RESP)至SoC而確認回送迴路被啟用，SoC藉發送指令812.2(RRAP:CONFIG_HS)引導遠端裝置組配其鏈路介面用於高速通訊。當遠端裝置被組配用於高速通訊時，其發送回應822.2(RRAP:WR_RESP)至SoC，及鏈路準備妥進入自我測試的下個相位。
於若干實施例中，下兩個部分t啟用相位803.1及803.2可以是單一連續相位。在測試的高速部分之前，SoC實體層係與SoC實體層配接器及其它上游組件隔離。初始，SoC及遠端裝置兩者進入擱置STALL狀態813.1、813.2、823.1及823.2。雖然遠端裝置維持於STALL狀態823.2，SoC啟動其模組介面(例如，RMMI)的邏輯隔離813.3。於高速測試期間達成此點以排除自SoC的其餘部分的實體層(例如，M-PHY)輸入，及防止返回測試信號圖樣通過模組介面(例如，RMMI)進入SoC發射器及接收器控制器。含隔離步驟813.3，t啟用時間可能約為0.1毫秒(ms)。
高速測試相位804為依從畫界階段。此種處理使用任何選取的「高」速(例如，MIPI HS-GEARs 1-4)為有用。SoC實體層832(例如，MPHY)驅動預定測試圖樣814.1。測試圖樣814.1典型地包括排列成互補圖樣的成組叢發信號。於若干實施例中，測試圖樣814.1可以是標準圖樣，諸如CRPAT、CJTPAT、線性回授移位暫存器(LFSR)或有CRC多項式的拌碼器。
於若干實施例中，鏈路之各個通道可有其本身專用測試產生/檢查器區塊於SoC實體層。另外，多於一個或甚至全部通道可分享單一測試產生/檢查器區塊。於若干實施例中，所產生的測試圖樣資料可發送到多工器，將其與功能資料組合。此外或另外，資料可藉並列進串列出(PISO)類比電路串列化以供發射。當資料達到遠端裝置時，其橫過回送迴路於預定位置，諸如遠端實體層配接器。回送迴路發送接收的資料824.1反向通過鏈路到SoC實體層。通過鏈路的往返行程路徑使其能進行端對端系統畫界。若為串列，自回送迴路回送的圖樣可於串列進並列出(SIPO)接收以分開不同通道的影響。於若干實施例中，回送圖樣不會時間重設，或發送到彈性緩衝器；如此避免掩蓋了源自於鏈路或回送迴路中的任何時間錯誤。依從性檢查器模組比較原先測試圖樣與得自回送迴路的回送測試圖樣。匹配錯誤及狀態量表係擷取於狀態暫存器中。
測試圖樣814.1的終端信號814.2發送之後，迴圈返回，及回送為返回終端信號824.2。於相位805中，遠端裝置可回到擱置STALL狀態825。同時，於SoC中或於組織連結模組中的測試軟體可讀取狀態暫存器及登錄所收集的畫界資料。於相位806中，為了結束測試，SoC實體層可驅動LINE-RESET 816。如此將SoC及遠端裝置過渡離測試模式。相位807，於LINE-RESET之後可以是功能模式，其中該鏈路可開始正常操作，或返回測試模式進行另一測試。
圖9為用於鏈路介面自我測試的狀態機。至主SoC控制器的電源啟動復置信號901，rst_n，將狀態機調整至IDLE狀態902。自IDLE狀態902，自暫存器諸如CSR至發射控制器的信號903.1，mstr_lpbk_en==1開始測試軟體以使其能主回送迴路。此外，自實體層至發射控制器的信號903.2，rmmi_hibern8_exit將模組介面調整出hibern8擱置狀態及進入PWM流通量模式。自SoC控制器至實體層的信號910，rmmi_tx_burst==1；及狀態機內部的pwm_seq_start==1；分別自發射控制器發送一叢發至實體層，及使得PWM序列能夠開始。
然後，狀態機過渡至狀態904，PWM_SEQ，其中SoC及遠端裝置兩者皆於針對PWM序列的PWM模式。內部信號920，pwm_seq_start==0；指示PWM序列正在進行中(亦即，無需開始)。若PWM序列成功地完成(例如，主回送迴路係在適當位置發揮功能)，內部信號907，pwm_seq_done==1；可觸發信號940，rmmi_tx_busrt==0至實體層用以停止發射叢發及伴隨過渡到狀態906，WAIT_HS_MODE，其中狀態機等待鏈路兩端離開PWM模式及進入HS模式。
信號909，pwm_mode==0指示兩個鏈接裝置已退出PWM模式，及觸發過渡至狀態908，ISOLATE_RMMI，其中信號950，rmmi_iso_en==1；被發送到實體層以使其能阻擋實體層與實體層配接器間的模組介面。如此防止進出SoC控制器的「正常」操作信號與於自我測試的HS部分期間在SoC與遠端裝置的鏈路介面間交換的測試圖樣信號混合。
然後，狀態機自動過渡至狀態912，MSTR_LPBK，其中SoC與遠端裝置的實體層及/或實體層配接器交換高速測試圖樣。結果可由SoC實體層收集及檢查而不涉及主SoC控制器。當狀態機接收信號911，mphy_lpbk_done==1時，回送迴路測試完成，及實體層結束發送輸出測試圖樣及檢查回送測試圖樣。信號960，rmmi_iso_en==0；發送到實體層而停用隔離器，及解除封鎖模組介面。信號911，mphy_lpbk_done==1也觸發過渡到LINE-RESET狀態914，其中於自我測試結束時，SoC復置遠端裝置至正常操作組態。隨後自動過渡至狀態916，WAIT_MSTR_LPBK_CLR。於此種狀態中，系統清除與回送迴路測試組態相關聯的暫存器。當接收信號913，mstr_lpbk_en==0時，指示主回送迴路組態已被停用，狀態機返回IDLE狀態902。
若內部信號905，pwm_seq_err==1指示於PWM_SEQ狀態904期間於PWM序列中的錯誤，則狀態機發送信號930，rmmi_tx_burst==0用以停止自實體層的發射叢發，及觸發過渡至LINE-RESET狀態914。
圖10為前一狀態圖的PWM_SEQ狀態的亞狀態圖。狀態1002，PWM_SEQ_IDLE，為由信號1001，rst_n==1產生的內設狀態，電源啟動復置發送至回送迴路。產生信號1010，pwm_seq_done=0；cmdq_pop=0；而指示PWM序列目前尚未結束，及指令佇列目前已「滿」；換言之，並無任何指令已經取回及發送。自PWM_SEQ_IDLE狀態1002，內部信號1003，pwm_seq_start==1使得PWM_SEQ亞狀態機904能開始。pwm_seq_start==1信號1003也觸發過渡至狀態1004，SEND_RRAP_CMD，其中指令係藉實體層自指令佇列(CMDQ)暫存器取回及以PWM模式發射。CMDQ指令的實例包括，但非限制性，使其能於遠端裝置回送迴路，HS模式的速度(例如，齒輪及速率)及於HS圖樣測試期間開始或結束脈衝之叢發。當進入狀態1004，SEND_RRAP_CMD時，若有所需，發送信號1020 cmdq_pop=0；來重填指令佇列。當自狀態1002，PWM_SEQ_IDLE過渡至狀態1004，SEND_RRAP_CMD時，但非當自狀態1006，WAIT_RRAP_RESP或狀態1008，ERROR_RESP時，此點略為冗餘。
當於狀態1004，SEND_RRAP_CMD中，狀態機可接收信號1005，rrap_ack_resp==1，指示在實體層已接收發送指令的有效確認。如此產生過渡至狀態1006，WAIT_RRAP_RESP，其中該狀態機等待遠端裝置的RRAP回應。若接收信號1009，cmdq_empty==0，則表示一或多個指令留在指令佇列中；據此，觸發返回狀態1004，SEND_RRAP_CMD，發送佇列中的下一個指令。當已經成功地執行佇列中的全部指令時，狀態機接收信號1011，cmdq_empty==1。如此使得狀態機產生內部信號1040，pwm_seq_done=1；用以指示PWM序列的結束。
另外，於狀態1004，SEND_RRAP_CMD中，狀態機可自實體層接收信號1007.1，rrap_err_resp=1，指示接收NACK；因錯誤故發送的指令無法確認。另一個可能性為狀態1004，SEND_RRAP_CMD中的狀態機可自實體層接收信號1007.2，timeout==1，指示狀態機的內部RRAP監視計時器已經逾時，沒有接收自遠端裝置的回應。信號1007.1或1007.2中之任一者觸發狀態過渡至狀態1008，ERROR_RESP，自其中可處理錯誤。最初，狀態機嘗試重新發送信號，自動返回狀態1004，SEND_RRAP_CMD。為了防止系統懸吊，可對復置前的重新嘗試次數加極限；每次重新嘗試RRAP發射，該狀態機發送信號1050，retry_cnt=retry_cnt+1；用以遞增暫存器諸如CSR中的計數器。當計數器達到其預定極限時，狀態1008，ERROR_RESP中的狀態機將自計數器暫存器接收信號1013，retry_cnt==retry_limit。此信號防止又另直接返回狀態1004，SEND_RRAP_CMD。取而代之，狀態機返回狀態1002，PWM_SEQ_IDLE彷彿剛出現電源啟動復置，及再度開始處理。 實例
實例1包括一種單晶片系統其包含一實體層及耦合至該實體層的一實體層配接器。該單晶片系統進一步包含耦合至該實體層配接器的邏輯。該邏輯係用以起始在該單晶片系統與一遠端裝置間之一鏈路介面上的一自我測試。此外，該單晶片系統包括耦合至該實體層的一發射通道的一圖樣產生器。該圖樣產生器係用以產生與該自我測試相關聯的測試圖樣產生指令。
於實例2中，該單晶片系統包括一隔離器其防止該實體層發送信號至一接收器控制器或自一發射器控制器接收信號。
於實例3中，該單晶片系統包括一組織耦合暫存器儲存該等測試圖樣產生指令或測試結果中之至少一者。
於實例4中，該單晶片系統包括耦合至該實體層之一接收通道的一圖樣檢查器。該圖樣檢查器係用以自該遠端裝置接收測試結果。
於實例5中，該單晶片系統包括一多工器組合一發射器控制器輸出及該圖樣產生器的一輸出成該實體層的一發射路徑。
於實例6中，該單晶片系統包括該圖樣產生器及該圖樣檢查器係組合於一單一模組內部。
實例7包括一種系統其包含與一主機裝置相關聯的一主機實體層。該系統包括與一遠端裝置相關聯的一遠端實體層及一介面用以鏈接該主機實體層與該遠端實體層。該遠端裝置包含一回送迴路用以引導自該主機裝置發射的一信號返回該遠端裝置。該回送迴路係由該主機實體層所可組配。
於實例8中，該系統進一步包括在該主機裝置上於該主機實體層與一通訊控制器間之一隔離器。該隔離器係由該主機實體層所可組配。
於實例9中，該回送迴路係經組配於該遠端裝置上的一實體層配接器中。
於實例10中，該系統進一步包括在該介面內部的一發射襯墊及一接收襯墊。於該發射襯墊中之一可用的通道集合的該子集係經組配成該回送迴路。
實例11包括一種含有指令的非暫態機器可讀取儲存媒體，其當執行時，使得一機器用以觸發一鏈路介面用以產生於一頻帶內協定中之一控制信號；通過一通訊鏈路之一或多個通道，使用該頻帶內協定組配一遠端裝置至一回送迴路模式；發送一測試圖樣至一遠端裝置；及自該遠端裝置接收一回送圖樣。
於實例12中，該非暫態機器可讀取儲存媒體係用以使得一機器用以基於該回送圖樣及該測試圖樣計算該鏈路介面的一操作邊際。
於實例13中，該頻帶內協定為MIPI。
於實例14中，該非暫態機器可讀取儲存媒體係用以使得一機器用以觸發該鏈路介面用以產生於該頻帶內協定中之一控制信號包含該鏈路介面之一復置。
於實例15中，該非暫態機器可讀取儲存媒體係用以使得一機器用以使用該頻帶內協定組配於該回送迴路模式的該遠端裝置包含於該鏈路介面以一第一模式操作期間組配該遠端裝置。進一步，用以發送該測試圖樣至該遠端裝置及用以自該遠端裝置接收一回送圖樣包含於該鏈路介面以一第二模式操作期間該測試圖樣的發射及該回送圖樣的收集。該第一模式係與該第二模式不同。
於實例16中，該第一模式為一低速模式及該第二模式為一高速模式。
於實例17中，該第一模式包含脈衝寬度調變。
於實例18中，該測試圖樣包含一依從隨機圖樣及一依從抖動耐受圖樣中之至少一者。
於實例19中，該非暫態機器可讀取儲存媒體係用以使得一機器用以進一步輸出該計算得的操作邊際。
於實例20中，該操作邊際包括一位元錯誤率。
前文詳細說明部分及附圖以若干細節描述實施例之實例以輔助瞭解。然而，保護範圍也可包括本文中未明確地描述的相當、置換、及組合。唯有本文隨附之申請專利範圍(連同母案、子案、或分割母案(若有)的申請專利範圍)界定受保護的智慧財產權的極限。
100‧‧‧處理器
101、102、406、407‧‧‧核心
101a-b、102a-b‧‧‧硬體執行緒、架構狀態暫存器、邏輯處理器
105‧‧‧匯流排
110‧‧‧晶片上介面模組
120‧‧‧ILTB、指令轉譯緩衝器(I-LTB)、提取單元
125、126‧‧‧解碼器、解碼邏輯
130‧‧‧配置器及重新命名器區塊
135‧‧‧整序/報廢單元、亂序單元
140‧‧‧執行單元
150‧‧‧低層級資料快取及資料轉譯緩衝器(D-TLB)
160‧‧‧電源控制
175‧‧‧記憶體
176‧‧‧應用程式代碼
177‧‧‧轉譯器代碼
180‧‧‧圖形裝置、圖形處理器
200‧‧‧低功率平台、處理器
205‧‧‧應用程式處理器
210‧‧‧數據機
215‧‧‧射頻積體電路(RFIC)
220‧‧‧電源管理
225‧‧‧輔助晶片
230、235‧‧‧無線
240‧‧‧揚聲器
245‧‧‧麥克風
250‧‧‧功率放大器
260‧‧‧開關
265‧‧‧天線
270‧‧‧顯示器
275‧‧‧相機
280‧‧‧儲存裝置
285‧‧‧網路
290‧‧‧除錯
305‧‧‧D-PHY
310‧‧‧通道狀態資訊(CSI)介面
311、316、356、361、367、371、376‧‧‧CSI
315‧‧‧數位串列介面(DSI)
350‧‧‧M-PHY亞層
355‧‧‧DigRF介面
360‧‧‧UniPro介面
365‧‧‧低延遲介面(LLI)
370‧‧‧超高速晶片間(SSIC)介面
375‧‧‧周邊組件互連快速(PCIe)
400、702‧‧‧單晶片系統(SOC)
408‧‧‧快取控制
409‧‧‧匯流排介面單元
410‧‧‧L2快取、介面
415‧‧‧GPU
420‧‧‧視訊編解碼器
425‧‧‧視訊介面
430‧‧‧用戶身分模組(SIM)
435‧‧‧啟動ROM
440‧‧‧SDRAM控制器
445‧‧‧快閃記憶體控制器
450‧‧‧周邊控制器
455‧‧‧電源控制器
460‧‧‧動態隨機存取記憶體(DRAM)
465‧‧‧快閃記憶體
470‧‧‧藍牙模組
475‧‧‧3G數據機
480‧‧‧GPS
485‧‧‧WiFi
490‧‧‧互連結構
502‧‧‧受測裝置(DUT)
504、704‧‧‧遠端裝置
506‧‧‧鏈路
512‧‧‧本地介面
514‧‧‧遠端鏈路介面
516‧‧‧輸出通道、輸入通道
522‧‧‧測試圖樣產生器
524‧‧‧回送迴路
526‧‧‧返回通道
532‧‧‧測試圖樣檢查器
542‧‧‧量測輸出
602-616‧‧‧步驟
706‧‧‧發射襯墊
708‧‧‧測試信號
712‧‧‧遠端實體層
713‧‧‧並列進串列出(PISO)
716‧‧‧接收襯墊
718‧‧‧返回信號
720‧‧‧接取埠
722‧‧‧遠端實體層配接器
723‧‧‧串列進並列出(SIPO)
730、770‧‧‧組織連結
731、771‧‧‧控制及狀態暫存器(CSR)
732‧‧‧SoC實體層
733‧‧‧測試圖樣產生器及檢查器
734‧‧‧PHY發射通道
735‧‧‧2:1解多工器
736‧‧‧測試圖樣
737‧‧‧發射器控制器信號
738‧‧‧共通通道
743‧‧‧隔離器
744‧‧‧PHY接收通道
745‧‧‧N:1解多工器
746‧‧‧並列化信號
747‧‧‧接收器控制器信號
748‧‧‧組合返回測試圖樣
752‧‧‧SoC實體層配接器
753‧‧‧脈衝寬度調變回送迴路有限狀態機(PWM回送迴路FSM)
754‧‧‧發射器控制器
756‧‧‧發射模組介面
761‧‧‧指令佇列(CMDQ)暫存器
764‧‧‧接收器控制器
766‧‧‧接收模組介面
772‧‧‧SoC控制器
801-807‧‧‧相位
803.1、803.2‧‧‧部分t啟用相位
811‧‧‧DIF-N信號
812.1‧‧‧SoC指令
812.2‧‧‧指令
813.1、813.2、823.1、823.2、825‧‧‧擱置STALL狀態
813.3‧‧‧隔離步驟
814.1‧‧‧測試圖樣
816‧‧‧LINE-RESET
821.1‧‧‧DIF-Z休眠模式
821.2‧‧‧DIF-N
822.1、822.2‧‧‧回應
824.1‧‧‧接收資料
824.2‧‧‧回送結束信號
901‧‧‧電源啟動復置信號
902‧‧‧IDLE狀態
903.1、903.2、909、911、913930、940、950、960、1001、1005、1007.1、1007.2、1009、1011、1013、1050‧‧‧信號
904‧‧‧PWN_SEQ狀態
905、907、920、1003、1010、1020、1030、1040、1050、1060‧‧‧內部信號
906、908、912、916、1002、1004、1006、1008‧‧‧狀態
914‧‧‧LINE_RESET狀態
1002‧‧‧PWM_SEQ_IDLE狀態
為了有助於瞭解，可能時，已經使用相同的元件符號以標示各幅圖式中共通的相同元件。圖式並未照比例繪製，及圖式中之各個元件的相對維度係示意地描繪而非必要照比例繪製。藉由考慮後文詳細說明部分結合附圖，將容易瞭解本文揭示之技術，附圖中： 圖1為依據一個實施例一系統的方塊圖； 圖2為依據一個實施例一系統的方塊圖； 圖3為依據一個實施例一系統的方塊圖； 圖4為依據一個實施例一單晶片系統的方塊圖； 圖5為用於鏈路及介面的日回送迴路測試之方塊圖； 圖6為於單晶片系統(SoC)中用於一鏈路介面的一自我測試方法的流程圖； 圖7為鏈接用於該鏈路介面的自我測試之一單晶片系統及一遠端裝置的方塊圖； 圖8為於一自我測試期間一單晶片系統與一遠端裝置間之互動的額外細節的二層級時間線； 圖9為用於鏈路介面自我測試的一狀態機；及 圖10為針對該先前狀態圖的PWM_SEQ狀態的子狀態圖。
400‧‧‧SOC
405、406、407‧‧‧核心
408‧‧‧快取控制
409‧‧‧匯流排介面單元
410‧‧‧L2快取、介面
415‧‧‧GPU
420‧‧‧視訊編解碼器
425‧‧‧視訊介面
430‧‧‧SIM
435‧‧‧啟動ROM
440‧‧‧SDRAM控制器
445‧‧‧快閃記憶體控制器
450‧‧‧周邊控制器
455‧‧‧電源控制
460‧‧‧DRAM
465‧‧‧快閃記憶體
470‧‧‧藍牙模組
475‧‧‧3G數據機
480‧‧‧GPS
485‧‧‧802.11 WiFi

Claims (20)

  1. 一種單晶片系統，其包含： 一實體層； 一實體層配接器，其耦合至該實體層； 邏輯，其耦合至該實體層配接器，其中該邏輯係用以起始在該單晶片系統與一遠端裝置間之一 鏈路介面上的一自我測試；及 一圖樣產生器，其耦合至該實體層的一發射通道，該圖樣產生器用以產生與該自我測試相關聯的測試圖樣產生指令。
  2. 如請求項1之單晶片系統，其進一步包含一隔離器，其防止該實體層發送信號至一接收器控制器或接收來自一發射器控制器之信號。
  3. 如請求項1之單晶片系統，其進一步包含一組織耦合暫存器，其儲存該等測試圖樣產生指令或測試結果中之至少一者。
  4. 如請求項1之單晶片系統，其進一步包含耦合至該實體層之一接收通道的一圖樣檢查器，該圖樣檢查器用以接收來自該遠端裝置之測試結果。
  5. 如請求項1之單晶片系統，其進一步包含一多工器，其組合一發射器控制器輸出及該圖樣產生器的一輸出成該實體層的一發射路徑。
  6. 如請求項5之單晶片系統，其中該圖樣產生器及該圖樣檢查器係被組合於一單一模組內部。
  7. 一種系統，其包含： 與一主機裝置相關聯的一主機實體層； 與一遠端裝置相關聯的一遠端實體層； 一介面，其用以鏈接該主機實體層與該遠端實體層， 其中，該遠端裝置包含一回送迴路，用以引導自該主機裝置發射的一信號返回該遠端裝置，並且 其中該回送迴路係由該主機實體層所可組配。
  8. 如請求項7之系統，其進一步包含在該主機裝置上於該主機實體層與一通訊控制器間之一隔離器，其中該隔離器係由該主機實體層所可組配。
  9. 如請求項7之系統，其中該回送迴路係經組配於該遠端裝置上的一實體層配接器中。
  10. 如請求項7之系統，其進一步包含在該介面內部的一發射襯墊及一接收襯墊，其中於該發射襯墊中之一可用的通道集合的一子集係經組配成該回送迴路。
  11. 一種含有指令的非暫態機器可讀取儲存媒體，其當執行時，使得一機器用以： 觸發一鏈路介面用以產生於一頻帶內協定中之一控制信號； 通過一通訊鏈路之一或多個通道，使用該頻帶內協定組配一遠端裝置為一回送迴路模式； 發送一測試圖樣至一遠端裝置；及 接收來自該遠端裝置之一回送圖樣。
  12. 如請求項11之非暫態機器可讀取儲存媒體，其含有指令，其當執行時，使得該機器用以基於該回送圖樣及該測試圖樣計算該鏈路介面的一操作邊際。
  13. 如請求項11之非暫態機器可讀取儲存媒體，其中該頻帶內協定為行動工業處理介面。
  14. 如請求項11之非暫態機器可讀取儲存媒體，其中去觸發該鏈路介面用以產生於該頻帶內協定中之一控制信號包含該鏈路介面之一復置。
  15. 如請求項11之非暫態機器可讀取儲存媒體，其中用於使用該頻帶內協定組配於該回送迴路模式中的該遠端裝置包含於該鏈路介面以一第一模式操作期間組配該遠端裝置； 其中用以發送該測試圖樣至該遠端裝置及用以接收來自該遠端裝置之一回送圖樣包含於該鏈路介面以一第二模式操作期間該測試圖樣的發射及該回送圖樣的收集；並且 其中該第一模式與該第二模式不同。
  16. 如請求項15之非暫態機器可讀取儲存媒體，其中該第一模式為一低速模式及該第二模式為一高速模式。
  17. 如請求項15之非暫態機器可讀取儲存媒體，其中該第一模式包含脈衝寬度調變。
  18. 如請求項11之非暫態機器可讀取儲存媒體，其中該測試圖樣包含一依從隨機圖樣及一依從抖動耐受圖樣中之至少一者。
  19. 如請求項12之非暫態機器可讀取儲存媒體，其含有指令，當受執行時，使得該機器用以進一步輸出經計算的該操作邊際。
  20. 如請求項12之非暫態機器可讀取儲存媒體，其中該操作邊際包括一位元錯誤率。
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