KR101963011B1 - 인터커넥트 리타이머 강화 - Google Patents

인터커넥트 리타이머 강화 Download PDF

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샤르마 데벤드라 다스
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Abstract

검사 패턴 및 오류 보고 시퀀스를 포함하는 검사 모드 신호가 생성된다. 검사 모드 신호는 하나 이상의 확장 디바이스 및 둘 이상의 서브링크를 포함하는 링크를 통해 전송된다. 검사 모드 신호는 서브링크 중 특정 서브링크를 통해 전송되고 수신 디바이스에 의해 특정 서브링크상의 오류를 식별하는데 사용된다. 오류 보고 시퀀스는 복수 개의 서브링크 내 서브링크의 오류 상태를 기술하는 오류 정보와 함께 인코딩된다.

Description

인터커넥트 리타이머 강화{INTERCONNECT RETIMER ENHANCEMENTS}
본 개시는 컴퓨팅 시스템에 관한 것으로, 특히 (배타적이지는 않음) 포인트-투-포인트 인터커넥트에 관한 것이다.
반도체 처리 및 로직 설계의 발전으로 말미암아 집적 회로 디바이스 상에서 존재할 수 있는 로직의 양적 증가가 가능하게 되었다. 그 결과로서, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로에서부터 개개의 집적 회로상에 존재하는 다중 코어, 다중 하드웨어 쓰레드, 및 다중 논리 프로세서뿐만 아니라, 그러한 프로세서 내에서 집적된 다른 인터페이스에 이르기까지 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적인 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의의 개수의 코어, 하드웨어 쓰레드, 논리 프로세서, 인터페이스, 메모리 제어기 허브 등을 포함할 수 있다.
더 많은 처리 능력을 더 작은 패키지 내에 맞추어 넣으려는 역량이 더 커진 결과로서, 소형의 컴퓨팅 디바이스의 인기가 증가하고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가하였다. 그러나 이렇게 소형의 디바이스는 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들면, 현대의 서버에서는 컴퓨팅 능력을 높이기 위해 일반적으로 다중 코어를 가진 단일 프로세서뿐만 아니라, (다중 소켓이라고도 지칭하는) 다중 물리 프로세서가 존재한다. 그러나 컴퓨팅 시스템에서 장치의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 장치 간의 통신이 더욱 중요해지고 있다.
실제로, 애초에 전기 통신을 취급하였던 전통적인 멀티-드롭 버스로부터 고속의 통신을 용이하게 해주는 완전히 발달한 인터커넥트 아키텍처에 이르기까지 인터커넥트 기술이 성장하였다. 불행하게도, 더욱 높은 속도로 소모해버리는 미래의 프로세서의 수요로서, 해당하는 수요는 기존의 인터커넥트 아키텍처의 역량에 집중되고 있다.
도 1은 인터커넥트 아키텍처를 포함하는 컴퓨팅 시스템의 실시예를 예시한다.
도 2는 계층화된 스택(layered stack)을 포함하는 인터커넥트 아키텍처의 실시예를 예시한다.
도 3은 인터커넥트 아키텍처 내부에서 생성되거나 수신되는 요청 또는 패킷의 실시예를 예시한다.
도 4는 인터커넥트 아키텍처의 송신기와 수신기 쌍의 실시예를 예시한다.
도 5a 및 도 5b는 하나 이상의 확장 디바이스를 포함하는 예시적인 링크의 간략화한 블록도를 예시한다.
도 6a 내지 도 6e는 링크의 하나 이상의 서브링크에서 오류를 결정하기 위한 검사 모드의 예시적인 구현예의 간략화한 블록도를 예시한다.
도 7은 예시적인 정렬된 세트의 표현을 예시한다.
도 8은 링크에서 예시적인 접속해제 및 재접속을 표현하는 간략화한 블록도를 예시한다.
도 9는 다중 모드 리타이머를 제공하기 위한 예시적인 기술을 도시하는 플로우차트이다.
도 10은 리타이머의 예시적인 물리 계층 로직의 간략화한 블록도를 예시한다.
도 11a 내지 도 11e는 확장 디바이스를 사용하여 구현된 링크와 관련하는 예시적인 기술을 예시하는 플로우차트이다.
도 12는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 도시한다.
도 13은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 14는 프로세서의 블록도의 실시예를 예시한다.
도 15는 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 16은 다중 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 17은 시스템 온 칩(System on Chip, SoC)으로서 구현된 예시적인 시스템을 예시한다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처적 및 마이크로 아키텍처적 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 측정치/높이, 특정 프로세서 파이프라인 스테이지, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 발명의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 자명할 것이다. 다른 사례에서, 본 발명을 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 널리 공지된 컴포넌트 또는 방법에 관해서는 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로에서 에너지 보존 및 에너지 효율에 관하여 설명될 수 있을지라도, 다른 실시예는 다른 형태의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 더 나은 에너지 효율 및 에너지 보전으로부터 또한 이득을 받을 수 있는 다른 형태의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 설명된 실시예는 데스크톱 컴퓨터 시스템 또는 울트라북™으로 한정되지 않는다. 그리고 또한, 휴대형 디바이스, 태블릿, 다른 신(thin) 노트북, 시스템 온 칩(systems on a chip, SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말기(personal digital assistant, PDA), 및 휴대 PC를 포함한다. 임베디드 애플리케이션은 통상적으로 아래에서 교시된 기능 및 동작을 수행할 수 있는 마이크로컨트롤러, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(network computer, NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 설명된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 한정되지 않고, 에너지 보존 및 효율을 위해 소프트웨어를 최적화하는 것에도 관련될 수 있다. 아래의 설명에서 즉시 명백해지는 바와 같이, 본 명세서에서 설명된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든 아니든) 성능 고려 사항과 장차 균형을 이루는 '녹색 기술'에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 그 결과 컴포넌트들 사이를 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 그뿐만 아니라, 다양한 세분된 시장은 시장의 요구에 맞는 인터커넥트 아키텍처의 다양한 양상을 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는데 반해, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 아래에서, 본 명세서에서 설명된 본 발명의 양태로부터 잠재적으로 이득을 받게 될 복수의 인터커넥트가 논의된다.
하나의 인터커넥트 패브릭 아키텍처는 PCIe 아키텍처를 포함한다. PCIe의 기본적인 목표는 여러 세분 시장, 즉 클라이언트(데스크톱 및 모바일), 서버(표준 및 기업), 및 임베디드 및 통신 디바이스를 연결해주는 개방형 아키텍처에서 여러 벤더들의 컴포넌트 및 디바이스를 상호 동작할 수 있게 하는 것이다. PCI 익스프레스는 다양한 미래의 컴퓨팅 및 통신 플랫폼을 목적으로 정의된 고성능의 범용 I/O 인터커넥트이다. 그의 사용 모델, 적재-저장(load-store) 아키텍처, 및 소프트웨어 인터페이스와 같은 일부 PCI 속성은 개정을 통해 유지되어 온 반면, 이전의 병렬 버스 구현은 뛰어난 확장성의 완전 직렬 인터페이스로 대체되었다. PCI 익스프레스의 최신 버전은 새로운 레벨의 성능 및 특징을 넘겨주기 위해 최신의 포인트-투-포인트 인터커넥트, 스위치-기반 기술, 및 패킷화된 프로토콜을 활용한다. 전력 관리, 서비스 품질(Quality Of Service, QoS), 핫-플러그/핫-스왑 지원, 데이터 무결성, 및 오류 처리는 PCI 익스프레스에 의해 지원되는 최신의 특징들 중 일부이다.
도 1을 참조하면, 한 세트의 컴포넌트들을 상호접속하는 포인트-투-포인트 링크로 구성된 일 실시예가 도시된다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus, FSB)(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 설명되는 바와 같이 직렬의 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준용하는 직렬의 차동 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스에 의해 액세스 가능한 랜덤 액세스 메모리(random access memory, RAM), 비-휘발성(non-volatile, NV) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(double-data rate, DDR) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(dynamic RAM, DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express, PCIe 또는 PCIE) 상호 접속 아키텍처 내 루트 허브, 루트 콤플렉스, 또는 루트 제어기다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(memory controller hub, MCH), 노스브릿지, 인터커넥트 제어기 허브(interconnect controller hub, ICH), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 즉 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 말한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 바와 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 지칭될 수 있는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI 간 브릿지 디바이스(virtual PCI-to-PCI bridge device)의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(Network Interface Controller, NIC), 애드-인(add-in) 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(Universal Serial Bus, USB) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 PCI 디바이스를 지원하는 PCIe 대 PCI/PCI-X 브릿지를 포함할 수 있다. PCIe 내 엔드포인트 디바이스는 종종 레거시, PCIe, 또는 루트 콤플렉스 통합 엔드포인트라고 분류되기도 한다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 마찬가지로, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다. 또한, 시스템의 하나 이상의 링크(예를 들면, 123)는 리타이머, 리피터 등과 같은 하나 이상의 확장 디바이스(예를 들면, 150)를 포함할 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 예시된다. 계층화된 프로토콜 스택(200)은 퀵 패스 인터커넥트(Quick Path Interconnect, QPI) 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(next generation high performance computing interconnect, HPI) 스택, 또는 다른 계층화된 스택과 같은 임의 형태를 포함한다. 도 1 내지 도 4를 참조하여 바로 아래의 설명은 PCIe 스택과 관련될지라도, 다른 인터커넥트 스택에도 똑같은 개념이 적용될 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함하는 PCIe 프로토콜 스택이다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스는 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
PCI 익스프레스는 패킷을 사용하여 컴포넌트들 사이에서 정보를 전달한다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 송신 컴포넌트로부터 수신 컴포넌트로 전달한다. 송신된 패킷은 다른 계층을 통해 흐르므로, 패킷은 그러한 계층에서 패킷을 처리하는데 필요한 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되며 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되고 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
트랜잭션 계층
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를테면 데이터 링크 계층(210)과 물리 계층(220) 사이에서 인터페이스를 제공한다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packet) 또는 TLP)의 조립과 해체이다. 트랜잭션 계층(205)은 전형적으로 TLP에 대하여 신용 기반 흐름 제어(credit-based flow control)를 관리한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간적으로 분리되어 있는 트랜잭션을 구현한다.
또한 PCIe는 신용 기반 흐름 제어를 활용한다. 이러한 체계에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 신용 수량을 광고한다. 도 1의 제어기 허브(115)와 같이, 링크의 반대편에 있는 외부 디바이스는 각각의 TLP에 의해 소비된 신용의 개수를 카운트한다. 트랜잭션은 만일 그 트랜잭션이 신용 한계치를 초과하지 않으면 송신될 수 있다. 응답을 수신하면, 크레딧 수량이 복원된다. 신용 체계의 장점은 신용 제한에 처하지 않으면, 신용 반환의 지연은 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 장소로/로부터 전달하는 읽기 요청 및 쓰기 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 공간에 액세스하는데 사용된다. 구성 공간으로의 트랜잭션은 읽기 요청 및 쓰기 요청을 포함한다. 메시지 공간 트랜잭션(또는 간단히 메시지)는 PCIe 에이전트들 간의 대역-내(in-band) 통신을 지원하기 위해 정의된다.
그러므로 일 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립한다. 현재 패킷 헤더/패이로드의 포맷은 PCIe 사양서 웹사이트에서 PCIe 사양서에서 찾아볼 수 있다.
이제 도 3을 참조하면, PCIe 트랜잭션 서술자가 예시된다. 일 실시예에서, 트랜잭션 서술자(300)는 트랜잭션 정보를 운반하는 메커니즘이다. 이와 관련하여, 트랜잭션 서술자(300)는 시스템에서 트랜잭션의 식별(identification)을 지원한다. 다른 잠재적인 사용례는 디폴트 트랜잭션 정렬 및 트랜잭션의 채널과의 연계의 추적 수정을 포함한다.
트랜잭션 서술자(300)는 글로벌 식별자 필드(302), 속성 필드(304) 및 채널 식별자 필드(306)를 포함한다. 예시된 예에서, 글로벌 식별자 필드(302)는 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 글로벌 트랜잭션 식별자(302)는 모든 미해결 요청(outstanding request)에 고유하다.
일 구현예에 따르면, 로컬 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해 생성되는 필드이며, 그 요청 에이전트에게 완료를 요구하는 모든 미처리 요청에 고유하다. 그뿐만 아니라, 이 예에서, 소스 식별자(310)는 PCIe 계층구조 내에서 요청자 에이전트를 고유하게 식별한다. 따라서, 소스 ID(310)와 함께, 로컬 트랜잭션 식별자(308) 필드는 계층 도메인 내에서 트랜잭션의 전역적인 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(304)는 트랜잭션의 디폴트 처리의 수정을 허용하는 부가 정보를 제공하기 위해 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예약 필드(314), 순서 필드(316), 및 노-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브필드(312)는 트랜잭션에 우선순위를 할당하는 개시자(initiator)에 의해 수정될 수 있다. 예약 속성 필드(314)는 미래를 위해 예약으로 남겨 놓거나 또는 벤더-정의(vendor-defined) 용도로 남겨 놓는다. 우선순위 또는 보안 속성을 이용하는 있음직한 사용례 모델은 예약 속성 필드를 이용하여 구현될 수 있다.
이 예에서, 순서 속성 필드(316)는 디폴트 정렬 규칙(default ordering rules)을 수정할 수 있는 정렬의 타입을 전달하는 옵션 정보를 공급하기 위해 사용될 수 있다. 일 예의 구현예에 따르면, "0"라는 정렬 속성은 디폴트 정렬 규칙을 적용한다는 것을 나타내며, "1"이라는 정렬 속성은 완화된 정렬(relaxed ordering)를 나타내는데, 쓰기(write)는 동일한 방향으로 쓰기를 진행할 수 있으며, 읽기 완료(read completion)는 동일한 방향으로 쓰기를 진행할 수 있다. 스누프 속성 필드(318)는 트랜잭션이 스누프되는지를 결정하기 위해 사용된다. 도시된 바와 같이, 채널 ID 필드 필드(306)는 트랜잭션이 연관되어 있는 채널을 식별한다.
링크 계층
데이터 링크 계층(210)이라고도 지칭되는 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 사이의 중간 단계로서 작용한다. 일 실시예에서, 데이터 링크 계층(210)의 기능은 두 컴포넌트들 사이에서 트랜잭션 계층 패킷(Transaction Layer Packet, TLP)을 교환하기 위한 신뢰할 수 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립되는 TLP를 받아들이고, 패킷 시퀀스 식별자(211) 즉, 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 수정된 TLP를 물리 계층(820)에 제공하여 물리 계층을 통해 외부 디바이스로 전송한다.
물리 계층
일 실시예에서, 물리 계층(220)은 패킷을 외부 디바이스에 물리적으로 송신하는 논리 서브블록(221) 및 전기 서브블록(222)을 포함한다. 여기서 논리 서브블록(221)은 물리 계층(221)의 "디지털" 기능에 필요한 역할을 수행한다. 이와 관련하여, 논리 서브블록은 물리 서브블록(222)에 의해 전송하기 위한 발송 정보를 준비하는 송신 섹션과, 수신된 정보를 링크 계층(210)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신 섹션을 포함한다.
물리 블록(222)은 송신기와 수신기를 포함한다. 송신기는 논리 서브블록(2821)에 의해, 송신기가 직렬화하여 외부 디바이스에 송신하는 심볼을 공급받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트스트림으로 변환한다. 비트스트림은 역직렬화되어 논리 서브블록(221)에 공급된다. 일 실시예에서, 8b/10b 송신 코드가 채용되고, 10-비트 심볼이 송신되고/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 또한 일 예에서, 수신기는 또한 입력되는 직렬 스트림으로부터 복구된 심볼 클록을 제공한다.
앞에서 설명된 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(2820)이 PCIe 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그렇게 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는, (1) 패킷을 조립하는 제 1 계층 즉, 트랜잭션 계층과, 패킷을 순차적으로 배열하는 제 2 계층 즉, 링크 계층과, 패킷을 송신하는 제 3 계층 즉, 물리 계층을 포함할 수 있다. 특정 예로서, 공통 표준 인터페이스(common standard interface, CSI) 계층화된 프로토콜이 활용된다.
다음으로 도 4를 참조하면, PCIe 직렬 포인트-투-포인트 패브릭의 실시예가 도시된다. PCIe 직렬 포인트-투-포인트 링크의 실시예가 예시되지만, 직렬 포인트-투-포인트는 직렬 데이터를 송신하기 위한 임의의 송신 경로를 포함하므로, 직렬 포인트-투-포인트 링크는 그렇게 한정되지 않는다. 도시된 실시예에서, 기본 PCIe 링크는 두 개의 저 전압의 차동 구동된 신호 쌍들, 즉 송신 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 데이터를 디바이스(410)로 송신하는 송신 로직(906) 및 데이터를 디바이스(410)로부터 수신하는 수신 로직(407)을 포함한다. 다시 말해서, 두 개의 송신 경로, 즉 경로(416 및 417), 및 두 개의 수신 경로, 즉 경로(418 및 419)가 PCIe 링크에 포함된다.
송신 경로는 송신 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이 데이터를 송신하기 위한 임의의 경로를 말한다. 두 디바이스, 이를테면 디바이스(405)와 디바이스(410) 사이의 접속은 링크(415)와 같은 링크라고 지칭된다. 링크는 하나의 레인(lane)을 지원할 수 있고, 각각의 레인은 한 세트의 차동 신호 쌍(하나의 쌍은 송신용, 하나의 쌍은 수신용)을 나타낸다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인을 합친 것일 수 있으며, 여기서 N은 예를 들어 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 보다 넓은 임의의 지원된 링크 폭이다.
차동 쌍은 레인(416 및 417)과 같이 차동 신호를 송신하는 두 개의 송신 경로를 말한다. 일 예로서, 회선(416)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉 상승 에지일 때, 회선(417)은 하이 로직 레벨에서 로우 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 크로스-커플링, 전압 오버슈트/언더슈트, 링잉 등과 같은 더 양호한 전기적 특성을 보여준다. 이것은 송신 주파수를 더 빠르게 해줄 수 있는 더 나은 타이밍 윈도우를 가능하게 해준다.
일부 구현예에서, PCIe 준용 링크와 같은 링크는 하나 이상의 리타이머 또는 리피터와 같은 다른 확장 디바이스를 포함할 수 있다. 리타이머 디바이스(또는 간단히 "리타이머")는 디지털 I/O 신호를 수신하고 재송신(리타임)하는 액티브 전자 디바이스를 포함할 수 있다. 리타이머는 디지털 I/O 버스와 함께 사용될 수 있는 채널의 길이를 연장하는데 사용될 수 있다. 리타이머는 프로토콜에 정통하고, 소프트웨어에 투명할 수 있으며, PCIe의 링크 등화 절차와 같은 링크 등화 절차를 실행할 수 있다. 하나 이상의 리타이머를 편입한 링크는 유사한 프로토콜을 사용하지만 리타이머가 없는 링크에 의해 실현된 데이터 레이트와 비교할만한 데이터 레이트로 둘 이상의 별개의 전기 서브링크(electrical sub-link)를 형성할 수 있다. 예를 들어, 단일의 리타이머를 포함하는 링크는 두 개의 별개의 서브링크 - 각각은 8.0 GT/s로 동작함 - 를 갖는 링크를 형성할 수 있다.
그러나 다른 확장 디바이스가 존재하며, 이들 확장 디바이스 중 일부 디바이스는 몇몇 통신 프로토콜과의 상호운용성 문제를 갖고 있다. 예로서, 일부 리피터는 PCIe 3.0의 링크 등화 프로토콜을 지원하지 않을 수 있다. 또한, 확장 디바이스를 활용하여 더 긴 물리적 채널 길이를 실현하는 일부 애플리케이션은 그러한 채널 길이를 활용하려는 경향이 있다. 이와 같은 경향 및 다른 경향은 리타이머를 많은 시스템에서 점차 중요한 디바이스로 만들었다.
도 5a 및 도 5b는 하나 이상의 리타이머를 포함하는 예시적인 링크의 간략화한 블록도(500a-b)를 예시한다. 예를 들어, 도 5a에서, 제 1 컴포넌트(505)(예를 들면, 업스트림 컴포넌트)를 제 2 컴포넌트(510)(예를 들면, 다운스트림 컴포넌트)에 접속하는 링크는 단일의 리타이머(515a)를 포함할 수 있다. 제 1 서브링크(520a)는 제 1 컴포넌트(505)를 리타이머(515a)에 접속할 수 있고 제 2 서브링크(520b)는 리타이머(515a)를 제 2 컴포넌트에 접속할 수 있다. 도 5b에서 도시된 바와 같이, 여러 리타이머(515a, 515b)가 링크를 연장하기 위해 활용될 수 있다. 세 개의 서브링크(520a-c)가 두 개의 리타이머(515a, 515b)를 통해 정의될 수 있는데, 이때 제 1 서브링크(515a)는 제 1 컴포넌트를 제 1 리타이머(515a)에 접속하고, 제 2 서브링크는 제 1 리타이머(515a)를 제 2 리타이머(515b)에 접속하며, 제 3 서브링크(515c)는 제 2 리타이머(515b)를 제 2 컴포넌트에 접속한다.
도 5a 및 도 5b의 예에서 도시된 바와 같이, 리타이머는 두 개의 슈도 포트(pseudo port)를 포함할 수 있고, 슈도 포트는 각자의 다운스트림/업스트림 방향을 동적으로 결정할 수 있다. 각각의 리타이머(515a, 515b)는 업스트림 경로 및 다운스트림 경로를 가질 수 있다. 또한, 리타이머(515a, 515b)는 포워딩 모드 및 실행 모드를 비롯한 동작 모드를 지원할 수 있다. 일부 사례에서 리타이머(515a, 515b)는 서브링크를 통해 수신된 데이터를 디코딩하며 다른 서브링크를 통해 다운스트림으로 포워딩될 데이터를 다시 인코딩할 수 있다. 일부 사례에서, 리타이머는 예를 들면 정렬된 세트 데이터를 처리하고 포워딩할 때 수신한 데이터에서 일부 값을 수정할 수 있다. 또한, 리타이머는 잠재적으로 PCIe와 같은 사양으로 정의된 한 세트의 폭 옵션과 같은 임의의 폭 옵션을 그의 최대 폭으로서 지원할 수 있다.
일부 사례에서, 채널에서 결함이 발생할 수 있다. 하나 이상의 리타이머를 활용할 때, 링크는 여러 서브링크를 포함하며 서브링크 중 임의의 서브링크에서 결함은 결국 전체 링크에 대해 검출되는 결함일 수 있다. 특정 서브링크의 결함이 하나 이상의 리타이머를 포함하는 링크에서 식별되도록 서브링크 레벨에서 시스템 내 결함 위치가 결정되게 하는 검사 모드가 제공될 수 있다. 영향받은 서브링크의 식별은 링크에 대해 수행된 디버그 절차에서 사용될 수 있다.
도 6a 내지 도 6e는 채널 내 전기 서브링크 중 어느 서브링크가 채널에서 오류를 생성하는지를 결정하기 위한 검사 모드의 예시적인 구현예를 도시하는 예시적인 블록도(600a-e)를 예시한다. 도 6a의 예에서, 검사 모드에 진입할 수 있으며, 검사 모드는 (예를 들어, 제 1 엔드포인트의) 다운스트림 포트(605)와 (예를 들어, 다른 엔드포인트의) 업스트림 포트(610) 사이에서 채널을 가로질러 전송되는 표준화된 신호를 정의할 수 있다. (루트 포트와 같은) 제 1 엔드포인트(예를 들면, 605)는 정의된 데이터 시퀀스(620a)와 그 뒤를 이은 오류 보고 시퀀스(625a)를 포함하는 신호를 전송할 수 있다. 리타이머(615)는 신호(630)를 수신하고 시퀀스(620a)가 예상하는 시퀀스와 일치하는지를 결정한다. 만일 시퀀스(625a)가 검사 모드에서 정의된 시퀀스와 일치하지 않으면, 리타이머(615)는 불일치를 오류로서 식별한다.
신호(630)를 수신한 후, 리타이머(615)는 궁극적으로 검사 모드와 관련하여 다른 신호(635)를 생성할 수 있다. 일 구현예에서, 신호(635)에서, 리타이머(615)는 ((620b)에서) 동일한 정의된 시퀀스를 다시 생성한다. 리타이머(615)는 신호(630)에서 수신된 것 같은 시퀀스(620a)를 다시 생성하지 않지만, 검사 모드에서 정의된 것과 같은 시퀀스(예를 들면, 620b)를 새로 다시 생성한다. 이것은 서브링크 결함을 격리시키는 작용을 하여, 어디가 (예를 들면, 어느 서브링크가) 오류의 진원지인지를 식별하기 어렵게 만드는 오류를 포함하는 시퀀스가 채널 전체로 전파되지 않을 수 있다. 그러나, 오류 보고 시퀀스(예를 들면, 625a, 625b)에서 인코딩된 정보가 검사 모드에서 전송된 각 신호에서 유지되어, 검사 모드 동안 오류 검출 결과가 디바이스에서 디바이스로 넘겨지도록 한다. 또한, 각각의 오류 보고 시퀀스(예를 들면, 625a, 625b)에서 인코딩된 오류 검출 정보는 채널의 서브링크 내에서 다른 오류가 검출될 때 갱신된다. 예를 들어, 리타이머(615)는 오류에 대한 시퀀스(620a)를 수신하고 분석하면, 오류 보고 시퀀스(625b)의 적어도 일부를 인코딩하여 엔드포인트(605)와 리타이머(615)를 접속하는 서브링크에 대해 리타이머(615)에서 하나 이상의 오류가 검출되었는지를 식별한다. 이러한 정보는 이전에 수신한 오류 보고 시퀀스(625a)에서 기술된 다른 정보에 추가될 수 있다.
계속 도 6a의 예를 참조하면, 리타이머(615)는 갱신된 오류 보고 시퀀스(625b) 및 새로이 생성된 시퀀스(620b)를 포함하는 신호(635)를 전송할 수 있다. 제 2 엔드포인트(610)는 신호(635)를 수신하고 불일치(예를 들면, 검사 모드에 대해 정의된 시퀀스를 벗어나는 하나 이상의 맞지 않는 비트)에 관해 시퀀스(620b)를 분석하여, 임의의 식별된 불일치에 기초하여 리타이머(615)와 엔드포인트(610) 사이의 서브링크에서의 오류 또는 결함 상태를 식별할 수 있다. 제 2 엔드포인트는 또한 오류 보고 시퀀스(625b)를 디코딩하여 검사 중에 채널 내 서브링크 중 (만일 있다면) 어느 서브링크가 오류를 생성하였는지를 식별할 수 있다. 일부 사례에서, 다른 예 중에서도, 오류는 링크 검사 및 관리 툴에 의한 나중의 처리 및 분석을 위해 하나 이상의 레지스터에 기록될 수 있다.
도 6b의 예를 참조하면, 일부 구현예에서, 루프백 상태(loopback state)는 검사 모드를 구현하는데 적극 활용될 수 있다. 일부 사례에서, 루프백 검사 모드를 사용하면 잠재적인 백워드 호환성 문제를 극복하는데 도움을 줄 수 있다. 많은 사례에서, 채널에서 엔드포인트 및/또 리타이머는 상이한 제조자, 밴더 등에 의해 제공될 수 있다. 엔드포인트 디바이스 중 하나 이상의 엔드포인트 디바이스는 검사 모드를 지원하는 (예를 들면, 검사 시퀀스에서 오류를 검출하고, 오류 보고 시퀀스 데이터를 갱신하고, 서브링크 오류 레지스터를 갱신하는 것 등) 로직을 갖고 있지 않을 수 있지만, 그럼에도 채널 내 디바이스(예를 들면, PCIe)에 의해 활용된 인터커넥트 프로토콜에 따라서 정의된 루프백 모드와 같은 루프백 모드를 지원한다. 검사 모드를 지원하지 않는 특정 엔드포인트는 업스트림 컴포넌트(예를 들면, 다른 엔드포인트 및 리타이머)에 의해 생성되어 그로부터 수신된 오류 보고 시퀀스 데이터를 다시 전달할 수 있어서, 이들 컴포넌트 중 하나 이상의 컴포넌트는, 다른 예시적인 구현예 중에서, 특정 엔드포인트가 검사 모드를 완전히 지원하지 않음에도 불구하고, 검사 모드의 결과를 관찰하고 처리할 수 있게 된다.
도 6b에서, 신호(630 및 635)는 도 6a의 예처럼, 예를 들어, 제 1 엔드포인트(605)로부터 리타이머(615)로 그리고 리타이머(615)로부터 제 2 엔드포인트(610)로 각기 전송될 수 있다. 검사 모드는 신호(635)가 제 2 엔드포인트(610)에 도달할 때 이 신호가 제 2 엔드포인트(610)로부터 리타이머(615)로 전송된 신호(640)를 통해 루프백되도록 하는 루프백 상태에서 구현될 수 있다. 신호(640)는 시퀀스(620c) 및 신호내 시퀀스(620a 및 620b)를 분석하여 생긴 오류 검출 정보를 포함하는 오류 보고 시퀀스(625c)의 재생성된 신호를 포함할 수 있다. 리타이머(615)는 시퀀스(620c)를 오류에 대해 분석할 수 있다. 수신된 시퀀스(620c)로부터 리타이머(615)가 검출한 것으로서, 엔드포인트(610)와 리타이머(615) 사이의 서브링크의 오류 상태는 리타이머(615)에 의해 생성되어 엔드포인트(605)로 전송되는 것으로서, 시퀀스(620d)의 다른 인스턴스를 더 포함하는 신호(645)에 포함된 갱신된 오류 보고 시퀀스(625d)에서 전달될 수 있다.
도 6b의 예에서, 엔드포인트(605)는 검사 모드 신호(645) 내에서 수신된 시퀀스(620d)를 분석함으로써 검사 루프백에서 최종 오류 분석을 수행할 수 있다. 또한, 엔드포인트(605)는 루프백 동안 시퀀스(620a, 620b, 620c, 620d)의 분석 결과를 식별하기 위해 오류 보고 시퀀스(625d)를 인터럽트할 수 있다. 엔드포인트(605 및 610)와 리타이머(615) 사이의 특정 서브링크에서 오류 조건이 오류 보고 시퀀스(625d)에 포함된 정보로부터 식별될 수 있다. 엔드포인트(605)에서 (잠재적으로는 (또는 대안으로) 또한 엔드포인트(610) 또는 리타이머(615)에서) 추가 로직은, 다른 예 중에서도, 서브링크 오류 상태를 (예를 들면, 채널에 대응하는) 레지스터나 다른 데이터 구조에 보고하거나 또는 링크 분석 및 디버깅에서 사용하기 위한 로직에 보고할 수 있다.
도 6c를 참조하면, 일부 구현예에서, 오류 보고 시퀀스(예를 들면, 625a-d)는 일련의 오류 보고 데이터 세트(또는 "세그먼트")를 포함할 수 있고, 각각의 오류 보고 세그먼트는 하나 이상의 리타이머(예를 들면, 615)를 포함하면서 두 엔트(605610)를 연결하는 채널 내 서브링크 중 적어도 하나의 서브링크에 대응한다. 예를 들어, 도 6b의 예에서, 오류 조건은 (예를 들면, 시퀀스(620a, 620b, 620c)의 분석을 요약하는 (625b, 625c, 625d)에서) 세 번 보고된다. 따라서, 적어도 세 개의 세그먼트가 오류 보고 시퀀스(625a-d)의 각각에서 제공될 수 있다. 예를 들어, 도 6c의 예에서 예시된 바와 같이, 시퀀스(620a)의 분석 결과는 오류 보고 시퀀스(625b)에 포함된 세그먼트 "Err1"내 결과를 인코딩함으로써 반영될 수 있다. (리타이머(615)에 의한) 오류 보고 세그먼트(Err1)의 인코딩 및 그 인코딩을 통해 기술된 오류 상태 정보는 오류 보고 시퀀스(625c)에 실려 엔드포인트(610)를 통해 효과적으로 전달될 수 있다. 예를 들어, 엔드포인트(610)는 오류 보고 시퀀스(625c)의 Err1을 오류 보고 시퀀스(625b)의 Err1에 포함된 동일한 인코딩으로 다시 인코딩할 수 있다. 또한, 엔드포인트(610)는 (예를 들어, 수신한 시퀀스(620b)의) 분석 결과가 오류 보고 시퀀스(625b)의 세그먼트 중 다른 세그먼트, 본 예에서는 오류 보고 시퀀스(625c) 내 "Err2"에서 인코딩되는 것을 식별할 수 있다. 마찬가지로, 다른 예 중에서도, (예를 들면, 리타이머(615)에 의해 생성된) 다음 오류 보고 시퀀스(625d)는 오류 보고 시퀀스(625b)에 포함된 것과 동일한 Err1 및 Err2의 인코딩을 포함할 수 있어서 리타이머(615)에 의해 수행되고 그 리타이머의 대응하는 오류 보고 시퀀스("Err3")의 인코딩에서 기술된 시퀀스(620c)의 분석 결과와 함께 엔드포인트(605)에 보고된 분석 결과를 전파할 수 있다.
오류 보고 시퀀스(625b) 또는 다른 오류 보고 데이터는 검사 모드 동안 채널의 서브링크의 오류 상태를 계속적으로 문서화하기 위해 다양한 방법으로 포맷되고 인코딩될 수 있다. 도 6c의 예에서 소개한 바와 같이, 일부 구현예에서, 오류 보고 데이터는 세그먼트로 분리될 수 있는데, 이때 각각의 세그먼트는 채널의 특정 서브블록의 오류 상태 정보를 기술하도록 지정된다. 일부 구현예에서, 오류 보고 시퀀스는 이들 시퀀스가 기술하는 링크의 구조에 기초하여 미리 구성될 수 있다. 예를 들어, 만일 루프백 검사 모드에 두 개의 리타이머(및 그 결과로 각각의 방향으로 세 개의 서브링크)를 채용하는 링크가 제공되면, 적어도 다섯 개의 오류 보고 세그먼트가 정의될 수 있다. 한편, 단일의 리타이머(및 두 개의 서브링크)를 채용하는 링크의 경우, 오류 보고 시퀀스는 링크를 검사하기 위한 적어도 세 개의 세그먼트를 포함하는 것 등으로 정의될 수 있다. 일부 사례에서, 검사 모드 동안 지원되는 서브링크의 최대 개수에 대응하는 세그먼트의 개수를 포함하는 공통 오류 보고 시퀀스가 정의될 수 있다. 또 다른 예에서, 오류 보고 시퀀스의 세그먼트 및 구조는, 다른 예 중에서도, 예를 들어 링크를 확장 디바이스 및 서브링크의 개수에 대해 분석함으로써 동적으로 결정될 수 있다.
전술한 일부 예에서 예시된 바와 같이, 일부 사례에서, 오류 보고 시퀀스는 세그먼트의 시퀀스로서 구현될 수 있는데, 각각의 세그먼트는 채널 내 각 서브링크에 대한 오류 검출에 대응한다. 또한, 별도의 세그먼트가 서브링크와 연관된 채널의 업스트림 부분 및 동일 서브링크와 연관된 채널의 다운스트림 부분에 정적으로 할당될 수 있다. 다른 사례에서, 오류 보고 시퀀스 세그먼트는 서브링크 오류 보고 결과에 동적으로 맵핑되거나 할당될 수 있다. 예를 들어, 세그먼트는 선착순 기준으로 제 1 세그먼트에 채워지는 제 1 평가의 결과와, 제 2 세그먼트에 채워지는 제 2 평가의 결과 등의 오류 보고 결과와 함께 할당될 수 있다. 일부 구현예에서, 검사 모드는 링크의 양방향에서 사용되어서 일부 사례에서는 검사 모드 시퀀스(예를 들면, 620)가 링크를 통해 처음 업스트림 전송되도록 하고 다른 사례에서는 동일 링크를 통해 처음 다운스트림 전송되도록 할 수 있다. 그러한 사례에서, 다른 잠재적인 예 중에서도, 제 1 서브링크의 오류 평가는 일부 검사에서 보고될 (예를 들면, Err1에서 보고될) 첫 평가일 수 있으며 다른 사례에서는 그 대신 다른 서브링크의 평가가 (예를 들어, Err1 세먼트에서) 처음 보고될 수 있다.
일부 구현예에서, PCIe, PCI, QPI 등과 같은 기존 프로토콜의 정렬된 세트, 훈련 시퀀스, 또는 달리 정의된 데이터 시퀀스는 검사 모드에서 사용하기 위해 활용될 수 있다. 예를 들어, 각각의 서브링크를 가로질러 전달된 고정 검사 모드 시퀀스(예를 들면, 620)는 인터커넥트 프로토콜의 정의된 시퀀스를 포함하는 것으로 정의될 수 있다. 예를 들면, 일부 구현예에서, PCIe 전기 유휴 정렬된 세트(electrical idle ordered set, EIOS), 전기 유휴 퇴장 시퀀스 정렬된 세트(electrical idle exit sequence ordered set, EIEOS), 수정된 준용 패턴, 또는 다른 패턴이나 정렬된 세트가 고정 검사 모드 시퀀스로서 사용되거나 고정 검사 모드 시퀀스에 포함될 수 있다. 일부 사례에서, 정의된 정렬된 세트 또는 다른 시퀀스가 오류 보고 데이터(예를 들면, 625)에서 또는 오류 보고 데이터로서 사용하기 위해 수정되거나 강화될 수 있다. 일부 사례에서, 오류 보고를 위한 정의된 기존의 정렬된 세트 또는 다른 시퀀스를 활용하면 레거시 디바이스가 설정된 정렬된 세트에 포함된 특정의 오류 인코딩을 정밀하게 해석하는 로직을 갖고 있지 않을 때라도 레거시 디바이스가 신호를 받아 이를 확인하게 해주는 상호운용성을 높여주는데 도움이 될 수 있다. 예를 들면, 일 구현예에서, PCIe SKP 정렬된 세트(SKP ordered set, SKP OS) 또는 다른 정렬된 세트가 사용될 수 있다. 예를 들어, 도 6d 및 6e의 예에서 도시된 바와 같이, 정렬된 세트(OS1-OS6)의 시퀀스는 예시적인 오류 보고 시퀀스(예를 들면, 625)의 세그먼트로서 활용될 수 있다. 각각의 정렬된 세트에는 오류 평가 결과가 인코딩되는 하나 이상의 필드, 심볼, 바이트 등이 제공될 수 있다.
도 6d의 예에서, 예시적인 링크는 루트 포트(650)를 특정 엔드포인트(655)에 접속하며 두 개의 리타이머(660, 665)를 포함한다. 세 개의 서브링크(675a, 675b, 675c)는 루트 포트(650)를 제 1 리타이머(660)에 접속하고, 제 1 리타이머(660)를 제 2 리타이머(665)에 접속하며, 제 2 리타이머(665)를 엔드포인트 디바이스(655)에 접속한다. 도 6d 및 6e의 예에서, 레지스터는 정렬된 세트(예를 들면, OS1-OS6) 중 어느 것이 검사 모드 중인 어느 서브링크 채널에 대응하는지를 정의하는 데이터를 포함할 수 있다. 각 검사 모드 신호(예를 들면, 670a-670f)에 포함될 고정 검사 모드 시퀀스/패턴(예를 들면, 620)이 또한 미리 할당되어서, 검사 모드에 진입할 때, 이 패턴(620)이 각 서브링크 채널을 통해 성공적으로 전송되었는지를 링크상의 각 디바이스(예를 들면, 650, 655, 660, 665)가 평가하도록 구성되게 할 수 있다. 앞의 예에서처럼, 만일 수신된 패턴이 예상된 패턴을 벗어나면, 수신/평가 디바이스는 오류를 기술하는 정보를 이용하여 서브링크에 대응하는 오류 보고 세그먼트(예를 들면, OS1-OS6)를 인코딩할 수 있다. 다른 예 중에서도, 그러한 정보는 예를 들어, 서브링크를 통해 수신된 패턴에서 검출된 오류의 개수, 첫 오류가 검출되었던 블록 및/또 비트, 오류가 검출되었던 서브링크의 레인을 포함할 수 있다. 오류 보고를 담고 있는 이러한 정렬된 세트는 특정 서브링크의 수신 단을 통해 디바이스에 의해 제공되는 것으로서 특정 서브링크의 오류 평가 결과를 보존하기 위해 후속 디바이스에 의해 링크를 통해 포워딩될 수 있다.
도 6d의 예에서 예시된 것으로서, 시스템의 루프백 상태를 이용하여 구현된 검사 모드와 관련하여 검사 모드 패턴(620) 및 오류 보고 시퀀스(625)의 세그먼트를 포함하는 제 1 신호(670a)가 전송된다. 초기 신호(670a)는 임의의 오류가 평가되기 전에 전송되므로, 오류 결과와 함께 인코딩될 오류 보고 시퀀스(625)의 세그먼트(예를 들면, OS1-OS6)의 부분은 비어 있는 채로 전송될 수 있다(또는 각 서브링크 채널의 오류 보고가 아직 완료되지 않았음을 표시하도록 인코딩될 수 있다). 제 1 리타이머(660)는 신호(670a)를 수신하고 검사 모드 패턴이 예상한 패턴을 벗어나는지를 평가할 수 있다. 본 예에서, 검사 모드 패턴(620)은 제 1 서브링크(675a)의 다운스트림 채널을 통해 오류 없이 전송된다. 리타이머(660)는 제 1의 정렬된 세트(OS1)가 제 1 서브링크(675a)의 다운스트림 채널에 대한 오류를 문서화하기 위해 사용되는 것을 식별할 수 있고 따라서 제 1 서브링크(675a)의 다운스트림에서는 아무 오류도 검출되지 않았다는 것을 표시하도록 오류 보고 시퀀스 세그먼트(OS1)를 인코딩할 수 있다. 루프백 검사 모드는 계속하여 리타이머(660)가 검사 모드 패턴을 다시 생성하게 하고 이 검사 모드 패턴을 제 1 서브링크(675a)의 (예를 들면, 오류 "없음"을 보여주는) 평가의 인코딩된 결과를 OS1에 포함시킨 오류 보고 시퀀스 데이터와 함께 신호(670b)에 포함하게 할 수 있다.
도 6d의 예에서 도시된 바와 같이, 신호(670d)의 사례에서, 제 2 리타이머(665)에 의해 수신된 바와 같은 패턴은 오류를 포함하고 있다. 이 오류는 패턴의 예상 값을 벗어난 수신 패턴의 하나 이상의 비트에 의해 입증될 수 있다. 그러한 오류는 송신 디바이스(예를 들면, 660), 수신 디바이스(예를 들면, 665), 또는 서브링크 자체(예를 들면, 675b)의 레인을 비롯하여, 서브링크상의 각종의 잠재적 결함에 의해 초래될 수 있다. 따라서, 본 예에서, 제 2 리타이머(665)는, 다음 검사 모드 신호(670c)를 생성하여 전송할 때, 제 2 서브링크(675b)의 다운스트림 채널에 대한 오류 결과가 신호(670c)에 포함된 오류 보고 시퀀스의 정렬된 세트(OS2)에서 인코딩되리라는 것을 식별할 수 있다. 따라서, 제 2 리타이머(665)는 제 2 서브링크(675b)의 다운스트림 채널에 대해 검출된 오류를 기술하는 OS2를 신호(670c) 내에 인코딩할 수 있다. 또한, 리타이머(665)는 정렬된 세트(OS1)의 인코딩이 검사 모드 신호(670d)의 OS1에서 수신된 것과 동일한 인코딩을 포함하도록 신호(670c)의 오류 보고 시퀀스에서 다시 인코딩/반복된다. 그러면 검사 모드 신호(670c)는 서브링크(675c)의 다운스트림 채널을 통해 엔드포인트(655)로 전송될 수 있으며 엔드포인트(655)는 신호(670d)에 포함된 고정 검사 모드 패턴을 평가하여 이 패턴이 서브링크(675c)의 다운스트림 채널을 통해 오류 없이 수신된 것을 식별할 수 있다.
계속하여 이전의 예를 참조하면, 후속 검사 모드 신호(예를 들면, 670d-670e)는 검사 모드 신호 시퀀스의 루프백에 따라서 서브링크(675c, 675b, 675a)의 업스트림 채널을 통해 전송될 수 있다. 본 예에서, 식별되는 유일하게 다른 오류는 서브링크(675c)의 업스트림 채널을 통해 전송된 검사 모드 신호(670d)의 패턴에 있다. 따라서, 후속 검사 모드 신호(예를 들면, 670e, 670f)는 제 3 서브링크(675c)의 다운스트림 채널에 대응하는 오류 보고 세그먼트(예를 들면, OS4)에서 이러한 오류의 검출을 초기에 반영할 수 있다.
(신호(670f)에서) 루프백 검사 모드 시퀀스를 수신하면, 루트 포트 또는 다른 컴포넌트는 오류 보고 시퀀스 세그먼트(OS1-OS6)에서 문서화된 오류 정보를 식별하여 서브링크 단위로 어디에서 그리고 무슨 오류가 생성하였는지를 식별할 수 있다. 예시적인 일 구현예에서, 디바이스(예를 들면, 650, 655, 660, 665), 서브링크(예를 들면, 675a-675c), 및/또는 서브링크 채널마다는 물론이고 (또는 잠재적으로) 전체 링크마다 하나 이상의 제어 상태 레지스터가 유지될 수 있다. 오류 보고 시퀀스 세그먼트(OS1-OS6)에 포함된 오류 정보는 레지스터를 오류 정보로 채우기 위해 사용될 수 있다. 이러한 레지스터 내 오류 정보는 서브링크 및 각 서브링크에 소속된 디바이스의 평가를 수행하여 링크에서 결함 조건이나 다른 문제를 식별하기 위해 추적될 수 있다.
예시적인 일 구현예에서, 하나 이상의 제어 상태 레지스터가 정의될 수 있다. 루프백 검사 모드가 서브링크 채널에 지원되는지를 식별하는 하나 이상의 비트를 포함하는 링크 역량 레지스터(link capabilities register)가 제공될 수 있으며 하나 이상의 비트는 또한 오류 검출 역량 중 무슨 레벨이 채널에서 사용 가능한지(예를 들면, 블록 레벨, 비트 레벨, 레인 레벨 오류 검출 등)를 식별할 수 있다. 검사 모드에 진입하였을 때를 표시하고 검사 모드 동안 특정 디바이스가 어떻게 기능하는지(예를 들면, 특정의 고정 검사 모드 시퀀스를 다시 생성한 뒤에 특정 개수의 오류 보고 세그먼트를 다시 생성하는지 등)를 표시하도록 설정될 수 있는 필드를 포함하는 링크 제어 레지스터가 제공될 수 있다. 검사 동안 생성된 오류 보고 시퀀스 데이터와 관련하여 사용되는 오류 로그 레지스터가 또한 제공될 수 있다. 일 예에서, 오류 로그 레지스터는 다음과 같은 필드를 포함할 수 있다.
Figure 112016050374550-pct00001
일부 구현예에서, 루프백 검사 모드(또는 검사 모드)는 하나 이상의 리타이머(또는 다른 확장 디바이스)를 포함하는 링크의 양방향에서 지원될 수 있다. 예를 들어, 도 6e의 예에서 도시된 바와 같이, 루프백 검사 모드는 이와 달리 엔드포인트(655)에서 시작할 수 있고 루트 포트(650)에서 다시 엔드포인트(655)로 루프백될 수 있다. 예를 들어, 엔드포인트(655)는 검사 시에 검사 모드 패턴(620) 및 여섯 개의 정렬된 세트 세그먼트(예를 들면, OS1-OS6)를 포함하는 오류 보고 시퀀스를 포함하는 제 1 신호(680a)를 전송할 수 있다. 본 예에서, 오류 보고 세그먼트(OS1-OS6)는 도 6d의 예에서와 동일한 서브링크 채널 평가를 보유할 수 있다. 예를 들어, 리타이머(665)는 서브링크(675c)(예를 들면, OS4)의 업스트림 채널에 할당된 오류 보고 세그먼트를 인코딩하고 인코딩된 세그먼트를 포함하는 신호(680b)를 전송함으로써 루프백에서 제 1 신호(680a)의 패턴에 대해 수행된 오류 평가를 보고할 수 있다. 그 다음, 리타이머(660)는 신호(680b)를 수신하고 패턴이 오류를 포함하고 있는지를 평가한다. 리타이머(660)는 서브링크(675b)의 업스트림 채널에 할당된 오류 보고 세그먼트(예를 들면, OS5)에서 그의 검사 결과를 인코딩하고, 인코딩된 오류 보고 세그먼트를 검사 모드 신호(680c)에 포함된 오류 보고 시퀀스에 추가한다. 도 6d의 예에서와 같이, 이러한 검사 시퀀스는 신호(680d-680f)를 이용하여 나머지 서브링크 채널에 대해 검사 (및 그에 대한 보고 결과)를 지속한다. 검사 결과는 궁극적으로 신호(680f)를 통해 엔드포인트(655)로 전달될 수 있다. 또한, 도 6d의 예에서와 같이, 마지막 서브링크의 검사는, 비록 본 검사 결과가 검사 모드 신호 중 임의의 신호에 포함될 수 있을지라도, 마지막 검사 모드 신호(예를 들면, 670f, 680f)를 수신하는 디바이스에서 수행될 수 있다. 따라서, 일부 사례에서, 검사될 마지막 서브링크 채널에 할당된 오류 보고 세그먼트는 검사 모드 시퀀스에서 (마지막 검사 모드 신호(예를 들면, 670f, 680f)에 대해 검사를 수행하는 디바이스(예를 들면, 650, 655)에 의해 결과가 직접 취득되기 때문에) 비어 있는 채로 남아 있을 수 있다. 일부 사례에서, 미사용된 오류 보고 세그먼트는 오류 보고와는 다른 목적을 위해, 이를테면 다른 예시적인 용도 중에서도, 일련의 오류 보고 세그먼트 전반에 DC 밸런스를 유지하기 위해 인코딩될 수 있다.
도 6d 및 도 6e의 예에서 도시된 바와 같이, 일부 구현예에서, 검사될 서브링크(예를 들면, 675a-c)의 각각의 업스트림 및 다운스트림 채널은 결과적으로 (도 6d 및 도 6e에서 예시된 사례에서) 오류 보고 시퀀스가 여섯 세그먼트를 포함하는 오류 보고 시퀀스 세그먼트(예를 들면, OS1-OS6)를 각자 할당 받을 수 있다. 일부 구현예에서, 각각의 서브링크는 복수 개의 오류 보고 시퀀스 세그먼트를 할당받을 수 있고, 그래서 검사 모드 신호의 길이를 더 연장할 수 있다. 예를 들어, 각각의 서브링크 채널은 각기 (예를 들면, 각 서브링크 채널의 검사와 관련하여 더 상세한 오류 상태 정보의 인코딩을 수용하기 위해) 둘 이상의 오류 보고 세그먼트를 할당받을 수 있다.
서브링크 채널을 오류 보고 시퀀스 내의 특정의 정렬된 세트에 정적으로 할당하는 대신, 대안의 실시예는 검사 파라미터에 따라서 검사 모드의 호출 시 할당되거나 사용될 수 있는 한 세트의 세그먼트를 제공할 수 있다. 예를 들어, 일 예에서, 검사 모드 신호 내에서 제공된 오류 보고 세그먼트는 서브링크 채널이 검사되는 순서에 따라서 사용될 수 있다. 예를 들어, 루프백 검사 모드 동안 첫 번째로 검사된 모든 서브링크는 일차로 수행된 검사 결과(예를 들면, OS1)에 대해 지정된 세그먼트에서 자기의 인코딩된 결과를 가질 것이다. 예를 들면, 도 6e의 예의 그러한 접근방법을 이용하면, 신호(680a) 내 제 1 검사 모드 패턴에 대한 오류 평가 결과는 OS1에서 인코딩되었을 것이고, 신호(680b)의 제 2 오류 평가는 OS2에서 인코딩되었을 것이다. 그러나 도 6d의 예에서처럼, 루프백 검사 모드가 서브링크(675a)의 검사부터 시작할 때, 시퀀스(670a) 내 패턴에 대한 검사 결과는 OS1에서 인코딩되었을 것이고, 시퀀스(670b)에 대한 검사 결과는 OS2에서 인코딩되었을 것이다. 그러한 대안의 구현예에서, 각 서브링크 채널마다 전담된 오류 보고 세그먼트를 제공하는 대신, 다른 잠재적인 예 중에도, 오류 보고 시퀀스는 발생될 보고된 검사 결과의 개수에 따라서 (예를 들면 두 개의 확장 디바이스를 갖는 링크를 지원하기 위해 여섯 세그먼트 대신 다섯 세그먼트를 이용하여) 오류 보고 세그먼트를 제공할 수 있다.
예시적인 일 예에서, 검사 모드는 PCIe 준용 시스템에서 제공될 수 있고 PCIe 루프백으로 진입함으로써 진입될 수 있다. 일부 구현예에서, (하나 이상의 확장 디바이스를 포함하는) 링크를 루프백으로 가져가고 또한 그 루프백이 검사 모드 루프백이라고 표시하는 제어 신호가 전송될 수 있다. 다른 사례에서, 훈련 시퀀스 및/또 프레이밍 토큰의 하나 이상의 비트가 검사 모드 루프백 상태로의 진입을 협상하는데 사용될 수 있다. 일부 사례에서, 루프백 상태로 천이하는데 사용되는 훈련 시퀀스의 하나 이상의 비트는 루프백 상태가 본 명세서에서 설명된 예시적인 검사 모드의 원리를 구현하는 것과 같은 검사 모드 루프백 상태라고 표시하는 것으로 인코딩된 하나 이상의 비트를 포함할 수 있다. 또한, 일 예에서, 검사 모드 루프백 시그널링은 EIEOS와 그 다음에 오는 Loopback.Active 상태를 표시하는 데이터 스트림 정렬된 세트의 시작(start of data stream, SDS)을 전송하는 것으로 시작할 수 있다. 일 예에서, EIEOS-SDS 시퀀스는 각 서브링크에 대해 평가되는 고정 검사 모드 패턴으로서 작용할 수 있다. 데이터 블록에서 허용된 유일한 패턴은 data_in=0(예를 들면, 표준 LFSR 출력) 및 서브링크에서 서브링크로 전송된 각각의 검사 모드 신호에 포함되는 오류 보고 시퀀스의 세그먼트를 구체화하는 SKP OS의 시퀀스이도록 검사 모드가 정의될 수 있다. 연속하는 일련의 여섯 개의 SKP OS를 정의하는 실시예에서, SKP OS의 시퀀스는 정확히 370 블록 간격으로 전송될 수 있다. 링크상의 각 디바이스는 검사 모드 신호를 인식할 수 있으며 따라서 진행할 검사 모드 신호를 예상할 수 있다(검사 모드 신호에서 사용된 변형의 SKP OS에서 인코딩된 오류 보고 정보를 디코딩하는 로직을 갖지 않은 일부 디바이스는 예외로 함). 아키텍처는 상이한 클록킹 아키텍처를 지원할 수 있으며 이들 중 일부 아키텍처는 SKP OS를 상이한 명목 레이트로 전송되게 한다. 예를 들어, SSC(Independent Spread Spectrum Clocking)를 가진 SRIS(Separate Reference Clocks with Independent Spread Spectrum Clocking) 아키텍처의 사례에서, 여섯 SKP OS는 37 데이터 블록 다음으로 예정될 수 있다.
도 7은 전술한 바와 같이 루프백 검사 모드를 지원하도록 증강된, 예시적인 PCIe SKP 정렬된 세트(700)의 표현을 예시한다. 예를 들어, 심볼 0 내지 (4*N-1)은 표준 SKP 심볼에 대응할 수 있다. 심볼 4*N은 단지 셋 이상의 심볼이 현재 SKP OS에 포함된다는 것을 경고하는 표준의 SKP END 심볼일 수 있다. 마지막 세 심볼(705, 710, 715)은 SKP OS의 특정 사용 사례에 대응하는 정보로 인코딩되는 것으로 예약될 수 있다. 일부 사례에서, SKP 심볼(705, 710, 715)에 선행하는 표준 SKP 심볼도 또한 (검사 모드 패턴과 함께) 오류에 대해 검사될 수 있다. 이와 같은 사례에서, 이러한 표준 SKP 심볼은 검사 모드 패턴의 일부라고 간주될 수 있다. 일부 사례에서, 심볼(705, 710, 715)의 적절한 포맷(예를 들면, 4*N+1, 4*N+2, 4*N+3)은 링크의 링크 훈련 상태(link training state, LTSSM)에 기초할 수 있다. 일 예에서, SKP 심볼(705, 710, 715)은 링크 상태가 루프백일 때 서브링크 검사 결과를 보고하기 위해 인코딩되는 것으로 정의될 수 있다. 일 예에서, SKP 심볼(705, 710, 715)에 포함된 데이터 중 24 비트는 서브링크에 대한 오류 보고 세그먼트를 구현할 수 있고 다음과 같은 포맷에 따라서 오류 보고 결과를 인코딩하기 위해 적응될 수 있다.
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전술한 바와 같이 구현예는 본 명세서에서 개시된 특징 중 일부를 그저 편리하게 예시하기 위해 제시된 비제한적인 예로서 제공될 뿐이라는 것을 인식하여야 한다. 예를 들어, PCIe와 다른 인터커넥트 프로토콜(예를 들면, QPI, IDI, PCI 등)을 준용하고 프로토콜에서 정의된 특징(예를 들면, 정렬된 세트, 훈련 시퀀스, 링크 상태 등) 중 일부를 활용하는 검사 모드가 제공될 수 있다. 또한, 리타이머가 종종 앞의 예에서 지명되지만, 본 명세서에서 설명된 원리 및 특징 중 일부는 다른 종류의 확장 디바이스를 채용하는 시스템에도 마찬가지로 적용 가능하다는 것을 인식하여야 한다. 또한, 다른 대안의 예 중에서, 다른 검사 모드 신호, 고정 검사 모드 패턴, 및 오류 보고 시퀀스는 본 명세서에서 개시된 개념의 범위를 일탈하지 않고 본 명세세서에서 지명된 특정한 예 이외에서도 구현될 수 있다.
대역내 접속해제 검출(In-band Disconnect Detection)
리타이머 및 다른 확장 디바이스는 여러 상이한 특징 및 폼 팩터를 채용하는 여러 상이한 시스템에서 사용될 수 있다. 예를 들어, 일부 시스템에는 하나 이상의 리타이머를 포함하는 링크상의 디바이스들의 핫-플러깅이 제공될 수 있다. 일부 사례에서, 리타이머는 케이블 내부에서 사용될 수 있으며 그러한 케이블은 핫-플러깅 및 여타 용도를 지원하도록 계획될 수 있다. 일부 사례에서, 리타이머는 대역외(out-of-band) 접속/접속해제 시그널링을 제공하는 측파대 신호 및/또 다른 지원 로직을 제공하지 않는 일부 애플리케이션에서 구현될 수 있다. 또한, 리타이머는 그러한 리타이머의 사용을 제한하는, 리타이머가 일 부품인 링크에서 접속해제 및 재접속을 처리하기에는 미흡하거나 장비를 갖추고 있지 않을 수 있다. 따라서, (예를 들면, 뜻밖의 접속해제/재접속에 더욱 관대한) 덜 강인한 확장 디바이스가 종종 인터커넥트 프로토콜 특징 및 요건을 더욱 잘 준용할 수 있는 리타이머 및 다른 확장 디바이스에 대체되기도 하며, 그렇지 않으면 더욱 최적한 확장 해법이 있어야 한다.
일부 구현예에서, 대역내 접속해제/재접속의 검출은 예시적인 리타이머에 의해 지원될 수 있다. 그러한 해법은 다른 예시적인 장점 중에서도, 앞에서 소개된 문제 중 적어도 일부를 다룰 수 있다. 다른 특징 및 용례 중에서도, 대역내 접속해제/재접속 검출 로직을 장비한 리타이머는 (이를테면 핫-플러그에서) 뜻밖의 접속해제 및 재접속을 동적으로 검출하고 지원할 수 있다. 접속해제(및/또 재접속)의 검출은 그러한 로직에 의해 리타이머의 포트를 통해 수신되는 신호의 분석을 통해 가능할 수 있다. 따라서, 리타이머는 링크에서 접속해제/재접속 시퀀스를 대역내 데이터로부터 추론하되 대응하는 측파대 시그널링 없이 추론할 수 있다. 실제로, 일부 구현예에서, 리타이머는 그러한 측파대 시그널링의 지원을 단념하여, 대역내 접속해제/재접속 검출에 전적으로 의존할 수 있다. 또한 그러한 대역내 접속해제/재접속 검출 로직을 구현하면 PCIe와 같은 특정한 인터커넥트 프로토콜 내에서 그러한 리타이머의 사용을 확장하는 것을 비롯하여, 리타이머의 여러 새로운 사용 사례를 가능하게 해줄 수 있다.
도 8의 예를 참조하면, 적어도 하나의 리타이머(805)를 포함하는 링크에서 예시적인 뜻밖의 접속해제 및 재접속을 예시하는 일련의 간략화한 블록도(800a-d)가 도시된다. 표현(800a)에서, 링크는 (예를 들면, 제 1 엔드포인트의) 다운스트림 포트(810) 및 (예를 들면, 제 2 엔드포인트의) 제 1 업스트림 포트(815)를 접속할 수 있다. 표현(800b)에서 예시된 바와 같이, 만일 제 2 엔드포인트(815)의 뜻밖의 접속해제가 발생하면, 리타이머는 제 2 엔드포인트(815)가 더 이상 접속되지 않았다는 것을 경고받지 못하거나 즉시 인식하지 못할 수 있다. 리타이머(805)가 포트상의 임의의 디바이스에 접속되어 있지 않음에도 불구하고, 크로스토크 및 다른 주변 신호가 리타이머의 다운스트림 포트에서 출현하지 않을 수 있다. 그럼에도 리타이머(805)는 이러한 의미있는 신호 중 일부를 다른 엔드포인트(810) 쪽으로 포워딩한 다음 리타이머(805)의 다운스트림 포트에서 유휴 조건이 존재한다는 것을 추론 또는 검출할 수 있다. 또한, 엔드포인트(810)는 유사하게 (예를 들면, 다른 엔드포인트(815)의 접속해제 다음에 리타이머에 의해 엔드포인트(810)로 포워딩된 터무니 없는 신호에 기초하여) 링크에서의 문제를 검출하고 문제를 교정하는 링크 훈련을 시작할 수 있다. 다이어그램(800c)에서 도시된 바와 같이, 훈련 세트, (예를 들면, 정렬된 세트 및 다른 유사 데이터를 포함하는) 미리 정의된 훈련 시퀀스, 및 여타 데이터와 같은 링크 훈련 데이터(820)가 접속된 엔드포인트(610)에 의해 리타이머(805)로 전송될 수 있다. 일부 사례에서, (예를 들면, 엔드포인트(810)에 의해 개시되는) 링크를 복구하려는 시도와 관련하여 링크 훈련 데이터(820)가 전송될 수 있다. 리타이머의 업스트림 포트를 통해 전송되는 링크 훈련 데이터(820)와 함께 다운스트림 포트를 통해 전송된 유휴 조건(예를 들면, 825)을 모두 검출함에 따라서, 리타이머의 대역내 접속해제/재접속 검출 로직은 접속해제가 발생하였다는 것을 추론할 수 있다. 또한, 이에 대한 응답으로, 리타이머는 리타이머 로직이 (다른 엔드포인트의 핫-플러그된 디바이스와 같은) 다른 업스트림 포트(835)와의 새로운 접속이 완성되었는지 그리고 언제 완성되었는지를 검출하도록 시도하는 검출 상태(830)를 트리거할 수 있다. 예를 들어, 접속해제를 식별하면, 리타이머의 대역내 접속해제/재접속 검출 로직은 예를 들어 다이어그램(800d)에 도시된 바와 같이, 자기의 접속(예를 들면, 50 옴 접속)을 제거하고 새로운 종단(termination) (예를 들면, 50 옴 종단)을 발견하려 시도할 수 있다.
다중 모드 리타이머 (Multi-Mode Retimer )
리타이머와 같은 확장 디바이스의 사용은 때로는 특정 유형의 애플리케이션 및 시스템으로 제약된다. 예를 들어, 많은 시스템 및 애플리케이션은 리타이머 및 유사 확장 디바이스와 같은 컴포넌트를 통해 도입되는 I/O 버스 지연을 용인할 수 없다. 그러나, 일부 시스템에서, 시스템에 의해 활용되는 프로토콜의 모든 양상을 지원하기 위해, 리타이머는 리타이머를 통해 전송된 신호를 디코딩하고 다시 인코딩하도록 구성될 수 있다. 예를 들어, 일부 신호는 리타이머가 훈련 시퀀스, 정렬된 세트, 및 다른 예와 같은 일부 형태의 신호에서 필드를 수정할 것을 요구할 수 있다. 따라서, 전통적인 리타이머는 링크상의 리타이머(들)를 통해 전송된 모든 신호를 디코딩하고 다시 인코딩한다. 예를 들어, PCIe에서, 다른 예 중에서도, 리타이머는 8b/10b 또는 128b/130b 인코딩 체계에 따라서 데이터를 디코딩하고 다시 인코딩할 수 있다. 이렇게 디코딩하고 다시 인코딩하는 것은 전통적인 리타이머를 통해 도입된 지연 중 적어도 일부의 원천일 수 있다.
일부 구현예에서, 다른 잠재적인 장점 중에서도, 리타이머 지연을 최소화하는 것을 비롯하여 앞에서 소개된 문제 중 적어도 일부를 다루는 개선된 리타이머가 제공될 수 있다. 예를 들면, 링크상의 데이터를 전통적으로 디코딩하고 다시 인코딩하는 것을 하지 않고 그 대신 서브링크를 통해 수신하였던 것처럼 그저 선택적으로 데이터를 포워딩하도록 사용될 수 있는 하나 이상의 낮은 지연 모드를 비롯한 다중 모드를 구현하기 위한 기능성을 포함하는 리타이머가 제공될 수 있다. 데이터를 링크를 따라 전달하기 전에 데이터를 인코딩/재인코딩하는 리타이머를 통해서도 하나 이상의 부가적인 모드가 또한 제공될 수 있다.
도 9는 다중 모드 리타이머를 제공하기 위한 예시적인 기술 및 알고리즘을 도시하는 예시적인 플로우차트(900)를 예시한다. 신호는 리타이머의 포트(예를 들면, 업스트림 포트)를 통해 수신(905)될 수 있으며 리타이머 내부의 로직은 신호 타입 및/또는 수신된 신호에 적용된 링크 상태를 결정(905)할 수 있다. 리타이머의 복수 개의 동작 모드 중 임의의 모드를 활용하기 위한 조건이 미리 정의될 수 있다. 모드는 업스트림 포트를 통해 직접 수신된 데이터를 리타이머의 송신 포트(예를 들면, 다운스트림 포트)를 통해 송신하기 위해 포워딩하는 낮은 지연 모드를 포함할 수 있다. 신호를 리타이머의 다운스트림 포트에서 송신하기 전에 업스트림을 통해 수신된 신호를 적어도 부분적으로 디코딩하고/디코딩하거나 수신된 신호의 인코딩을 다시 인코딩하거나 수정하는 적어도 하나의 다른 모드가 제공될 수 있다. 일부 구현예에서, 링크 훈련(또는 링크 훈련 데이터)가 리타이머에 의해 식별될 때, 리타이머로 하여금 리타이머를 통해 송신된 훈련 세트에서 일부 필드를 수정하게 하는 상위의 조작 (및 상위의 지연) 모드가 리타이머에 의해 사용되는 것이 결정(또는 미리 구성)될 수 있다. 일부의 링크 상태는 리타이머에서 디코딩 및/또 다시 인코딩하는 것에 따라서 (예를 들면, 리타이머의 레지스터에서) 식별될 수 있으며, 링크가 이러한 상태 중 하나의 상태에 있다는 것을 식별하면 리타이머에서 (예를 들면, (920)에서) 신호의 인코딩/디코딩 모드를 사용하는 것을 (예를 들면, (915)에서) 트리거링할 수 있다. 다른 예에서, 전술한 바와 같이 도 5 내지 도 7의 예에서 설명된 바와 같이, 링크가 검사 모드에 있다는 것을 리타이머가 식별할 때, 리타이머는 리타이머로 하여금 디코딩(예를 들면, 오류 검출), 필드 수정(예를 들면, 오류 보고 데이터 인코딩), 및 정의된 검사 모드에서 시작하는 다른 작업을 수행하게 해주는 모드를 사용할 수 있다. 다른 링크 상태 및 데이터 타입은 리타이머에 의해 디코딩/재인코딩 없이 적절히 포워딩될 수 있다. 예를 들어, 액티브 링크 상태(예를 들면, L0 상태)에서 전송된 데이터는 리타이머를 통해 그저 적절히 포워딩하는 것으로 정의될 수 있다. 따라서, 그러한 링크 상태(또는 데이터 타입)를 (예를 들면, (910, 915)에서) 식별하면, 리타이머는 리타이머에 의한 데이터의 임의의 추가 (또는 가장 적어도의) 처리 없이 리타이머를 통해 단순히 데이터를 전달하는 낮은 지연 모드를 (예를 들면, (925)에서) 사용할 수 있다. 리타이머는 검출된 신호 타입, 링크 상태, 및 모드 중 하나 이상의 모드가 대응하는 다른 조건에 응답하여, 리타이머가 제공하는 복수 개의 모드 사이에서 편리하게, 동적으로, 자동으로 토글링할 수 있다.
PHY 계층 속도 검출( PHY Layer Speed Detection)
근래의 인터커넥트 패브릭은 여러 상이한 접속 속도를 지원할 수 있으며, 일부 사례에서는 동작 중에 접속 속도 중 둘 이상의 접속 속도 사이에서 변경을 지원할 수 있다. 리타이머는 리타이머가 일 부품인 링크에서 존재하는 한 무슨 접속 속도이든 한 지원한다. 전통적인 리타이머는 링크 상태 천이를 검출하거나 추론하고 그래서 검출된 링크 상태에서 활용된 가능성 있는 접속 속도를 검출하거나 추론하는 링크 상태 검출 로직을 포함하는 때로는 복잡하고 신뢰할 수 없는 논리 물리 계층 로직을 활용한다. 링크 상태 검출 로직은 현재의 링크 상태를 결정하는 정보를 처리하므로, 정확한 송신 속도가 실현되고 리타이머가 수신한 데이터를 적절한 접속 속도에서 포워딩할 수 있을 때까지 리타이머의 송신 속도가 조정(및 재조정)되기 전에는 상당한 지연이 초래될 수 있다. 또한, 링크 상태 검출 로직은 때때로 정확하지 않은 링크 속도를 추론할 수 있으므로, 링크 상태 검출 로직에 의해 정확하지 않은 접속 속도가 추론될 수 있어서, 다른 문제 중에서도, 링크에서 오류를 유발하고 더 나아가 송신 지연을 유발할 수 있다.
일부 구현예에서, 전기적 물리 계층 (또는 PHY) 레벨에서 적어도 부분적으로 하드웨어를 이용하여 링크를 통해 들어오는 데이터의 실제 속도를 정확하게 검출하도록 구현된 속도 검출 로직을 포함하는 리타이머가 제공될 수 있다. 논리 물리 계층 로직을 활용하여 링크 접속 속도를 "추측"하는 대신, 실제 송신 속도가 PHY 레벨 속도 검출 로직을 활용하여 검출될 수 있다. 실제로, 링크 송신 속도를 결정하는데 사용하기 위한 논리 물리 계층 상태 검출 로직은 일부 구현예에서 간략화될 수 있거나 심지어 없을 수도 있다. PHY 레벨의 속도 검출 모듈은 검출된 속도를 논리 물리 계층으로 전달하여 리타이머가 빠르고 정확하게 지원하게 검출된 속도를 해준다.
도 10은 예시적인 리타이머의 예시적인 물리 계층 로직을 예시하는 간략화한 블록도(1000)를 도시한다. 일부 구현예에서, 리타이머는 전기 PHY 서브계층(1005) 및 논리 물리 서브계층(1010)을 포함하는 물리 계층을 포함할 수 있다. 일부 사례에서, 다른 기능성 중에서도, 논리 물리 서브계층(1010)은 또한 매체 접근 제어(media access control, MAC) 서브계층 및 물리 코딩(physical coding, PCS) 서브계층을 포함할 수 있다. 인터페이스(1015)는 PHY서브계층(1005)과 논리 물리 서브계층(1010)의 사이에서 제공될 수 있다. 일부 실시예에서, 다른 예 중에서도, PCIe 준용 리타이머 구현예와 같은 인터페이스(1015)는 PCI 익스프레스용 PHY 인터페이스(PHY Interface for PCI Express, PIPE)로서 실현될 수 있다. PHY 서브계층(1005)은 링크상의 데이터의 송신 속도를 검출할 수 있는 속도 검출 모듈(1020)을 더 포함할 수 있다. PHY 서브계층(1005)은 검출된 속도를 인터페이스(1015)를 이용하여 논리 물리 서브계층(1010)으로 전달할 수 있다. 일부 구현예에서, 인터페이스(1015)(예를 들면, PIPE 기반 인터페이스)는 (속도 검출 모듈(1020)에서 검출된) 속도를 논리 물리 서브계층(1010)으로 전달하는 것을 지원하도록 확장될 수 있다. 일부 구현예에서, 속도 검출 모듈(1020)은 아날로그 속도 검출 모듈일 수 있다.
일부 구현예에서, 속도 검출 모듈(1020)은 버스가 전기 IDLE에서 퇴장할 때마다 자동으로 속도 검출을 수행할 수 있다. 예를 들어, IDLE로부터 링크 상태 또는 송신 링크 상태를 복구하기 위해 전송된 링크 훈련 신호는 링크상의 데이터에 대해 사용될 송신 속도를 검출하는 속도 검출 모듈(1020)에 의해 사용될 수 있다. 일부 사례에서, 인터커넥트는 복수 개의 접속 속도 중 하나의 접속 속도를 지원할 수 있다. 예를 들어, 일 구현예에서, 들어오는 신호는 2.5, 5.0, 8.0, 또는 16.0 GT/s 레이트 중 하나의 레이트로 들어올 수 있으며, 속도 검출 모듈은 지원된 레이트 중 어느 레이트가 링크에서 현재 사용되고 있는지를 검출할 수 있다. 일부 구현예에서, 그러한 속도 검출 회로(예를 들면, 속도 검출 모듈(1020))를 이용함으로써 리타이머가 링크의 송신 속도를 검출하고 그 송신 속도에 적응하는 정확성과 속도를 개선할 수 있다.
도 11a 내지 도 11e는 리타이머와 같은 확장 디바이스를 이용하여 구현된 링크와 관련하는 예시적인 기술을 예시하는 플로우차트(1100a-e)이다. 예를 들면, 도 11a에서, 포함된 하나 이상의 리타이머(또는 다른 확장 디바이스)에 기초하여 둘 이상의 서브링크를 포함하는 링크에 대한 검사 모드로의 진입이 식별(1105)된다. 검사 모드 신호는 검사 모드와 관련하여 생성(1110)되며, 검사 모드 신호는 검사 패턴 및 오류 보고 시퀀스를 포함한다. 검사 모드 신호는 특정 서브링크를 통해 전송(1115)된다. 검사 모드 신호에 포함된 검사 패턴은 (예를 들면, 신호의 수신기에 의해) 특정 서브링크의 오류를 검사하기 위해 사용될 수 있다. 오류 보고 시퀀스는 검사 모드 동안 검사되었던 각 서브링크의 오류 상태를 계속하여 보고한다. 선행 서브링크에서 식별된 오류는 생성된(1110) 검사 모드 신호에 포함된 오류 보고 시퀀스에 추가되고 식별될 수 있다.
도 11b를 참조하면, 검사 모드 신호는 링크의 검사 모드 동안 하나 이상의 확장 디바이스 및 둘 이상의 서브링크를 포함하는 링크 내 특정 서브링크를 통해 수신(1120)될 수 있다. 수신된 검사 모드 신호는 검사 패턴 및 오류 보고 시퀀스를 포함할 수 있다. 검사 패턴은 특정 서브링크의 오류 상태를 결정(1130)하기 위해 평가된다. (예를 들면, 일련의 검사 모드 신호 동안 확실하게 오류가 링크 전반으로 전파되지 않도록 하기 위해 재생되는) 검사 패턴 및 검사 모드 동안 이전에 검사된 서브링크의 오류 상태 정보뿐만 아니라 특정 서브링크의 (예를 들면, (1130)에서) 결정된 오류 상태를 유지하는 오류 보고 시퀀스의 새로이 생성된 인스턴스를 포함하는 다른 검사 모드 신호가 검사 모드에서 생성(1135)되어 전송된다. 도 11a 및 도 11b의 두 가지 예에서, 다른 예 중에서도, 검사 모드는 루프백 모드를 이용하여 구현될 수 있다.
도 11c의 예에서, 데이터는 리타이머를 이용하여 링크를 통해 포워딩(1140)된다. 리타이머 로직은 리타이머의 제 1 포트(예를 들면, 다운스트림 또는 업스트림)에서 유휴 조건을 검출(1145)할 수 있다. 일부 사례에서, 유휴 조건은 추론될 수 있다. 유휴 조건이 검출되지만, 링크 훈련 데이터는 리타이머의 제 2 포트(예를 들면, 업스트림 또는 다운스트림)를 통해 수신되거나 그렇지 않으면 제 2 포트에서 검출(1150)될 수 있다. 제 1 포트에서 검출(1145)되는 유휴 조건과 함께 제 2 포트상의 ((1150)에서) 링크 훈련 데이터에 기초하여, 리타이머는 제 1 포트를 이용하여 이전에 리타이머에 접속된 디바이스가 접속해제되었다는 것을 결정할 수 있다. 다른 예 중에서도, 그러면 리타이머는 다른 디바이스로 링크상의 접속해제된 디바이스를 교체할 시기를 식별하기 위해 검출 상태로 진입할 수 있다.
도 11d의 예를 참조하면, 다중 모드 리타이머와 같은 다중 모드 확장 디바이스가 제공될 수 있다. 확장 디바이스가 포함되는 링크의 조건이 결정(1160)될 수 있다. 예를 들어, 링크를 통해 수신되는 데이터에 기초하여 링크 상태 또는 데이터 타입이 결정될 수 있다. 확장 디바이스의 각각의 동작 모드는 조건에 기초하여 선택(1165)될 수 있다. 다른 예 중에서도, 적어도 모드는 확장 디바이스를 통해 포워딩된 데이터의 디코딩/인코딩/수정을 허용하는 모드 및 지연 처리를 더 낮추기 위해 디코딩/인코딩을 하지 않는 다른 모드를 포함할 수 있다. 선택된 동작 모드가 적용(1170)되어 조건이 적용 가능한 동안(예를 들면, 다른 예 중에서, 링크 상태 천이가 식별될 때 모드를 다시 전환함) 링크를 통해 데이터를 송신한다.
도 11e의 예에서, 데이터가 리타이머와 같은 확장 디바이스에서 수신(1140)되며, 확장 디바이스의 하드웨어 속도 검출 회로는 수신된 데이터에 대응하는 송신 속도를 검출(1145)하는데 사용된다. 확장 디바이스는 논리 물리 서브계층 및 전기 물리 서브계층을 포함할 수 있으며, 속도 검출 모듈은 전기 물리 서브계층을 이용하여 구현될 수 있다. 검출된 송신 속도 결과는 전기 물리 서브계층으로부터 논리 물리 서브계층으로 전달(1150)될 수 있다. 확장 디바이스는 검출된 속도에 따라서 자체적으로 데이터를 처리하고 송신(1155)하도록 구성할 수 있다.
앞에서 설명된 장치, 방법 및 시스템은 전술한 바와 같은 임의의 전자 디바이스 또는 시스템에서 구현될 수 있다는 것을 주목하여야 한다. 특정의 예시로서, 첨부의 도면은 본 명세서에서 설명된 발명을 활용하기 위한 예시적인 시스템을 제공한다. 아래에서 시스템이 더 자세히 설명되므로, 다수의 여러 인터커넥트가 앞의 설명으로부터 개시되고, 설명되고, 다시 논의된다. 용이하게 자명해지는 것으로서, 앞에서 설명된 내용은 그와 같은 인터커넥트, 패브릭, 또는 아키텍처의 어느 것에도 적용될 수 있다.
도 12를 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예가 도시된다. 프로세서(1200)는 코드를 실행하는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 네트워크 프로세서, 휴대형 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 기타 장치와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1200)는 적어도 두 개의 코어 - 코어(1201 및 1202)를 포함하며, 이들 코어는 비대칭 코어 또는 대칭 코어(예시된 실시예)를 포함할 수 있다. 그러나 프로세서(1200)는 대칭 또는 비대칭일 수 있는 임의의 개수의 프로세싱 요소를 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드(software thread)를 지원하는 하드웨어 또는 로직을 말한다. 하드웨어 프로세싱 요소의 예는 실행 상태 또는 구조적 상태와 같은 프로세서의 상태를 보유할 수 있는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함한다. 다시 말해서, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 오퍼레이팅 시스템, 어플리케이션, 또는 기타 코드와 같은, 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 말한다. 물리적 프로세서 (또는 프로세서 소켓)은 일반적으로 코어 또는 하드웨어 스레드와 같은 임의의 개수의 기타 프로세싱 요소를 잠재적으로 포함하는 집적 회로를 말한다.
코어는 종종 독립적인 아키텍처적인 상태를 유지할 수 있는 집적 회로에 배치된 로직을 말하며, 여기서 각각의 독립적으로 유지되는 아키텍처적인 상태는 적어도 일부의 전용된 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립적인 아키텍처적 상태를 유지할 수 있는 집적 회로에 배치된 임의의 로직을 말하며, 여기서 독립적으로 유지되는 아키텍처적 상태는 실행 자원으로의 액세스를 공유한다. 알 수 있는 바와 같이, 어떤 자원이 공유되고 다른 자원이 아키텍처적 상태에 전용되고 있을 때, 하드웨어 스레드와 코어의 명칭 간의 경계가 겹친다. 그러나 종종, 코어와 하드웨어 스레드는 오퍼레이팅 시스템에 의해 개별적인 논리 프로세서라고 간주되는데, 이때 오퍼레이팅 시스템은 각 논리 프로세서의 동작을 개별적으로 스케줄링할 수 있다.
도 12에 도시된 바와 같이, 물리 프로세서(1200)는 두 개의 코어, 즉 코어(1201 및 1202)를 포함한다. 여기서, 코어(1201 및 1202)는 대칭 코어인 것으로, 즉, 코어는 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 것으로 간주된다. 다른 실시예에서, 코어(1201)는 비순차적 프로세서 코어를 포함하는데 반해, 코어(1202)는 순차적 프로세서 코어를 포함한다. 그러나 코어(1201 및 1202)는 네이티브 코어, 소프트웨어 관리형 코어, 네이티브 명령어 집합 아키텍처(Instruction Set Architecture, ISA)를 실행하도록 적응된 코어, 번역된 명령어 집합 아키텍처(ISA)를 실행하도록 적응된 코어, 공통-설계된 코어, 또는 기타 공지된 코어와 같은 임의의 형태의 코어로부터 개별적으로 선택될 수 있다. 이기종 코어 환경(즉, 비대칭 코어)에서, 이진 변환과 같은 몇 가지 형태의 변환이 하나 또는 두 코어에서 코드를 스케줄 또는 실행하기 위해 활용될 수 있다. 추가적으로 설명하기 위하여, 코어(1202) 내 유닛은 도시된 실시예에서 유사한 방식으로 동작하므로, 코어(1201)에서 도시된 기능 유닛은 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1201)는 하드웨어 스레드 슬롯(1201a 및 1201b)이라고도 지칭될 수 있는 두 개의 하드웨어 스레드(1201a 및 1201b)를 포함한다. 그러므로 일 실시예에서, 오퍼레이팅 시스템과 같은 소프트웨어 엔티티는 프로세서(1200)를 잠재적으로 네 개의 소프트웨어 스레드를 동시에 실행할 수 있는 네 개의 개별 프로세서, 즉 논리 프로세서 또는 프로세싱 요소로서 프로세서(1200)라고 간주한다. 앞에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(1201a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(1201b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(1202a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(1202b)와 연관될 수 있다. 여기서, 각각의 아키텍처 상태 레지스터(1201a, 1201b, 1202a, 및 1202b)는 앞에서 설명한 것처럼 프로세싱 요소, 스레드 슬롯, 또는 스레드 유닛이라고도 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터(1201a)는 아키텍처 상태 레지스터(1201b) 내에 복제되며, 그래서 논리 프로세서(1201a) 및 논리 프로세서(1201b)에 대한 개개의 아키텍처 상태/컨텍스트가 저장될 수 있다. 코어(1201)에서, 스레드(1201a 및 1201b)에 대한 할당자 및 리네이머(renamer) 블록(1230) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원들 또한 복제될 수 있다. 재정렬/리타이어먼트(reorder/retirement) 유닛(1235) 내 재정렬 버퍼, ILTB(1220), 적재/저장 버퍼, 및 큐와 같은 일부 자원은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터, 페이지-테이블 기반 레지스터(들), 저급 데이터-캐시 및 데이터-TLB(1215), 실행 유닛(들)(1240), 및 비순차적 유닛의 부분(1235)과 같은 기타 자원은 잠재적으로 완전히 공유된다.
프로세서(1200)는 종종 완전 공유될 수 있거나, 파티셔닝을 통해 공유될 수 있거나, 또는 프로세싱 요소에 의해/프로세싱 요소에 전용될 수 있는 기타 자원을 포함하기도 한다. 도 12에서, 프로세서의 예시적인 논리 유닛/자원을 가진 전적으로 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적 유닛 중 임의의 기능적 유닛을 포함하거나 제외할 수 있을 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능적 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 것을 주목하자. 예시된 바와 같이, 코어(1201)는 간소화한 대표적인 비순차적(out-of-order, OOO) 프로세서 코어를 포함한다. 그러나 여러 실시예에서는 순차적 프로세서가 활용될 수 있다. OOO 코어는 실행될/취할 브랜치를 예측하는 브랜치 타겟 버퍼(1220) 및 명령어의 어드레스 변환 엔트리를 저장하는 명령어-변환 버퍼(instruction-translation buffer, I-TLB)(1220)를 포함한다.
코어(1201)는 또한 페치 유닛(1220)에 결합되어 페치된 요소를 디코딩하는 디코딩 모듈(1225)을 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯(1201a, 1201b)과 각기 연관된 개개의 시퀀서를 포함한다. 보통 코어(1201)는 프로세서(1200) 상에서 실행가능한 명령어를 정의/명시하는 제 1 ISA와 연관된다. 종종 제 1 ISA의 일부인 머신 코드 명령어는 수행될 명령어 또는 동작을 참조/명시하는 명령어(오피코드(opcode)라고도 지칭됨)의 일부분을 포함한다. 디코딩 로직(1225)은 이러한 명령어를 이들의 오피코드로부터 인식하고 디코딩된 명령어를 전달하여 파이프라인에서 제 1 ISA에 의해 정의된 바와 같이 처리하는 회로를 포함한다. 예를 들면, 아래에서 더 상세히 설명하는 바와 같이, 디코더(1225)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계 또는 적응된 로직을 포함한다. 디코더(1225)에 의한 인식의 결과로서, 아키텍처 또는 코어(1201)는 특정하고, 미리 정의된 조치를 취하여 적절한 명령어와 연관된 작업을 수행한다. 본 명세서에서 기술된 작업, 블록, 동작, 및 방법 중 임의의 것은 단일 또는 다중의 명령어에 응답하여 수행될 수 있는데, 그 명령어 중 일부는 신규 또는 이전의 명령어일 수 있다는 것을 주목하는 것이 중요하다. 일 실시예에서, 디코더(1226)는 동일한 ISA(또는 그의 서브세트)를 인식한다는 것을 주목하자. 대안으로, 이기종 코어 환경에서, 디코더(1226)는 제 2 ISA(제 1 ISA의 서브세트 또는 별도의 ISA)를 인식한다.
일 예에서, 할당자 및 리네이머 블록(1230)은 명령어 처리 결과를 저장하는 레지스터 파일과 같이, 자원을 보존하는 할당자를 포함한다. 그러나 스레드(1201a 및 1201b)는 잠재적으로 비순차적 순서로 실행할 수 있으며, 이 경우 할당자 및 리네이머 블록(1230)은 또한 명령어 결과를 추적하는 재정렬 버퍼와 같은 다른 자원을 갖고 있다. 유닛(1230)은 또한 프로그램/명령어 참조 레지스터를 프로세서(1200) 내부의 다른 레지스터로 리네임하는 레지스터 리네이머를 포함할 수 있다. 재정렬/리타이어먼트 유닛(1235)은 앞에서 언급한 재정렬 버퍼, 적재 버퍼, 및 저장 버퍼와 같이, 비순차적 실행을 지원하고 나중에 비순차적으로 실행된 명령어의 순차적 리타이어먼트를 지원하는 컴포넌트를 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들)(1240)은 실행 유닛의 명령어/동작을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들면, 부동 소수점 명령어는 이용 가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 한 포트에서 스케줄된다. 실행 유닛과 연관된 레지스터 파일이 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적인 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 적재 실행 유닛, 저장 실행 유닛, 및 기타 공지된 실행 유닛을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(1250)는 실행 유닛(들)(1240)에 연결된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태로 유지되는 데이터 오퍼랜드와 같이, 요소에서 최근에 사용된/동작된 것을 저장한다. D-TLB는 물리적 어드레스 변환에 대한 최신의 가상적/선형적인 것을 저장한다. 특정한 예로서, 프로세서는 물리 메모리를 복수 개의 가상 페이지로 나누는 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어(1201 및 1202)는 온-칩 인터페이스(1210)와 연관된 제 2 레벨 캐시와 같은 상위-레벨 또는 그 이상 레벨의 캐시로의 액세스를 공유한다. 상위-레벨 또는 그 이상 레벨은 실행 유닛(들)로부터 증가하거나 더 멀어지는 캐시 레벨을 말한다는 것을 주목하자. 일 실시예에서, 상위-레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같이, 프로세서(1200)의 메모리 계층에서 마지막 캐시인 라스트-레벨 데이터 캐시이다. 그러나 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시 - 명령어 캐시의 한 형태임 - 는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(1225) 뒤에 연결될 수 있다. 여기서, 명령어는 잠재적으로 복수의 마이크로 명령어(마이크로-동작)으로 디코딩될 수 있는 매크로-명령어(즉, 디코더에 의해 인식되는 일반 명령어)를 말한다.
도시된 구성에서, 프로세서(1200)는 또한 온-칩 인터페이스 모듈(1210)을 포함한다. 역사적으로, 아래에서 더 상세히 설명되는 메모리 제어기는 프로세서(1200) 외부의 컴퓨팅 시스템에 포함되었다. 이러한 시나리오에서, 온-칩 인터페이스(1210)는 시스템 메모리(1275), (종종 메모리 제어기 허브를 메모리(1275)에 접속하는 것 및 I/O 제어기 허브를 주변 장치에 접속하는 것을 포함하는) 칩셋, 메모리 제어기 허브, 노스브릿지, 또는 기타 집적 회로와 같이, 프로세서(1200) 외부의 디바이스와 통신한다. 그리고 이러한 시나리오에서, 버스(1205)는 멀티-드롭 버스, 포인트-투-포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들면, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1275)는 프로세서(1200)에 전용될 수 있거나 시스템 내 다른 디바이스와 공유될 수 있다. 메모리(1275) 타입의 공통적인 예는 DRAM, SRAM, 비휘발성(non-volatile) 메모리(NV 메모리), 및 기타 공지된 저장 디바이스를 포함한다. 디바이스(1280)는 그래픽 가속기, 메모리 제어기 허브에 연결된 프로세서 또는 카드, I/O 제어기 허브에 결합된 데이터 저장소, 무선 송수신기, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 기타 공지된 디바이스를 포함할 수 있다는 것을 주목하자.
그러나 최근에 더 많은 로직 및 디바이스가 SOC와 같이 단일 다이 상에 통합되고 있으므로, 이들 디바이스는 각기 프로세서(1200) 상에 통합될 수 있다. 예를 들면, 일 실시예에서, 메모리 제어기 허브는 프로세서(1200)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기서, 코어의 일부분(온-코어 부분)(1210)은 메모리(1275) 또는 그래픽 디바이스(1280)와 같은 다른 디바이스와 인터페이스하기 위한 하나 이상의 제어기(들)를 포함한다. 그러한 디바이스와 인터페이스하기 위한 인터커넥트 및 제어기를 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)이라고 지칭하기도 한다. 일 예로서, 온-칩 인터페이스(1210)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속의 직렬 포인트-투-포인트 링크(1205)를 포함한다. 그렇지만, SOC 환경에서, 네트워크 인터페이스, 코-프로세서, 메모리(1275), 그래픽 프로세서(1280), 및 임의의 여타 공지된 컴퓨터 장치/인터페이스와 같은 더 많은 디바이스들이 단일의 다이 또는 집적된 회로상에서 통합되어 고기능 및 저전력 소비가 가능한 작은 폼 팩터를 제공할 수 있다.
일 실시예에서, 프로세서(1200)는 애플리케이션 코드(1276)를 컴파일, 변환, 및/또는 최적화하는 컴파일러, 최적화, 및/또는 변환기 코드(1277)를 실행하여 본 명세서에서 기술된 장치 및 방법을 지원하거나 이들과 인터페이싱할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 변환하는 프로그램 또는 프로그램의 세트를 포함한다. 보통, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일은 복수의 국면에서 이루어지며 상위-레벨의 프로그래밍 코드를 하위-레벨의 머신 또는 어셈블리 언어 코드로 변환하기 위해 실행된다. 그렇지만, 싱글 패스 컴파일러는 여전히 간단한 컴파일을 위해 활용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기술을 활용할 수 있으며 어휘 분석, 사전처리, 파싱, 시맨틱 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작을 수행할 수 있다.
종종 더 큰 컴파일러가 복수의 국면을 포함하지만, 대부분의 이러한 국면은 종종 두 가지의 일반적인 단계, 즉 (1) 프론트-엔드, 즉 일반적으로 구문론적 처리, 의미론적 처리, 및 일부의 변환/최적화가 발생할 수 있는 프론트-엔드, 및 (2) 백-엔드, 즉 분석, 변환, 최적화, 및 코드 생성이 이루어지는 백-엔드 내에 포함된다. 일부 컴파일러는 컴파일러의 프론트-엔드와 백-엔드 간의 기술의 흐릿함을 설명하는 미들(middle)을 말한다. 그 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 기타 동작이라 하는 것은 전술한 국면이나 패스 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 국면 또는 패스에서 발생할 수 있다. 예시적인 예로서, 컴파일러는 컴파일의 프론트-엔드 국면에서 호출/동작의 삽입 및 그런 다음 변환 국면 동안 호출/동작의 하위-레벨 코드로의 변환과 같이, 동작, 호출, 함수 등을 잠재적으로 컴파일의 하나 이상의 국면에 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 동작/호출을 삽입할 뿐만 아니라 런타임 동안 실행을 위한 코드를 최적화할 수 있다는 것을 주목하자. 특정의 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적의 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.
컴파일러와 유사한, 이진 변환기와 같은 변환기는 코드를 정적 또는 동적으로 변환하여 코드를 최적화 및/또는 변환한다. 그러므로 코드, 애플리케이션 코드, 프로그램 코드, 또는 기타 소프트웨어 환경의 실행이라는 것은 (1) 프로그램 코드를 컴파일하기 위해, 소프트웨어 구조를 유지하기 위해, 기타 동작을 수행하기 위해, 코드를 최적화하기 위해, 또는 코드를 변환하기 위해 동적 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기의 실행, (2) 최적화된/컴파일된 애플리케이션 코드와 같은 동작/호출을 포함하는 메인 프로그램 코드의 실행, (3) 라이브러리와 같이, 기타 소프트웨어 관련된 동작을 수행하거나 코드를 최적화하기 위하여 소프트웨어 구조를 유지하는 메인 프로그램 코드와 연관된 기타 프로그램 코드의 실행, 또는 (4) 이들의 조합을 말할 수 있다.
이제 도 13을 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 13의 실시예에서 도시된 바와 같이, 프로세서(1300)는 여러 도메인을 포함한다. 구체적으로, 코어 도메인(1330)은 복수 개의 코어(1330A-1330N)를 포함하고, 그래픽 도메인(1360)은 미디어 엔진(1365)을 갖는 하나 이상의 그래픽 엔진을 포함한다.
다양한 실시예에서, 시스템 에이전트 도메인(1310)은 전력 제어 이벤트 및 전력 관리를 처리하여, 도메인(1330 및 1360)의 개개 유닛(예를 들면, 코어 및/또는 그래픽 엔진)가 특정 유닛에서 발생하는 활동(또는 비활동)을 감안하여 적절한 전력 모드/레벨(예를 들면, 활성, 터보, 슬립(sleep), 동면(hibernate), 딥 슬립(deep sleep), 또는 여타의 최신 구성 전력 인터페이스(Advanced Configuration Power Interface)와 같은 상태)에서 역학적으로 동작하도록 독립적으로 제어할 수 있도록 한다. 각각의 도메인(1330 및 1360)은 상이한 전압 및/또는 전력에서 동작할 수 있으며, 그뿐만 아니라 도메인 내에서 개개의 유닛은 각기 잠재적으로 독립적인 주파수 및 전압에서 동작한다. 세 개의 도메인만이 도시되어 있지만, 본 발명의 범위는 이러한 관점으로 한정되지 않으며 다른 실시예에서는 부가적인 도메인이 존재할 수 있다는 것을 이해해야 한다.
도시된 바와 같이, 각각의 코어(1330)는 다양한 실행 유닛 및 부가적인 처리 요소 이외에 하위 레벨의 캐시를 더 포함한다. 여기서, 각종 코어는 서로 연결되고 최종 레벨 캐시(last level cache, LLC)(1340A-1340N)의 복수의 유닛 또는 슬라이스로 형성된 공유 캐시 메모리에도 연결되며, 이러한 LLC는 종종 저장 및 캐시 제어기 기능성을 포함하고 코어들 사이에서 공유될 뿐만 아니라, 잠재적으로 그래픽 엔진들 사이에서도 공유된다.
도시된 바와 같이, 링 인터커넥트(1350)는 코어들을 함께 연결하고, 코어와 LLC 슬라이스 사이에서 연결되는 복수의 링 스톱(1352A-1352N)을 통해 코어 도메인(1330), 그래픽 도메인(1360) 및 시스템 에이전트 회로(1310) 사이에서 인터커넥트를 제공한다. 도 13에서 보는 바와 같이, 인터커넥트(1350)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 비롯한 다양한 정보를 전달하기 위해 사용된다. 비록 링 인터커넥트가 예시되지만, 임의의 공지된 온-다이 인터커넥트 또는 패브릭이 활용될 수 있다. 예시적인 예로서, 앞에서 논의된 일부 패브릭(예를 들면, 다른 온-다이 인터커넥트, 온-칩 시스템 패브릭(On-chip System Fabric, OSF), 최신 마이크로제어기 버스 아키텍처(Advanced Microcontroller Bus Architecture, AMBA) 인터커넥트, 다차원 메시 패브릭, 또는 여타 공지된 인터커넥트 아키텍처)이 유사한 방식으로 활용될 수 있다.
또한, 도시된 바와 같이, 시스템 에이전트 도메인(1310)은 연관된 디스플레이의 제어 및 연관된 디스플레이와의 인터페이스를 제공하는 디스플레이 엔진(1312)을 포함한다. 시스템 에이전트 도메인(1310)은 다른 유닛, 이를테면 시스템 메모리(예를 들어, 여러 DIMM으로 구현된 DRAM)과의 인터페이스를 제공하는 통합된 메모리 제어기(1320) 및 메모리 코히어런스 동작을 수행하는 코히어런스 로직(1322)을 포함할 수 있다. 여러 인터페이스는 프로세서와 다른 회로 사이의 상호접속이 가능하도록 제공될 수 있다. 예를 들면, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(direct media interface, DMI)(1316) 인터페이스뿐만 아니라 하나 이상의 PCIe™ 인터페이스(1314)가 제공된다. 디스플레이 엔진 및 이와 같은 인터페이스는 전형적으로 PCIe™ 브릿지(1318)를 통해 메모리에 연결된다. 또한, 부가적인 프로세서 또는 여타 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 다른 인터페이스가 제공될 수 있다.
이제 도 14를 참조하면, 대표적인 코어의 블록도, 구체적으로는 도 13의 코어(1330)와 같은 코어의 백-엔드의 논리 블록의 블록도가 도시된다. 일반적으로, 도 14에 도시된 구조는 입력 명령어를 페치하고, 다양한 처리(예를 들면, 캐싱, 디코딩, 브랜치 예측 등)를 수행하고, 명령어/동작을 비순차적(out-of-order, OOO) 엔진(1480)으로 전달하기 위해 사용되는 프론트 엔드 유닛(1470)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(1480)은 디코딩된 명령어에 대해 추가 처리를 수행한다.
구체적으로, 도 14의 실시예에서, 비순차적 엔진(1480)은 프론트 엔드 유닛(1470)으로부터 하나 이상의 마이크로-명령어 또는 uop(micro-instruction)의 형태일 수 있는 디코딩된 명령어를 수신하고, 이 명령어를 레지스터 등과 같은 적절한 자원에 할당하는 할당 유닛(1482)을 포함한다. 그 다음, 명령어는 자원을 예약하고 이 자원을 복수 개의 실행 유닛(1486A-1486N) 중 하나에서 실행하기 위해 스케줄링하는 예약 스테이션(1484)으로 제공된다. 예를 들면, 다른 것 중에서도, 산술 논리 유닛(arithmetic logic unit, ALU), 적재 및 저장 유닛, 벡터 프로세싱 유닛(vector processing unit, VPU), 부동 소수점 실행 유닛을 비롯한 다양한 형태의 실행 유닛이 제공될 수 있다. 이러한 여러 실행 유닛으로부터의 결과는 정렬되지 않은 결과를 받아 이를 올바른 프로그램 순서로 반환하는 재정렬 버퍼(reorder buffer, ROB)(1488)에 제공된다.
도 14를 계속 참조하면, 프론트 엔드 유닛(1470) 및 비순차적 엔진(1480)은 모두 메모리 계층 구조의 상이한 레벨에 연결된다는 것을 주목하자. 구체적으로, 명령어 레벨 캐시(1472)가 도시되고, 이 캐시는 차례로 중간 레벨 캐시(1476)에 연결되고, 이 캐시는 차례로 최종 레벨 캐시(1495)에 연결된다. 일 실시예에서, 최종 레벨 캐시(1495)는 온-칩(때로는 언코어(uncore)라고 지칭함) 유닛(1490)에서 구현된다. 일 예로서, 유닛(1490)은 도 13의 시스템 에이전트(1310)와 유사하다. 앞에서 논의된 바와 같이, 언코어(1490)는 예시된 실시예에서 ED RAM을 통해 구현되는 시스템 메모리(1499)와 통신한다. 비순차적 엔진(1480) 내 각종 실행 유닛(1486)은 중간 레벨 캐시(1476)와도 통신하는 제 1 레벨 캐시(1474)와 통신한다는 것 또한 주목하자. 부가적인 코어(1430N-2-1430N)는 LLC(1495)에 연결될 수 있다는 것도 주목하자. 도 14의 실시예에서 이와 같이 하이 레벨에서 도시되지만, 다양한 대안 및 추가적인 컴포넌트가 제시될 수 있다는 것을 이해해야 한다.
도 15를 참조하면, 명령어를 실행하는 실행 유닛을 포함하는 프로세서와 함께 구성된 예시적인 컴퓨터 시스템의 블록도가 도시되며, 이 블록도에서 본 발명의 일 실시예에 따라서 한가지 이상의 특징을 구현하는 인터커넥트 중 하나 이상의 인터커넥트가 예시된다. 시스템(1500)은 본 발명에 따라서, 본 명세서에서 설명된 실시예에서와 같이, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(1502)와 같은 컴포넌트를 포함한다. 비록 (다른 마이크로프로세서, 엔지니어링 워크스테이션, 및 셋톱 박스 등을 갖는 PC를 비롯한) 다른 시스템이 또한 사용될 수 있을지라도, 시스템(1500)은 PENTIUM III™, PENTIUM 4™, Xeon™, 아이타니엄(Itanium), XScale™ 및/또는 StrongARM™ 마이크로프로세서에 기반한 프로세싱 시스템을 나타낸다. 일 실시예에서, 비록 다른 오퍼레이팅 시스템(예를 들면, UNIX 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 유저 인터페이스가 또한 사용될 수 있을지라도, 샘플 시스템(1500)은 워싱톤 레드몬드 소재의 마이크로소프트 코포레이션으로부터 구입 가능한 WINDOWS™ 오퍼레이팅 시스템의 버전을 실행한다. 그러므로 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 한정되지 않는다.
실시예는 컴퓨터 시스템으로 한정되지 않는다. 본 발명의 대안의 실시예는 휴대형 디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말(personal digital assistant, PDA), 및 휴대형 PC를 포함한다. 임베디드 애플리케이션은 적어도 일 실시예에 따라서 하나 이상의 명령어를 수행할 수 있는 마이크로 제어기, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.
이와 같이 예시된 실시예에서, 프로세서(1502)는 적어도 하나의 명령어를 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(1508)을 포함한다. 일 실시예는 싱글 프로세서 데스크톱 또는 서버 시스템의 맥락에서 설명될 수 있지만, 대안의 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(1500)은 '허브' 시스템 아키텍처의 일 예이다. 컴퓨터 시스템(1500)은 데이터 신호를 처리하는 프로세서(1502)를 포함한다. 예시적인 일 예로서, 프로세서(1502)는 복잡 명령어 집합 컴퓨터(complex instruction set computer, CISC) 마이크로프로세서, 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 마이크로프로세서, 아주 긴 명령어 워드(very long instruction word, VLIW) 마이크로프로세서, 명령어 집합들의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1502)는 데이터 신호를 프로세서(1502)와 시스템(1500) 내 다른 컴포넌트 사이에서 전송하는 프로세서 버스(1510)에 연결된다. 시스템(1500)의 요소(예를 들면, 그래픽 가속기(1512), 메모리 제어기 허브(1516), 메모리(1520), I/O 제어기 허브(1524), 무선 송수신기(1526), 플래시 BIOS(1528), 네트워크 제어기(1534), 오디오 제어기(1536), 직렬 확장 포트(1538), I/O 제어기(1540) 등)는 본 기술에 친숙한 자들에게 널리 알려진 통상적인 기능을 수행한다.
일 실시예에서, 프로세서(1502)는 레벨 1(L1) 내부 캐시 메모리(1504)를 포함한다. 아키텍처에 따라서, 프로세서(1502)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특별한 구현 및 필요에 따라 내부와 외부 캐시들의 조합을 포함한다. 레지스터 파일(1506)은 정수 레지스터, 부동 소수점 레지스터, 벡터 레지스터, 뱅크형 레지스터, 셰도우 레지스터, 체크포인트 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 각종 레지스터 내에 상이한 형태의 데이터를 저장한다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(1508) 또한 프로세서(1502) 내에 상주한다. 일 실시예에서, 프로세서(1502)는 실행될 때 소정의 마이크로명령어에 대한 알고리즘을 수행하거나 복잡한 시나리오를 처리하는 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 여기서, 마이크로코드는 잠재적으로 프로세서(1502)의 로직 버그/픽스를 처리하기 위해 잠재적으로 갱신 가능하다. 일 실시예에서, 실행 유닛(1508)은 묶음 명령어 집합(1509)을 처리하는 로직을 포함한다. 묶음 명령어 집합(1509)을 명령어를 실행하기 위해 연관된 회로와 함께 범용 프로세서(1502)의 명령어 집합 내에 포함시킴으로써, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(1502) 내 묶음 데이터를 이용하여 수행될 수 있다. 그러므로 많은 멀티미디어 애플리케이션은 묶음 데이터에 대해 연산을 수행하기 위한 프로세서의 데이터 버스의 전체 폭을 이용함으로써 더 효과적으로 가속되고 실행된다. 이것은 잠재적으로 프로세서의 데이터 버스 전체에 더 작은 단위의 데이터를 전달할 필요를 제거하여 하나 이상의 연산을 하나의 데이터 요소에서 한 번에 수행하게 된다.
실행 유닛(1508)의 대안의 실시예는 또한 마이크로 제어기, 임베디드 프로세서, 그래픽 디바이스, DSP, 및 다른 형태의 로직 회로에서도 사용될 수 있다. 시스템(1500)은 메모리(1520)를 포함한다. 메모리(1520)는 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM) 디바이스, 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스를 포함한다. 메모리(1520)는 프로세서(1502)에 의해 실행되는 데이터 신호로 표현된 명령어 및/또는 데이터를 저장한다.
본 발명의 전술한 임의의 특징이나 양태는 도 15에서 예시된 하나 이상의 인터커넥트에서 활용될 수 있다는 것을 주목하자. 예를 들면, 프로세서(1502)의 내부 유닛들을 연결하기 위한, 도시되지 않은 온-다이 인터커넥트(on-die interconnect, ODI)는 전술한 본 발명의 하나 이상의 양태를 구현한다. 또는 본 발명은 예시된 다른 컴포넌트들을 연결하기 위한 프로세서 버스(1510)(예를 들면, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(1520)와의 고 대역폭 메모리 경로(1518), 그래픽 가속기(1512)와의 포인트-투-포인트 링크(예를 들면, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 준용 패브릭), 제어기 허브 인터커넥트(1522), I/O 또는 기타 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트들의 몇 가지 예는 오디오 제어기(1536), 펌웨어 허브(플래시 BIOS)(1528), 무선 송수신기(1526), 데이터 저장소(1524), 사용자 입력 및 키보드 인터페이스(1542)를 포함하는 레거시 I/O 제어기(1510), 범용 직렬 버스(Universal Serial Bus, USB)와 같은 직렬 확장 포트(1538), 및 네트워크 제어기(1534)를 포함한다. 데이터 저장 디바이스(1324)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 드라이브, 플래시 메모리 장치, 또는 여타 대량 저장 디바이스를 포함할 수 있다.
이제 도 16를 참조하면, 본 발명의 실시예에 따라서 제 2 시스템(1600)의 블록도가 도시된다. 도 16에 도시된 바와 같이, 멀티프로세서 시스템(1600)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(1650)를 통하여 결합된 제 1 프로세서(1670) 및 제 2 프로세서(1680)를 포함한다. 프로세서(1670 및 1680)는 각기 프로세서의 일부 버전일 수 있다. 일 실시예에서, (1652 및 1654)는 고성능 아키텍처와 같은, 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(1670, 1680)만이 도시되어 있지만, 본 발명의 범위는 이것으로 한정되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 특정 프로세서에서 존재할 수 있다.
프로세서(1670, 1680)는 각기 통합된 메모리 제어기 유닛(1672 및 1682)을 포함하는 것으로 도시된다. 프로세서(1670)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(1676 및 1678)를 포함하며, 마찬가지로 제 2 프로세서(1680)는 P-P 인터페이스(1686 및 1688)를 포함한다. 프로세서(1670, 1680)는 포인트-투-포인트(P-P) 인터페이스 회로(1678, 1688)를 이용하는 P-P 인터페이스(1650)를 통해 정보를 교환할 수 있다. 도 16에 도시된 바와 같이, IMC(1672 및 1682)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 국부적으로 소속되는 메인 메모리의 일부일 수 있는 메모리(1632) 및 메모리(1634)에 연결한다.
프로세서(1670, 1680)는 각기 포인트-투-포인트 인터페이스 회로(1676, 1694, 1686, 1698)를 이용하는 개개의 P-P 인터페이스(1652, 1654)를 통해 칩셋(1690)과 정보를 교환한다. 칩셋(1690)은 또한 고성능 그래픽 인터커넥트(1639)를 따라서 놓인 인터페이스 회로(1692)를 통해 고성능 그래픽 회로(1638)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서 이외의 곳 중 어느 한 곳에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서와 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서의 로컬 캐시 정보 중 어느 하나 또는 모두가 공유 캐시에 저장될 수 있게 한다.
칩셋(1690)은 인터페이스(1695)를 통해 제 1 버스(1616)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 한정되지 않지만, 제 1 버스(1616)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 16에 도시된 바와 같이, 각종 I/O 장치(1614)는 제 1 버스(1616)를 제 2 버스(1620)에 연결하는 버스 브릿지(1618)와 함께 제 1 버스(1616)에 연결된다. 일 실시예에서, 제 2 버스(1620)는 적은 핀 수(low pin count, LPC) 버스를 포함한다. 일 실시예에서, 예를 들면 키보드 및/또는 마우스(1622), 통신 디바이스(1627) 및 종종 명령어/코드 및 데이터(1630)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(1628)를 비롯한 각종 디바이스가 제 2 버스(1620)에 연결된다. 또한, 오디오 I/O(1624)는 제 2 버스(1620)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하자. 예를 들면, 도 16의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 17를 참조하면, 본 발명에 따른 시스템 온-칩(SOC) 디자인의 실시예가 도시된다. 특정한 예시적인 예로서, SOC(1700)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 휴대폰, 스마트폰, 태블릿, 울트라-신 노트북, 광대역 어댑터를 갖춘 노트북, 또는 임의의 다른 유사 통신 디바이스와 같이 최종 사용자에 의해 사용되는 임의의 디바이스를 말한다. 종종 UE는 GSM 네트워크에서 잠재적으로 사실상 이동국(mobile station, MS)에 대응하는 기지국이나 노드에 접속한다.
여기서, SOC(1700)는 2 코어(1706 및 1707)를 포함한다. 앞에서 논의한 바와 유사하게, 코어(1706 및 1707)는 인텔® 아키텍처 코어™-기반의 프로세서, 어드번스드 마이크로 디바이스 인코포레이티드(Advanced Micro Devices, Inc, AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 디자인, 또는 이들의 고객뿐만 아니라 이들의 실시권자 또는 사용자와 같은 명령어 집합 아키텍처를 준수할 수 있다. 코어(1706 및 1707)는 버스 인터페이스 유닛(1709) 및 L2 캐시(1711)와 연관된 캐시 제어(1708)에 연결되어 SOC(1700)의 다른 부품과 통신한다. 인터커넥트(1710)는 앞에서 논의한 바와 같이, 본 명세서에서 설명된 하나 이상의 양태를 잠재적으로 구현하는 IOSF, AMBA, 또는 기타 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(1710)는 SIM 카드와 인터페이싱하는 가입자 식별 모듈(Subscriber Identity Module, SIM)(1730), 코어(1706 및 1707)에 의한 실행을 위한 부팅 코드를 보유하여 SOC(1700)를 초기화하고 부팅하는 부팅 롬(1735), 외부 메모리(예를 들면, DRAM(1760))와 인터페이싱하는 SDRAM 제어기(1740), 비휘발성 메모리(예를 들면, 플래시(1765))와 인터페이싱하는 플래시 제어기(1745), 주변 장치와 인터페이싱하는 주변 장치 제어(1750)(예를 들면, 직렬 주변장치 인터페이스), 입력(예를 들면, 터치에 의한 입력)을 디스플레이하고 수신하는 비디오 코덱(1720) 및 비디오 인터페이스(1725), 그래픽 관련 계산을 수행하는 GPU(1715) 등과 같은 다른 컴포넌트에 통신 채널을 제공한다. 이러한 인터페이스 중 임의의 인터페이스는 본 명세서에서 설명된 본 발명의 양태를 포함할 수 있다.
또한, 시스템은 블루투스 모듈(1770), 3G 모뎀(1775), GPS(1785), 및 WiFi(1785)와 같은 통신을 위한 주변장치를 예시한다. 앞에서 언급한 바와 같이, UE는 통신을 위한 라디오를 포함한다는 것을 주목하자. 결과적으로, 이와 같은 주변장치 통신 모듈 모두가 필요한 것은 아니다. 그러나 UE의 일부 형태에서, 외부 통신을 위한 라디오가 포함될 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 참 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 모방에 이르는 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 모방에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로 통신 공급자 또는 네트워크 공급자는 유형의 머신-판독가능한 매체상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로제어기에 의해 실행되도록 적응된 코드를 저장하는 비일시적인 매체와 연관되는 마이크로제어기와 같은 하드웨어를 포함한다. 그러므로 일 실시예에서, 모듈이라고 언급하는 것은 비일시적 매체상에 보유되는 코드를 인식 및/또는 실행하도록 명시적으로 구성된 하드웨어를 말하는 것이다. 그뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로제어기에 의해 실행되어 미리 설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비일시적 매체를 말한다. 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로제어기와 비일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '하도록 구성된'이라는 관용구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 결합되고, 및/또는 상호접속된다면 여전히 그 지정된 작업을 수행'하도록 구성'된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 생성되어 클럭을 인에이블하게 하는 몇 가지 방식으로 결합된 로직 게이트이다. 되풀이하면 '하도록 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이 경우 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
그뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 관용구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이 경우 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 하이 로직 레벨을 말하며 0은 로우 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리값이나 여러 논리 값을 보유할 수 있다. 그러나 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진값 및 16진 문자 A로서 표현될 수도 있다. 그러므로 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 활용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신 액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비일시적인 머신 액세스 가능한 매체는 스태틱 랜덤 액세스 메모리(static random-access memory, SRAM) 또는 다이나믹 RAM(dynamic random-access memory, DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그래밍하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 그뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능한 매체에 의해 분산될 수 있다. 그래서 머신 판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 다만 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(Compact Disc, Read-Only Memory, CD-ROM), 및 광자기 디스크, 판독 전용 메모리(Read-Only Memory, ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(Erasable Programmable Read-Only Memory, EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향이나 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신 판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터 판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신 판독가능한 매체를 포함한다.
다음의 예는 본 명세서에 따른 실시예들과 관련된다. 하나 이상의 실시예는 검사 패턴 및 오류 보고 시퀀스를 포함하는 검사 모드 신호를 생성하고, 하나 이상의 확장 디바이스 및 둘 이상의 서브링크를 포함하는 링크를 통해 검사 모드 신호를 전송 - 검사 모드 신호는 서브링크 중 특정 서브링크를 통해 전송되고, 검사 패턴은 수신 디바이스에 의해 특정 서브링크상의 오류를 식별하는데 사용되며, 오류 보고 시퀀스는 복수 개의 서브링크 내 서브링크의 오류 상태를 기술하는 오류 정보와 함께 인코딩됨 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 검사 모드 신호는 루프백 검사 모드 내에서 전송되고 검사 모드 신호의 인스턴스는 링크상의 제 1 디바이스로부터 하나 이상의 확장 디바이스를 통해 제 2 디바이스로 전송되며 또한 적어도 하나의 제 2 디바이스로부터 하나 이상의 확장 디바이스를 통해 제 1 디바이스로 다시 전송된다.
적어도 일 예에서, 검사 모드 신호의 인스턴스 중 적어도 하나의 인스턴스는 링크의 서브링크 중 다른 서브링크를 통해 다른 디바이스로부터 수신되고, 검사 모드 신호의 각각의 인스턴스는 검사 패턴의 인스턴스 및 오류 보고 시퀀스의 인스턴스를 포함한다.
적어도 일 예에서, 오류 검출 로직은 검사 패턴의 인스턴스에 기초하여 다른 서브링크상의 하나 이상의 오류를 결정하도록 제공된다.
적어도 일 예에서, 오류는 서브링크를 통해 수신된 검사 모드 신호에 포함된 것으로서 검사 패턴의 인스턴스가 검사 패턴의 예상된 값을 벗어난 것을 식별함에 따라서 서브링크에 대하여 결정된다.
적어도 일 예에서, 확장 디바이스는 리타이머를 포함한다.
적어도 일 예에서, 장치는 리타이머를 포함한다.
적어도 일 예에서, 오류 보고 시퀀스는 복수 개의 세그먼트를 포함하고 각각의 세그먼트는 서브링크의 각각의 오류 상태를 기술한다.
적어도 일 예에서, 각각의 세그먼트는 각 서브링크의 다운스트림 채널 및 업스트림 채널 중 하나의 채널을 기술한다.
적어도 일 예에서, 각각의 세그먼트는 하나 이상의 정렬된 세트를 포함하고 정렬된 세트의 각각의 적어도 일부분은 서브링크 중 적어도 하나의 서브링크의 오류 상태를 식별하기 위해 제공되어 인코딩된다.
적어도 일 예에서, 각각의 정렬된 세트는 각각의 SKP 정렬된 세트를 포함한다.
적어도 일 예에서, 하나 이상의 확장 디바이스는 적어도 두 개의 확장 디바이스를 포함하고, 둘 이상의 서브링크는 세 개의 서브링크를 포함하며, 복수 개의 세그먼트는 적어도 다섯 개의 세그먼트를 포함한다.
적어도 일 예에서, 선행 서브링크에 대해 검출된 오류 정보는 오류 보고 시퀀스에서 인코딩되고 둘 이상의 서브링크 내 다른 서브링크의 이전에 검출된 오류 상태에 대한 오류 정보는 오류 보고 시퀀스 내에 유지된다.
적어도 일 예에서, 오류 정보는 서브링크에 대해 검출된 오류의 개수, 오류가 출현한 링크의 레인, 및 수신된 검사 패턴에서 검출된 오류의 위치 중 하나 이상을 포함한다.
적어도 일 예에서, 검사 모드 패턴은 검사 동안 각 서브링크에서 재생되도록 미리 정의된 패턴을 포함한다.
적어도 일 예에서, 검사 패턴은 하나 이상의 정렬된 세트를 포함한다.
적어도 일 예에서, 하나 이상의 정렬된 세트는 전기 유휴 퇴장 시퀀스 정렬된 세트(electrical idle exit sequence ordered set, EIEOS)를 포함한다.
적어도 일 예에서, 제어 로직은 링크가 검사 모드에 있는 것을 식별하며, 검사 모드 신호는 검사 모드에 따라서 전송된다.
적어도 일 예에서, 검사 패턴은 검사 모드에 대해 정의된 고정 검사 패턴이다.
하나 이상의 실시예는 검사 모드에서 링크를 통해 검사 모드 신호를 수신 - 링크는 적어도 하나의 확장 디바이스 및 둘 이상의 서브링크를 포함하고, 검사 모드 신호는 검사 패턴 및 오류 보고 시퀀스를 포함하고, 검사 모드 신호는 서브링크 중 특정 서브링크를 통해 전송되며, 오류 보고 시퀀스는 복수 개의 서브링크 내 서브링크의 오류 상태를 기술하는 오류 정보와 함께 인코딩됨 - 하고, 검사 모드 신호 내 검사 패턴을 평가하여 특정 서브링크의 오류 상태를 식별하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 검사 패턴은 검사 패턴이 예상된 검사 패턴을 벗어나는지를 결정하기 위해 평가된다.
적어도 일 예에서, 검사 패턴은 검사 모드에 대해 정의되고, 검사 모드는 링크의 각 서브링크의 검사를 포함하고, 검사 패턴의 각각의 인스턴스는 서브링크의 각각의 검사 시 생성되고 전송되어 각각의 서브링크 단에서 수신된 검사 패턴의 각각의 인스턴스가 정의된 검사 패턴을 벗어나는지를 결정한다.
적어도 일 예에서, 각각의 서브링크는 각기 업스트림 채널 및 다운스트림 채널을 포함하고, 검사 패턴의 인스턴스는 각 서브링크의 업스트림 및 다운스트림 채널 각각을 통해 전송된다.
적어도 일 예에서, 오류 상태는 검사 패턴에 기초하여 특정 서브링크에서 검출된 하나 이상의 오류를 식별한다.
적어도 일 예에서, 오류 상태는 특정 서브링크에서 검출된 오류의 개수를 식별한다.
적어도 일 예에서, 오류 상태는 하나 이상의 오류가 출현한 링크의 레인을 식별한다.
적어도 일 예에서, 오류 상태는 하나 이상의 오류가 검출되었던 검사 패턴 내 위치를 식별한다.
적어도 일 예에서, 제어 로직은 검사 모드 신호의 다른 인스턴스를 발생하고, 검사 모드 신호의 다른 인스턴스는 특정 서브링크의 오류 상태를 식별하도록 인코딩된 오류 보고 시퀀스를 포함하며, 장치는 검사 모드 신호의 다른 인스턴스를 서브링크 중 다른 서브링크를 통해 송신하는 송신기 로직을 더 포함한다.
적어도 일 예에서, 검사 모드 신호의 다른 인스턴스 내 오류 보고 시퀀스는 링크의 다른 서브링크의 이전에 결정된 오류 상태에 대한 오류 상태 정보를 보유한다.
적어도 일 예에서, 오류 보고 시퀀스는 복수 개의 세그먼트를 포함하고 각각의 세그먼트는 서브링크의 각각의 오류 상태를 기술한다.
적어도 일 예에서, 제어 로직은 특정 서브링크의 오류 상태를 인코딩하는 복수 개의 세그먼트 중 특정 세그먼트를 식별한다.
적어도 일 예에서, 특정 세그먼트는 특정 서브링크에 미리 할당된 것으로서 식별된다.
적어도 일 예에서, 특정 세그먼트는 복수 개의 세그먼트 중 인코딩되지 않은 다음 세그먼트로서 식별된다.
적어도 일 예에서, 검사 모드 신호의 다른 인스턴스는 검사 패턴의 인스턴스를 포함한다.
적어도 일 예에서, 수신된 검사 모드 신호에 포함된 검사 패턴은 하나 이상의 오류를 포함하며 검사 모드 신호의 다른 인스턴스에 포함된 검사 패턴의 인스턴스는 하나 이상의 오류 없이 전송된다.
적어도 일 예에서, 확장 디바이스의 복수 개의 동작 모드 중 제 1 동작 모드는 검사 신호를 처리하는데 사용되고, 복수 개의 동작 모드는 다른 저 지연 모드를 포함하며, 제 1 모드는 검사 신호를 디코딩할 수 있게 한다.
적어도 일 예에서, 확장 디바이스는 리타이머를 포함한다.
적어도 일 예에서, 오류 보고 시퀀스는 링크의 둘 이상의 서브링크의 각각의 오류 상태를 기술하고, 장치는 오류 보고 시퀀스를 해석하고 링크에 대한 오류 결과를 적어도 하나의 데이터 구조에 기록하는 로직을 더 포함한다.
적어도 일 예에서, 데이터 구조는 링크에 대응하는 하나 이상의 레지스터를 포함한다.
적어도 일 예에서, 확장 디바이스는 적어도 두 개의 리타이머를 포함한다.
적어도 일 예에서, 루트 포트 디바이스는 링크에 접속된다.
하나 이상의 실시예는 엔드포인트 디바이스로부터 확장 디바이스의 제 1 포트를 통해 링크 훈련 데이터를 수신하고, 확장 디바이스의 제 2 포트에서 유휴 링크 조건을 식별 - 확장 디바이스는 링크상에서 포함됨 - 하고, 다른 디바이스가 유휴 링크 조건 및 링크 훈련 데이터에 기초하여 접속해제된 것을 결정 - 다른 디바이스는 이전에 링크에 접속되었음 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 링크는 엔드포인트 디바이스를 다른 디바이스에 접속하며 확장 디바이스는 엔드포인트와 링크상의 다른 디바이스 사이에서 배치된다.
적어도 일 예에서, 제 1 포트는 링크의 제 1 서브링크를 통해 엔드포인트 디바이스에 접속되고 제 2 포트는 링크의 제 2 서브링크에 접속되며, 다른 디바이스는 이전에 제 2 서브링크에 의해 제 2 포트에 접속되어 있다.
적어도 일 예에서, 확장 디바이스는 리타이머를 포함한다.
적어도 일 예에서, 리타이머는 링크에서 접속해제를 결정하기 위한 측파대 로직이 없다.
적어도 일 예에서, 다른 디바이스의 접속해제는 뜻밖의 접속해제를 포함한다.
적어도 일 예에서, 접속해제는 링크상의 디바이스를 핫-플러깅하는 것에 대응한다.
적어도 일 예에서, 검출 모드는 다른 디바이스가 접속해제되었다는 결정에 기초하여 진입된다.
적어도 일 예에서, 제 2 포트의 커넥터는 검출 모드에서 제 2 서브링크상의 (예를 들면, 제 3 디바이스와의) 새로운 접속을 위해 스캔하고 설정하도록 제거된다.
적어도 일 예에서, 링크 훈련 데이터는 하나 이상의 훈련 시퀀스를 포함한다.
적어도 일 예에서, 링크 훈련 데이터는 링크를 복구하려는 시도에 대응한다.
적어도 일 예에서, 유휴 링크 조건은 제 2 포트상에서 검출된 활성 레벨에 기초하여 추론된다.
적어도 일 예에서, 링크 훈련 데이터는 유휴 링크 조건이 검출되는 동안 수신된다.
적어도 일 예에서, 제 1 포트는 업스트림 포트를 포함하고 제 2 포트는 다운스트림 포트를 포함한다.
적어도 일 예에서, 링크는 접속 케이블을 포함한다.
하나 이상의 실시예는 적어도 두 개의 동작 모드를 지원하고 링크상의 조건에 기초하여 선택적으로 모드를 사용하는 리타이머를 제공 - 동작 모드는 적어도 저 지연 모드 및 특정 모드를 포함하고, 데이터는 저 지연 모드에서 수신된 채로 포워딩되고, 데이터는 특정 모드에서 디코딩되고 다시 인코딩됨 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 저 지연 모드에서 리타이머에 의해 수신된 데이터는 디코딩되지 않으며 수신된 채로 포워딩된다.
적어도 일 예에서, 특정 모드는 링크상의 리타이머에 의해 수신된 데이터를 수정하게 한다.
적어도 일 예에서, 조건은 링크를 통해 송신된 데이터의 타입 및 링크의 링크 상태 중 적어도 하나를 포함한다.
적어도 일 예에서, 리타이머는 조건 중 특정 조건을 검출하고 검출된 특정 조건에 기초하여 동작 모드 중 하나의 모드를 사용한다.
적어도 일 예에서, 저 지연 모드는 링크가 액티브 링크 상태에 있는 것으로 검출될 때 사용된다.
적어도 일 예에서, 액티브 링크 상태는 L0 상태를 포함한다.
적어도 일 예에서, 특정 모드는 훈련 시퀀스 및 정렬된 세트 데이터에 대해 사용된다.
적어도 일 예에서, 특정 모드는 링크 훈련 링크 데이터에서 사용된다.
적어도 일 예에서, 특정 모드는 검사 모드에서 사용된다.
적어도 일 예에서, 검사 모드는 링크의 복수 개의 서브링크 각각의 오류 상태를 결정하는데 사용된다.
적어도 일 예에서, 링크는 PCIe 기반 프로토콜을 이용한다.
하나 이상의 실시예는 물리 계층 로직을 포함하는 확장 디바이스 - 물리 로직은 논리 물리 서브계층 및 전기 물리 서브계층을 포함하고, 확장 디바이스는 링크상에서 포함되고, 전기 물리 서브계층은 링크상의 데이터의 송신 속도를 검출하는 속도 검출 모듈을 포함하며, 전기 물리 서브계층은 링크의 검출된 송신 속도를 논리 물리 서브계층으로 전달함 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 확장 디바이스는 리타이머 디바이스를 포함한다.
적어도 일 예에서, 송신 속도는 링크에 대해 미리 정의된 한 세트의 속도 중 하나의 속도인 것으로 검출된다.
적어도 일 예에서, 한 세트의 속도는 2.5GT/s 속도, 5GT/s 속도, 및 8GT/s 속도를 포함한다.
적어도 일 예에서, 속도 검출 모듈은 아날로그 속도 검출 모듈을 포함한다.
적어도 일 예에서, 속도 검출 모듈은 적어도 부분적으로 하드웨어로 구현된다.
적어도 일 예에서, 링크는 PCIe 준용 링크를 포함한다.
하나 이상의 실시예는 제 1 엔드포인트를 제 2 엔드포인트에 접속하는 링크상의 확장 디바이스에서 데이터를 수신 - 확장 디바이스는 링크상의 제1 및 제 2 엔드포인트 사이에 배치됨 - 하고, 하드웨어로 구현된 확장 디바이스의 속도 검출 회로를 이용하여 데이터의 송신 속도를 검출하고, 검출된 송신 속도를 확장 디바이스의 물리 계층 로직으로 전달하고, 확장 디바이스를 이용하여 데이터를 링크를 통해 송신 속도로 제 1 디바이스로부터 제 2 디바이스로 전달하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 검출된 송신 속도는 확장 디바이스의 전기 물리 서브계층과 논리 물리 서브계층 사이의 물리 계층 인터페이스를 이용하여 물리 계층 로직으로 전달된다.
적어도 일 예에서, 물리 계층 인터페이스는 PCI 익스프레스용 PHY 인터페이스(PHY Interface for PCI Express, PIPE) 인터페이스를 포함한다.
적어도 일 예에서, 송신 속도를 검출하는 것은 송신 속도가 링크에 대하여 지원된 한 세트의 미리 정의된 속도 중 하나의 속도라고 검출하는 것을 포함한다.
적어도 일 예에서, 유휴 조건은 링크상에서 식별되며, 송신 속도는 유휴 조건 다음에 검출된다.
적어도 일 예에서, 데이터는 링크 훈련 데이터를 포함하며 송신 속도는 링크 훈련 데이터로부터 검출된다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라고 언급하는 것은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구가 출현한다 하여 반드시 동일한 실시예를 말하는 것은 아니다. 그뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정의 예시적인 실시예를 참조하여 제공되었다. 그러나 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 사상과 범위를 일탈하지 않고도 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 그뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 필연적으로 동일한 실시예 또는 동일한 예를 말하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 말할 수 있다.

Claims (33)

  1. 장치로서,
    검사 패턴(test pattern) 및 오류 보고 시퀀스(error reporting sequence)를 포함하는 검사 모드 신호를 생성하는 제어 로직과,
    하나 이상의 확장 디바이스(extension device) 및 둘 이상의 서브링크를 포함하는 링크를 통해 상기 검사 모드 신호를 전송하는 송신기 로직 - 상기 검사 모드 신호는 상기 서브링크 중 특정 서브링크를 통해 전송되고, 상기 검사 패턴은 수신 디바이스에 의해 상기 특정 서브링크상의 오류를 식별하는데 사용되며, 상기 오류 보고 시퀀스는 상기 복수 개의 서브링크 내의 서브링크의 오류 상태를 기술하는 오류 정보와 함께 인코딩됨 - 을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 검사 모드 신호는 루프백 검사 모드 내에서 전송되고 상기 검사 모드 신호의 인스턴스는 상기 링크상의 제 1 디바이스로부터 상기 하나 이상의 확장 디바이스를 통해 제 2 디바이스로 전송되며 또한 상기 제 2 디바이스로부터 상기 하나 이상의 확장 디바이스를 통해 상기 제 1 디바이스로 다시 전송되는
    장치.
  3. 제 2 항에 있어서,
    다른 디바이스로부터 상기 검사 모드 신호의 상기 인스턴스 중 적어도 하나의 인스턴스를 상기 링크의 상기 서브링크 중 다른 하나의 서브링크를 통해 수신하는 수신기 로직을 더 포함하며, 상기 검사 모드 신호의 각각의 인스턴스는 상기 검사 패턴의 인스턴스 및 상기 오류 보고 시퀀스의 인스턴스를 포함하는
    장치.
  4. 제 3 항에 있어서,
    상기 검사 패턴의 상기 인스턴스에 기초하여 상기 다른 서브링크상의 하나 이상의 오류를 결정하는 오류 검출 로직을 더 포함하는
    장치.
  5. 제 4 항에 있어서,
    서브링크에 대하여 오류는 상기 서브링크를 통해 수신된 검사 모드 신호에 포함된 것으로서 상기 검사 패턴의 인스턴스가 상기 검사 패턴의 예상된 값을 벗어난 것을 식별함에 기초하여 결정되는
    장치.
  6. 제 1 항에 있어서,
    상기 확장 디바이스는 리타이머를 포함하는
    장치.
  7. 제 6 항에 있어서,
    상기 장치는 상기 리타이머를 포함하는
    장치.
  8. 제 1 항에 있어서,
    상기 오류 보고 시퀀스는 복수 개의 세그먼트를 포함하고 각각의 세그먼트는 서브링크의 각각의 오류 상태를 기술하는
    장치.
  9. 제 8 항에 있어서,
    각각의 세그먼트는 각 서브링크의 다운스트림 채널 및 업스트림 채널 중 하나의 채널을 기술하는
    장치.
  10. 제 8 항에 있어서,
    각각의 세그먼트는 하나 이상의 정렬된 세트를 포함하고, 상기 정렬된 세트의 각각의 적어도 일부분은 상기 서브링크 중 적어도 하나의 서브링크의 오류 상태를 식별하도록 인코딩하기 위해 제공되는
    장치.
  11. 제 10 항에 있어서,
    각각의 정렬된 세트는 각자의 스킵(SKP) 정렬된 세트를 포함하는
    장치.
  12. 제 8 항에 있어서,
    상기 하나 이상의 확장 디바이스는 적어도 두 개의 확장 디바이스를 포함하고, 상기 둘 이상의 서브링크는 세 개의 서브링크를 포함하며, 상기 복수 개의 세그먼트는 적어도 다섯 개의 세그먼트를 포함하는
    장치.
  13. 제 1 항에 있어서,
    상기 제어 로직은 상기 오류 보고 시퀀스 내 선행 서브링크에 대해 검출된 오류 정보를 인코딩하고 상기 둘 이상의 서브링크 내 다른 서브링크의 이전에 검출된 오류 상태에 대한 상기 오류 보고 시퀀스 내 오류 정보를 유지하는
    장치.
  14. 제 13 항에 있어서,
    상기 오류 정보는,
    서브링크에 대해 검출된 오류의 개수, 오류가 출현한 링크의 레인, 및 수신된 검사 패턴에서 검출된 오류의 위치
    중 하나 이상을 포함하는
    장치.
  15. 제 1 항에 있어서,
    상기 검사 패턴은 검사 동안 각각의 서브링크에서 재생(regenerated)되도록 미리 정의된 패턴을 포함하는
    장치.
  16. 제 15 항에 있어서,
    상기 검사 패턴은 하나 이상의 정렬된 세트를 포함하는
    장치.
  17. 제 16 항에 있어서,
    상기 하나 이상의 정렬된 세트는 전기 유휴 퇴장 시퀀스 정렬된 세트(electrical idle exit sequence ordered set, EIEOS)를 포함하는
    장치.
  18. 제 1 항에 있어서,
    상기 제어 로직은 상기 링크가 검사 모드에 있는 것을 식별하며, 상기 검사 모드 신호는 상기 검사 모드에 따라서 전송되는
    장치.
  19. 방법으로서,
    링크가 검사 모드에 진입하는 것을 식별하는 단계 - 상기 링크는 하나 이상의 확장 디바이스 및 둘 이상의 서브링크를 포함함 - 와,
    검사 모드 신호를 생성하는 단계 - 상기 검사 모드 신호는 검사 패턴 및 오류 보고 시퀀스를 포함하고 상기 오류 보고 시퀀스는 상기 복수 개의 서브링크 내의 서브링크의 오류 상태를 기술하는 오류 정보와 함께 인코딩됨 - 와,
    상기 검사 모드 내에서 상기 검사 모드 신호를 상기 서브링크 중의 특정 서브링크를 통해 전송하는 단계를 포함하는
    방법.
  20. 시스템으로서,
    제 1 디바이스와,
    링크를 이용하여 상기 제 1 디바이스에 통신 가능하게 연결된 제 2 디바이스와,
    상기 링크상에 포함된 하나 이상의 확장 디바이스 - 상기 제 1 디바이스와 제 2 디바이스 사이에서 상기 확장 디바이스를 통해 데이터가 전송됨 - 와,
    상기 링크의 검사 모드 내에서 검사 모드 신호를 전송하는 검사 모드 로직 - 상기 링크는 복수 개의 서브링크를 포함하고, 상기 검사 모드 신호의 각각의 인스턴스는 상기 서브링크의 각각의 검사에 대응하고 검사 패턴 및 오류 보고 시퀀스를 포함하고, 상기 검사 패턴은 상기 검사 모드 신호를 수신하는 디바이스에 의해 대응 서브링크에서의 오류를 식별하는데 사용되며, 상기 오류 보고 시퀀스는 상기 서브링크에 대해 결정된 오류 상태를 기술하는 오류 정보와 함께 인코딩됨 - 을 포함하는
    시스템.
  21. 제 20 항에 있어서,
    상기 검사 모드 로직은 또한,
    검사 모드 신호를 수신하고 상기 검사 모드 신호 내 상기 검사 패턴을 평가하여 상기 검사 모드 신호에 대응하는 상기 서브링크의 오류 상태를 식별하는
    시스템.
  22. 제 21 항에 있어서,
    상기 확장 디바이스 및 상기 제 1 디바이스는 각기 상기 검사 모드 로직의 각각의 인스턴스를 포함하는
    시스템.
  23. 제 22 항에 있어서,
    상기 제 2 디바이스는 또한 상기 검사 모드 로직의 인스턴스를 포함하는
    시스템.
  24. 제 20 항에 있어서,
    상기 검사 모드 신호로부터 결정되고 상기 오류 보고 시퀀스에 포함되는 상기 복수 개의 서브링크에 대한 오류 상태 정보를 상기 링크에 대응하는 하나 이상의 레지스터에 기록하는 보고 로직을 더 포함하는
    시스템.
  25. 제 20 항에 있어서,
    상기 확장 디바이스는 적어도 두 개의 리타이머를 포함하는
    시스템.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR112016012057B1 (pt) 2013-12-26 2021-12-28 Intel Corporation Progressos de retemporizador de interconexão
US10108577B2 (en) * 2015-01-06 2018-10-23 Intel Corporation Digital interconnects with protocol-agnostic repeaters
US20170270062A1 (en) * 2016-03-21 2017-09-21 Intel Corporation In-band retimer register access
US10114658B2 (en) * 2016-05-23 2018-10-30 Baida USA LLC Concurrent testing of PCI express devices on a server platform
US9965439B2 (en) 2016-06-27 2018-05-08 Intel Corporation Low latency multi-protocol retimers
US10747688B2 (en) * 2016-12-22 2020-08-18 Intel Corporation Low latency retimer
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
US10789201B2 (en) 2017-03-03 2020-09-29 Intel Corporation High performance interconnect
US11249808B2 (en) 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
US10601425B2 (en) * 2018-05-30 2020-03-24 Intel Corporation Width and frequency conversion with PHY layer devices in PCI-express
US11467999B2 (en) 2018-06-29 2022-10-11 Intel Corporation Negotiating asymmetric link widths dynamically in a multi-lane link
CN109031091B (zh) * 2018-07-16 2021-08-17 深圳市广和通无线股份有限公司 接口测试方法、测试系统和测试夹具
DE112018007637T5 (de) * 2018-09-28 2021-04-29 Intel Corporation Fehlermeldung in Verbindungsverlängerungsvorrichtungen
US10771189B2 (en) * 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
US10846247B2 (en) 2019-03-05 2020-11-24 Intel Corporation Controlling partial link width states for multilane links
US11397701B2 (en) * 2019-04-30 2022-07-26 Intel Corporation Retimer mechanisms for in-band link management
US11296994B2 (en) 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
TWI710953B (zh) * 2019-05-31 2020-11-21 緯創資通股份有限公司 韌體更新裝置以及韌體更新方法
CN114556870B (zh) * 2019-11-26 2023-04-04 华为技术有限公司 一种数据同步的方法以及装置
US11836101B2 (en) 2019-11-27 2023-12-05 Intel Corporation Partial link width states for bidirectional multilane links
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
CN115004165A (zh) * 2020-01-22 2022-09-02 华为技术有限公司 一种用于执行重定时的装置以及路径切换的方法
KR102518285B1 (ko) 2021-04-05 2023-04-06 에스케이하이닉스 주식회사 PCIe 인터페이스 및 인터페이스 시스템
KR102415309B1 (ko) 2020-06-16 2022-07-01 에스케이하이닉스 주식회사 인터페이스 장치 및 그 동작 방법
KR102519480B1 (ko) 2021-04-01 2023-04-10 에스케이하이닉스 주식회사 PCIe 장치 및 이를 포함하는 컴퓨팅 시스템
US11546128B2 (en) 2020-06-16 2023-01-03 SK Hynix Inc. Device and computing system including the device
CN113740703B (zh) * 2021-07-28 2023-11-10 苏州浪潮智能科技有限公司 一种Retimer芯片的测试板及测试系统
KR102563047B1 (ko) * 2021-09-14 2023-08-04 테크위드유 주식회사 효율적 채널 제어를 지원하는 프로브카드 용 pmic와 신호용 스위치 ｉｃ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070234139A1 (en) 2006-04-04 2007-10-04 Kalantri Sacchindrakumar Gopik Method and apparatus for verifying the correctness of FTAP data packets received on the FLO waveform
JP2008532444A (ja) * 2005-09-30 2008-08-14 華為技術有限公司 マルチセグメント疑似ワイヤの障害検知、報告、およびメンテナンス折衝制御の方法
JP2011239219A (ja) * 2010-05-11 2011-11-24 Hitachi Cable Ltd データ誤り検出方法及びデータ誤り検出システム

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03276942A (ja) * 1990-03-27 1991-12-09 Toshiba Corp 中継装置
JP3069389B2 (ja) 1991-05-27 2000-07-24 富士通株式会社 Ａｔｍセル誤り処理システム
JPH08111682A (ja) * 1994-10-11 1996-04-30 Nec Corp ネットワーク間試験方法
US6690757B1 (en) * 2000-06-20 2004-02-10 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated lane de-skew
US20040047408A1 (en) 2002-09-10 2004-03-11 Ingo Koenenkamp Data link analyzer
US7363395B2 (en) * 2003-12-31 2008-04-22 Intel Corporation Intermediate device capable of communicating using different communication protocols
US20060095222A1 (en) * 2004-11-04 2006-05-04 Mindspeed Technologies, Inc. Optic module calibration
US7493532B2 (en) * 2005-10-14 2009-02-17 Lsi Corporation Methods and structure for optimizing SAS domain link quality and performance
US7814371B2 (en) * 2006-09-27 2010-10-12 Intel Corporation Apparatus and method for point-to-point interconnect testing
WO2009105095A1 (en) * 2008-02-20 2009-08-27 Hewlett-Packard Development Company, L.P. Redriver with two reference clocks and method of operation thereof
TW201005541A (en) * 2008-07-31 2010-02-01 Aspeed Technology Inc Transmission device and data extended transmission method
US8369233B2 (en) * 2008-10-02 2013-02-05 Endace Technology Limited Lane synchronisation
US7992058B2 (en) * 2008-12-16 2011-08-02 Hewlett-Packard Development Company, L.P. Method and apparatus for loopback self testing
CN101882986A (zh) * 2010-06-28 2010-11-10 深圳市国扬通信股份有限公司 误码测试仪
US8627156B1 (en) * 2010-10-26 2014-01-07 Agilent Technologies, Inc. Method and system of testing bit error rate using signal with mixture of scrambled and unscrambled bits
US8812913B2 (en) * 2011-09-23 2014-08-19 Dot Hill Systems Corporation Method and apparatus for isolating storage devices to facilitate reliable communication
US8913705B2 (en) * 2012-08-27 2014-12-16 Oracle International Corporation Dynamic skew correction in a multi-lane communication link
US9389942B2 (en) * 2013-10-18 2016-07-12 Intel Corporation Determine when an error log was created
BR112016012057B1 (pt) 2013-12-26 2021-12-28 Intel Corporation Progressos de retemporizador de interconexão

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532444A (ja) * 2005-09-30 2008-08-14 華為技術有限公司 マルチセグメント疑似ワイヤの障害検知、報告、およびメンテナンス折衝制御の方法
US20070234139A1 (en) 2006-04-04 2007-10-04 Kalantri Sacchindrakumar Gopik Method and apparatus for verifying the correctness of FTAP data packets received on the FLO waveform
JP2011239219A (ja) * 2010-05-11 2011-11-24 Hitachi Cable Ltd データ誤り検出方法及びデータ誤り検出システム

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