TWI773668B - 鍺與矽化鍺奈米線裝置之形成方法 - Google Patents

鍺與矽化鍺奈米線裝置之形成方法 Download PDF

Info

Publication number
TWI773668B
TWI773668B TW106113543A TW106113543A TWI773668B TW I773668 B TWI773668 B TW I773668B TW 106113543 A TW106113543 A TW 106113543A TW 106113543 A TW106113543 A TW 106113543A TW I773668 B TWI773668 B TW I773668B
Authority
TW
Taiwan
Prior art keywords
nanowire
forming
semiconductor device
substrate
gate
Prior art date
Application number
TW106113543A
Other languages
English (en)
Other versions
TW201820386A (zh
Inventor
央錫 尹
朱中惟
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201820386A publication Critical patent/TW201820386A/zh
Application granted granted Critical
Publication of TWI773668B publication Critical patent/TWI773668B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Silicon Compounds (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種形成奈米線半導體元件的方法包含a)提供包含界定穿孔之氧化物層的基板；及b)在穿孔中沉積奈米線。奈米線係由選自由鍺或矽化鍺組成之群組的一材料製成。該方法更包含：c)相對於奈米線選擇性地回蝕氧化物層，以露出奈米線的上部；及d)利用摻雜物種摻雜奈米線的曝露上部。

Description

鍺與矽化鍺奈米線裝置之形成方法
本揭露內容相關於基板處理系統，且更尤其相關於用以形成鍺及矽化鍺奈米線元件的系統及方法。
本文提供的先前技術說明係針對概括性呈現本揭露內容之上下文的目的。此先前技術部分中所述之目前列名發明人之工作、及不可以其他方式認定為申請時之先前技術的實施態樣敘述皆不明示或暗示地承認其為針對本揭露內容的先前技術。
基板處理系統可用以在例如半導體晶圓的基板上進行退火、沉積、及蝕刻膜層。用於沉積及蝕刻的基板處理系統通常包含處理腔室、氣體分佈裝置、及基板支撐件。在處理期間，基板係設置於基板支撐件上。不同的氣體混合物可被引入處理腔室中，且射頻(RF)電漿可用以啟動化學反應。
電晶體的進一步縮放將需要材料來取代電晶體通道中的矽(Si)。針對未來世代的電晶體，已提出使用(尤其具有應變的)鍺(Ge)及矽化鍺(SiGe)。若干奈米寬之(複數)應變Ge或SiGe奈米線的生長係將該等材料用於FinFET及環繞式閘極(GAA,gate-all-around)元件的前提。Ge或SiGe奈米線需無缺陷，以確保通道中的高載子遷移率。
在Ge與Si之間有4.2%的晶格不匹配度。因此，Ge或SiGe在Si上的直接磊晶生長導致約108cm-2的差排密度，這導致元件性能的下降。厚的、成分漸 變的Si1-xGex緩衝層可用以降低差排密度。然而，該等緩衝層具有約數百奈米的厚度，這與電晶體的縮放不一致。
縱橫比捕捉(ART,aspect ratio trapping)法已被用來在矽基板上的窄凹槽中沉積材料。始於Si與Ge(或SiGe)間介面處的差排缺陷被捕捉於凹槽的底部中。理想地，凹槽的頂部無缺陷。然而實務上，缺陷傾向於沿凹槽的長度方向蔓延至Ge或SiGe的頂部表面。
形成奈米線半導體元件的方法包含a)提供包含界定穿孔之氧化物層的基板；b)在穿孔中沉積奈米線，其中奈米線係由選自由鍺或矽化鍺組成之群組的一材料製成；c)相對於奈米線選擇性地回蝕氧化物層，以露出奈米線的上部；以及d)利用摻雜物種摻雜奈米線的曝露上部。
在其他特徵中，該方法包含e)使基板退火。奈米線為單晶。基板包含矽層。氧化物層係沉積於矽層上，且該氧化物層受到圖案化，以界定穿孔。
在其他特徵中，該方法包含e)在奈米線的曝露上部上沉積閘極介電層。該方法包含f)在基板上沉積氧化物膜，以進行間隙填充；以及g)執行氧化物膜的化學機械拋光。
在其他特徵中，該方法包含h)在氧化物膜中界定遮蔽及未遮蔽區域。未遮蔽區域係定位成與對應於閘極介電層的閘極區域相鄰。該方法更包含i)蝕刻未遮蔽區域，以產生閘極開口。
在其他特徵中，該方法更包含j)執行金屬化步驟，以利用閘極金屬填充閘極開口；以及k)在閘極金屬上執行化學機械拋光。
在其他特徵中，步驟d)中的摻雜係利用一製程執行，該製程係選自由電漿製程及原子層沉積(ALD,atomic layer deposition)製程組成的群組。步驟e)中沉積閘極介電層係利用原子層沉積(ALD)製程進行。
形成奈米線半導體元件的方法包含a)提供包含界定穿孔之氧化物層的基板；b)在穿孔中沉積奈米線的第一部分，其中奈米線的第一部分係由選自由鍺或矽化鍺組成之群組的一材料製成；以及c)在穿孔中沉積奈米線的第二部分，並對其進行原位摻雜。奈米線的第二部分係由該材料製成，且係藉由第一摻雜物種進行摻雜。該方法更包含d)相對於奈米線選擇性地回蝕氧化物層，以露出奈米線的上部。
在其他特徵中，該方法包含e)使基板退火。奈米線為單晶。基板包含矽層。氧化物層係沉積於矽層上，且該氧化物層受到圖案化，以界定穿孔。
在其他特徵中，在步驟c)之後且在步驟d)之前，該方法包含c1)在穿孔中沉積奈米線的第三部分，並對其進行原位摻雜。奈米線的第三部分係由該材料製成，且係藉由第二摻雜物種進行摻雜。
在其他特徵中，在步驟c)之後且在步驟d)之前，該方法包含c1)在穿孔中沉積奈米線的第三部分。奈米線的第三部分係由該材料製成，且未摻雜。
在其他特徵中，該方法包含e)在奈米線的曝露上部上沉積閘極介電層。該方法包含f)沉積氧化物膜，以進行間隙填充；以及g)執行氧化物膜的化學機械拋光。
在其他特徵中，該方法包含h)在氧化物膜中界定遮蔽及未遮蔽區域。未遮蔽區域係定位成與對應於閘極介電層的閘極區域相鄰。該方法包含i)蝕刻未遮蔽區域，以產生閘極開口。
在其他特徵中，該方法包含j)執行金屬化步驟，以利用閘極金屬填充閘極開口；以及k)執行閘極金屬的化學機械拋光。
在其他特徵中，步驟f)中沉積閘極介電層係利用原子層沉積(ALD)製程進行。
本揭露內容之應用的進一步領域將自實施方式、申請專利範圍、及圖式而變得明白。實施方式及特定範例僅意在說明的目的，且不意圖限制本揭露內容的範疇。
10:基板
12:矽層
16:氧化物層
17:穿孔
22:Ge或SiGe奈米線
23:缺陷
26:電漿或ALD摻雜部
28:退火部
32:閘極介電層
38:間隙填充層
40:閘極開口
46:金屬
100:基板處理系統
104:處理腔室
106:線圈
107:上部內表面
108:窗部
112:基板支撐件(基座)
114:基板
115:加熱器
116:溫度控制器
118:氣體傳送系統
120:氣體入口
121:氣體出口
124:閥
126:泵浦
130:RF產生器
132:RF電源
136:匹配電路
145:噴淋頭
148:控制器
150:方法
156:步驟
160:步驟
162:步驟
166:步驟
168:步驟
172:步驟
176:步驟
180:步驟
184:步驟
188:步驟
192:步驟
212:第一部分(底部)
214:第二部分(中部)
216:第三部分(上部)
220:第三部分(上部)
350:方法
356:步驟
360:步驟
364:步驟
366:步驟
368:步驟
372:步驟
376:步驟
380:步驟
384:步驟
388:步驟
392:步驟
本揭露內容將自實施方式與隨附圖式而變得更完全地獲得理解，其中：圖1為根據本揭露內容的一側視圖，其說明包含矽層、及受圖案化以界定穿孔之氧化物層的基板範例；圖2為根據本揭露內容的一側視圖，其說明包含沉積於穿孔中之Ge或SiGe奈米線的基板範例；圖3為用於沉積Ge或SiGe奈米線之基板處理腔室的範例的功能方塊圖；圖4為根據本揭露內容的一側視圖，其說明氧化物層被回蝕以露出Ge或SiGe奈米線之上部後的基板範例；圖5為根據本揭露內容的一側視圖，其說明Ge或SiGe奈米線之曝露上部摻雜後的基板範例；圖6為根據本揭露內容的一側視圖，其說明進行退火以增強表面、及/或使摻雜物擴散後的基板範例；圖7為根據本揭露內容的一側視圖，其說明在Ge或SiGe奈米線之曝露上部上沉積閘極介電層後的基板範例；圖8為根據本揭露內容的一側視圖，其說明利用氧化物的間隙填充、及化學機械拋光(CMP,chemical mechanical polishing)後的基板範例；圖9為根據本揭露內容的一立體圖，其說明進行遮蔽、以及在閘極區域周圍的氧化物中蝕刻閘極開口後的基板範例； 圖10為根據本揭露內容的一立體圖，其說明閘極開口中之金屬化步驟、及CMP後的基板範例；圖11為根據本揭露內容的一流程圖，其說明形成含Ge或SiGe奈米線之元件的方法的範例；圖12為根據本揭露內容的一側視圖，其說明包含Ge或SiGe奈米線之第一未摻雜部分的另一基板範例；圖13為根據本揭露內容的一側視圖，其說明包含Ge或SiGe奈米線之第二部分的沉積及原位摻雜的圖12的基板；圖14為根據本揭露內容的一側視圖，其說明包含Ge或SiGe奈米線之未摻雜第三部分或上部的圖13的基板；圖15為根據本揭露內容的一側視圖，其說明包含Ge或SiGe奈米線之第三部分或上部的沉積及原位摻雜(其利用與圖13不同的摻雜物種及/或濃度)的圖13的基板；且圖16為根據本揭露內容的一流程圖，其說明形成Ge或SiGe奈米線元件的方法的另一範例。
在圖式中，可重複使用參考數字，以識別相似及/或相同的元件。
根據本揭露內容的方法可在包含矽層、及氧化物層(例如，SiO2)的基板上執行，該氧化物層係受到圖案化，以形成穿孔。在一些範例中，穿孔的縱橫比大於或等於1.5，以確保奈米線的頂部無缺陷。例如，可使用3：1、4：1、5：1、6：1、或更大的縱橫比。
單晶的Ge或SiGe奈米線係選擇性地在基板的穿孔中生長成基板上的未摻雜柱。無論缺陷蔓延的方向為何，起因於晶格不匹配、始於Si與Ge(或 SiGe)間介面處的缺陷皆被捕捉於穿孔的側壁處。氧化物層上方Ge或SiGe奈米線的任何過度生長部分可在後續的CMP期間被平坦化。
Ge或SiGe奈米線的部分可進行摻雜，以進一步增強載子遷移率。在一範例中，穿孔的側壁係部分地受到回蝕，以露出Ge或SiGe奈米線的上部。Ge或SiGe奈米線的曝露上部後續進行摻雜。在一些範例中，摻雜係利用電漿製程或原子層沉積(ALD)製程進行，但可使用其他製程。在一些範例中，電漿或ALD製程之後係退火製程，以修復Ge或SiGe奈米線的表面、且/或使摻雜物擴散。
在另一範例中，Ge或SiGe奈米線的第一部分(或下部)係在縱橫比捕捉(ART)期間沉積。然後，進行Ge或SiGe奈米線之第二部分的原位摻雜。Ge或SiGe奈米線的第二部分可全部地或部分地完成穿孔的沉積。若Ge或SiGe奈米線的第二部分僅部分地完成穿孔，則未摻雜的Ge或SiGe奈米線可完成奈米線的第三部分或上部。或者，在Ge或SiGe奈米線之第三部分或上部的沉積期間，可使用不同的摻雜物(其係與第一部分所使用的摻雜物種不同、及/或不同的摻雜濃度)。
在電漿或ALD摻雜之後，可選地對奈米線進行退火，以修復表面、且/或使摻雜物擴散。閘極介電層後續係沉積於Ge或SiGe奈米線的曝露表面上。在一些範例中，閘極介電層係利用原子層沉積(ALD)製程沉積，但可使用其他製程。然後沉積間隙填充氧化物，以填充Ge或SiGe奈米線之間的間隙。在藉由CMP的平坦化之後，閘極介電材料之上的氧化物受到遮蔽及蝕刻來產生鄰近閘極區域的閘極開口。
然後執行金屬化步驟，以在閘極開口中沉積閘極金屬層。隨後，基板係利用CMP而平坦化。
現在參考圖1~4，其顯示Ge或SiGe奈米線的形成。在圖1中，基板10包含矽(Si)層12、及被圖案化以界定穿孔17的氧化物層16。在一些範例中，氧化物層16包含二氧化矽(SiO2)。
在一些範例中，在Ge或SiGe生長之前，可進行預處理，以移除矽層12上的原生氧化物。在一些範例中，預處理包含：將基板浸入稀釋氫氟(HF)酸中，持續第一預定時段；後續在預定溫度下退火，持續第二預定時段。在一些範例中，HF酸係由水在從90：1至110：1的範圍(如100：1)內進行稀釋。在一些範例中，第一預定時段係介於15秒(s)與120s之間(如30s)。在一些範例中，第二時段係介於30s與30分鐘之間(如60s)。在一些範例中，預定溫度係在從850℃至950℃的範圍內(如900℃)。在一些範例中，退火係在真空中進行。在一些範例中，退火係在氫氣(H2)中進行。在其他範例中，如以下將描述，在預處理製程期間可使用RF電漿。
在圖2中，其顯示在穿孔17的部分中熱生長Ge或SiGe奈米線22之後的基板10。在一些範例中，形成於Ge或SiGe奈米線22之底部處的缺陷23被穿孔17的側壁捕捉。
現在參考圖3，其顯示用以進行上述預處理、及/或Ge或SiGe奈米線生長之適當基板處理系統100的範例。雖然本文中顯示並描述基板處理系統的具體範例，但可使用諸多其他類型的基板處理系統。基板處理系統100包含處理腔室104。感應線圈106係鄰近處理腔室104的上部而設置。在一些範例中，感應線圈106包含螺旋感應線圈。在其他範例中，感應線圈106包含平坦感應線圈。在一些範例中，感應線圈106向內延伸進入處理腔室104、越過如107處所示之該處理腔室104的上部內表面。在一些範例中，窗部108係設置於感應線圈106及處理腔室104的內部之間。在一些範例中，窗部108係由選自由鋁土、石英、或矽組成之群組的材料製成。
例如基座、靜電卡盤(ESC,electrostatic chuck)等的基板支撐件112係設置於處理腔室104內側。基板支撐件112可包含加熱器115、流動冷卻劑的一或更多冷卻通道(未顯示)、或在處理期間可用以控制基板114之溫度的其他裝置。利用一或更多的溫度、及/或流速感測器(未顯示)，溫度控制器116可用以監控基座112及/或基板114的溫度、且用以控制該基座112及/或基板114的溫度。
氣體傳送系統118與一或更多氣體源連通，且包含一或更多閥、質流控制器、及歧管(均未顯示)，以傳送預定的製程氣體混合物至處理腔室104的氣體入口120。製程氣體可包含載體氣體、Ge及SiGe及摻雜物種的氣體前驅物、及其他氣體。處理腔室104的氣體出口121係用以將反應物從處理腔室104排空。
閥124及泵浦126可用以將反應物從處理腔室104移除。在一些範例中，泵浦126可為渦輪分子泵，但可使用其他類型的泵浦。泵浦126亦可用以控制處理腔室內的壓力。壓力感測器(未顯示)可設置於處理腔室中，且可用以提供與處理腔室104內之壓力相關的回饋。RF產生器130包含RF電源132及匹配電路136。RF產生器130選擇性地供應RF功率至線圈106，以在處理腔室104內產生電漿。
控制器148與溫度控制器116、氣體傳送系統118、閥124及泵浦126、及RF產生器130連通。如以下將進一步描述，控制器148控制製程溫度及壓力、RF功率(當用以產生RF電漿時)及氣體向處理腔室104的傳送、以及反應物從處理腔室的排空。
在一些範例中，Ge奈米線係在無電漿的情況下、於400℃與600℃之間之範圍內的基板溫度下，利用熱製程而生長。包含鍺烷(GeH4)的前驅物氣體係供應至處理腔室。例如分子氫(H2)、氬(Ar)、或其混合物的載體氣體係供應至處理腔室。在一些範例中，呈從1：1至1：100之預定範圍內(如1：10)之比率的GeH4/H2 比率係供應至腔室。在一些範例中，腔室壓力係維持在從0.5至5Torr的範圍內。在一些範例中，製程反應時間係在從5至60分鐘的範圍內。
在預處理期間，RF電漿可單獨使用，或結合HF酸浸使用。在一些範例中，預處理期間的製程溫度係在20℃與500℃之間的溫度範圍內。在一些範例中，預處理期間的製程壓力係在30mTorr與200mTorr之間的壓力範圍內。在一些範例中，預處理期間的製程氣體混合物僅包含三氟化氮(NF3)，或包含氬(Ar)及NF3。在一些範例中，預處理期間之Ar/NF3的比率係在從1：1至10：1的範圍內。 在一些範例中，預處理期間的RF功率係在從50W至500W的範圍內。在一些範例中，預處理期間的製程時段係在從15s至10分鐘的範圍內。在其他範例中，RF電漿係與稀釋HF酸預處理結合使用。換言之，基板係首先利用如上所述之稀釋HF酸進行預處理，隨後為RF電漿製程。在一些範例中，可選的下游電漿噴淋頭(在圖3中的145處)係設置於圖3中的窗部108及基板支撐件之間，以使電漿對基板的損傷最小化。在一些範例中，噴淋頭145包含界定複數分隔通孔的板件。
在圖4中，其顯示相對於Ge及SiGe奈米線選擇性回蝕氧化物層16以露出Ge或SiGe奈米線22之上部後的基板10。在一些範例中，氧化物層16係以相對於Ge或SiGe的高比率受到蝕刻。在一些範例中，選擇性大於5：1、10：1、50：1、或100：1。在一些範例中，選擇性蝕刻係藉由溼式蝕刻、利用稀釋HF酸進行。在一些範例中，HF酸係由水稀釋至10：1與100：1之間的比率。
現在參考圖5~7，其顯示基板10的額外處理，包含摻雜、退火、及閘極介電膜的沉積。在圖5中，曝露的上部受到摻雜。在一些範例中，如26處所顯示，進行電漿或ALD摻雜。
僅舉例而言，適當的摻雜製程係顯示並描述於2015年12月14日申請之共同受讓的美國專利申請案第14/967,994號「Conformal Doping Using Dopant Gas on Hydrogen Plasma Treated Surface」、及2015年6月10日申請之美國專利申 請案第14/735,541號「Systems and Methods for Forming Ultra-Shallow Junctions」中，此二者皆整體併入於此，以供參考。
在一些範例中，沉積例如硼(B)、銦(In)、磷(P)、砷(As)、銻(Sb)等的摻雜物，但可使用其他的摻雜物種。在圖6中，如28處所顯示，使基板10退火，以製備表面、且/或使摻雜物擴散。在圖7中，其顯示閘極介電層32之沉積後的基板10。在一些範例中，閘極介電層32係利用ALD沉積。在一些範例中，閘極介電層可由例如SiO2、二氧化鉿(HfO2)、或其他材料的高k介電材料製成。
現在參考圖8~10，其顯示基板10的額外處理。在圖8中，其顯示間隙填充層38之沉積後的基板10。可執行間隙填充層38的化學機械拋光(CMP)。在一些範例中，間隙填充層38包含例如SiO2的氧化物膜，但可使用其他類型的膜層。
在圖9中，其顯示遮蔽及蝕刻間隙填充層38以在對應於閘極介電層32的閘極區域周圍產生閘極開口40之後的基板10。在圖10中，其顯示使用金屬化步驟以在閘極開口40中沉積金屬46之後的基板10。在金屬化步驟之後，可進行CMP。
現在參考圖11，其顯示用以形成含Ge或SiGe奈米線之元件的方法150。在步驟156，設置包含矽層、及界定複數穿孔之介電層的基板。在步驟160，穿孔係利用Ge或SiGe奈米線而填充。在步驟162，氧化物層受到回蝕，以露出Ge或SiGe奈米線的上部。
在步驟166，Ge或SiGe奈米線的曝露上部受到摻雜。在一些範例中，摻雜係使用電漿摻雜或ALD摻雜進行，但可使用其他的摻雜方法。在步驟168，使基板退火，以修復表面、且/或增強摻雜物擴散。
在步驟172，閘極介電層係沉積於Ge或SiGe奈米線的上部上。在一些範例中，閘極介電層係利用ALD沉積，但可使用其他製程。在步驟176，進行氧化物間隙填充。在步驟180，進行化學機械拋光(CMP)。在步驟184，間隙填 充氧化物受到遮蔽，且在閘極區域周圍受到蝕刻，以產生閘極開口。在步驟188，執行金屬化步驟，以利用閘極金屬填充閘極開口。在步驟192，在閘極金屬上進行CMP。
現在參考圖12~15，其顯示用以形成Ge或SiGe奈米線的另一範例。在圖12中，Ge或SiGe奈米線22的第一部分或底部212係在無摻雜的情況下沉積。在圖13中，Ge或SiGe奈米線22的第二部分或中部214係利用原位摻雜沉積。換言之，用以沉積Ge或SiGe奈米線22的製程氣體混合物更包含針對選定摻雜物種的前驅物氣體。在一些範例中，Ge或SiGe奈米線的進一步沉積在沉積第二部分後結束。在其他範例中，沉積Ge或SiGe奈米線的第三部分或上部。
在圖14中，Ge或SiGe奈米線22的第三部分或上部216係在無摻雜的情況下沉積。或者在圖15中，Ge或SiGe奈米線22的第三部分或上部220係以與第二部分214不同的摻雜(換言之，不同的摻雜物種、及/或不同的摻雜濃度)進行沉積。
現在參考圖16，其顯示根據本揭露內容用以形成具有Ge或SiGe奈米線之元件的方法350。在步驟356，設置包含矽層、及界定穿孔之氧化物層的基板。在步驟360，Ge或SiGe奈米線的第一部分係在無摻雜的情況下沉積，以部分地填充穿孔。在步驟364，Ge或SiGe奈米線的第二部分係使用第一摻雜物種、利用原位摻雜進行沉積。在步驟366，Ge或SiGe奈米線的第三部分係可選地在無摻雜的情況下沉積、或利用第二摻雜物種及/或濃度進行沉積，該第二摻雜物種及/或濃度係與第一摻雜物種及/或濃度不同。
在步驟368，氧化物層的部分受到回蝕，以露出Ge或SiGe奈米線的上部。在步驟372，閘極介電層係沉積於Ge或SiGe奈米線的曝露上部上。在步驟376，沉積氧化物膜，以填充間隙。在步驟380，在氧化物膜上進行CMP。在步驟384，鄰近閘極區域的區域受到遮蔽及蝕刻，以產生閘極開口。在步驟388，進 行金屬化步驟，以利用閘極金屬填充閘極開口。在步驟392，在閘極金屬上進行化學機械拋光。
前述描述內容本質上僅係說明性的，且絕不意圖限制本揭露內容、其應用、或使用。本揭露內容之廣義教示可以各種形式實施。因此，儘管本揭露內容包含特定的範例，但本揭露內容的真正範疇不應該被如此所限制，因為其他修正將在研究圖式、說明書、及隨後之申請專利範圍時變得明白。應理解，方法內一或更多的步驟可在不改變本揭露內容之原理的情況下以不同的順序(或同時地)執行。進一步講，雖然每一實施例於以上係被描述為具有某些特徵，但相關本揭露內容任一實施例而描述之該等特徵的任何一或更多者可在任何其他實施例中實施，並且/或者可與任何其他實施例的特徵進行組合，即使該組合並未明確地描述亦然。換句話說，所描述的實施例並非係互相排斥，且一或更多實施例之間互相的置換仍屬於本揭露內容的範疇。
複數元件之間(例如，複數模組、複數電路元件、複數半導體覆層等之間)空間或功能的關係係使用諸多用語而描述，包含「連接」、「嚙合」、「耦接」、「鄰近」、「接近」、「在頂部上」、「之上」、「之下」、及「設置」。除非明確地描述成係「直接」的，否則當在以上揭露內容中描述第一及第二元件之間的關係時，該關係可為在第一及第二元件之間沒有其他中間元件出現的直接關係，也可為在第一及第二元件之間存在一或更多中間元件(空間上、或功能上)的間接關係。如本文中所使用，詞組「A、B、及C之至少一者」應被解釋成意指使用非排除性邏輯「或」的邏輯(A或B或C)，並且不應被解釋成意指「A之至少一者、B之至少一者、及C之至少一者」。
在一些實施例中，控制器為系統的一部分，該系統可為以上描述範例的一部分。如此之系統可包含半導體處理設備，該半導體處理設備包含(複數)處理工具、(複數)腔室、(複數)處理平台、及/或特定的處理元件(晶圓基座、 氣體流動系統等)。該等系統可與電子設備整合，以在半導體晶圓或基板的處理之前、期間、以及之後，控制該等系統的運作。電子設備可稱為「控制器」，其可控制系統或複數系統的諸多元件或子部件。取決於處理需求及/或系統類型，控制器可程式設計成控制本文中所揭露之製程的任何者，包含處理氣體的傳送、溫度設定(例如，加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流速設定、流體傳送設定、位置和操作設定、晶圓轉移(進出與特定系統相連接或相接合之工具及其他轉移工具、及/或裝載鎖)。
廣泛地講，控制器可界定為具有用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測以及類似者之諸多積體電路、邏輯、記憶體、及/或軟體的電子設備。積體電路可包含：儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP，digital signal processor)、界定為特殊用途積體電路(ASIC，application specific integrated circuit)的晶片、及/或一或更多微處理器、或執行程式指令(例如，軟體)的微控制器。程式指令可為以不同的單獨設定(或程式檔案)之形式而傳達至控制器或系統的指令，該單獨設定(或程式檔案)為實行特定的製程(在半導體晶圓上，或針對半導體晶圓)界定操作參數。在一些實施例中，操作參數可為由製程工程師為了在一或更多以下者的製造期間實現一或更多處理步驟而界定之配方的一部分：覆層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
在一些實施例中，控制器可為電腦的一部分，或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他網路的方式接至系統、或其組合的方式而接至系統。舉例而言，控制器可在能容許遠端存取晶圓處理之「雲端」或廠房主機電腦系統的全部、或部分中。電腦可使系統能夠遠端存取，以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作而檢查趨勢或效能度 量，以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些範例中，遠端電腦(例如，伺服器)可通過網路提供製程配方至系統，該網路可包含局域網路或網際網路。遠端電腦可包含使得可以進入參數及/或設定、或對該參數及/或設定進行程式設計的使用者介面，然後該參數及/或設定自遠端電腦而傳達至系統。在一些範例中，控制器以資料的形式接收指令，該指令為即將於一或更多操作期間進行之處理步驟的每一者指定參數。應理解，參數可特定地針對待執行之製程的類型、及控制器與之接合或加以控制之工具的類型。因此，如上所述，控制器可為分散式，例如藉由包含以網路的方式接在一起、且朝向共同之目的(例如，本文所描述之製程及控制)而運作的一或更多分離的控制器。用於如此目的之分散式控制器的範例將是腔室上與位於遠端的一或更多積體電路(例如，在作業平臺位準處、或作為遠端電腦的一部分)進行通訊的一或更多積體電路，兩者相結合以控制腔室上的製程。
例示性系統可包含但不限於以下者：電漿蝕刻腔室或模組、沉積腔室或模組、旋轉淋洗腔室或模組、金屬電鍍腔室或模組、清洗腔室或模組、斜角緣部蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、軌道腔室或模組、及可在半導體晶圓的製造及/或加工中相關聯、或使用的任何其他半導體處理系統。
如以上所提及，取決於待藉由工具而執行之(複數)製程步驟，控制器可與半導體製造工廠中之一或更多的以下者進行通訊：其他工具電路或模組、其他工具元件、叢集工具、其他工具介面、鄰近的工具、相鄰的工具、遍及工廠而分布的工具、主電腦、另一控制器、或材料輸送中使用之工具，該材料輸送中使用之工具將晶圓容器帶至工具位置及/或裝載埠，或自工具位置及/或裝載埠帶來晶圓容器。
150:方法
156:步驟
160:步驟
162:步驟
166:步驟
168:步驟
172:步驟
176:步驟
180:步驟
184:步驟
188:步驟
192:步驟

Claims (21)

  1. 一種形成奈米線半導體元件的方法，包含：a)提供一基板，該基板包含界定複數穿孔的氧化物層；b)在該等穿孔中沉積奈米線，包括在縱橫比捕捉(aspect ratio trapping)期間沉積該奈米線的至少一部份，其中該奈米線係由選自由鍺及矽化鍺組成之群組的一材料製成；c)相對於該奈米線選擇性地回蝕該氧化物層，以露出該奈米線的上部；以及d)利用一摻雜物種摻雜該奈米線的曝露上部。
  2. 如申請專利範圍第1項之形成奈米線半導體元件的方法，更包含：e)使該基板退火。
  3. 如申請專利範圍第1項之形成奈米線半導體元件的方法，其中該奈米線為單晶。
  4. 如申請專利範圍第1項之形成奈米線半導體元件的方法，其中該基板包含：一矽層，其中該氧化物層係沉積於該矽層上，且該氧化物層受到圖案化，以界定該等穿孔。
  5. 如申請專利範圍第1項之形成奈米線半導體元件的方法，更包含：e)在該奈米線的曝露上部上沉積閘極介電層。
  6. 如申請專利範圍第5項之形成奈米線半導體元件的方法，更包含：f)在該基板上沉積氧化物膜，以進行間隙填充；以及 g)執行該氧化物膜的化學機械拋光。
  7. 如申請專利範圍第6項之形成奈米線半導體元件的方法，更包含：h)在該氧化物膜中界定遮蔽及未遮蔽區域，其中該未遮蔽區域係定位成與對應於該閘極介電層的閘極區域相鄰；以及i)蝕刻該未遮蔽區域，以產生閘極開口。
  8. 如申請專利範圍第7項之形成奈米線半導體元件的方法，更包含：j)執行金屬化步驟，以利用閘極金屬填充該閘極開口；以及k)在該閘極金屬上進行化學機械拋光。
  9. 如申請專利範圍第1項之形成奈米線半導體元件的方法，其中步驟d)中的摻雜係利用選自由一電漿製程及一原子層沉積(ALD)製程組成之群組的一製程而進行。
  10. 如申請專利範圍第5項之形成奈米線半導體元件的方法，其中步驟e)中沉積閘極介電層係利用一原子層沉積(ALD)製程而進行。
  11. 一種形成奈米線半導體元件的方法，包含：a)提供一基板，該基板包含界定複數穿孔的氧化物層；b)在縱橫比捕捉期間於該等穿孔中沉積奈米線的第一部分，其中該奈米線的該第一部分係由選自由鍺及矽化鍺組成之群組的一材料製成；c)在該等穿孔中沉積該奈米線的第二部分，並對其進行原位摻雜，其中該奈米線的該第二部分係由該材料製成，且係藉由一第一摻雜物種進行摻雜；以及d)相對於該奈米線選擇性地回蝕該氧化物層，以露出該奈米線的上部。
  12. 如申請專利範圍第11項之形成奈米線半導體元件的方法，更包含：e)使該基板退火。
  13. 如申請專利範圍第11項之形成奈米線半導體元件的方法，其中該奈米線為單晶。
  14. 如申請專利範圍第11項之形成奈米線半導體元件的方法，其中該基板包含：一矽層，其中該氧化物層係沉積於該矽層上，且該氧化物層受到圖案化，以界定該等穿孔。
  15. 如申請專利範圍第11項之形成奈米線半導體元件的方法，在步驟c)之後且在步驟d)之前更包含：c1)在該等穿孔中沉積該奈米線的第三部分，並對其進行原位摻雜，其中該奈米線的該第三部分係由該材料製成，且係藉由一第二摻雜物種及/或一第二摻雜濃度其中至少一者進行摻雜。
  16. 如申請專利範圍第11項之形成奈米線半導體元件的方法，在步驟c)之後且在步驟d)之前更包含：c1)在該等穿孔中沉積該奈米線的第三部分，其中該奈米線的該第三部分係由該材料製成，且未摻雜。
  17. 如申請專利範圍第11項之形成奈米線半導體元件的方法，更包含：e)在該奈米線的曝露上部上沉積閘極介電層。
  18. 如申請專利範圍第17項之形成奈米線半導體元件的方法，更包含：f)沉積氧化物膜，以進行間隙填充；以及 g)執行該氧化物膜的化學機械拋光。
  19. 如申請專利範圍第18項之形成奈米線半導體元件的方法，更包含：h)在該氧化物膜中界定遮蔽及未遮蔽區域，其中該未遮蔽區域係定位成與對應於該閘極介電層的閘極區域相鄰；以及i)蝕刻該未遮蔽區域，以產生閘極開口。
  20. 如申請專利範圍第19項之形成奈米線半導體元件的方法，更包含：j)執行金屬化步驟，以利用閘極金屬填充該閘極開口；以及k)執行該閘極金屬的化學機械拋光。
  21. 如申請專利範圍第17項之形成奈米線半導體元件的方法，其中步驟e)中沉積閘極介電層係利用一原子層沉積(ALD)製程進行。
TW106113543A 2016-04-26 2017-04-24 鍺與矽化鍺奈米線裝置之形成方法 TWI773668B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/138,796 2016-04-26
US15/138,796 US9911660B2 (en) 2016-04-26 2016-04-26 Methods for forming germanium and silicon germanium nanowire devices

Publications (2)

Publication Number Publication Date
TW201820386A TW201820386A (zh) 2018-06-01
TWI773668B true TWI773668B (zh) 2022-08-11

Family

ID=60089713

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106113543A TWI773668B (zh) 2016-04-26 2017-04-24 鍺與矽化鍺奈米線裝置之形成方法

Country Status (3)

Country Link
US (1) US9911660B2 (zh)
KR (1) KR102336537B1 (zh)
TW (1) TWI773668B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018254B2 (en) 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US20190058082A1 (en) * 2017-08-16 2019-02-21 Globalfoundries Inc. Uniform semiconductor nanowire and nanosheet light emitting diodes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134501A1 (en) * 2008-06-04 2013-05-30 Samsung Electronics Co., Ltd. Method of manufacturing a vertical-type semiconductor device and method of operating a vertical-type semiconductor device
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
EP2963688A2 (en) * 2014-07-03 2016-01-06 Broadcom Corporation Semiconductor device with a vertical channel

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054013A (en) 1996-02-02 2000-04-25 Applied Materials, Inc. Parallel plate electrode plasma reactor having an inductive antenna and adjustable radial distribution of plasma ion density
US5770982A (en) 1996-10-29 1998-06-23 Sematech, Inc. Self isolating high frequency saturable reactor
US5952896A (en) 1997-01-13 1999-09-14 Applied Materials, Inc. Impedance matching network
US6254738B1 (en) 1998-03-31 2001-07-03 Applied Materials, Inc. Use of variable impedance having rotating core to control coil sputter distribution
US6313584B1 (en) 1998-09-17 2001-11-06 Tokyo Electron Limited Electrical impedance matching system and method
US6879817B1 (en) 1999-04-16 2005-04-12 Parkervision, Inc. DC offset, re-radiation, and I/Q solutions using universal frequency translation technology
US7010286B2 (en) 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US7480571B2 (en) 2002-03-08 2009-01-20 Lam Research Corporation Apparatus and methods for improving the stability of RF power delivery to a plasma load
US20040027209A1 (en) 2002-08-09 2004-02-12 Applied Materials, Inc. Fixed matching network with increased match range capabilities
KR100739837B1 (ko) 2003-02-19 2007-07-13 마쯔시다덴기산교 가부시키가이샤 불순물 도입 방법 및 불순물 도입 장치
CN100437912C (zh) 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
JP4979234B2 (ja) 2003-10-09 2012-07-18 パナソニック株式会社 接合の形成方法およびこれを用いて形成された被処理物
US7780814B2 (en) 2005-07-08 2010-08-24 Applied Materials, Inc. Wafer pre-clean reactor cable termination for selective suppression/reflection of source and bias frequency cross products
WO2009003150A2 (en) * 2007-06-26 2008-12-31 Solarity, Inc. Lateral collection photovoltaics
US7968433B2 (en) * 2008-04-03 2011-06-28 National Institute Of Standards And Technology Fabrication of nanowires and nanodevices
US7811410B2 (en) 2008-06-19 2010-10-12 Lam Research Corporation Matching circuit for a complex radio frequency (RF) waveform
US8367462B2 (en) * 2010-04-21 2013-02-05 Georgia Tech Research Corporation Large-scale fabrication of vertically aligned ZnO nanowire arrays
US8501605B2 (en) 2011-03-14 2013-08-06 Applied Materials, Inc. Methods and apparatus for conformal doping
WO2012137211A1 (en) 2011-04-07 2012-10-11 Yissum Research Development Company Of The Hebrew University Of Jerusalem Ltd. Process for contact doping
US9059678B2 (en) 2011-04-28 2015-06-16 Lam Research Corporation TCCT match circuit for plasma etch chambers
WO2014031911A1 (en) * 2012-08-22 2014-02-27 Northwestern University Anodes, solar cells and methods of making same
EP2717316B1 (en) 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US8900951B1 (en) * 2013-09-24 2014-12-02 International Business Machines Corporation Gate-all-around nanowire MOSFET and method of formation
GB201407297D0 (en) * 2014-04-25 2014-06-11 Gasp Solar Aps A method of preparing a substrate for nanowire growth, And a method of fabricating an array of semiconductor nanostructures
US9576796B2 (en) * 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9543150B2 (en) 2015-06-10 2017-01-10 Lam Research Corporation Systems and methods for forming ultra-shallow junctions
US9607900B1 (en) * 2015-09-10 2017-03-28 International Business Machines Corporation Method and structure to fabricate closely packed hybrid nanowires at scaled pitch
US9716142B2 (en) * 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
KR20170059243A (ko) * 2015-11-20 2017-05-30 삼성전자주식회사 질화물 양자점을 갖는 발광 소자 및 그 제조방법
US20170170018A1 (en) 2015-12-14 2017-06-15 Lam Research Corporation Conformal doping using dopant gas on hydrogen plasma treated surface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130134501A1 (en) * 2008-06-04 2013-05-30 Samsung Electronics Co., Ltd. Method of manufacturing a vertical-type semiconductor device and method of operating a vertical-type semiconductor device
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
EP2963688A2 (en) * 2014-07-03 2016-01-06 Broadcom Corporation Semiconductor device with a vertical channel

Also Published As

Publication number Publication date
KR20170122131A (ko) 2017-11-03
KR102336537B1 (ko) 2021-12-07
US9911660B2 (en) 2018-03-06
TW201820386A (zh) 2018-06-01
US20170309521A1 (en) 2017-10-26

Similar Documents

Publication Publication Date Title
US10777453B2 (en) Low resistivity films containing molybdenum
US9419107B2 (en) Method for fabricating vertically stacked nanowires for semiconductor applications
US12014928B2 (en) Multi-layer feature fill
US10224212B2 (en) Isotropic etching of film with atomic layer control
TW200807550A (en) Pre-cleaning of substrates in epitaxy chambers
JP2008523640A (ja) 深トレンチのドープシリコン充填のプロセスシーケンス
CN112970096A (zh) 蚀刻室中的方向性沉积
US10090152B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
WO2018200211A1 (en) Methods for gapfill in high aspect ratio structures
US20220013365A1 (en) Molybdenum templates for tungsten
US8084088B2 (en) Method of improving the wafer-to-wafer thickness uniformity of silicon nitride layers
US20160104639A1 (en) Surface treatment to improve cctba based cvd co nucleation on dielectric substrate
TWI738207B (zh) 用於金屬矽化物沉積的方法及設備
US20160126337A1 (en) Substrate processing apparatus, semiconductor device manufacturing method, and substrate processing method
TWI773668B (zh) 鍺與矽化鍺奈米線裝置之形成方法
CN110622283A (zh) 减少或消除钨膜中缺陷的方法
US10714345B2 (en) Plasma assisted doping on germanium
KR20200030119A (ko) 플라즈마리스 탈할로겐화 (plasma-less de-halogenation) 를 위한 시스템들 및 방법들
US20240145246A1 (en) Oxidation enhanced doping
WO2023137849A1 (zh) 一种半导体结构及其形成方法、制造装置
KR20170102816A (ko) 반도체 기판들 상의 희토류 금속 표면-활성화된 플라즈마 도핑
WO2024129263A1 (en) Contact layer formation with microwave annealing for nmos devices
TW202338144A (zh) 電漿輔助膜形成方法
WO2023164413A1 (en) Low resistance molybdenum deposition for logic source/drain contacts